JP5490393B2 - 半導体基板の製造方法 - Google Patents
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Description
本発明は絶縁表面に単結晶半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有するＳＯＩ基板の製造方法及びＳＯＩ構造を有する半導体装置の作製方法に関する。
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照。）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに損傷領域を形成し、該損傷領域において分離することで、別のシリコンウエハに薄いシリコン層を接合する。さらにシリコン層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理にシリコン層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃から１３００℃で熱処理を行って接合強度を高める必要があるとされている。
一方、高耐熱性ガラスなどの絶縁基板にシリコン層を設けた半導体装置が開示されている（例えば、特許文献２参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られるシリコン層を当該絶縁性シリコン膜上に貼り合わされた構成を有している。
特開２０００−１２４０９２号公報
特開平１１−１６３３６３号公報
また、損傷領域を形成するために行うイオン照射工程において、シリコン層は照射されるイオンによりダメージを受けてしまう。上記シリコン層と支持基板との接合強度を高める熱処理において、イオン照射工程によるシリコン層へのダメージの回復も行っている。
しかし、支持基板にガラス基板など耐熱温度が低い基板を用いる場合、１０００℃以上の熱処理を行うことができず、上記イオン照射工程によるシリコン層のダメージに対して十分に回復を行うことができなかった。
また、従来の水素イオン注入剥離法では、シリコンウエハからシリコン層を分離した後に、該分離面を平坦化し、所定の厚さまで薄くするためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスが必要となっている。しかし、ＣＭＰプロセスには時間がかかり、また、平坦性を有する大きなジグを形成することは困難である。そのために、従来のＳＯＩ基板は大面積化には不向きであり、生産性と製造コストの低下を阻害する要因が内在していた。
このような問題点に鑑み、ガラス基板など耐熱温度が低い基板を用いた場合にも、実用に耐えうる単結晶半導体層を備えたＳＯＩ基板の製造方法を提供することを目的の一とする。また、そのようなＳＯＩ基板を用いた信頼性の高いＳＯＩ装置を作製することを目的の一とする。
ソースガスを励起してプラズマを生成し、前記プラズマに含まれるイオン種を単結晶半導体基板の一方の面から添加して、前記単結晶半導体基板に損傷領域を形成し、前記単結晶半導体基板の一方の面上に絶縁層を形成し、前記絶縁層を間に挟んで前記単結晶半導体基板と向かい合うように支持基板を貼り合わせ、前記単結晶半導体基板を加熱することにより、前記損傷領域において、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、前記支持基板に貼り合わされた前記単結晶半導体層の表面に対して、ドライエッチングを行い、前記単結晶半導体層に対してレーザビームを照射して、前記単結晶半導体層の少なくとも表面を溶融した後、凝固させることを特徴とする。
また、単結晶半導体層にレーザビームを照射した後に、ドライエッチング又はウェットエッチングの一方又は双方を組み合わせたエッチングを行ってもよい。
ここで、単結晶とは、ある結晶軸に注目した場合、その結晶軸の方向が試料のどの部分においても同じ方向を向いている結晶のことをいい、かつ結晶と結晶との間に結晶粒界が存在しない結晶である。なお、本明細書では、結晶欠陥やダングリグボンドを含んでいても、上記のように結晶軸の方向が揃っており、粒界が存在していない結晶であるものは単結晶とする。また、単結晶半導体層の再単結晶化とは、単結晶構造の半導体層が、その単結晶構造と異なる状態（例えば、液相状態）を経て、再び単結晶構造になることをいう。あるいは、単結晶半導体層の再単結晶化とは、単結晶半導体層を再結晶化して、単結晶半導体層を形成するということもできる。
単結晶半導体基板の損傷領域において、単結晶半導体基板が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、支持基板に貼り合わされた単結晶半導体層にドライエッチングを行うことにより、単結晶半導体層表面の欠陥やダメージを除去し、単結晶半導体層の表面粗さを低減した後に、レーザビームを照射しているため、レーザビームの照射による単結晶半導体層の溶融時に、欠陥やダメージを単結晶半導体層中に取り込むことを防ぐことができる。よって、欠陥が低減され、かつ平坦性の高い単結晶半導体層とすることができる。
また、ガラス基板等耐熱温度が低い基板を用いた場合にも、実用に耐える単結晶半導体層を備えたＳＯＩ基板を製造することができる。さらに、そのようなＳＯＩ基板に設けられた単結晶半導体層を用いて、高性能及び高信頼性な様々な半導体素子、記憶素子、集積回路などを含む半導体装置を歩留まり良く作製することができる。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、支持基板に貼り合わされた単結晶半導体層の表面に対してドライエッチングを行い、ドライエッチングが行われた単結晶半導体層の表面にレーザビームを照射するＳＯＩ基板の製造方法について、図面を参照して説明する。また、本実施の形態では、ガラス基板等耐熱温度が低い基板に単結晶半導体層を設けることを目的の一とするＳＯＩ基板の製造方法についても合わせて説明する。
本実施の形態では、単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離し、支持基板に貼り合わされた単結晶半導体層の表面に対してドライエッチングを行い、ドライエッチングが行われた単結晶半導体層の表面にレーザビームを照射するＳＯＩ基板の製造方法について、図面を参照して説明する。また、本実施の形態では、ガラス基板等耐熱温度が低い基板に単結晶半導体層を設けることを目的の一とするＳＯＩ基板の製造方法についても合わせて説明する。
まず、単結晶半導体基板１０１を準備する。単結晶半導体基板１０１は、所望の大きさ、形状に加工されている。単結晶半導体基板１０１は、例えば、単結晶シリコン基板、ゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板等である。単結晶シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。また、直径１８インチ（４５０ｍｍ）サイズの円形のものも用いることができる。なお、形状は円形に限られず矩形状に加工した単結晶シリコン基板を用いることも可能である。
単結晶半導体基板１０１の一方の面に窒素を含有する絶縁層１０２を形成する（図１（Ａ））。窒素を含有する絶縁層１０２は、後に単結晶半導体基板１０１の一部を支持基板に貼り合わせて単結晶半導体層を設けた際に、支持基板側からの不純物汚染を防ぐ目的で設けておくことが好ましい。すなわち、窒素を含有する絶縁層１０２は支持基板に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。従って、不純物汚染が問題とならない場合には、窒素を含有する絶縁層１０２は省略することも可能である。
窒素を含有する絶縁層１０２は、化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法等を用いて窒化シリコン層、窒化酸化シリコン層又は酸化窒化シリコン層を単層構造又は２層以上の積層構造で形成することができる。窒素を含有する絶縁層１０２は、５０ｎｍ乃至２００ｎｍの範囲で設けることが好ましい。本実施の形態では、例えば、単結晶半導体基板１０１側から酸化窒化シリコン層、窒化酸化シリコン層を積層させて窒素を含有する絶縁層１０２とすることができる。なお、本明細書における化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法を範疇に含むものとする。
なお、酸化窒化シリコン層とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
次いで、絶縁層１０２を介して、電界で加速されたイオンでなるイオンビーム１０５を単結晶半導体基板１０１に照射することで単結晶半導体基板に導入し、単結晶半導体基板１０１の一方の面から所定の深さの領域に損傷領域１０３を形成する（図１（Ｂ）参照）。イオンビーム１０５は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
損傷領域１０３が形成される領域の深さは、イオンビーム１０５の加速電圧とイオンビーム１０５の入射角によって調節することができる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷領域１０３が形成される。イオンを導入する深さで、単結晶半導体基板１０１から分離される単結晶半導体層の厚さが決定される。この単結晶半導体層の厚さが２０ｎｍ乃至５００ｎｍ、好ましくは２０ｎｍ乃至２００ｎｍとなるように、損傷領域１０３が形成される深さを調節する。
イオンを単結晶半導体基板１０１に添加するには、イオン注入装置、又はイオンドーピング装置を用いることができる。イオン注入装置では、ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、イオン種を質量分離して所定の質量を有するイオン種を被処理物に照射する。イオンドーピング装置は、ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、イオン種を質量分離せずに被処理物に打ち込む。なお、質量分離装置を備えているイオンドーピング装置では、イオン注入装置と同様に、質量分離を伴うイオン注入を行うことができる。本明細書において、イオン注入装置、又はイオンドーピング装置のいずれか一方を特に用いる必要がある場合にのみそれを明記し、特に明記しないときは、いずれの装置を用いてイオンの照射を行っても良いこととする。
イオンドーピング装置を用いる場合のイオンの照射工程は、例えば、以下の条件で行うことができる。
・加速電圧 １０ｋＶ以上１００ｋＶ以下（好ましくは、２０ｋＶ以上８０ｋＶ以下）
・ドーズ量 １×１０１６ｉｏｎｓ／ｃｍ２以上４×１０１６ｉｏｎｓ／ｃｍ２以下
・ビーム電流密度 ２μＡ／ｃｍ２（好ましくは、５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上）
・加速電圧 １０ｋＶ以上１００ｋＶ以下（好ましくは、２０ｋＶ以上８０ｋＶ以下）
・ドーズ量 １×１０１６ｉｏｎｓ／ｃｍ２以上４×１０１６ｉｏｎｓ／ｃｍ２以下
・ビーム電流密度 ２μＡ／ｃｍ２（好ましくは、５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上）
イオンドーピング装置を用いる場合、イオンの照射工程のソースガスには水素ガスを用いることができる。水素ガス（Ｈ２ガス）を用いることにより、イオン種としてＨ＋、Ｈ２ ＋、Ｈ３ ＋を生成することができる。水素ガスをソースガスとして用いる場合には、Ｈ３ ＋を多く照射することが好ましい。Ｈ３ ＋イオンを多く照射することで、Ｈ＋、Ｈ２ ＋を照射するよりもイオンの打ち込み効率が向上する。つまり、イオン照射にかかる時間を短縮することができる。また、損傷領域１０３においての分離がより容易になる。また、Ｈ３ ＋を用いることにで、イオンの平均侵入深さを浅くすることができるため、損傷領域１０３をより浅い領域に形成することができる。
イオン注入装置を用いる場合には、質量分離により、Ｈ３ ＋イオンが照射されるようにすることが好ましい。もちろんＨ２ ＋を照射しても良い。但し、イオン注入装置を用いる場合には、イオン種を選択して照射するため、イオンドーピング装置を用いる場合と比較して、イオンの照射効率が低下する場合がある。
イオンドーピング装置を用いる場合は、イオンビーム１０５に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋イオンが７０％以上含まれるようにすることが好ましい。より好ましくは、Ｈ３ ＋イオンが含まれる割合を８０％以上とする。このようにＨ３ ＋の割合を高めておくと、損傷領域１０３に１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素を含ませることができるので、半導体層の分離が容易になる。
イオン照射工程のソースガスには水素ガスの他に、ヘリウムやアルゴンなどの希ガス、フッ素ガス、塩素ガスに代表されるハロゲンガス、フッ素化合物ガス（例えば、ＢＦ３）などのハロゲン化合物ガスから選ばれた一種又は複数種のガスを用いることができる。ソースガスにヘリウムを用いる場合は、質量分離を行わないことで、Ｈｅ＋イオンの割合が高いイオンビーム１０５を作り出すことができる。このようなイオンビーム１０５を用いることで、損傷領域１０３を効率良く形成することができる。
以下において、本発明の特徴の一であるイオンの照射方法について考察する。
本発明では、水素（Ｈ）に由来するイオン（以下「水素イオン種」と呼ぶ）を単結晶半導体基板に対して照射している。より具体的には、水素ガス又は水素を組成に含むガスを原材料として用い、水素プラズマを発生させ、該水素プラズマ中の水素イオン種を単結晶半導体基板に対して照射している。
（水素プラズマ中のイオン）
上記のような水素プラズマ中には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋といった水素イオン種が存在する。ここで、各水素イオン種の反応過程（生成過程、消滅過程）について、以下に反応式を列挙する。
ｅ＋Ｈ→ｅ＋Ｈ＋＋ｅ ・・・・・ （１）
ｅ＋Ｈ２→ｅ＋Ｈ２ ＋＋ｅ ・・・・・ （２）
ｅ＋Ｈ２→ｅ＋（Ｈ２）＊→ｅ＋Ｈ＋Ｈ ・・・・・ （３）
ｅ＋Ｈ２ ＋→ｅ＋（Ｈ２ ＋）＊→ｅ＋Ｈ＋＋Ｈ ・・・・・ （４）
Ｈ２ ＋＋Ｈ２→Ｈ３ ＋＋Ｈ ・・・・・ （５）
Ｈ２ ＋＋Ｈ２→Ｈ＋＋Ｈ＋Ｈ２ ・・・・・ （６）
ｅ＋Ｈ３ ＋→ｅ＋Ｈ＋＋Ｈ＋Ｈ ・・・・・ （７）
ｅ＋Ｈ３ ＋→Ｈ２＋Ｈ ・・・・・ （８）
ｅ＋Ｈ３ ＋→Ｈ＋Ｈ＋Ｈ ・・・・・ （９）
上記のような水素プラズマ中には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋といった水素イオン種が存在する。ここで、各水素イオン種の反応過程（生成過程、消滅過程）について、以下に反応式を列挙する。
ｅ＋Ｈ→ｅ＋Ｈ＋＋ｅ ・・・・・ （１）
ｅ＋Ｈ２→ｅ＋Ｈ２ ＋＋ｅ ・・・・・ （２）
ｅ＋Ｈ２→ｅ＋（Ｈ２）＊→ｅ＋Ｈ＋Ｈ ・・・・・ （３）
ｅ＋Ｈ２ ＋→ｅ＋（Ｈ２ ＋）＊→ｅ＋Ｈ＋＋Ｈ ・・・・・ （４）
Ｈ２ ＋＋Ｈ２→Ｈ３ ＋＋Ｈ ・・・・・ （５）
Ｈ２ ＋＋Ｈ２→Ｈ＋＋Ｈ＋Ｈ２ ・・・・・ （６）
ｅ＋Ｈ３ ＋→ｅ＋Ｈ＋＋Ｈ＋Ｈ ・・・・・ （７）
ｅ＋Ｈ３ ＋→Ｈ２＋Ｈ ・・・・・ （８）
ｅ＋Ｈ３ ＋→Ｈ＋Ｈ＋Ｈ ・・・・・ （９）
図３０に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。なお、図３０に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に規定するものではない点に留意されたい。
（Ｈ３ ＋の生成過程）
上記のように、Ｈ３ ＋は、主として反応式（５）により表される反応過程により生成される。一方で、反応式（５）と競合する反応として、反応式（６）により表される反応過程が存在する。Ｈ３ ＋が増加するためには、少なくとも、反応式（５）の反応が、反応式（６）の反応より多く起こる必要がある（なお、Ｈ３ ＋が減少する反応としては他にも（７）、（８）、（９）が存在するため、（５）の反応が（６）の反応より多いからといって、必ずしもＨ３ ＋が増加するとは限らない。）。反対に、反応式（５）の反応が、反応式（６）の反応より少ない場合には、プラズマ中におけるＨ３ ＋の割合は減少する。
上記のように、Ｈ３ ＋は、主として反応式（５）により表される反応過程により生成される。一方で、反応式（５）と競合する反応として、反応式（６）により表される反応過程が存在する。Ｈ３ ＋が増加するためには、少なくとも、反応式（５）の反応が、反応式（６）の反応より多く起こる必要がある（なお、Ｈ３ ＋が減少する反応としては他にも（７）、（８）、（９）が存在するため、（５）の反応が（６）の反応より多いからといって、必ずしもＨ３ ＋が増加するとは限らない。）。反対に、反応式（５）の反応が、反応式（６）の反応より少ない場合には、プラズマ中におけるＨ３ ＋の割合は減少する。
上記反応式における右辺（最右辺）の生成物の増加量は、反応式の左辺（最左辺）で示す原料の密度や、その反応に係る速度係数などに依存している。ここで、Ｈ２ ＋の運動エネルギーが約１１ｅＶより小さい場合には（５）の反応が主要となり（すなわち、反応式（５）に係る速度係数が、反応式（６）に係る速度係数と比較して十分に大きくなり）、Ｈ２ ＋の運動エネルギーが約１１ｅＶより大きい場合には（６）の反応が主要となることが実験的に確認されている。
荷電粒子は電場から力を受けて運動エネルギーを得る。該運動エネルギーは、電場によるポテンシャルエネルギーの減少量に対応している。例えば、ある荷電粒子が他の粒子と衝突するまでの間に得る運動エネルギーは、その間に通過した電位差分のポテンシャルエネルギーに等しい。つまり、電場中において、他の粒子と衝突することなく長い距離を移動できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー（の平均）は大きくなる傾向にある。このような、荷電粒子に係る運動エネルギーの増大傾向は、粒子の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。
また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状況であれば、荷電粒子の運動エネルギーは大きくなる。すなわち、平均自由行程が小さくとも、電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言える。
これをＨ２ ＋に適用してみる。プラズマの生成に係るチャンバー内のように電場の存在を前提とすれば、該チャンバー内の圧力が低い状況ではＨ２ ＋の運動エネルギーは大きくなり、該チャンバー内の圧力が高い状況ではＨ２ ＋の運動エネルギーは小さくなる。つまり、チャンバー内の圧力が低い状況では（６）の反応が主要となるため、Ｈ３ ＋は減少する傾向となり、チャンバー内の圧力が高い状況では（５）の反応が主要となるため、Ｈ３ ＋は増加する傾向となる。また、プラズマ生成領域における電場（又は電界）が強い状況、すなわち、ある二点間の電位差が大きい状況ではＨ２ ＋の運動エネルギーは大きくなり、反対の状況では、Ｈ２ ＋の運動エネルギーは小さくなる。つまり、電場が強い状況では（６）の反応が主要となるためＨ３ ＋は減少する傾向となり、電場が弱い状況では（５）の反応が主要となるため、Ｈ３ ＋は増加する傾向となる。
（イオン源による差異）
ここで、イオン種の割合（特にＨ３ ＋の割合）が異なる例を示す。図３１は、１００％水素ガス（イオン源の圧力：４．７×１０−２Ｐａ）から生成されるイオンの質量分析結果を示すグラフである。なお、上記質量分析は、イオン源から引き出されたイオンを測定することにより行った。横軸はイオンの質量である。スペクトル中、質量１、２、３のピークは、それぞれ、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸は、スペクトルの強度であり、イオンの数に対応する。図３１では、質量が異なるイオンの数量を、質量３のイオンを１００とした場合の相対比で表している。図３１から、上記イオン源により生成されるイオンの割合は、Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度となることが分かる。なお、このような割合のイオンは、プラズマを生成するプラズマソース部（イオン源）と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。
ここで、イオン種の割合（特にＨ３ ＋の割合）が異なる例を示す。図３１は、１００％水素ガス（イオン源の圧力：４．７×１０−２Ｐａ）から生成されるイオンの質量分析結果を示すグラフである。なお、上記質量分析は、イオン源から引き出されたイオンを測定することにより行った。横軸はイオンの質量である。スペクトル中、質量１、２、３のピークは、それぞれ、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸は、スペクトルの強度であり、イオンの数に対応する。図３１では、質量が異なるイオンの数量を、質量３のイオンを１００とした場合の相対比で表している。図３１から、上記イオン源により生成されるイオンの割合は、Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度となることが分かる。なお、このような割合のイオンは、プラズマを生成するプラズマソース部（イオン源）と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。
図３２は、図３１とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ３×１０−３Ｐａの時に、ＰＨ３から生成したイオンの質量分析結果を示すグラフである。上記質量分析結果は、水素イオン種に着目したものである。また、質量分析は、イオン源から引き出されたイオンを測定することにより行った。図３１と同様、横軸はイオンの質量を示し、質量１、２、３のピークは、それぞれＨ＋、Ｈ２ ＋、Ｈ３ ＋に対応する。縦軸はイオンの数量に対応するスペクトルの強度である。図３２から、プラズマ中のイオンの割合はＨ＋：Ｈ２ ＋：Ｈ３ ＋＝３７：５６：７程度であることが分かる。なお、図３２はソースガスがＰＨ３の場合のデータであるが、ソースガスとして１００％水素ガスを用いたときも、水素イオン種の割合は同程度になる。
図３２のデータを得たイオン源の場合には、Ｈ＋、Ｈ２ ＋及びＨ３ ＋のうち、Ｈ３ ＋が７％程度しか生成されていない。他方、図３１のデータを得たイオン源の場合には、Ｈ３ ＋の割合を５０％以上（上記の条件では８０％程度）とすることが可能である。これは、上記考察において明らかになったチャンバー内の圧力及び電場に起因するものと考えられる。
（Ｈ３ ＋の照射メカニズム）
図３１のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで単結晶半導体基板に照射する場合、単結晶半導体基板の表面には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の各イオンが照射される。イオンの照射からイオン導入領域形成にかけてのメカニズムを再現するために、以下の５種類のモデルを考える。
１．照射されるイオン種がＨ＋で、照射後もＨ＋（Ｈ）である場合
２．照射されるイオン種がＨ２ ＋で、照射後もＨ２ ＋（Ｈ２）のままである場合
３．照射されるイオン種がＨ２ ＋で、照射後に２個のＨ（Ｈ＋）に分裂する場合
４．照射されるイオン種がＨ３ ＋で、照射後もＨ３ ＋（Ｈ３）のままである場合
５．照射されるイオン種がＨ３ ＋で、照射後に３個のＨ（Ｈ＋）に分裂する場合。
図３１のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで単結晶半導体基板に照射する場合、単結晶半導体基板の表面には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の各イオンが照射される。イオンの照射からイオン導入領域形成にかけてのメカニズムを再現するために、以下の５種類のモデルを考える。
１．照射されるイオン種がＨ＋で、照射後もＨ＋（Ｈ）である場合
２．照射されるイオン種がＨ２ ＋で、照射後もＨ２ ＋（Ｈ２）のままである場合
３．照射されるイオン種がＨ２ ＋で、照射後に２個のＨ（Ｈ＋）に分裂する場合
４．照射されるイオン種がＨ３ ＋で、照射後もＨ３ ＋（Ｈ３）のままである場合
５．照射されるイオン種がＨ３ ＋で、照射後に３個のＨ（Ｈ＋）に分裂する場合。
（シミュレーション結果と実測値との比較）
上記のモデルを基にして、水素イオン種をＳｉ基板に照射する場合のシミュレーションを行った。シミュレーション用のソフトウェアとしては、ＳＲＩＭ（ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ：モンテカルロ法によるイオン導入過程のシミュレーションソフトウェア、ＴＲＩＭ（ｔｈｅ Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）の改良版）を用いている。なお、計算の関係上、モデル２ではＨ２ ＋を質量２倍のＨ＋に置き換えて計算した。また、モデル４ではＨ３ ＋を質量３倍のＨ＋に置き換えて計算した。さらに、モデル３ではＨ２ ＋を運動エネルギー１／２のＨ＋に置き換え、モデル５ではＨ３ ＋を運動エネルギー１／３のＨ＋に置き換えて計算を行った。
上記のモデルを基にして、水素イオン種をＳｉ基板に照射する場合のシミュレーションを行った。シミュレーション用のソフトウェアとしては、ＳＲＩＭ（ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ：モンテカルロ法によるイオン導入過程のシミュレーションソフトウェア、ＴＲＩＭ（ｔｈｅ Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）の改良版）を用いている。なお、計算の関係上、モデル２ではＨ２ ＋を質量２倍のＨ＋に置き換えて計算した。また、モデル４ではＨ３ ＋を質量３倍のＨ＋に置き換えて計算した。さらに、モデル３ではＨ２ ＋を運動エネルギー１／２のＨ＋に置き換え、モデル５ではＨ３ ＋を運動エネルギー１／３のＨ＋に置き換えて計算を行った。
なお、ＳＲＩＭは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ドーズの条件で水素イオン種を照射する場合には、ＳＲＩＭを適用可能である。水素イオン種とＳｉ原子の衝突により、Ｓｉ基板の結晶構造が非単結晶構造に変化するためである。
図３３に、モデル１乃至モデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個照射時）の計算結果を示す。また、図３１の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のデータ）をあわせて示す。モデル１乃至モデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータについては、縦軸を水素原子の密度で表している（左軸）。横軸はＳｉ基板表面からの深さである。実測値であるＳＩＭＳデータと、計算結果とを比較した場合、モデル２及びモデル４は明らかにＳＩＭＳデータのピークから外れており、また、ＳＩＭＳデータ中にはモデル３に対応するピークも見られない。このことから、モデル２乃至モデル４の寄与は、相対的に小さいことが分かる。イオンの運動エネルギーがｋｅＶ程度であるのに対して、Ｈ−Ｈの結合エネルギーは数ｅＶ程度に過ぎないことを考えれば、モデル２及びモデル４の寄与が小さいのは、Ｓｉ元素との衝突により、大部分のＨ２ ＋やＨ３ ＋が、Ｈ＋やＨに分離しているためと思われる。
以上より、モデル２乃至モデル４については、以下では考慮しない。図３４乃至図３６に、モデル１及びモデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個照射時）の計算結果を示す。また、図３１の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳデータ）及び、上記シミュレーション結果をＳＩＭＳデータにフィッティングさせたもの（以下フィッティング関数と呼ぶ）を合わせて示す。ここで、図３４は加速電圧を８０ｋＶとした場合を示し、図３５は加速電圧を６０ｋＶとした場合を示し、図３６は加速電圧を４０ｋＶとした場合を示している。なお、モデル１及びモデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータ及びフィッティング関数については、縦軸を水素原子の密度で表している（左軸）。横軸はＳｉ基板表面からの深さである。
フィッティング関数はモデル１及びモデル５を考慮して以下の計算式により求めることとした。なお、計算式中、Ｘ、Ｙはフィッティングに係るパラメータであり、Ｖは体積である。
［フィッティング関数］
＝Ｘ／Ｖ×［モデル１のデータ］＋Ｙ／Ｖ×［モデル５のデータ］
［フィッティング関数］
＝Ｘ／Ｖ×［モデル１のデータ］＋Ｙ／Ｖ×［モデル５のデータ］
現実に照射されるイオン種の割合（Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度）を考えればＨ２ ＋の寄与（すなわち、モデル３）についても考慮すべきであるが、以下に示す理由により、ここでは除外して考えた。
・モデル３に示される照射過程により導入される水素は、モデル５の照射過程と比較して僅かであるため、除外して考えても大きな影響はない（ＳＩＭＳデータにおいても、ピークが現れていない）。
・モデル５とピーク位置の近いモデル３は、モデル５において生じるチャネリング（結晶の格子構造に起因する元素の移動）により隠れてしまう可能性が高い。すなわち、モデル３のフィッティングパラメータを見積もるのは困難である。これは、本シミュレーションが非晶質Ｓｉを前提としており、結晶性に起因する影響を考慮していないことによるものである。
・モデル３に示される照射過程により導入される水素は、モデル５の照射過程と比較して僅かであるため、除外して考えても大きな影響はない（ＳＩＭＳデータにおいても、ピークが現れていない）。
・モデル５とピーク位置の近いモデル３は、モデル５において生じるチャネリング（結晶の格子構造に起因する元素の移動）により隠れてしまう可能性が高い。すなわち、モデル３のフィッティングパラメータを見積もるのは困難である。これは、本シミュレーションが非晶質Ｓｉを前提としており、結晶性に起因する影響を考慮していないことによるものである。
図３７に、上記のフィッティングパラメータをまとめる。いずれの加速電圧においても、導入されるＨの数の比は、［モデル１］：［モデル５］＝１：４２〜１：４５程度（モデル１におけるＨの数を１とした場合、モデル５におけるＨの数は４２以上４５以下程度）であり、照射されるイオン種の数の比は、［Ｈ＋（モデル１）］：［Ｈ３ ＋（モデル５）］＝１：１４〜１：１５程度（モデル１におけるＨ＋の数を１とした場合、モデル５におけるＨ３ ＋の数は１４以上１５以下程度）である。モデル３を考慮していないことや非晶質Ｓｉと仮定して計算していることなどを考えれば、実際の照射に係るイオン種の比（Ｈ＋：Ｈ２ ＋：Ｈ３ ＋＝１：１：８程度）に近い値が得られていると言える。
（Ｈ３ ＋を用いる効果）
図３１に示すようなＨ３ ＋の割合を高めた水素イオン種を基板に照射することで、Ｈ３ ＋に起因する複数のメリットを享受することができる。例えば、Ｈ３ ＋は基板面でＨ＋やＨなどに分離して基板内に導入されるため、主にＨ＋やＨ２ ＋を照射する場合と比較して、イオンの導入効率を向上させることができる。これにより、半導体基板の生産性向上を図ることができる。また、同様に、Ｈ３ ＋が分離した後のＨ＋やＨの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の製造に向いている。
図３１に示すようなＨ３ ＋の割合を高めた水素イオン種を基板に照射することで、Ｈ３ ＋に起因する複数のメリットを享受することができる。例えば、Ｈ３ ＋は基板面でＨ＋やＨなどに分離して基板内に導入されるため、主にＨ＋やＨ２ ＋を照射する場合と比較して、イオンの導入効率を向上させることができる。これにより、半導体基板の生産性向上を図ることができる。また、同様に、Ｈ３ ＋が分離した後のＨ＋やＨの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の製造に向いている。
なお、本明細書では、Ｈ３ ＋を効率的に照射するために、図３１に示すような水素イオン種を照射可能なイオンドーピング装置を用いる方法について説明している。イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３ ＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。一方で、Ｈ３ ＋の照射を第一に考えるのであれば、イオンドーピング装置を用いることに限定して解釈する必要はない。
次いで、単結晶半導体基板１０１上の絶縁層１０２を介して絶縁層１０４（接合層とも記す）を形成する（図１（Ｃ）参照）。絶縁層１０４は、単結晶半導体基板１０１が支持基板と接合を形成する面に設ける。単層構造としても２層以上の積層構造としてもよいが、支持基板と接合する面（以下、「接合面」とも記す）が平滑面を有し親水性表面となる絶縁層を用いることが好ましい。
平滑面を有し親水性表面を形成できる絶縁層としては、水素を含有する酸化シリコン、水素を含有する窒化シリコン、酸素と水素を含有する窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を適用することができる。
水素を含有する酸化シリコンとしては、例えば有機シランを用いて化学気相成長法により作製される酸化シリコンは好ましい。有機シランを用いて形成された絶縁層１０４、例えば酸化シリコン膜を用いることによって、支持基板と単結晶半導体層との接合を強固にすることができるためである。有機シランとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
なお、絶縁層として機能する酸化シリコン層は、モノシラン、ジシラン、又はトリシランを原料ガスに用いて化学気相成長法により形成することもできる。また、絶縁層として機能する酸化シリコン層は熱酸化膜でもよく、塩素を含んでいると好適である。
水素を含有する窒化シリコンは、シランガスとアンモニアガスを用いてプラズマＣＶＤ法により形成することができる。前記ガスに水素が加えられていても良い。酸素と水素を含有する窒化シリコンは、シランガスとアンモニアガスと亜酸化窒素ガスを用いてプラズマＣＶＤ法で作製することができる。いずれにしても、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法等の化学気相成長法により、シランガス等を原料ガスとして用いて作製される酸化シリコン、酸化窒化シリコン、窒化酸化シリコンであって水素が含まれるものであれば適用することができる。化学気相成長法による成膜では、単結晶半導体基板１０１に形成した損傷領域１０３から脱ガスが起こらない程度の温度を適用する。例えば、成膜温度を３５０℃以下とすることが好ましい。なお、単結晶半導体基板１０１から単結晶半導体層を分離する加熱処理は、化学気相成長法による成膜温度よりも高い加熱処理温度が適用される。いずれにしても絶縁層１０４として、平滑面を有し、水酸基が付いた表面を有するものであれば良い。
絶縁層１０４の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは１０ｎｍ以上１００ｎｍ以下であり、より好ましくは２０ｎｍ以上５０ｎｍ以下である。
次いで、単結晶半導体基板１０１と支持基板１０７とを密着させる（図１（Ｄ）参照）。単結晶半導体基板１０１上に形成された絶縁層１０４の表面と支持基板１０７の表面とを密着させることにより、単結晶半導体基板１０１と支持基板１０７とが接合する。この接合は、水素結合やファン・デル・ワールス力が作用している。接合は、親水性となった単結晶半導体基板１０１及び支持基板１０７の表面の水酸基や水分子が接着剤として働くことによって起こる。熱処理によって水分子が拡散し、残留成分のシラノール基（Ｓｉ−ＯＨ）同士が水素結合で結合する。さらにこの接合部は、水素が抜けることでシロキサン結合（Ｓｉ−Ｏ−Ｓｉ）が形成されることで共有結合になり、単結晶半導体基板１０１と支持基板１０７の接合が強固なものとなる。
支持基板１０７は、絶縁表面を有する基板を用いる。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。好ましくは支持基板１０７としてガラス基板を用いるのがよく、例えば第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いる。大面積のマザーガラス基板を支持基板１０７として用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現できる。その結果、１枚の基板から製造できる表示パネルの数（面取り数）を増大させることが可能となり、生産性を向上させることができる。
アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板の表面は、研磨面を有しているものを用いると平坦性が頗る良好であり好ましい。ガラス基板の研磨面と単結晶半導体基板、若しくは単結晶半導体基板に形成された絶縁層とを接合させることにより、接合不良を低減することができる。ガラス基板の研磨は、例えば酸化セリウム等で行えば良い。研磨処理をすることで、ガラス基板の主表面における端部領域を含む略全面に単結晶半導体基板を貼り合わせることができる。
また、支持基板１０７と絶縁層１０４との接合を良好に行うために、接合面を活性化しておいてもよい。例えば、接合する面の一方又は双方に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化することもできる。このような表面処理により、４００℃以下の温度であっても異種材料間の接合することが容易となる。
絶縁層１０４を介して支持基板１０７と単結晶半導体基板１０１を貼り合わせた後（図２（Ａ）参照）は、加熱処理と加圧処理の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことにより支持基板１０７と単結晶半導体基板１０１の接合強度を向上させることが可能となる。加熱処理の温度は、支持基板１０７の耐熱温度以下で行う。加圧処理は、接合面に垂直な方向に圧力が加わるように行い、支持基板１０７及び単結晶半導体基板１０１の耐圧性を考慮して行う。
単結晶半導体基板１０１に加熱処理を行うことにより、損傷領域１０３において、単結晶半導体基板１０１を分離する。（図２（Ｂ）参照）。加熱処理の温度は絶縁層１０４の成膜温度以上、支持基板１０７の耐熱温度以下で行うことが好ましい。例えば４００℃乃至７００℃の加熱処理を行うことにより、損傷領域１０３に形成された微小な空洞の体積変化が起こり、当該損傷領域１０３において分離する。絶縁層１０４は支持基板１０７と接合しているので、支持基板１０７上には単結晶半導体基板１０１から分離された単結晶半導体層１０８が貼り合わされる。支持基板１０７には、単結晶半導体基板と同じ結晶構造と結晶方位を有する単結晶半導体層１０８が残存することとなる。
４００℃乃至７００℃の温度域での熱処理は、前述の接合強度を向上させるための熱処理と同じ装置で連続して行っても良いし、別の装置で行っても良い。例えば炉で２００℃２時間熱処理した後に、６００℃近傍まで昇温し２時間保持し、４００℃から室温までの温度域に降温した後、炉より取り出す。また、熱処理は室温から昇温してもよい。また、炉で２００℃２時間熱処理下の他に、瞬間熱アニール（ＲＴＡ）装置によって６００℃乃至７００℃の温度域で、１分間乃至３０分間（例えば６００℃、７分間、６５０℃、７分間）熱処理を行ってもよい。
４００℃乃至７００℃の温度域での熱処理により、絶縁層と支持基板のとの接合は水素結合から共有結合に移行し、損傷領域に添加されたガスが放出し圧力が上昇し、単結晶半導体基板より単結晶半導体層を分離することができる。熱処理を行った後は支持基板と単結晶半導体基板は、一方が他方に載っている状態であり、大きな力を加えずに支持基板と単結晶半導体基板の一部とを離すことができる。例えば、上方に載っている基板を真空チャックで持ち上げることにより簡単に離すことができる。この際、下側の基板を真空チャックやメカニカルチャックで固定しておくと水平方向のずれがなく支持基板及び単結晶半導体基板の両基板を離すことができる。
なお、図１乃至図４においては、単結晶半導体基板１０１が支持基板１０７と同じサイズの例を示すが、本発明はこれに限定されない。単結晶半導体基板１０１と支持基板１０７がより小さいサイズであってもよいし、単結晶半導体基板１０１が支持基板１０７より大きいサイズであってもよい。
次に、支持基板に貼り合わされた単結晶半導体層１０８の表面に残存する結晶欠陥をドライエッチングにより除去する。図２（Ｂ）に示す単結晶半導体層１０８の表面には、損傷領域１０３の形成のためのイオン添加工程や、分離工程による欠陥が存在し、単結晶半導体層表面の平坦性は損なわれている。このような、平坦性の損なわれた単結晶半導体層１０８の表面に、薄く、且つ、高い絶縁耐圧のゲート絶縁層を形成することは困難である。また、単結晶半導体層１０８に欠陥が存在する場合には、ゲート絶縁層との界面における局在準位密度が高くなるなど、トランジスタの性能及び信頼性に悪影響を与えるため、単結晶半導体層１０８の欠陥を除去する処理を行う。なお、図２（Ｂ）において、単結晶半導体層１０８の表面の凹凸形状は、表面が粗く、平坦性が悪いことを特徴的に示しているだけであり、実際の形状はこれに限定されない。
そこで、単結晶半導体層１０８の表面に存在する欠陥を除去するために、単結晶半導体層１０８の表面にドライエッチングを行う（図２（Ｃ）参照）。本実施の形態では、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いる。
また、単結晶半導体層１０８の表面には、自然酸化膜が形成されている。自然酸化膜が形成された単結晶半導体層１０８にドライエッチングを行うと、ドライエッチングがされた単結晶半導体層１０８の膜厚にばらつきが生じる。そこで、希フッ酸で単結晶半導体層１０８の表面を処理し、自然酸化膜の除去と表面に付着するゴミ等の汚染物も除去して単結晶半導体層１０８の表面を清浄化する。そして、清浄化された単結晶半導体層１０８上に、酸化シリコン層を形成する（図示せず）。酸化シリコン層としてはケミカルオキサイドを適用するができる。ケミカルオキサイドは、例えば、オゾン水含有水で単結晶半導体層表面を処理することで形成することができる。
酸化シリコン層が形成された単結晶半導体層１０８に対して、ドライエッチングを行う。ドライエッチングを行い、単結晶半導体層の表面を除去することにより、単結晶半導体層表面に形成された欠陥の除去を行うことができ、単結晶半導体層の表面荒れを低減することができる。例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良い。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。例えば、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗとすることにより、単結晶半導体層１０８を５０ｎｍ乃至６０ｎｍ程度にまで薄膜化することができる。単結晶半導体層に存在する欠陥の大きさや深さは、イオンを添加するエネルギーの大きさやドーズ量に起因する。よって、ドライエッチングによって除去する膜厚は、ドライエッチング前の単結晶半導体層１０８の膜厚とその表面粗さの程度によって適宜設定すればよい。
図２（Ｃ）のドライエッチング処理は、次のように行うことができる。エッチングガスである塩素の流量１００ｓｃｃｍ、コイル型の電極に投入する電力１５０Ｗ、下部電極に投入する電力４０Ｗ、反応圧力１．０Ｐａとすることにより、単結晶半導体層１０８を９５ｎｍ程度にまで除去する。
単結晶半導体基板を分離することにより支持基板に貼り合わされた単結晶半導体層表面にドライエッチングを行うことにより、イオン添加工程や分離工程による欠陥を除去することができ、単結晶半導体層の表面粗さを低減することができる。
さらに、上記ドライエッチングにより、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１０８を薄膜化することもできる。
なお、支持基板１０７に貼り合わされた単結晶半導体層１０９中には、損傷領域１０３の形成、及び損傷領域１０３による分離によって、結晶欠陥が形成されている。単結晶半導体層１０９中の結晶欠陥を低減、及び単結晶半導体層１０９中の結晶性の回復のために、図３（Ａ）に示すように、単結晶半導体層１０９にレーザビーム１０６を照射する。
矢印１１３に示すように、支持基板１０７を移動させて、レーザビーム１０６を単結晶半導体層１０９に対して走査しながら、レーザビーム１０６を単結晶半導体層１０９の表面に対して照射する。レーザビーム１０６の照射によって、単結晶半導体層１０９の一部又は深さ方向の層全体を溶融させる。単結晶半導体層を溶融させることで表面張力の作用により、平坦性が向上する。図３（Ａ）では模式的に単結晶半導体層の一部が溶融した様子を示しており、点線で囲まれた部分１１４の少なくとも一部はシリコンの融点１４１０℃を超えて液相となっていることを示している。
レーザビーム１０６の照射によって、単結晶半導体層１０９のレーザビームが照射されている領域を、部分溶融又は完全溶融させる。なお、単結晶半導体層１０９が完全溶融状態であるとは、膜の表面から下面までの層全体が溶融されていることをいう。図３（Ａ）の積層構造では、完全溶融状態とは、単結晶半導体層１０９の上面から絶縁層１０２との界面まで溶融され、液体状態になっていることをいう。他方、単結晶半導体層１０９を部分溶融させるとは、単結晶半導体層１０９の溶融されている深さが、絶縁層１０２の界面（単結晶半導体層１０９の厚さ）よりも浅くすることである。つまり、単結晶半導体層１０９において部分溶融状態とは、単結晶半導体層１０９が上層は溶融して液相となり、下層は溶けずに、固相の単結晶半導体のままである状態をいう。
他方、レーザビーム１０６の照射により完全溶融させながら、レーザビーム１０６を走査することで、溶融された領域と隣接している単結晶半導体から結晶成長させることができ、横成長が起こる。溶融されていない部分は、単結晶であり、結晶方位が揃っているため、結晶粒界が形成されず、レーザビーム照射後の単結晶半導体層１１０は、結晶粒界のない単結晶半導体層とすることができる。また、完全溶融された領域は、凝固することで再単結晶化するが、隣接している溶融していない部分の単結晶半導体と結晶方位が揃った単結晶半導体が形成される。よって、主表面の面方位が（１００）の単結晶シリコンを単結晶半導体基板１０１として用いた場合、単結晶半導体層１１０の主表面の面方位は、（１００）であり、レーザビーム照射によって完全溶融し、再単結晶化された単結晶半導体層１１０の主表面の面方位（１００）になる。
レーザビーム１０６の照射によって、単結晶半導体層１０９を部分溶融または完全溶融させることで、表面が平坦な単結晶半導体層１１０を形成することができる。これは、単結晶半導体層１０９の溶融された部分は液体であるため、表面張力の作用によって、その表面積が最小になるように変形する。つまり、液体部分は凹部、及び凸部がなくなるような変形をし、この液体部分が凝固し、再単結晶化するため、表面が平坦化された単結晶半導体層１１０を形成することができる。
溶融した後、単結晶半導体層１０９が冷却、固化することで、図３（Ｂ）に示すように、その上面の平坦性がさらに一段と向上され、かつ再単結晶化された単結晶半導体層１１０が形成される。また、レーザビームを照射することで、単結晶半導体層１１０の歪みを低下させることができる。なお、レーザビーム１０６による単結晶半導体層１１０の結晶性の向上は、ラマン分光スペクトルから得られるラマンシフトや半値全幅などにより確認することができる。また、単結晶半導体層１１０の平坦性の向上は、原子間力顕微鏡観察などにより確認することができる。
このレーザビームの照射工程では、レーザビーム１０６を用いているため、支持基板１０７の温度上昇が抑えられるため、ガラス基板のような耐熱性の低い基板を支持基板１０７に用いることが可能となる。
レーザビーム１０６を発振するレーザ発振器は、その発振波長が、紫外光域乃至可視光域にあるものが選択される。レーザビーム１０６の波長は、単結晶半導体層１０９に吸収される波長とする。その波長は、レーザビームの表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定することができる。例えば、波長は１９０ｎｍ以上７００ｎｍ以下の範囲とすることができる。
このレーザ発振器には、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためパルス発振レーザが好ましい。例えば、パルス発振レーザの場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いることができる。
また、レーザビーム１０６のエネルギーは、レーザビーム１０６の波長、レーザビームの表皮深さなどを考慮して決定することができる。レーザビーム１０６のエネルギーは、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすることができ、例えば、単結晶半導体層１０９の厚さが１２０ｎｍ程度であり、レーザ発振器にパルス発振レーザを用い、レーザビーム１０６の波長が３０８ｎｍの場合は、レーザビーム１０６のエネルギー密度は６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２とすることができる。
レーザビーム１０６の照射の雰囲気は、希ガス又は窒素雰囲気のような不活性雰囲気、または真空状態で行うことが好ましい。不活性雰囲気中でレーザビーム１０６を照射するには、気密性のあるチャンバー内でレーザビームを照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザビーム１０６の被照射面に窒素ガスなど不活性ガスを吹き付けることで不活性雰囲気でのレーザビーム１０６の照射を実現することができる。
窒素などの不活性雰囲気や真空状態の方が、大気雰囲気よりも単結晶半導体層１０９の平坦性を向上させる効果が高く、また、これらの雰囲気の方が大気雰囲気よりもクラックやリッジの発生を抑える効果が高くなるため、レーザビーム１０６の使用可能なエネルギー範囲が広くなる。
光学系により、レーザビーム１０６は、エネルギー分布を均一にし、かつ断面の形状を線状にすることが好ましい。このことにより、スループット良く、かつレーザビーム１０６の照射を均一に行うことができる。レーザビーム１０６のビーム長は、支持基板１０７の１辺より長くすることで、１回の走査で、支持基板１０７に貼りつけられた全ての単結晶半導体層１０９にレーザビームを照射することができる。レーザビーム１０６のビーム長が支持基板１０７の１辺より短い場合は、複数回の走査で、支持基板１０７に貼りつけられた全ての単結晶半導体層１０９にレーザビーム１０６を照射することができるような、長さにすればよい。
なお、レーザビーム１０６を単結晶半導体層１０９に照射する前に、単結晶半導体層１０９の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行う。酸化膜を除去するのは、単結晶半導体層１０９表面に酸化膜が残存した状態で、レーザビーム１０６を照射しても、平坦化の効果が十分に得られないからである。酸化膜の除去処理は、フッ化水溶液で単結晶半導体層１０９を処理することで行うことができる。フッ酸による処理は、単結晶半導体層１０９の表面が撥水性を示すまで行うことが望ましい。撥水性を示すことで、単結晶半導体層１０９から酸化膜が除去されたことが確認できる。
図３（Ａ）のレーザビーム１０６の照射工程は、次のように行うことができる。まず、単結晶半導体層１０９を１／１００に希釈されたフッ化水溶液で１１０秒間処理して、表面の酸化膜を除去する。レーザビーム１０６のレーザ発振器として、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ、パルス幅：２５ｎ秒、繰り返し周波数６０Ｈｚ）を用いる。光学系により、レーザビーム１０６の断面を３００ｍｍ×０．３４ｍｍの線状に整形する。レーザビーム１０６の走査速度を２．０ｍｍ／秒とし、スキャンピッチを３３μｍ、ビームショット数を約１０ショットで、レーザビーム１０６を単結晶半導体層１０９に照射する。照射面に窒素ガスを吹き付けながら、レーザビーム１０６を走査する。支持基板１０７が７３０ｍｍ×９２０ｍｍの場合は、レーザビーム１０６のビーム長が３００ｍｍであるので、レーザビーム１０６の照射領域を３分割することで、支持基板１０７に貼り付けられた単結晶半導体層１０９にレーザビーム１０６を照射することができる。
このようにして、単結晶半導体層１０９にレーザビームを照射することにより、単結晶半導体層の一部または全部を溶融させ、再単結晶化させてよりよい単結晶半導体層を得ることができる。これにより、イオンの添加に起因する欠陥を低減し、単結晶半導体層の結晶性が回復された単結晶半導体層をとすることができる。また、レーザビームを照射する前にドライエッチング処理を行うことにより、単結晶半導体層の溶融時に、欠陥やダメージを単結晶半導体層中に取り込むことを防ぐことができる。
単結晶半導体層１０９を再単結晶化させることで、単結晶半導体基板１０１から、高いオン電流、高い電界効果移動度のトランジスタを形成することができる。単結晶半導体層の再単結晶化の処理をレーザビーム１０６の照射処理で行うため、支持基板１０７を破損する力を加えることなく、かつ耐熱温度を超える温度で支持基板１０７を加熱することなく、単結晶半導体層１０９の再単結晶をさせて、単結晶の形成を可能にする。
また、レーザビームを照射することにより、支持基板表面を短時間で加熱し、短時間で冷却できるので、支持基板の温度上昇が抑えられ、ガラス基板のような耐熱性の低い基板を支持基板に用いることが可能となる。よって、イオン添加工程による単結晶半導体層中のダメージを十分回復させることができる。
なお、レーザビーム１０６を照射する前に、ドライエッチングにより単結晶半導体層１０８の表面を除去している場合、ドライエッチングにより単結晶半導体層１０８の表面付近で結晶欠陥などの損傷が生じていることがある。しかし、レーザビーム１０６の照射により、ドライエッチングにより生じる損傷をも補修することが可能である。
単結晶半導体基板の損傷領域に沿って、単結晶半導体基板を分離して、支持基板に固着された単結晶半導体層にドライエッチングを行うことにより、単結晶半導体層表面の結晶欠陥を除去し、単結晶半導体層の表面粗さを低減することができる。また、単結晶半導体層表面の欠陥をドライエッチングにより除去しているため、レーザビームを照射することによる単結晶半導体層の溶融時に単結晶半導体層中に欠陥を取り込むことを防ぐことができる。よって、結晶欠陥が低減され、かつ平坦性の高い単結晶半導体層とすることができる。
次いで、レーザビーム１０６を照射して、図３（Ｂ）に示す単結晶半導体層１１０を有するＳＯＩ基板を形成し、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１１０を薄膜化するための処理を行う（図３（Ｃ）参照）。
単結晶半導体層１１０を薄膜化するためには、ドライエッチング又はウェットエッチングの一方、又は双方を組み合わせたエッチングを行えばよい。例えば、単結晶半導体基板１０１がシリコン基板の場合、ＳＦ６とＯ２をプロセスガスに用いたドライエッチングで、単結晶半導体層１１０を薄膜化することができる（図３（Ｃ）参照）。
レーザビーム照射後にエッチングを行うことにより、半導体素子にとって最適な膜厚となる単結晶半導体層を有するＳＯＩ基板を作製することができる。このエッチングにより、単結晶半導体層の膜厚は５ｎｍ以上１００ｎｍ以下とすることが好ましく、５ｎｍ以上５０ｎｍ以下がより好ましい。例えば、支持基板に貼り付けられた単結晶半導体層の膜厚が１１０ｎｍであれば、１５ｎｍ、ドライエッチングを行い、レーザビーム照射後のエッチングにおいて、単結晶半導体層１１１の膜厚を６０ｎｍとすることができる。なお、必ずしも、レーザビーム１０６照射後に、単結晶半導体層１１０の表面にエッチングを行う必要はない。例えば、支持基板に貼り付けられた単結晶半導体層の膜厚が１１０ｎｍであれば、レーザビーム１０６照射前のドライエッチングにおいて単結晶半導体層の膜厚を６０ｎｍとすることもできる。
レーザビーム１０６を照射した後、単結晶半導体層１１１に５００℃以上７００℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビーム１０６の照射で回復されなかった、単結晶半導体層１１１の欠陥の消滅、単結晶半導体層１１１の歪みの緩和をすることができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、５５０℃で４時間加熱するとよい。
以上の工程により、図３（Ｃ）に示すＳＯＩ基板を作製することができる。
以上のように本実施の形態において、支持基板に貼り付けられた単結晶半導体層に、ドライエッチングを行い、レーザビームを照射することにより、単結晶半導体層中の結晶欠陥が低減された単結晶半導体層を有するＳＯＩ基板を製造することができる。また、ガラス基板等耐熱温度が低い基板を用いた場合にも、実用に耐える単結晶半導体層を備えたＳＯＩ基板を製造することができる。
よって、本実施の形態に係る単結晶半導体層からトランジスタなどの半導体素子を作製することで、ゲート絶縁層の薄膜化及びゲート絶縁層との局在界面準位密度の低減が可能となる。また、単結晶半導体層の膜厚を薄くすることで、支持基板上に、単結晶半導体層で完全空乏型となり、サブスレッショルド値が小さいトランジスタを作製することができる。
図１乃至図３において、単結晶半導体基板１０１に絶縁層を設けて単結晶半導体層を形成する工程を示したが、図４において、支持基板側にも絶縁層を設けて単結晶半導体層を形成する工程を示す。図４（Ａ）に、図１（Ａ）と同様の単結晶半導体基板１０１を示す。次に、絶縁層１０４を単結晶半導体基板１０１上に形成する。なお、絶縁層１０４を形成する工程は、図１（Ｃ）と同様に行う。
図４（Ｂ）は、単結晶半導体基板１０１に電界で加速されたイオンを所定の深さに添加し、損傷領域１０３を形成する工程を示している。イオンの添加については図１（Ｂ）の場合と同様である。
図４（Ｃ）は、バリア層として機能する絶縁層１１２が形成された支持基板１０７と、単結晶半導体基板１０１の絶縁層１０４が形成された面を密着させて、単結晶半導体基板１０１と支持基板１０７とが接合する工程を示している。支持基板１０７上の絶縁層１１２と単結晶半導体基板１０１の絶縁層１０４を密着させることにより、単結晶半導体基板と支持基板とが接合する。絶縁層１１２は、支持基板１０７にアルカリ金属若しくはアルカリ土類金属等の半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物が支持基板１０７から、単結晶半導体層１０８に拡散することを防止することができる。
絶縁層１１２は、プラズマＣＶＤ法を用いて、窒化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層等を単層構造又は２層以上の積層構造で設けることができる。絶縁層１１２は、５０ｎｍ乃至２００ｎｍの範囲で設けることが好ましい。例えば、支持基板１０７側から酸化窒化シリコン層、窒化酸化シリコン層を積層させて絶縁層１１２とすることができる。
その後、図４（Ｄ）で示すように単結晶半導体基板１０１を分離する。単結晶半導体層を分離する熱処理は図２（Ｂ）の場合と同様にして行う。接合工程および分離工程における加熱処理の温度は、支持基板１０７にあらかじめ行われた加熱処理以下とする。このようにして図４（Ｄ）で示すＳＯＩ基板を得ることができる。
この後の工程については、図２（Ｃ）乃至図３（Ｃ）と同様にして行うことができる。
なお、図１乃至図４においては、単結晶半導体基板１０１が支持基板１０７と同じサイズの例を示したが、本発明はこれに限定されない。単結晶半導体基板１０１と支持基板１０７がより小さいサイズであってもよいし、単結晶半導体基板１０１が支持基板１０７より大きいサイズであってもよい。
なお、ＳＯＩ基板の大面積化を図る場合には、１枚の支持基板１０７上に複数の単結晶半導体層１１１を貼りつけた構成とすればよい。例えば、図１（Ａ）乃至図１（Ｃ）を用いて説明した工程を経て、損傷領域１０３が形成された単結晶半導体基板１０１を複数用意する。次いで、図１（Ｄ）の接合工程を経て、１枚の支持基板１０７に複数の単結晶半導体基板１０１を用いて、仮接合を行う。そして、図２（Ｂ）の加熱工程を行い、各単結晶半導体基板１０１を分離することで、支持基板１０７上に、複数の単結晶半導体層１１１が貼り付けられる。その後、図２（Ｃ）乃至図３（Ｃ）に示す工程を行うことにより、複数の単結晶半導体層１１１が貼り付けられたＳＯＩ基板を形成することができる（図５参照）。
本実施の形態において、単結晶半導体基板１０１として単結晶シリコン基板を適用した場合は、単結晶半導体層１１１として単結晶シリコンを得ることが可能である。
本実施の形態に係るＳＯＩ基板の製造方法は、プロセス温度を７００℃以下とすることができるため、支持基板１０７としてガラス基板を適用することができる。すなわち、従来の薄膜トランジスタと同様にガラス基板上に形成することができ、かつ単結晶シリコン層を単結晶半導体層に適用することが可能となる。これらのことにより、高速動作が可能で、サブスレッショルド値が低く、電界効果移動度が高く、低消費電圧で駆動可能な高性能、高信頼性のトランジスタをガラス基板等の支持基板上に作製することができる。従って、高性能及び高信頼性な半導体装置を歩留まり良く作製することができる。
また、大面積化に不向きなＣＭＰ処理を用いずに済むため、高性能な半導体装置の大面積化を実現することができる。もちろん、大面積基板を用いることに限定されず、小型の基板を用いる場合であっても、良好な半導体装置を提供することができる。
（実施の形態２）
本実施の形態では、高性能及び高信頼性な半導体素子を有する半導体装置を、歩留まりよく作製することを目的とした半導体装置の作製方法の一例としてＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関して図６及び図７を用いて説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
本実施の形態では、高性能及び高信頼性な半導体素子を有する半導体装置を、歩留まりよく作製することを目的とした半導体装置の作製方法の一例としてＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関して図６及び図７を用いて説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図６（Ａ）は、支持基板１０７上にバリア層として機能する絶縁層１１２、絶縁層１０４、バリア層として機能する絶縁層１０２、単結晶半導体層１１１が形成されている。なお、ここでは図６（Ａ）に示す構成のＳＯＩ基板を適用する例を示すが、本明細書で示すその他の構成のＳＯＩ基板も適用できる。
単結晶半導体層１１１は、単結晶半導体基板１０１より分離され、高エネルギーを有する少なくとも一種類の粒子により該高エネルギーを供給することによる加熱処理及び第１のエッチングを行っているため、結晶欠陥も低減され、かつ平坦性も高い単結晶半導体層１１１である。
単結晶半導体層１１１には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加することが好ましい。すなわち、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物を添加して、所謂ウェル領域を形成する。不純物イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２から１×１０１４ｉｏｎｓ／ｃｍ２程度で行えば良い。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウェル領域にｐ型若しくはｎ型不純物を添加すれば良い。
単結晶半導体層１１１をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層２０５、２０６を形成する（図６（Ｂ）参照。）。
単結晶半導体層上の酸化膜を除去し、単結晶半導体層２０５、２０６を覆うゲート絶縁層２０７を形成する。本実施の形態における単結晶半導体層２０５、２０６は平坦性が高いため、単結晶半導体層２０５、２０６上に形成されるゲート絶縁層が薄膜のゲート絶縁層であっても被覆性よく覆うことができる。従ってゲート絶縁層の被覆不良による特性不良を防ぐことができ、高信頼性の半導体装置を歩留まりよく作製することができる。ゲート絶縁層２０７の薄膜化は、薄膜トランジスタを低電圧で高速に動作させる効果がある。
ゲート絶縁層２０７は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層２０７は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。単結晶半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
また、ゲート絶縁層２０７として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層２０７に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
ゲート絶縁層２０７上にゲート電極層２０８及びゲート電極層２０９を形成する（図６（Ｃ）参照。）。ゲート電極層２０８、２０９は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。ゲート電極層２０８、２０９はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、ゲート電極層２０８、２０９としてリン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層や、ＡｇＰｄＣｕ合金を用いてもよい。
単結晶半導体層２０６を覆うマスク２１１を形成する。マスク２１１及びゲート電極層２０８をマスクとして、ｎ型を付与する不純物元素２１０を添加し、第１のｎ型不純物領域２１２ａ、２１２ｂを形成する（図６（Ｄ）参照。）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、第１のｎ型不純物領域２１２ａ、２１２ｂに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
次に、単結晶半導体層２０５を覆うマスク２１４を形成する。マスク２１４、ゲート電極層２０９をマスクとしてｐ型を付与する不純物元素２１３を添加し、第１のｐ型不純物領域２１５ａ、第１のｐ型不純物領域２１５ｂを形成する（図６（Ｅ）参照。）。本実施の形態では、不純物元素としてボロン（Ｂ）を用いるため、不純物元素を含むドーピングガスとしてはジボラン（Ｂ２Ｈ６）などを用いる。
マスク２１４を除去し、ゲート電極層２０８、２０９の側面にサイドウォール構造の側壁絶縁層２１６ａ乃至２１６ｄ、ゲート絶縁層２３３ａ、２３３ｂを形成する（図７（Ａ）参照。）。側壁絶縁層２１６ａ乃至２１６ｄは、ゲート電極層２０８、２０９を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し、ゲート電極層２０８、２０９の側壁に自己整合的にサイドウォール構造の側壁絶縁層２１６ａ乃至２１６ｄを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ−ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。ゲート絶縁層２３３ａ、２３３ｂはゲート電極層２０８、２０９、及び側壁絶縁層２１６ａ乃至２１６ｄをマスクとしてゲート絶縁層２０７をエッチングして形成することができる。
また、本実施の形態では、絶縁層をエッチングする際、ゲート電極層上の絶縁層を除去し、ゲート電極層を露出させるが、絶縁層をゲート電極層上に残すような形状に側壁絶縁層２１６ａ乃至２１６ｄを形成してもよい。また、後工程でゲート電極層上に保護膜を形成してもよい。このようにゲート電極層を保護することによって、エッチング加工する際、ゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
次に単結晶半導体層２０６を覆うマスク２１８を形成する。マスク２１８、ゲート電極層２０８、側壁絶縁層２１６ａ、２１６ｂをマスクとしてｎ型を付与する不純物元素２１７を添加し、第２のｎ型不純物領域２１９ａ、２１９ｂ、第３のｎ型不純物領域２２０ａ、２２０ｂが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてＰＨ３を用いる。ここでは、第２のｎ型不純物領域２１９ａ、２１９ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、単結晶半導体層２０５にチャネル形成領域２２１が形成される（図７（Ｂ）参照。）。
第２のｎ型不純物領域２１９ａ、第２のｎ型不純物領域２１９ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｎ型不純物領域２２０ａ、２２０ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。第３のｎ型不純物領域２２０ａ、２２０ｂはゲート電極層２０８に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
マスク２１８を除去し、単結晶半導体層２０５を覆うマスク２２３を形成する。マスク２２３、ゲート電極層２０９、側壁絶縁層２１６ｃ、２１６ｄをマスクとして、ｐ型を付与する不純物元素２２２を添加し、第２のｐ型不純物領域２２４ａ、２２４ｂ、第３のｐ型不純物領域２２５ａ、２２５ｂを形成する。
第２のｐ型不純物領域２２４ａ、２２４ｂにｐ型を付与する不純物元素が１×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、第３のｐ型不純物領域２２５ａ、２２５ｂは、側壁絶縁層２１６ｃ、２１６ｄにより、自己整合的に第２のｐ型不純物領域２２４ａ、２２４ｂより低濃度となるように形成する。また、単結晶半導体層２０６にチャネル形成領域２２６が形成される（図７（Ｃ）参照。）。
第２のｐ型不純物領域２２４ａ、２２４ｂは高濃度ｐ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｐ型不純物領域２２５ａ、２２５ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。第３のｐ型不純物領域２２５ａ、２２５ｂはゲート電極層２０９に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
マスク２２３を除去し、不純物元素を活性化するために加熱処理、強光の照射、又はレーザビームの照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と単結晶半導体層との界面へのプラズマダメージを回復することができる。
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁膜２２７と、絶縁層２２８との積層構造とする。絶縁膜２２７と絶縁層２２８は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、単結晶半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜２２７に含まれる水素により単結晶半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
絶縁膜２２７、絶縁層２２８としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。有機基は、フルオロ基を含んでいてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を用いてもよい。
絶縁膜２２７、絶縁層２２８は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜２２７、絶縁層２２８を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
次いで、レジストからなるマスクを用いて絶縁膜２２７、絶縁層２２８に単結晶半導体層に達するコンタクトホール（開口）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜２２７、絶縁層２２８を除去し、ソース領域又はドレイン領域である第２のｎ型不純物領域２１９ａ、２１９ｂ、第２のｐ型不純物領域２２４ａ、２２４ｂに達する開口を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
開口を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層２２９ａ、２２９ｂ、２３０ａ、２３０ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
以上の工程でＣＭＯＳ構造のｎチャネル型薄膜トランジスタである薄膜トランジスタ２３１及びｐチャネル型薄膜トランジスタである薄膜トランジスタ２３２を含む半導体装置を作製することができる（図７（Ｄ）参照。）。図示しないが、本実施の形態はＣＭＯＳ構造であるため、薄膜トランジスタ２３１と薄膜トランジスタ２３２とは電気的に接続している。
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
以上のように、結晶欠陥が低減され、かつ平坦性も高い単結晶半導体層を有するＳＯＩ基板を用いることにより、高性能及び高信頼性な半導体装置を歩留まり良く作製することができる。
このように、ＳＯＩ基板を用いて薄膜トランジスタを作製することができる。ＳＯＩ基板の単結晶半導体層は、結晶欠陥が殆ど無く、ゲート絶縁層２０７との界面準位密度が低減された単結晶半導体層であり、その表面が平坦化され、さらにその厚さを５０ｎｍ以下と薄膜化されている。このことにより、支持基板１０７に、低い駆動電圧、高い電界効果移動、小さいサブスレッショルド値など、優れた特性を備えた薄膜トランジスタを形成することができる。さらに、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。すなわち、本発明に係るＳＯＩ基板を用いることで、しきい値電圧や移動度などトランジスタ特性として重要な特性値の不均一性が抑制され、また高電界移動度などの高性能化が可能になる。
従って、本発明に係るＳＯＩ基板を用いてＴＦＴなど各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。
（実施の形態３）
本実施の形態では、本発明に係るＳＯＩ基板を用いた半導体装置、およびその作製方法について説明する。本実施の形態では、本発明に係るＳＯＩ基板を用いた半導体装置の一例として、トランジスタについて説明する。複数のトランジスタを組み合わせることで、各種の半導体装置が形成される。以下、図２７（Ａ）乃至図２９（Ｂ）の断面図を用いて、トランジスタの作製方法を説明する。なお、本実施の形態では、ｎチャネル型のトランジスタとｐチャネル型のトランジスタを同時に作製する方法を説明する。
本実施の形態では、本発明に係るＳＯＩ基板を用いた半導体装置、およびその作製方法について説明する。本実施の形態では、本発明に係るＳＯＩ基板を用いた半導体装置の一例として、トランジスタについて説明する。複数のトランジスタを組み合わせることで、各種の半導体装置が形成される。以下、図２７（Ａ）乃至図２９（Ｂ）の断面図を用いて、トランジスタの作製方法を説明する。なお、本実施の形態では、ｎチャネル型のトランジスタとｐチャネル型のトランジスタを同時に作製する方法を説明する。
まず、図２７（Ａ）に示すように、ＳＯＩ基板を準備する。本実施形態では、絶縁表面を有する支持基板１０７上に、絶縁層１０４、絶縁層１０２ｂ、絶縁層１０２ａを介して単結晶半導体層１１１が固定されたＳＯＩ基板を用いる。なお、トランジスタを作製するＳＯＩ基板は、図２７（Ａ）の構成に限定されるものではなく、本発明に係るＳＯＩ基板を用いることができる。
なお。単結晶半導体層１１１には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加することが好ましい。すなわち、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物元素を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物元素を添加して、所謂ウェル領域を形成する。不純物イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２乃至１×１０１４ｉｏｎｓ／ｃｍ２程度で行えばよい。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウェル領域にｐ型若しくはｎ型不純物元素を添加すればよい。
次に、図２７（Ｂ）に示すように、単結晶半導体層１１１をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層６５１、単結晶半導体層６５２を形成する。本実施形態では、単結晶半導体層６５１からｎチャネル型のトランジスタを作製し、単結晶半導体層６５２からｐチャネル型のトランジスタを作製する。
次に、図２７（Ｃ）に示すように、単結晶半導体層６５１、単結晶半導体層６５２上に、ゲート絶縁層６５３、ゲート電極を形成する導電層６５４、及び導電層６５５を順に形成する。
ゲート絶縁層６５３は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法等により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等の絶縁層を用いて、単層構造又は積層構造で形成する。
また、ゲート絶縁層６５３は、単結晶半導体層６５１、単結晶半導体層６５２に対してプラズマ処理を行うことにより、表面を酸化又は窒化することで形成してもよい。この場合のプラズマ処理はマイクロ波（代表的な周波数は２．４５ＧＨｚ）を用いて励起したプラズマによるプラズマ処理も含むものとする。例えばマイクロ波で励起され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いた処理も含むものとする。このようなプラズマ処理を適用して半導体層表面の酸化処理又は窒化処理を行うことにより、薄くて緻密な膜を形成することが可能である。また、半導体層表面を直接酸化するため、界面特性の良好な膜を得ることができる。また、ゲート絶縁層６５３は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法により形成した膜に対してマイクロ波を用いたプラズマ処理を行うことで形成してもよい。
なお、ゲート絶縁層６５３は半導体層との界面を形成するため、酸化シリコン層、酸化窒化シリコン層が界面となるように形成することが好ましい。これは、窒化シリコン層又は窒化酸化シリコン層のように酸素よりも窒素の含有量が多い膜を形成すると、トラップ準位が形成され界面特性が問題となる恐れがあるからである。
ゲート電極を形成する導電層は、タンタル、窒化タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、又はニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いて、ＣＶＤ法やスパッタリング法により、単層膜又は積層膜で形成する。積層膜とする場合は、異なる導電材料を用いて形成することもできるし、同一の導電材料を用いて形成することもできる。本形態では、ゲート電極を形成する導電層を、導電層６５４及び導電層６５５の２層構造で形成する例を示す。
ゲート電極を形成する導電層を、導電層６５４及び導電層６５５の２層の積層構造とする場合は、例えば、窒化タンタル層とタングステン層、窒化タングステン層とタングステン層、窒化モリブデン層とモリブデン層の積層膜を形成することができる。なお、窒化タンタル層とタングステン層との積層膜とすると、両者のエッチングの選択比が取れやすく好ましい。なお、例示した２層の積層膜において、先に記載した膜がゲート絶縁層６５３上に形成される膜とすることが好ましい。ここでは、導電層６５４は、２０ｎｍ乃至１００ｎｍの厚さで形成する。導電層６５５は、１００ｎｍ乃至４００ｎｍの厚さで形成する。なお、ゲート電極は３層以上の積層構造とすることもでき、その場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
次に、導電層６５５上にレジストマスク６５６、レジストマスク６５７を選択的に形成する。そして、レジストマスク６５６、レジストマスク６５７を用いて第１のエッチング処理及び第２のエッチング処理を行う。
まず、レジストマスク６５６、レジストマスク６５７を用いた第１のエッチング処理により導電層６５４及び導電層６５５を選択的にエッチングして、単結晶半導体層６５１上に、導電層６５８および導電層６５９を形成し、単結晶半導体層６５２上に導電層６６０及び導電層６６１を形成する（図２７（Ｄ）参照）。
次に、レジストマスク６５６、レジストマスク６５７を用いた第２のエッチング処理により導電層６５９及び導電層６６１の端部をエッチングして、導電層６６２及び導電層６６３を形成する（図２７（Ｅ）参照）。なお、導電層６６２及び導電層６６３は導電層６５８及び導電層６６０よりも幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が小さくなるように形成する。このようにして、導電層６５８及び導電層６６２からなる２層構造のゲート電極６６５、並びに導電層６６０及び導電層６６３からなる２層構造のゲート電極６６６を形成する。
第１のエッチング処理及び第２のエッチング処理に適用するエッチング法は適宜選択すればよいが、エッチング速度を向上するにはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）方式などの高密度プラズマ源を用いたドライエッチング装置を用いる。第１のエッチング処理および第２のエッチング処理のエッチング条件を適宜調節することで、導電層６５８、６６０、及び導電層６６２、６６３の側面を所望のテーパー形状とすることができる。所望のゲート電極６６５、６６６を形成した後、レジストマスク６５６、６５７は除去すればよい。
次に、ゲート電極６６５、ゲート電極６６６をマスクとして、単結晶半導体層６５１及び単結晶半導体層６５２に不純物元素６６８を添加する。単結晶半導体層６５１には、導電層６５８及び導電層６６２をマスクとして自己整合的に一対の不純物領域６６９が形成される。また、単結晶半導体層６５２には、導電層６６０及び導電層６６３をマスクとして自己整合的に一対の不純物領域６７０が形成される（図２８（Ａ）参照）。
不純物元素６６８としては、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加する。ここでは、ｎチャネル型トランジスタの高抵抗領域を形成するため、不純物元素６６８としてｎ型不純物元素であるリンを添加する。また、不純物領域６６９に、１×１０１７ａｔｏｍｓ／ｃｍ３乃至５×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度でリンが含まれるように、リンを添加することとする。
次に、ｎチャネル型トランジスタのソース領域、およびドレイン領域となる不純物領域を形成するため、単結晶半導体層６５１を部分的に覆うようにレジストマスク６７１を形成し、単結晶半導体層６５２を覆うようにレジストマスク６７２を選択的に形成する。そして、レジストマスク６７１をマスクとして、単結晶半導体層６５１に不純物元素６７３を添加して、単結晶半導体層６５１に一対の不純物領域６７５を形成する（図２８（Ｂ）参照）。
不純物元素６７３としては、ｎ型不純物元素であるリンを単結晶半導体層６５１に添加し、添加される濃度を５×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２０ａｔｏｍｓ／ｃｍ３とすることとする。不純物領域６７５はソース領域又はドレイン領域として機能する。不純物領域６７５は導電層６５８及び導電層６６２と重ならない領域に形成される。
また、単結晶半導体層６５１において、不純物領域６７６は、不純物元素６７３が添加されなかった、不純物領域６６９である。不純物領域６７６は、不純物領域６７５よりも不純物濃度が低く、高抵抗領域またはＬＤＤ領域として機能する。単結晶半導体層６５１において、導電層６５８および導電層６６２と重なる領域にチャネル形成領域６７７が形成される。
なお、ＬＤＤ領域とは、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に形成する低濃度に不純物元素を添加した領域のことである。ＬＤＤ領域を設けると、ドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐという効果がある。また、ホットキャリアによるオン電流値の劣化を防ぐため、ゲート絶縁層を介してＬＤＤ領域をゲート電極と重ねて配置させた構造（「ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造」とも呼ぶ）としてもよい。
次に、レジストマスク６７１及びレジストマスク６７２を除去した後、ｐチャネル型トランジスタのソース領域およびドレイン領域を形成するため、単結晶半導体層６５１を覆うようにレジストマスク６７９を形成する。そして、レジストマスク６７９、導電層６６０及び導電層６６３をマスクとして不純物元素６８０を添加して、単結晶半導体層６５２に一対の不純物領域６８１と、一対の不純物領域６８２と、チャネル形成領域６８３を形成する（図２８（Ｃ）参照）。
不純物元素６８０は、硼素、アルミニウム、ガリウムなどのｐ型不純物元素が用いられる。ここではｐ型不純物元素である硼素を１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度含まれるように添加するものとする。
単結晶半導体層６５２において、不純物領域６８１は導電層６６０及び導電層６６３と重ならない領域に形成され、ソース領域又はドレイン領域として機能する。不純物領域６８１に、ここではｐ型不純物元素である硼素を１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度含まれるようする。
不純物領域６８２は、導電層６６０と重なり、導電層６６３と重ならない領域に形成されており、不純物元素６８０が導電層６６０を貫通して、不純物領域６７０に添加された領域である。不純物領域６７０はｎ型の導電性を示すため、不純物領域６８２がｐ型の導電性を有するように、不純物元素６８０を添加する。不純物領域６８２に含まれる不純物元素６８０の濃度を調節することで、不純物領域６８２をソース領域又はドレイン領域として機能させることができる。または、ＬＤＤ領域として機能させることもできる。
単結晶半導体層６５２において、導電層６６０および導電層６６３と重なる領域にチャネル形成領域６８３が形成される。
次に、層間絶縁層を形成する。層間絶縁層は、単層構造又は積層構造で形成することができるが、ここでは絶縁層６８４及び絶縁層６８５の２層の積層構造で形成する（図２９（Ａ）参照）。
層間絶縁層としては、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等を形成することができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂などを用いて、スピンコート法などの塗布法により形成することができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。有機基は、フルオロ基を含んでいてもよい。
例えば、絶縁層６８４として窒化酸化シリコン層を膜厚１００ｎｍで形成し、絶縁層６８５として酸化窒化シリコン層を膜厚９００ｎｍで形成する。また、絶縁層６８４及び絶縁層６８５を、プラズマＣＶＤ法を適用して連続成膜する。なお、層間絶縁層は３層以上の積層構造とすることもできる。また、酸化シリコン層、酸化窒化シリコン層又は窒化シリコン層と、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を用いて形成した絶縁層との積層構造とすることもできる。
次に、層間絶縁層（本形態では絶縁層６８４及び絶縁層６８５）にコンタクトホールを形成し、該コンタクトホールにソース電極又はドレイン電極として機能する導電層６８６を形成する（図２９（Ｂ）参照）。
コンタクトホールは、単結晶半導体層６５１に形成された不純物領域６７５、単結晶半導体層６５２に形成された不純物領域６８１に達するように、絶縁層６８４及び絶縁層６８５に選択的に形成する。
導電層６８６は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジムから選ばれた一種の元素または当該元素を複数含む合金からなる単層膜または積層膜を用いることができる。例えば、当該元素を複数含む合金からなる導電層として、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金などを形成することができる。また、積層膜とする場合、例えば、アルミニウム層若しくは上述したようなアルミニウム合金層を、チタン層で挟持する構成とすることができる。
図２９（Ｂ）に示すように、ＳＯＩ基板を用いて、ｎチャネル型トランジスタおよびｐチャネル型トランジスタを作製することができる。
また、本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、高性能、かつ高い信頼性を付与することを目的とした半導体装置の例について説明する。詳しくは、半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
本実施の形態では、高性能、かつ高い信頼性を付与することを目的とした半導体装置の例について説明する。詳しくは、半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図８はマイクロプロセッサ５００の構成例を示すブロック図である。
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、及びメモリインターフェース５１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき各種制御を行う。
具体的に演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作のタイミングを制御する信号を生成する。
例えばタイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図８に示すマイクロプロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサ５００は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
次に、非接触でデータの送受信を行う機能、及び演算機能を備えた半導体装置の一例を説明する。図９は、このような半導体装置の構成例を示すブロック図である。図９に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図９に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９はＲＦＣＰＵ５１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ５１１を構成する絶縁表面を有する基板に取り付けることもできる。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ５２３は、電源電圧又は中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が実行する方式を適用できる。
このようなＲＦＣＰＵ５１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部５２９を小型化しても長時間の動作が保証される。
（実施の形態５）
本実施の形態では、高性能、かつ高い信頼性を付与することを目的とした半導体装置の一例として表示装置について図１０乃至図１３を用いて説明する。
本実施の形態では、高性能、かつ高い信頼性を付与することを目的とした半導体装置の一例として表示装置について図１０乃至図１３を用いて説明する。
ＳＯＩ基板の支持基板に表示パネルを製造するマザーガラスと呼ばれる大面積ガラス基板を用いることができる。図１０は支持基板１０７にマザーガラスを用いたＳＯＩ基板の正面図である。
１枚のマザーガラス５５１には、複数の単結晶半導体基板から分離された単結晶半導体層５５２が貼り合わせられている。マザーガラス５５１から複数の表示パネルを切り出すために、単結晶半導体層５５２を表示パネルの形成領域５８１内に接合することが好ましい。表示パネルは、走査線駆動回路、信号線駆動回路、画素部を有する。そのため表示パネルの形成領域５８１において、これらが形成される領域（走査線駆動回路形成領域５８２、信号線駆動回路形成領域５８３、画素形成領域５８４）に、単結晶半導体層５５２を接合する。
図１１は、図１０に示すＳＯＩ基板を用いて作製された液晶表示装置を説明するための図面である。図１１（Ａ）は液晶表示装置の画素の平面図であり、図１１（Ｂ）は、Ｊ−Ｋ切断線による図１１（Ａ）の断面図である。
図１１（Ａ）において、単結晶半導体層３２１は、マザーガラス５５１に貼り合わせられた単結晶半導体層５５２から形成された層であり、画素のＴＦＴを構成する。ここでは、ＳＯＩ基板には実施の形態１の方法で作製されたＳＯＩ基板が用いられている。図１１（Ｂ）に示すように、支持基板１０７上に、絶縁層１０２、絶縁層１０４、単結晶半導体層が積層された基板が用いられている。なお、絶縁層１０２は、実施の形態１と同様に、絶縁層１０２ａは窒化酸化シリコン層、絶縁層１０２ｂは酸化窒化シリコン層で形成すればよい。支持基板１０７は分割されたマザーガラス５５１である。図１１（Ａ）に示すように、画素は、単結晶半導体層３２１、単結晶半導体層３２１と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、単結晶半導体層３２１を電気的に接続する電極３２８を有する。
図１１（Ｂ）に示すように、画素のＴＦＴ３２５は絶縁層上に形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極又はドレイン電極は信号線３２３に含まれている。層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成され、信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、支持基板１０７と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される空隙に液晶層３３５が形成されている。単結晶半導体層３２１と、信号線３２３および電極３２８との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この段差で液晶層３３５の液晶の配向が乱れる。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、説明する。図１２は、図１０に示すＳＯＩ基板を用いて作製されたＥＬ表示装置を説明するための図面である。図１２（Ａ）はＥＬ表示装置の画素の平面図であり、図１２（Ｂ）は、画素の断面図である。
図１２（Ａ）は単結晶半導体層により画素部のトランジスタが形成されるエレクトロルミネセンス表示装置の一例を示す。図１２（Ａ）は画素の平面を示し、画素には、ＴＦＴでなる選択用トランジスタ４０１、および表示制御用トランジスタ４０２が形成されている。図１２（Ｂ）は、表示制御用トランジスタ４０２を含んだ要部を示す断面図である。
選択用トランジスタ４０１の単結晶半導体層４０３、表示制御用トランジスタ４０２の単結晶半導体層４０４は、図１０のＳＯＩ基板の単結晶半導体層５５２を加工して形成された層である。画素は、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。ＥＬ表示装置は、エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
なお、ＳＯＩ基板には、実施の形態３の方法で作製した基板が用いられている。図１１（Ｂ）と同様に、支持基板１０７上に、絶縁層１０２、絶縁層１０４、単結晶半導体層４０４が積層されている。なお、絶縁層１０２は、実施の形態１と同様に、絶縁層１０２ａは窒化酸化シリコン層、絶縁層１０２ｂは酸化窒化シリコン層で形成すればよい。支持基板１０７は分割されたマザーガラス５５１である。
図１２（Ｂ）に示すように、表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により支持基板１０７に貼り合わされている。ＥＬ表示装置の画素部には、図１２に示す画素がマトリクス状に配列されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。本発明に係るＳＯＩ基板を用いることで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきが少ないため、電流駆動方式を採用することができる。
図１１、図１２に示すように、表示装置を製造するマザーガラスでＳＯＩ基板を作製し、このＳＯＩ基板から表示装置を作製することができる。さらに、このＳＯＩ基板には、図８及び図９で説明したようなマイクロプロセッサも形成することができるので、表示装置内にコンピュータの機能搭載することもできる。また非接触でデータの入出力を可能とした表示装置を作製することもできる。
つまり、本発明に係るＳＯＩ基板を用いることで、様々な電気器具を構成することができる。電気器具としては、ビデオカメラ、デジタルカメラ等のカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが含まれる。
図１３を用いて、電気器具の具体的な態様を説明する。図１３（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１１で説明した液晶表示装置又は図１２で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。携帯電話機９０１に含まれるマイクロプロセッサやメモリなどにも、本発明に係るＳＯＩ基板で形成された半導体装置を適用することができる。
また、図１３（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１１で説明した液晶表示装置又は図１２で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても、高精細な画像および多量の文字情報を表示することができる。また、デジタルプレーヤー９１１に含まれる、音楽情報を記憶するメモリ部や、マイクロプロセッサも、本発明に係るＳＯＩ基板で形成された半導体装置を適用することができる。
また、図１３（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムが内蔵されていてもよいし、図９のＲＦＣＰＵを内蔵させることで、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１１で説明した液晶表示装置、又は図１２で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。電子ブック９２１は情報を記憶するメモリ部や、電子ブック９２１を機能させるマイクロプロセッサに、本発明に係るＳＯＩ基板で形成された半導体装置を適用することができる。
（実施の形態６）
本発明に係るＳＯＩ基板を適用した表示素子を有する半導体装置によって、テレビジョン装置を完成させることができる。高性能で、かつ高信頼性を付与することを目的としたテレビジョン装置の例を説明する。
本発明に係るＳＯＩ基板を適用した表示素子を有する半導体装置によって、テレビジョン装置を完成させることができる。高性能で、かつ高信頼性を付与することを目的としたテレビジョン装置の例を説明する。
図１４はテレビジョン装置（液晶テレビジョン装置、又はＥＬテレビジョン装置等）の主要な構成を示すブロック図を示している。
その他の外部回路の構成として、映像信号の入力側では、チューナ１９０４で受信した信号のうち、映像信号を増幅する映像信号増幅回路１９０５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路１９０６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路１９０７などからなっている。コントロール回路１９０７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路１９０８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ１９０４で受信した信号のうち、音声信号は、音声信号増幅回路１９０９に送られ、その出力は音声信号処理回路１９１０を経てスピーカー１９１３に供給される。制御回路１９１１は受信局（受信周波数）や音量の制御情報を入力部１９１２から受け、チューナ１９０４や音声信号処理回路１９１０に信号を送出する。
表示モジュールを、図１５（Ａ）、（Ｂ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを一般的にはＥＬ表示モジュールともいう。よってＥＬ表示モジュールを用いると、ＥＬテレビジョン装置を完成することができ、液晶表示モジュールを用いると、液晶テレビジョン装置を完成することができる。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、本発明に係るＳＯＩ基板を適用してテレビジョン装置を完成させることができる。
また、位相差板や偏光板を用いて、外部から入射する光の反射光を遮断するようにしてもよい。また上面放射型の半導体装置ならば、隔壁となる絶縁層を着色しブラックマトリクスとして用いてもよい。この隔壁は液滴吐出法などによっても形成することができ、顔料系の黒色樹脂や、ポリイミドなどの樹脂材料に、カーボンブラック等を混合させてもよく、その積層でもよい。液滴吐出法によって、異なった材料を同領域に複数回吐出し、隔壁を形成してもよい。位相差板としてはλ／４板とλ／２板とを用い、光を制御できるように設計すればよい。構成としては、ＴＦＴ素子基板側から純に、発光素子、封止基板（封止材）、位相差板（λ／４、λ／２）、偏光板という構成になり、発光素子から放射された光は、これらを通過し偏光板側より外部に放射される。この位相差板や偏光板は光が放射される側に設置すればよく、両面放射される両面放射型の半導体装置であれば両方に設置することもできる。また、偏光板の外側に反射防止膜を有していても良い。これにより、より高繊細で精密な画像を表示することができる。
図１５（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れたＥＬ表示用パネルで形成し、サブ画面を低消費電力で表示可能な液晶表示用パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を液晶表示用パネルで形成し、サブ画面をＥＬ表示用パネルで形成し、サブ画面は点滅可能とする構成としても良い。本発明を用いると、このような大型基板を用いて、多くのＴＦＴや電子部品を用いても、高性能で、かつ信頼性の高い半導体装置を生産性よく作製することができる。
図１５（Ｂ）は例えば２０〜８０インチの大型の表示部を有するテレビジョン装置であり、筐体２０１０、操作部であるキーボード部２０１２、表示部２０１１、スピーカー部２０１３等を含む。本発明は、表示部２０１１の作製に適用される。図１５（Ｂ）の表示部は、湾曲可能な物質を用いているので、表示部が湾曲したテレビジョン装置となっている。このように表示部の形状を自由に設計することができるので、所望な形状のテレビジョン装置を作製することができる。
本発明に係るＳＯＩ基板を適用することにより表示機能を有する高性能かつ高信頼性の半導体装置を、生産性よく作製することができる。よって高性能、高信頼性のテレビジョン装置を生産性よく作製することができる。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
（実施の形態７）
図１６は本発明を適用した携帯電話機の構成の一例であり、図１３（Ａ）に示した携帯電話機とは異なる例を示す。図１６の携帯電話機において、図１６（Ａ）が正面図、図１６（Ｂ）が背面図、図１６（Ｃ）が展開図である。携帯電話機は、電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
図１６は本発明を適用した携帯電話機の構成の一例であり、図１３（Ａ）に示した携帯電話機とは異なる例を示す。図１６の携帯電話機において、図１６（Ａ）が正面図、図１６（Ｂ）が背面図、図１６（Ｃ）が展開図である。携帯電話機は、電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
携帯電話機は、筐体１００１及び１００２二つの筐体で構成されている。筐体１００１には、表示部１１０１、スピーカー１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングデバイス１１０５、カメラ用レンズ１１０６、外部接続端子１１０７、イヤホン端子１００８等を備えられ、筐体１００２には、キーボード１２０１、外部メモリスロット１２０２、カメラ用レンズ１２０３、ライト１２０４等を備えられている。また、アンテナは筐体１００１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
他の上記実施の形態に示される半導体装置を組み込むことが可能である表示部１１０１には、使用形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上にカメラ用レンズ１１０６を備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとしてカメラ用レンズ１２０３及びライト１２０４で静止画及び動画の撮影が可能である。スピーカー１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等が可能である。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。更に、図１６（Ａ）に示す重なり合った筐体１００１と筐体１００２は、スライドして図１６（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード１２０１、ポインティングデバイス１１０５を用い円滑な操作が可能である。外部接続端子１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能等を備えたものであってもよい。
表示部１１０１は、本発明に係るＳＯＩ基板を適用することにより、高性能でかつ信頼性の高い携帯電話機を提供することができる。
以上により、本発明に係るＳＯＩ基板を適用することにより表示機能を有する高性能かつ高信頼性の半導体装置を、生産性よく作製することができる。よって高性能、高信頼性の携帯電話を生産性よく作製することができる。
以上のように、本発明の適用範囲はきわめて広く、あらゆる分野の電子機器や情報表示手段に用いることができる。
以下において、本発明に関し実施例に基づいて更に詳しく説明する。本発明はこの実施例によって何ら限定されるものではなく、特許請求の範囲によって特定されるものであることはいうまでもないことである。本実施例では、ＳＯＩ基板の単結晶半導体層の表面粗さについて説明する。
図１７を用いて、本実施例のＳＯＩ基板の作製方法を説明する。図１７に示す作製方法は、実施の形態１で説明した作製方法に対応する。
半導体基板として、単結晶シリコン基板を用意する。単結晶シリコン基板は、５インチのｐ型シリコン基板であり、その面方位は（１００）であり、その側面方位は＜１１０＞である。以下、単結晶シリコン基板を「ｃ−Ｓｉ基板６０１」と表記する。
ｃ−Ｓｉ基板６０１純水で洗浄し、乾燥する。次に、プラズマＣＶＤ装置を用いて、ｃ−Ｓｉ基板６０１上に酸化窒化シリコン層６０２ａを形成し、酸化窒化シリコン層６０２ａ上に窒化酸化シリコン層６０２ｂを形成する（図１７（Ａ）参照）。
平行平板型プラズマＣＶＤ装置を用いる際に、ｃ−Ｓｉ基板６０１を大気に曝すことなく酸化窒化シリコン層６０２ａ、窒化酸化シリコン層６０２ｂを連続的に形成する。その際の成膜条件は以下の通りである。ここでは、酸化窒化シリコン層６０２ａの成膜前に、６０秒間、フッ化水溶液で洗浄し、ｃ−Ｓｉ基板６０１の酸化膜を除去する工程を行う。
＜酸化窒化シリコン層６０２ａ＞
・厚さ ５０ｎｍ
・ガスの種類（流量）
ＳｉＨ４（４ｓｃｃｍ）
Ｎ２Ｏ （８００ｓｃｃｍ）
・基板温度 ４００℃
・圧力 ４０Ｐａ
・ＲＦ周波数 ２７ＭＨｚ
・ＲＦパワー ５０Ｗ
・電極間距離 １５ｍｍ
・電極面積 ６１５．７５ｃｍ２
・厚さ ５０ｎｍ
・ガスの種類（流量）
ＳｉＨ４（４ｓｃｃｍ）
Ｎ２Ｏ （８００ｓｃｃｍ）
・基板温度 ４００℃
・圧力 ４０Ｐａ
・ＲＦ周波数 ２７ＭＨｚ
・ＲＦパワー ５０Ｗ
・電極間距離 １５ｍｍ
・電極面積 ６１５．７５ｃｍ２
＜窒化酸化シリコン層６０２ｂ＞
・厚さ ５０ｎｍ
・ガスの種類（流量）
ＳｉＨ４（１０ｓｃｃｍ）
ＮＨ３（１００ｓｃｃｍ）
Ｎ２Ｏ （２０ｓｃｃｍ）
Ｈ２（４００ｓｃｃｍ）
・基板温度 ３００℃
・圧力 ４０Ｐａ
・ＲＦ周波数 ２７ＭＨｚ
・ＲＦパワー ５０Ｗ
・電極間距離 ３０ｍｍ
・電極面積 ６１５．７５ｃｍ２
・厚さ ５０ｎｍ
・ガスの種類（流量）
ＳｉＨ４（１０ｓｃｃｍ）
ＮＨ３（１００ｓｃｃｍ）
Ｎ２Ｏ （２０ｓｃｃｍ）
Ｈ２（４００ｓｃｃｍ）
・基板温度 ３００℃
・圧力 ４０Ｐａ
・ＲＦ周波数 ２７ＭＨｚ
・ＲＦパワー ５０Ｗ
・電極間距離 ３０ｍｍ
・電極面積 ６１５．７５ｃｍ２
次に、図１７（Ｂ）に示すように、イオンドーピング装置を用い、水素イオン６０５をｃ−Ｓｉ基板６０１に照射して、損傷領域６０３を形成する。ソースガスには１００％水素ガスを用い、イオン化された水素を質量分離せずに、電界で加速してｃ−Ｓｉ基板６０１に添加する。詳細な条件は次の通りである。
・ソースガス Ｈ２
・ＲＦパワー １００Ｗ
・加速電圧 ４０ｋＶ
・ドーズ量 ２．０×１０１６ｉｏｎｓ／ｃｍ２
・ＲＦパワー １００Ｗ
・加速電圧 ４０ｋＶ
・ドーズ量 ２．０×１０１６ｉｏｎｓ／ｃｍ２
イオンドーピング装置において、水素ガスからＨ＋、Ｈ２ ＋、Ｈ３ ＋という３種類のイオン種が生成され、これらイオン種の全てをｃ−Ｓｉ基板６０１にドーピングする。水素ガスから発生されたイオン種のうち、８０％程度がＨ３ ＋である。
損傷領域６０３を形成した後、ｃ−Ｓｉ基板６０１を純水で洗浄し、窒化酸化シリコン層６０２ｂ上にプラズマＣＶＤ装置を用いて、厚さ５０ｎｍの酸化シリコン膜６０４を形成する（図１７（Ｃ）参照）。酸化シリコン膜６０４のソースガスには、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）と酸素ガスを用いる。酸化シリコン膜６０４の成膜条件は次の通りである。
＜酸化シリコン膜６０４＞
・厚さ ５０ｎｍ
・ガスの種類（流量）
ＴＥＯＳ（１５ｓｃｃｍ）
Ｏ２ （７５０ｓｃｃｍ）
・基板温度 ３００℃
・圧力 １００Ｐａ
・ＲＦ周波数 ２７ＭＨｚ
・ＲＦパワー ３００Ｗ
・電極間距離 １４ｍｍ
・電極面積 ６１５．７５ｃｍ２
・厚さ ５０ｎｍ
・ガスの種類（流量）
ＴＥＯＳ（１５ｓｃｃｍ）
Ｏ２ （７５０ｓｃｃｍ）
・基板温度 ３００℃
・圧力 １００Ｐａ
・ＲＦ周波数 ２７ＭＨｚ
・ＲＦパワー ３００Ｗ
・電極間距離 １４ｍｍ
・電極面積 ６１５．７５ｃｍ２
ガラス基板６０７を用意する（図１７（Ｄ））。ガラス基板６０７には、旭硝子社製のアルミノ珪酸塩ガラス基板（製品名「ＡＮ１００」）を用いる。ガラス基板６０７および酸化シリコン膜６０４を形成されたｃ−Ｓｉ基板６０１を洗浄する。洗浄には、純水中で超音波洗浄した後、オゾンを含む純水での処理を行う。
次に、図１８（Ａ）に示すように、ガラス基板６０７とｃ−Ｓｉ基板６０１を密接させることで、ガラス基板６０７と酸化シリコン膜６０４を接合させる。この工程により、ガラス基板６０７とｃ−Ｓｉ基板６０１が貼り合わされる。この工程は加熱処理を伴わない、常温での処理になる。
次に、拡散炉において加熱処理を行い、図１８（Ｂ）に示すように損傷領域６０３において分離する。まず、２００℃で２時間の加熱し、加熱温度を６００℃に上昇し、さらに２時間、加熱する。この一連の加熱処理によって、ｃ−Ｓｉ基板６０１には、損傷領域６０３で亀裂が生じ、損傷領域においてｃ−Ｓｉ基板６０１が分離する。この工程で、６００℃以上でｃ−Ｓｉ基板６０１を加熱することで、ガラス基板に貼り合わされたシリコン層の結晶性を単結晶半導体基板の結晶性により近づけることができる。
加熱処理が終了したら、拡散炉からガラス基板６０７とｃ−Ｓｉ基板６０１を取り出す。加熱処理によって、ガラス基板６０７とｃ−Ｓｉ基板６０１は分離できる状態となっているので、ｃ−Ｓｉ基板６０１を取り除くと、ｃ−Ｓｉ基板６０１から分離されたシリコン層６０８がガラス基板６０７に貼り合わされているＳＯＩ基板が形成されている。
ＳＯＩ基板は、ガラス基板６０７上に、酸化シリコン膜６０４、窒化酸化シリコン層６０２ｂ、酸化窒化シリコン層６０２ａ、シリコン層６０８が順に積層された構造を有する。本実施例では、シリコン層６０８の厚さは１２０ｎｍ程度である。
次に、ＳＯＩ基板のシリコン層６０８の表面に対してドライエッチングを行う。シリコン層６０８に対してドライエッチングを行うことにより、シリコン層６０９の膜厚を９５ｎｍにする。（図１８（Ｃ）参照）。シリコン層６０８のエッチング条件は次の通りである。
・コイル型の電極に投入する電力 １５０Ｗ
・下部電極に投入する電力 ４０Ｗ
・反応圧力 １．０Ｐａ
・エッチングガス（塩素の流量） １００ｓｃｃｍ
・コイル型の電極に投入する電力 １５０Ｗ
・下部電極に投入する電力 ４０Ｗ
・反応圧力 １．０Ｐａ
・エッチングガス（塩素の流量） １００ｓｃｃｍ
次に、図１９（Ａ）に示すように、ＳＯＩ基板のシリコン層６０９にレーザビーム６０６を照射し、シリコン層６１０を有するＳＯＩ基板を形成する。図１９（Ｂ）のシリコン層６１０はレーザビーム６０６の照射後のシリコン層６０９に対応する。
そして、シリコン層６１０をドライエッチングして、その膜厚を６０ｎｍに薄くする。以上の工程で、図１９（Ｃ）に示すＳＯＩ基板が形成される。なお、エッチング条件は、図１８（Ｃ）で示した条件と同様である。
図１９（Ａ）のレーザビームの照射するために用いたレーザの仕様は次の通りである。
＜レーザの仕様＞
ＸｅＣｌエキシマレーザ
波長３０８ｎｍ
パルス幅２５ｎｓｅｃ
繰り返し周波数３０Ｈｚ
＜レーザの仕様＞
ＸｅＣｌエキシマレーザ
波長３０８ｎｍ
パルス幅２５ｎｓｅｃ
繰り返し周波数３０Ｈｚ
レーザビーム６０６は、シリンドリカルレンズなどを含んだ光学系により、ビームスポットが線状の線状ビームとする。レーザビーム６０６に対してガラス基板６０７を相対的に移動しながら、レーザビーム６０６を照射する。このときレーザビーム６０６の走査速度は、１．０ｍｍ／ｓｅｃとし、同じ領域に１２ショット、レーザビーム６０６が照射されるようにする。
また、レーザビーム６０６の雰囲気は大気雰囲気または窒素雰囲気とした。本実施例では、窒素雰囲気は、大気中のレーザビーム６０６を照射しながら、窒素ガスを被照射面に吹き付けることで形成している。
レーザビーム６０６のエネルギー密度を約５４０ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２の範囲で行った。
本発明者らは、ドライエッチングを行った後のレーザビーム６０６の照射によるシリコン層の表面粗さについて測定を行った。また、レーザビーム６０６を照射した後に、ドライエッチング又はウェットエッチングを行うことによるシリコン層の表面粗さについての測定を行った。
シリコン層の表面粗さ、およびその結晶性の分析には、例えば、光学顕微鏡、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、走査電子顕微鏡（ＳＥＭ；Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察、電子後方散乱回折像（ＥＢＳＰ；Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）の観察、及びラマン分光測定などを用いることができる。
本実施例においてはシリコン層の表面粗さの測定には、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて、シリコン層の平均面粗さ（Ｒａ）、自乗平均面粗さ（ＲＭＳ）、山谷の最大高低差（Ｐ−Ｖ）を測定した。
ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さＲａを、測定面に対して適用できるよう三次元に拡張したものである。基準面から指定面までの偏差の絶対値を平均した値と表現でき、次式で与えられる。
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求められる。
また、基準面とは、指定面の高さの平均値をＺ０とするとき、Ｚ＝Ｚ０で表される平面である。基準面はＸＹ平面と平行となる。なお、Ｚ０は下記の式で求められる。
自乗平均面粗さ（ＲＭＳ）とは、断面曲線に対するＲＭＳを、測定面に対して適用できるよう、Ｒａと同様に三次元に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根と表現でき、次式で与えられる。
山谷の最大高低差（Ｐ−Ｖ）とは、指定面において、最も高い山頂の標高Ｚｍａｘと最も低い谷底の標高Ｚｍｉｎの差と表現でき、次式で与えられる。
ここでいう山頂と谷底とはＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている「山頂」「谷底」を三次元に拡張したものであり、山頂とは指定面の山において最も標高の高いところ、谷底とは指定面において最も標高の低いところと表現される。
本実施例における平均面粗さ（Ｒａ）、自乗平均面粗さ（ＲＭＳ）、山谷の最大高低差（Ｐ−Ｖ）の測定条件を以下に記す。
・原子間力顕微鏡（ＡＦＭ）：走査型プローブ顕微鏡ＳＰＩ３８００Ｎ／ＳＰＡ５００（セイコーインスツルメンツ（株）製）
・測定モード：ダイナミックフォースモード（ＤＦＭモード）
・カンチレバー：ＳＩ−ＤＦ４０（シリコン製、バネ定数４２Ｎ／ｍ、共振周波数２５０〜３９０ｋＨｚ、探針の先端Ｒ≦１０ｎｍ）
・走査速度：１．０Ｈｚ
・測定面積：１０×１０μｍ
・測定点数：２５６×２５６点
なお、ＤＭＦモードとは、ある周波数（カンチレバーに固有の周波数）でカンチレバーを共振させた状態で、レバーの振動振幅が一定になるように探針と試料との距離を制御しながら、表面形状を測定する測定モードのことである。このＤＦＭモードは試料の表面に非接触で測定するため、試料の表面を傷つけることなく、元の形状を保ったまま測定できる。
・原子間力顕微鏡（ＡＦＭ）：走査型プローブ顕微鏡ＳＰＩ３８００Ｎ／ＳＰＡ５００（セイコーインスツルメンツ（株）製）
・測定モード：ダイナミックフォースモード（ＤＦＭモード）
・カンチレバー：ＳＩ−ＤＦ４０（シリコン製、バネ定数４２Ｎ／ｍ、共振周波数２５０〜３９０ｋＨｚ、探針の先端Ｒ≦１０ｎｍ）
・走査速度：１．０Ｈｚ
・測定面積：１０×１０μｍ
・測定点数：２５６×２５６点
なお、ＤＭＦモードとは、ある周波数（カンチレバーに固有の周波数）でカンチレバーを共振させた状態で、レバーの振動振幅が一定になるように探針と試料との距離を制御しながら、表面形状を測定する測定モードのことである。このＤＦＭモードは試料の表面に非接触で測定するため、試料の表面を傷つけることなく、元の形状を保ったまま測定できる。
本実施例においてはシリコン層の表面粗さの測定は、（Ａ）ｃ−Ｓｉ基板を分離した後（未処理）のシリコン層、（Ｂ）ドライエッチング処理後のシリコン層、（Ｃ）レーザ照射後のシリコン層、（Ｄ）ドライエッチング処理後にレーザビームを照射したシリコン層（Ｅ）ドライエッチング処理後にレーザビームを照射しドライエッチング処理を行ったシリコン層、（Ｆ）ドライエッチング処理後にレーザビームを照射しウェットエッチング処理を行ったシリコン層、に対して上記条件にて行い、三次元表面形状の像を得た。この得られた測定画像の基板断面の曲率を考慮し、付属のソフトウェアにより、画像の全データから最小二乗法により１次平面を求めてフィッティングし、面内の傾きを補正する１次傾き補正を行い、続いて同様に２次曲線を補正する２次傾き補正を行ったのち、付属のソフトウェアにより、表面粗さ解析を行い、平均面粗さ（Ｒａ）、自乗平均面粗さ（ＲＭＳ）、山谷の最大高低差（Ｐ−Ｖ）をそれぞれ算出した。
図２０は、ＡＦＭによる測定結果を示す。図２０（Ｄ）にドライエッチング後にレーザビーム照射したシリコン層の表面の観察像を示す。また、ドライエッチングの処理後にレーザビームを照射することによる効果を確認する為に、図２０（Ａ）にｃ−Ｓｉ基板を分離した後（未処理）のシリコン層の表面の観察像を、図２０（Ｂ）に、ドライエッチング後のシリコン層の表面の観察像を、図２０（Ｃ）にレーザ照射後のシリコン層の表面の観察像を示す。また、図２０（Ｅ）は、ドライエッチング後にレーザビームを照射し、さらにドライエッチングを行ったシリコン層の表面の観察像であり、図２０（Ｆ）はドライエッチング後にレーザビームを照射し、さらにウェットエッチングを行ったシリコン層の表面の観察像である。また、図２０（Ａ）〜（Ｆ）は、図２１（Ａ）〜（Ｆ）の鳥瞰図に対応する。なお、図２０（Ａ）のシリコン層の表面の観察像及び図２１（Ａ）の鳥瞰図は、像が横に流れてしまっているが、平均面粗さ（Ｒａ）、自乗平均面粗さ（ＲＭＳ）及び山谷の最大高低差（Ｐ−Ｖ）の定義式より、表面粗さ解析には影響はない。
図２０（Ａ）〜図２０（Ｆ）のＤＦＭ像をもとに計算された表面粗さを表１に示す。
図２１（Ａ）に示す未処理のシリコン層の鳥瞰図は、結晶欠陥や分離の時の形状を保っているため、シリコン層の表面は急峻な突起状になっている。そこで、シリコン層にドライエッチングを行うと、図２１（Ｂ）に示すように、シリコン層表面の結晶欠陥や分離の際のダメージを除去することができる。しかし、シリコン層中の結晶欠陥は除去されないため、シリコン層の結晶性は回復されていない。また、シリコン層に対してレーザビームを照射するとシリコン層中の結晶性を回復することができるが、図２１（Ｃ）単結晶半導体層表面の結晶欠陥や分離の際のダメージを単結晶半導体層中に取り込んでしまうため、シリコン層中に結晶欠陥が残ってしまう。そこで、ドライエッチングを行うことにより、単結晶半導体層表面の結晶欠陥や分離の際のダメージを除去し、結晶欠陥や分離の際のダメージが除去されたシリコン層にレーザビームを照射することにより、結晶性の回復されたシリコン層を得ることができる。
従って、結晶欠陥が低減された単結晶シリコン層を薄膜化することで、薄膜化された単結晶シリコン層の特長を活かした高性能のトランジスタを作製することが可能になる。
以上、表１、図２０及び図２１から、ドライエッチングの後にレーザビームを照射により、支持基板に張り合わされたシリコン層の平坦性の向上が実現できることがわかった。
本実施例では、ドライエッチングを行ってからレーザビームを照射することにより再単結晶化された単結晶半導体層と、ドライエッチングを行わずにレーザビームを照射することにより再単結晶化された単結晶半導体層との特性の差異について、図２４乃至図２６に示す実験データを用いて説明する。
本実施例においては、ドライエッチングを行ってからレーザビームを照射することにより、再単結晶化された単結晶半導体層と、ドライエッチングを行わずにレーザビームを照射することにより再単結晶化された単結晶半導体層を作製した後、それぞれの単結晶半導体層を用いて薄膜トランジスタを作製した。つまり、ドライエッチング処理の有無のみを異ならせた薄膜トランジスタを作製して、特性の比較を行った。以下に、具体的な条件を示す。
単結晶半導体基板を損傷領域において分離し、支持基板に単結晶半導体層を貼り付けるまでの作製工程は、実施例１の図１７（Ａ）乃至図１８（Ｂ）と同様に行った。単結晶半導体基板を損傷領域において、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離した後に、単結晶半導体層にドライエッチングを行ってからレーザビームを照射することにより、再単結晶化された単結晶半導体層と、ドライエッチングを行わずにレーザビームを照射することにより、再単結晶化された単結晶半導体層とを作り分けた。
ここで、レーザビームの照射エネルギー密度について説明する。ドライエッチングを行わずにレーザビームを照射することにより再単結晶化する場合と、ドライエッチングを行った後にレーザビームを照射する場合とで、レーザビームのエネルギー密度は異なる。単結晶半導体層を再単結晶化するのに必要なエネルギー密度は、単結晶半導体層の膜厚によって異なるからである。本実施例では、単結晶半導体層が貼り合わされた支持基板と単結晶半導体基板の一部とに分離した後の単結晶半導体層の膜厚は１２０ｎｍ程度であり、ドライエッチングを行うことによって、単結晶半導体層の膜厚は９５ｎｍ程度となる。これらの単結晶半導体層の膜厚によって決定されたレーザビームのエネルギー密度は、ドライエッチングを行わずにレーザビームを照射した場合は、７０１ｍＪ／ｃｍ２、７１０ｍＪ／ｃｍ２、７１９ｍＪ／ｃｍ２であり、ドライエッチングを行った後にレーザビームを照射した場合は、６４８ｍＪ／ｃｍ２、６５８ｍＪ／ｃｍ２、６６９ｍＪ／ｃｍ２であった。
ドライエッチングを行ってからレーザビームを照射することにより、再単結晶化された単結晶半導体層は、図１８（Ｃ）と同様にドライエッチングを行った後、図１９（Ａ）と同様にしてレーザビーム照射を行い、図１９（Ｂ）と同様にドライエッチングを行っている。また、ドライエッチングを行わずにレーザビームを照射することにより、再単結晶化された単結晶半導体層は、図１８（Ｃ）を行わずに、図１９（Ａ）と同様にしてレーザビーム照射を行い、図１９（Ｂ）と同様にドライエッチングを行っている。
次に、薄膜トランジスタの作製方法について図２２（Ａ）乃至図２３（Ｃ）を用いて説明する。上記の方法に従って作製されたＳＯＩ基板を図２２（Ａ）に示す。図２２（Ａ）に示すＳＯＩ基板は、ガラス基板６０７上の、酸化シリコン膜６０４、窒化酸化シリコン層６０２ｂ、酸化窒化シリコン層６０２ａ、シリコン層６１１が順に積層された構造を有する。酸化シリコン膜６０４の膜厚は５０ｎｍ、窒化酸化シリコン層６０２ｂの膜厚は５０ｎｍ、酸化窒化シリコン層６０２ａの膜厚は５０ｎｍである。シリコン層６１１の膜厚は５５ｎｍである。
次に、しきい値を制御するためのチャネルドープを行う。材料ガスとして、硼素を用い、加速電圧１５ｋＶ、シリコン層６１１中のピーク濃度が２×１０１７ａｔｏｍｓ／ｃｍ３となるようにして行った。続いて、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、シリコン層６１１を所望の形状にエッチングして、シリコン層７０５、７０６を形成した（図２２（Ｂ）参照）。
次に、エッチングされたシリコン層を覆うゲート絶縁膜７０７として、高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、膜厚１０ｎｍの酸化シリコン層と、プラズマＣＶＤ法により、７０ｎｍの酸化窒化シリコン層を形成した。続いて、ゲート絶縁膜７０７上に導電膜として、膜厚３０ｎｍの窒化タンタル層、膜厚３７０ｎｍのタングステン層を積層構造で形成した。
次に、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、タングステン層、窒化タンタル層をエッチングしてゲート電極７０８、７０９を形成した後、マスクを除去した（図２２（Ｃ）参照）。マスクを除去した後、新たにレジストからなるマスク７１１をシリコン層７０６を覆うように形成して、ドーピング処理を行った。ｎチャネル型ＴＦＴの活性層となるシリコン層７０５にｎ型（一導電型）を付与する不純物元素７１０を導入した。この場合、タングステン層、窒化タンタル層をエッチングすることにより形成されたゲート電極７０８が、ｎ型を付与する不純物元素７１０に対するマスクとなり、自己整合的にチャネル形成領域７２０と、該チャネル形成領域７２０を挟んでいる不純物領域７１２ａ、７１２ｂとが形成される（図２２（Ｄ）参照）。本実施例においては、ドーピング処理において、材料ガスとして５％ ＰＨ３／Ｈ２を用い、ドーズ量を３×１０１５ｉｏｎｓ／ｃｍ２とし、加速電圧を６０ｋＶとして行った。
次いで、レジストからなるマスク７１１を除去した後、新たにレジストからなるマスク７１４をｎチャネル型薄膜トランジスタのシリコン層７０５を覆うように形成して、ドーピング処理を行った。ｐチャネル型ＴＦＴの活性層となるシリコン層７０６にｐ型（一導電型とは逆の導電型を付与する不純物元素７１３を導入した。この場合、ゲート電極７０９が、ｐ型を付与する不純物元素７１３に対するマスクとなり、自己整合的にチャネル形成領域７２１と、該チャネル形成領域７２１を挟んでいる不純物領域７１５ａ、７１５ｂとが形成される（図２２（Ｅ）参照）。本実施例では、ドーピング処理において、材料ガスとして１５％ Ｂ２Ｈ６／Ｈ２を用い、ドーズ量を１．６×１０１６ｉｏｎｓ／ｃｍ２とし、加速電圧を８０ｋＶとして行った。
以上までの工程で、それぞれの島状のシリコン層にチャネル形成領域と、該チャネル形成領域を挟む不純物領域が形成される。
次に、レジストからなるマスク７１４を除去して、プラズマＣＶＤ法により、第１の層間絶縁膜７１６として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｈ＝３．５％）を形成した。ついで、熱処理により、島状のシリコン層の結晶性の回復、それぞれの島状のシリコン層に添加された不純物元素の活性化を行う。本実施例では、ファーネスアニール炉を用いた熱アニール法により、４８０℃で１時間、窒素雰囲気中にて熱処理を行った。
次に、第１の層間絶縁膜上に無機絶縁材料又は有機絶縁材料からなる第２の層間絶縁膜７１７を形成した。本実施例では、ＣＶＤ法により膜厚１００ｎｍの窒化珪素膜を形成した後、膜厚６００ｎｍの酸化珪素膜を形成した（図２３（Ａ）参照）。そして、熱処理を行うと水素化処理を行うことができる。本実施例では、ファーネスアニール炉を用い、４１０℃で１時間熱処理を行った。
次に、レジストからなるマスクを用いて絶縁膜、に単結晶半導体層に達するコンタクトホール７１８（開口部）を形成した（図２３（Ｂ）参照）。エッチングは、用いる材料の選択比によって、１回で行っても複数回行ってもよい。エッチングによって、絶縁膜を除去し、ソース領域又はドレイン領域に達する開口部７１８を形成した。
次に、図に示すように、開口部７１８を覆う用に導電層を形成し、導電層をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極又はドレイン電極として機能する導電層を形成した（図２３（Ｃ）参照）。本実施例では、導電層として、膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚３００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層の積層構造で形成した。さらに、エッチングを行い、ソース電極又はドレイン電極７１９ａ、７１９ｂを形成した。
以上により、本実施例に係る薄膜トランジスタを形成することができる。
図２４に、ドライエッチングを行ってからレーザビームを照射することにより、再単結晶化された単結晶半導体層を用いて作製したｎチャネル型トランジスタ（以下「ドライエッチングありのトランジスタ」という）と、ドライエッチングを行わずにレーザビームを照射することにより、再単結晶化された単結晶半導体層を用いて作製したｎチャネル型トランジスタ（以下、「ドライエッチング処理なしのトランジスタ」という）のしきい値電圧に対する確率統計分布図を示す。
図２４（Ａ）は、ドライエッチングを行わずにレーザビーム（エネルギー密度７０１ｍＪ／ｃｍ２（○印）、７１０ｍＪ／ｃｍ２（□印）、７１９ｍＪ／ｃｍ２（◇印））を照射した場合、図２４（Ｂ）は、ドライエッチングを行ってからレーザビーム（エネルギー密度６４８ｍＪ／ｃｍ２（○印）、６５８ｍＪ／ｃｍ２（□印）、６６９ｍＪ／ｃｍ２（◇印））を照射した場合を示す。いずれも、チャネル形成領域の長さ／チャネル形成領域の幅＝８μｍ／８μｍであるｎチャネル型トランジスタである。図２４のデータは、ドレイン電圧（Ｖｄ）を５Ｖとして測定を行うことにより得られたものである。図２４（Ａ）、（Ｂ）は横軸にしきい値電圧Ｖｔｈ［Ｖ］を、縦軸にパーセント［％］を示している。また、グラフの分布が縦軸に平行であるほど、ばらつきが少ないことを示している。なお、上述したようにレーザビームのエネルギー密度が、ドライエッチングを行わなかった場合と、ドライエッチングを行った場合とで異なるのは、単結晶半導体層の膜厚によって再単結晶化を行うために必要なエネルギー密度が異なるためである。従って、エネルギー密度の違いは、トランジスタの特性のばらつきに影響しない。図２５、図２６においても同様である。
図２４（Ｂ）において、ドライエッチング処理ありのトランジスタのしきい値電圧の値は、エネルギー密度６４８ｍＪ／ｃｍ２のとき１．４５±０．１７Ｖ、エネルギー密度６５８ｍＪ／ｃｍ２のとき１．４６±０．２２Ｖ、エネルギー密度６６８ｍＪ／ｃｍ２のとき１．３６±０．１３Ｖの範囲に全体の９９％が収まっている。これに対して、図２４（Ａ）において、ドライエッチング処理なしのトランジスタのしきい値電圧の値は、エネルギー密度７０１ｍＪ／ｃｍ２のとき１．４６±０．７０Ｖ、エネルギー密度７１０ｍＪ／ｃｍ２のとき１．９９±１．２０Ｖ、エネルギー密度７１９ｍＪ／ｃｍ２のとき１．５９±０．９３Ｖの範囲に全体の９９％が収まっている。つまり、図２４（Ａ）、（Ｂ）から、ドライエッチングを行ってからレーザビームを照射した場合の方が、ドライエッチングを行わない場合よりもばらつきが低減されることがわかった。
図２５にサブスレッショルド係数（Ｓ値）に対する確率統計分布図を示す。図２５（Ａ）は、ドライエッチングを行わずにレーザビーム（エネルギー密度７０１ｍＪ／ｃｍ２（○印）、７１０ｍＪ／ｃｍ２（□印）、７１９ｍＪ／ｃｍ２（◇印））を照射した場合、図２５（Ｂ）は、ドライエッチングを行ってからレーザビーム（エネルギー密度６４８ｍＪ／ｃｍ２（○印）、６５８ｍＪ／ｃｍ２（□印）、６６９ｍＪ／ｃｍ２（◇印））を照射した場合を示す。いずれも、チャネル形成領域の長さ／チャネル形成領域の幅＝８μｍ／８μｍであるｎチャネル型ＴＦＴについて測定した。図２５（Ａ）、（Ｂ）は横軸にサブスレッショルド係数Ｓ値［Ｖ／ｄｅｃ］を、縦軸にパーセント［％］を示している。
図２５（Ｂ）において、ドライエッチング処理ありのトランジスタのＳ値は、エネルギー密度６４８ｍＪ／ｃｍ２のとき０．１８±０．０２Ｖ／ｄｅｃ、エネルギー密度６５８ｍＪ／ｃｍ２のとき０．１６±０．０３Ｖ／ｄｅｃ、エネルギー密度６６８ｍＪ／ｃｍ２のとき０．１６±０．０２Ｖ／ｄｅｃの範囲に全体の９９％が収まっている。これに対して、図２５（Ａ）において、ドライエッチング処理なしのトランジスタのＳ値は、エネルギー密度７０１ｍＪ／ｃｍ２のとき０．１７±０．０４Ｖ／ｄｅｃ、エネルギー密度７１０ｍＪ／ｃｍ２のとき０．１９±０．０７Ｖ／ｄｅｃ、エネルギー密度７１９ｍＪ／ｃｍ２のとき０．１７±０．０７Ｖ／ｄｅｃの範囲に全体の９９％が収まっている。つまり、図２５（Ａ）、（Ｂ）から、ドライエッチングを行ってからレーザビームを照射した場合の方が、ドライエッチングを行わない場合よりもばらつきが低減されることがわかった。
図２６に電界効果移動度に対する確率統計分布図を示す。図２６（Ａ）は、ドライエッチングを行わずにレーザビーム（エネルギー密度７０１ｍＪ／ｃｍ２（○印）、７１０ｍＪ／ｃｍ２（□印）、７１９ｍＪ／ｃｍ２（◇印））を照射した場合、図２６（Ｂ）は、ドライエッチングを行ってからレーザビーム（エネルギー密度６４８ｍＪ／ｃｍ２（○印）、６５８ｍＪ／ｃｍ２（□印）、６６９ｍＪ／ｃｍ２（◇印））を照射した場合を示す。いずれも、チャネル形成領域の長さ／チャネル形成領域の幅＝８μｍ／８μｍであるｎチャネル型ＴＦＴについて測定した。図２６（Ａ）、（Ｂ）は横軸に電界効果移動度μ［ｃｍ２／Ｖｓ］を、縦軸にパーセント［％］を示している。
図２６（Ｂ）において、ドライエッチング処理ありのトランジスタの電界効果移動度は、エネルギー密度６４８ｍＪ／ｃｍ２のとき４３４±３０ｃｍ２／Ｖｓ、エネルギー密度６５８ｍＪ／ｃｍ２のとき４７１±３８ｃｍ２／Ｖｓ、エネルギー密度６６８ｍＪ／ｃｍ２のとき４４６±２５ｃｍ２／Ｖｓの範囲に全体の９９％が収まっている。これに対して、図２６（Ａ）において、ドライエッチング処理なしのトランジスタの電界効果移動度は、エネルギー密度７０１ｍＪ／ｃｍ２のとき４３４±５１ｃｍ２／Ｖｓ、エネルギー密度７１０ｍＪ／ｃｍ２のとき４９７±５７ｃｍ２／Ｖｓ、エネルギー密度７１９ｍＪ／ｃｍ２のとき４５０±５１ｃｍ２／Ｖｓの範囲に全体の９９％が収まっている。つまり、図２６（Ａ）、（Ｂ）から、ドライエッチングを行ってからレーザビームを照射した場合の方が、ドライエッチングを行わない場合よりもばらつきが低減されることがわかった。
以上より、本発明により得られた単結晶半導体層を用いてＴＦＴを作製すれば、しきい値電圧、Ｓ値および電界効果移動度のばらつきが低減されることが示されており、本発明の有効性が明確となった。これは、支持基板に貼り付けられた単結晶半導体層にドライエッチングを行うことにより、単結晶半導体層表面の欠陥やダメージを除去した後にレーザビームを照射しているため、レーザビームの照射による単結晶半導体層の溶融時に、欠陥やダメージを単結晶半導体層中に取り込むことを防ぐことができるからである。よって、欠陥が低減され、かつ平坦性の高い単結晶半導体層を用いることにより、複数の素子間において特性のばらつきの抑制された半導体装置を作製することができる。したがって、信頼性の高い半導体装置を提供することが可能となる。
１０１ 単結晶半導体基板
１０２ 絶縁層
１０２ａ 絶縁層
１０２ｂ 絶縁層
１０３ 損傷領域
１０４ 絶縁層
１０５ イオンビーム
１０６ レーザビーム
１０７ 支持基板
１０８ 単結晶半導体層
１０９ 単結晶半導体層
１１０ 単結晶半導体層
１１１ 単結晶半導体層
１１２ 絶縁層
１１３ 矢印
１１４ 部分
２０５ 単結晶半導体層
２０６ 単結晶半導体層
２０７ ゲート絶縁層
２０８ ゲート電極層
２０９ ゲート電極層
２１０ 不純物元素
２１１ マスク
２１２ａ ｎ型不純物領域
２１３ 不純物元素
２１４ マスク
２１５ａ ｐ型不純物領域
２１５ｂ ｐ型不純物領域
２１６ａ 側壁絶縁層
２１６ｃ 側壁絶縁層
２１７ 不純物元素
２１８ マスク
２１９ａ ｎ型不純物領域
２１９ｂ ｎ型不純物領域
２２０ａ ｎ型不純物領域
２２１ チャネル形成領域
２２２ 不純物元素
２２３ マスク
２２４ａ ｐ型不純物領域
２２５ａ ｐ型不純物領域
２２６ チャネル形成領域
２２７ 絶縁膜
２２８ 絶縁層
２２９ａ 配線層
２３１ 薄膜トランジスタ
２３２ 薄膜トランジスタ
２３３ａ ゲート絶縁層
３０２ 単結晶半導体層
３２１ 単結晶半導体層
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 単結晶半導体層
４０４ 単結晶半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ インターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
５５１ マザーガラス
５５２ 単結晶半導体層
５８１ 形成領域
５８２ 走査線駆動回路形成領域
５８３ 信号線駆動回路形成領域
５８４ 画素形成領域
６０１ ｃ−Ｓｉ基板
６０２ａ 酸化窒化シリコン層
６０２ｂ 窒化酸化シリコン層
６０３ 損傷領域
６０４ 酸化シリコン膜
６０６ レーザビーム
６０７ ガラス基板
６０８ シリコン層
６０９ シリコン層
６１０ シリコン層
６１１ シリコン層
６５１ 単結晶半導体層
６５２ 単結晶半導体層
６５３ ゲート絶縁層
６５４ 導電層
６５５ 導電層
６５６ レジストマスク
６５７ レジストマスク
６５８ 導電層
６５９ 導電層
６６０ 導電層
６６１ 導電層
６６２ 導電層
６６３ 導電層
６６５ ゲート電極
６６６ ゲート電極
６６８ 不純物元素
６６９ 不純物領域
６７０ 不純物領域
６７１ レジストマスク
６７２ レジストマスク
６７３ 不純物元素
６７５ 不純物領域
６７６ 不純物領域
６７７ チャネル形成領域
６７９ レジストマスク
６８０ 不純物元素
６８１ 不純物領域
６８２ 不純物領域
６８３ チャネル形成領域
６８４ 絶縁層
６８５ 絶縁層
６８６ 導電層
７０５ シリコン層
７０６ シリコン層
７０７ ゲート絶縁膜
７０８ ゲート電極
７０９ ゲート電極
７１０ 不純物元素
７１１ マスク
７１２ａ 不純物領域
７１３ 不純物元素
７１４ マスク
７１５ａ 不純物領域
７１６ 層間絶縁膜
７１７ 層間絶縁膜
７１９ａ 電極
７２０ チャネル形成領域
７２１ チャネル形成領域
９０１ 携帯電話機
９０２ 表示部
９０３ 操作スイッチ
９１１ デジタルプレーヤー
９１２ 表示部
９１３ 操作部
９１４ イヤホン
９２１ 電子ブック
９２２ 表示部
９２３ 操作スイッチ
１０００ 携帯電話
１００１ 筐体
１００２ 筐体
１００８ イヤホン端子
１１０１ 表示部
１１０２ スピーカー
１１０３ マイクロフォン
１１０４ 操作キー
１１０５ ポインティングデバイス
１１０６ カメラ用レンズ
１１０７ 外部接続端子
１２０１ キーボード
１２０２ 外部メモリスロット
１２０３ カメラ用レンズ
１２０４ ライト
１９０４ チューナ
１９０５ 映像信号増幅回路
１９０６ 映像信号処理回路
１９０７ コントロール回路
１９０８ 信号分割回路
１９０９ 音声信号増幅回路
１９１０ 音声信号処理回路
１９１１ 制御回路
１９１２ 入力部
１９１３ スピーカー
２００１ 筐体
２００２ 表示用パネル
２００３ 主画面
２００４ モデム
２００５ 受信機
２００６ リモコン操作機
２００７ 表示部
２００８ サブ画面
２００９ スピーカー部
２０１０ 筐体
２０１１ 表示部
２０１２ キーボード部
２０１３ スピーカー部
１０２ 絶縁層
１０２ａ 絶縁層
１０２ｂ 絶縁層
１０３ 損傷領域
１０４ 絶縁層
１０５ イオンビーム
１０６ レーザビーム
１０７ 支持基板
１０８ 単結晶半導体層
１０９ 単結晶半導体層
１１０ 単結晶半導体層
１１１ 単結晶半導体層
１１２ 絶縁層
１１３ 矢印
１１４ 部分
２０５ 単結晶半導体層
２０６ 単結晶半導体層
２０７ ゲート絶縁層
２０８ ゲート電極層
２０９ ゲート電極層
２１０ 不純物元素
２１１ マスク
２１２ａ ｎ型不純物領域
２１３ 不純物元素
２１４ マスク
２１５ａ ｐ型不純物領域
２１５ｂ ｐ型不純物領域
２１６ａ 側壁絶縁層
２１６ｃ 側壁絶縁層
２１７ 不純物元素
２１８ マスク
２１９ａ ｎ型不純物領域
２１９ｂ ｎ型不純物領域
２２０ａ ｎ型不純物領域
２２１ チャネル形成領域
２２２ 不純物元素
２２３ マスク
２２４ａ ｐ型不純物領域
２２５ａ ｐ型不純物領域
２２６ チャネル形成領域
２２７ 絶縁膜
２２８ 絶縁層
２２９ａ 配線層
２３１ 薄膜トランジスタ
２３２ 薄膜トランジスタ
２３３ａ ゲート絶縁層
３０２ 単結晶半導体層
３２１ 単結晶半導体層
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 単結晶半導体層
４０４ 単結晶半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ インターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
５５１ マザーガラス
５５２ 単結晶半導体層
５８１ 形成領域
５８２ 走査線駆動回路形成領域
５８３ 信号線駆動回路形成領域
５８４ 画素形成領域
６０１ ｃ−Ｓｉ基板
６０２ａ 酸化窒化シリコン層
６０２ｂ 窒化酸化シリコン層
６０３ 損傷領域
６０４ 酸化シリコン膜
６０６ レーザビーム
６０７ ガラス基板
６０８ シリコン層
６０９ シリコン層
６１０ シリコン層
６１１ シリコン層
６５１ 単結晶半導体層
６５２ 単結晶半導体層
６５３ ゲート絶縁層
６５４ 導電層
６５５ 導電層
６５６ レジストマスク
６５７ レジストマスク
６５８ 導電層
６５９ 導電層
６６０ 導電層
６６１ 導電層
６６２ 導電層
６６３ 導電層
６６５ ゲート電極
６６６ ゲート電極
６６８ 不純物元素
６６９ 不純物領域
６７０ 不純物領域
６７１ レジストマスク
６７２ レジストマスク
６７３ 不純物元素
６７５ 不純物領域
６７６ 不純物領域
６７７ チャネル形成領域
６７９ レジストマスク
６８０ 不純物元素
６８１ 不純物領域
６８２ 不純物領域
６８３ チャネル形成領域
６８４ 絶縁層
６８５ 絶縁層
６８６ 導電層
７０５ シリコン層
７０６ シリコン層
７０７ ゲート絶縁膜
７０８ ゲート電極
７０９ ゲート電極
７１０ 不純物元素
７１１ マスク
７１２ａ 不純物領域
７１３ 不純物元素
７１４ マスク
７１５ａ 不純物領域
７１６ 層間絶縁膜
７１７ 層間絶縁膜
７１９ａ 電極
７２０ チャネル形成領域
７２１ チャネル形成領域
９０１ 携帯電話機
９０２ 表示部
９０３ 操作スイッチ
９１１ デジタルプレーヤー
９１２ 表示部
９１３ 操作部
９１４ イヤホン
９２１ 電子ブック
９２２ 表示部
９２３ 操作スイッチ
１０００ 携帯電話
１００１ 筐体
１００２ 筐体
１００８ イヤホン端子
１１０１ 表示部
１１０２ スピーカー
１１０３ マイクロフォン
１１０４ 操作キー
１１０５ ポインティングデバイス
１１０６ カメラ用レンズ
１１０７ 外部接続端子
１２０１ キーボード
１２０２ 外部メモリスロット
１２０３ カメラ用レンズ
１２０４ ライト
１９０４ チューナ
１９０５ 映像信号増幅回路
１９０６ 映像信号処理回路
１９０７ コントロール回路
１９０８ 信号分割回路
１９０９ 音声信号増幅回路
１９１０ 音声信号処理回路
１９１１ 制御回路
１９１２ 入力部
１９１３ スピーカー
２００１ 筐体
２００２ 表示用パネル
２００３ 主画面
２００４ モデム
２００５ 受信機
２００６ リモコン操作機
２００７ 表示部
２００８ サブ画面
２００９ スピーカー部
２０１０ 筐体
２０１１ 表示部
２０１２ キーボード部
２０１３ スピーカー部
Claims (6)
- 単結晶半導体基板の一方の面上に絶縁層を形成し、
前記絶縁層を介して前記単結晶半導体基板の一方の面からイオン種を添加して、前記単結晶半導体基板に損傷領域を形成し、
前記単結晶半導体基板の一方の面上に形成された前記絶縁層と、支持基板の一方の面とを貼り合わせて熱処理を行い、前記支持基板と前記単結晶半導体基板を接着し、
前記単結晶半導体基板を加熱することにより、前記損傷領域において、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記支持基板に貼り合わされた前記単結晶半導体層の表面を清浄化し、
前記単結晶半導体層上に酸化シリコン層を形成し、
前記酸化シリコン層が形成された前記単結晶半導体層に対してドライエッチングを行った後、前記単結晶半導体層の表面に対してレーザビームを照射することを特徴とする半導体基板の製造方法。 - 単結晶半導体基板の一方の面上に第１の絶縁層を形成し、
前記第１の絶縁層を介して前記単結晶半導体基板の一方の面からイオン種を添加して、前記単結晶半導体基板に損傷領域を形成し、
支持基板の一方の面上に第２の絶縁層を形成し、
前記単結晶半導体基板の一方の面上に形成された前記第１の絶縁層と、前記支持基板の一方の面上に形成された前記第２の絶縁層とを貼り合わせて熱処理を行い、前記支持基板と前記単結晶半導体基板を接着し、
前記単結晶半導体基板を加熱することにより、前記損傷領域において、単結晶半導体層が貼り合わされた前記支持基板と単結晶半導体基板の一部とに分離し、
前記支持基板に貼り合わされた前記単結晶半導体層の表面を清浄化し、
前記単結晶半導体層上に酸化シリコン層を形成し、
前記酸化シリコン層が形成された前記単結晶半導体層に対してドライエッチングを行った後、前記単結晶半導体層の表面に対してレーザビームを照射することを特徴とする半導体基板の製造方法。 - 請求項１又は請求項２において、
前記単結晶半導体層の表面に対してレーザビームを照射した後に、前記単結晶半導体層の表面に対してドライエッチングを行うことを特徴とする半導体基板の製造方法。 - 請求項１乃至請求項３のいずれか一において、
前記支持基板は、ガラス基板であることを特徴とする半導体基板の製造方法。 - 請求項１乃至請求項４のいずれか一において、
前記イオン種は、Ｈ３ ＋を含むことを特徴とする半導体基板の製造方法。 - 請求項１乃至請求項５のいずれか一において、
前記イオン種は、総量に対して、Ｈ３ ＋を８０％以上含むことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008257262A JP5490393B2 (ja) | 2007-10-10 | 2008-10-02 | 半導体基板の製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007265014 | 2007-10-10 | ||
| JP2007265014 | 2007-10-10 | ||
| JP2007285567 | 2007-11-01 | ||
| JP2007285567 | 2007-11-01 | ||
| JP2008257262A JP5490393B2 (ja) | 2007-10-10 | 2008-10-02 | 半導体基板の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2009135434A JP2009135434A (ja) | 2009-06-18 |
| JP2009135434A5 JP2009135434A5 (ja) | 2011-11-17 |
| JP5490393B2 true JP5490393B2 (ja) | 2014-05-14 |
Family
ID=40290989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008257262A Expired - Fee Related JP5490393B2 (ja) | 2007-10-10 | 2008-10-02 | 半導体基板の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8828844B2 (ja) |
| EP (1) | EP2048705A3 (ja) |
| JP (1) | JP5490393B2 (ja) |
| KR (1) | KR101484490B1 (ja) |
| CN (1) | CN101409216B (ja) |
| TW (1) | TWI453863B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5527956B2 (ja) | 2007-10-10 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
| JP5548351B2 (ja) * | 2007-11-01 | 2014-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5580010B2 (ja) * | 2008-09-05 | 2014-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5291607B2 (ja) * | 2008-12-15 | 2013-09-18 | 株式会社半導体エネルギー研究所 | 発光装置の作製方法 |
| KR101752901B1 (ko) * | 2009-08-25 | 2017-06-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기판의 재생 방법, 재생 반도체 기판의 제작 방법, 및 ｓｏｉ 기판의 제작 방법 |
| US8318588B2 (en) | 2009-08-25 | 2012-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate |
| KR101731809B1 (ko) * | 2009-10-09 | 2017-05-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 ｓｏｉ 기판의 제조 방법 |
| US8314018B2 (en) * | 2009-10-15 | 2012-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| CN102648490B (zh) | 2009-11-30 | 2016-08-17 | 株式会社半导体能源研究所 | 液晶显示设备、用于驱动该液晶显示设备的方法、以及包括该液晶显示设备的电子设备 |
| KR102143469B1 (ko) * | 2010-07-27 | 2020-08-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
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-
2008
- 2008-10-02 JP JP2008257262A patent/JP5490393B2/ja not_active Expired - Fee Related
- 2008-10-07 EP EP08017568.0A patent/EP2048705A3/en not_active Withdrawn
- 2008-10-08 US US12/247,487 patent/US8828844B2/en not_active Expired - Fee Related
- 2008-10-09 TW TW097138995A patent/TWI453863B/zh not_active IP Right Cessation
- 2008-10-10 CN CN2008101665350A patent/CN101409216B/zh not_active Expired - Fee Related
- 2008-10-10 KR KR20080099861A patent/KR101484490B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| CN101409216B (zh) | 2012-11-07 |
| CN101409216A (zh) | 2009-04-15 |
| KR20090037364A (ko) | 2009-04-15 |
| JP2009135434A (ja) | 2009-06-18 |
| TW200943476A (en) | 2009-10-16 |
| EP2048705A3 (en) | 2014-05-14 |
| US20090111248A1 (en) | 2009-04-30 |
| EP2048705A2 (en) | 2009-04-15 |
| TWI453863B (zh) | 2014-09-21 |
| US8828844B2 (en) | 2014-09-09 |
| KR101484490B1 (ko) | 2015-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110930 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111003 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130820 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130916 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140218 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140226 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |