KR20090037364A - Ｓｏｉ 기판의 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 유리기판 등 내열온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 단결정 반도체 층을 구비한 반도체 기판의 제조 방법을 제공한다.
소스 가스를 여기하여 플라즈마를 생성하여, 플라즈마에 포함되는 이온종을 단결정 반도체 기판의 한쪽의 면으로부터 첨가하여, 손상 영역을 형성하고, 단결정 반도체 기판의 한쪽의 면 위에 절연층을 형성하고, 절연층을 사이에 두고 단결정 반도체 기판과 마주 보도록 지지기판을 밀착시켜, 단결정 반도체 기판을 가열함으로써, 손상 영역에서 분리하고, 단결정 반도체 층이 접합된 지지기판과 단결정 반도체 기판과 분리하여, 지지기판에 접합된 단결정 반도체 층의 표면에 대하여, 드라이 에칭을 하고, 단결정 반도체 층에 대하여 레이저 빔을 조사하여, 단결정 반도체 층의 적어도 일부를 용융하는 것으로, 단결정 반도체 층을 재단결정화시킨다.
단결정 반도체 기판, 단결정 반도체 층, 손상 영역, 지지기판, 실리콘 온 인슐레이터

Description

ＳＯＩ 기판의 제조 방법{MANUFACTURING METHOD OF SOI SUBSTRATE}
본 발명은 절연 표면에 단결정 반도체 층이 형성된 소위 SOI(Silicon on Insulator) 구조를 갖는 SOI 기판의 제조 방법 및 SOI 구조를 갖는 반도체 장치의 제작 방법에 관한 것이다.
단결정 반도체의 잉곳(ingot)를 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체 층을 형성한 실리콘 온 인슐레이터(이하, 「SOI」라고도 함)라고 불리는 반도체 기판을 사용한 집적회로가 개발되어 있다. SOI 기판을 사용한 집적회로는, 트랜지스터의 드레인과 기판 사이에서의 기생용량을 저감하여, 반도체 집적회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제조하는 방법으로서는, 수소이온 주입 박리법이 알려져 있다(예를 들면, 특허문헌 1 참조). 수소이온 주입 박리법은, 실리콘 웨이퍼에 수소이온을 주입함으로써 표면으로부터 소정의 깊이에 손상 영역을 형성하고, 상기 손상 영역에 있어서 분리하는 것으로, 다른 실리콘 웨이퍼에 얇은 실리콘층을 접합한다. 또 실리콘층을 박리하는 열처리를 하는 것에 덧붙여, 산화성 분위기하에서의 열처리에 실리콘층에 산화막을 형성한 후에 상기 산화막을 제거하고, 다음에 1000℃부 터 1300℃로 열처리를 하여 접합 강도를 높일 필요가 있다고 되어 있다.
한편, 고내열성 유리 등의 절연기판에 실리콘층을 형성한 반도체 장치가 개시되어 있다(예를 들면, 특허문헌 2 참조). 이 반도체 장치는, 변형점이 750℃ 이상의 결정화 유리의 전체면을 절연성 실리콘막으로 보호하여, 수소이온 주입 박리법에 의해 얻어지는 실리콘층을 상기 절연성 실리콘막 위에 접합된 구성을 갖고 있다.
[특허문헌 1] 일본 공개특허공보 2000-124092호
[특허문헌 2] 일본 공개특허공보 제(평)11-163363호
또한, 손상 영역을 형성하기 위해서 행하는 이온조사 공정에서, 실리콘층은 조사되는 이온에 의해 데미지를 받는다. 상기 실리콘층과 지지기판의 접합 강도를 높이는 열처리에 있어서, 이온조사 공정에 의한 실리콘층에 대한 데미지의 회복도 행하고 있다.
그러나, 지지기판에 유리기판 등 내열온도가 낮은 기판을 사용하는 경우, 1000℃ 이상의 열처리를 할 수 없고, 상기 이온조사 공정에 의한 실리콘층의 데미지에 대하여 충분히 회복할 수 없었다.
또한, 종래의 수소이온 주입 박리법에서는, 실리콘 웨이퍼로부터 실리콘층을 분리한 후에, 상기 분리면을 평탄화하여, 소정의 두께까지 얇게 하기 위해서 CMP(Chemical Mechanical Polishing) 프로세스가 필요하였다. 그러나, CMP 프로세스에는 시간이 걸리고, 또, 평탄성을 갖는 큰 지그(jig)를 형성하는 것은 곤란하다. 이 때문에, 종래의 SOI 기판은 대면적화에는 적합하지 않고, 생산성과 제조비용의 저하를 저해하는 요인이 내재되어 있었다.
이러한 문제점을 감안하여, 유리기판 등 내열온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 단결정 반도체 층을 구비한 SOI 기판의 제조 방법을 제공하는 것을 목적의 하나로 한다. 또한, 그와 같은 SOI 기판을 사용한 신뢰성이 높은 SOI장치를 제작하는 것을 목적의 하나로 한다.
소스 가스를 여기하여 플라즈마를 생성하고, 상기 플라즈마에 포함되는 이온종을 단결정 반도체 기판의 한쪽의 면으로부터 첨가하여, 상기 단결정 반도체 기판에 손상 영역을 형성하고, 상기 단결정 반도체 기판의 한쪽의 면 위에 절연층을 형성하고, 상기 절연층을 사이에 두고 상기 단결정 반도체 기판과 마주 보도록 지지기판을 접합하고, 상기 단결정 반도체 기판을 가열함으로써, 상기 손상 영역에서, 단결정 반도체 층이 접합된 상기 지지기판과 단결정 반도체 기판의 일부로 분리하고, 상기 지지기판에 접합된 상기 단결정 반도체 층의 표면에 대하여, 드라이 에칭을 하고, 상기 단결정 반도체 층에 대하여 레이저 빔을 조사하여, 상기 단결정 반도체 층의 적어도 표면을 용융시킨 후, 응고시키는 것을 특징으로 한다.
또한, 단결정 반도체 층에 레이저 빔을 조사한 후에, 드라이 에칭 또는 웨트 에칭의 한쪽 또는 양쪽을 조합한 에칭을 하여도 좋다.
여기에서, 단결정이란, 어떤 결정축에 주목한 경우, 그 결정축의 방향이 시료의 어떤 부분에 있어서나 같은 방향을 향하고 있는 결정을 말하고, 또한 결정과 결정의 사이에 결정립계가 존재하지 않는 결정이다. 또, 본 명세서에서는, 결정 결함이나 댕글링 본드를 포함하여도, 상기한 바와 같이 결정축의 방향이 일정하고, 입계가 존재하지 않는 결정인 것은 단결정으로 한다. 또한, 단결정 반도체 층의 재단결정화란, 단결정 구조의 반도체 층이, 그 단결정 구조와 다른 상태(예를 들면, 액상상태)를 거쳐서, 다시 단결정 구조가 되는 것을 말한다. 또는, 단결정 반도체 층의 재단결정화란, 단결정 반도체 층을 재결정화하여, 단결정 반도체 층을 형성할 수도 있다.
단결정 반도체 기판의 손상 영역에서, 단결정 반도체 기판이 접합된 지지기판과 단결정 반도체 기판의 일부로 분리하여, 지지기판에 접합된 단결정 반도체 층에 드라이 에칭을 함으로써, 단결정 반도체 층 표면의 결함이나 데미지를 제거하고, 단결정 반도체 층의 표면 거칠기를 저감한 후에, 레이저 빔을 조사하고 있기 때문에, 레이저 빔의 조사에 의한 단결정 반도체 층의 용융시에, 결함이나 데미지를 단결정 반도체 층 중에 받아들이는 것을 막을 수 있다. 따라서, 결함이 저감되고, 또한 평탄성이 높은 단결정 반도체 층으로 할 수 있다.
또한, 유리기판 등 내열온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 단결정 반도체 층을 구비한 SOI 기판을 제조할 수 있다. 또, 그와 같은 SOI 기판에 형성된 단결정 반도체 층을 사용하여, 고성능 및 고신뢰성의 여러 가지의 반도체 소자, 기억소자, 집적회로 등을 포함하는 반도체 장치를 수율 좋게 제작할 수 있다.
본 발명의 실시형태에 관해서, 도면을 참조하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 것을 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 본 발명의 구성에 있어서, 동일부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통으 로 사용하고, 그 반복되는 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 단결정 반도체 기판을 분리하고, 단결정 반도체 층이 접합된 지지기판과 단결정 반도체 기판의 일부로 분리하여, 지지기판에 접합된 단결정 반도체 층의 표면에 대하여 드라이 에칭을 하고, 드라이 에칭이 행하여진 단결정 반도체 층의 표면에 레이저 빔을 조사하는 SOI 기판의 제조 방법에 관해서, 도면을 참조하여 설명한다. 또한, 본 실시형태에서는, 유리기판 등 내열온도가 낮은 기판에 단결정 반도체 층을 형성하는 것을 목적의 하나로 하는 SOI 기판의 제조 방법에 관해서도 아울러 설명한다.
우선, 단결정 반도체 기판(101)을 준비한다. 단결정 반도체 기판(101)은, 원하는 크기, 형상으로 가공되어 있다. 단결정 반도체 기판(101)은, 예를 들면, 단결정 실리콘 기판, 게르마늄기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판 등이다. 단결정 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 사이즈의 원형이 대표적이다. 또한, 직경 18인치(450mm) 사이즈의 원형도 사용할 수 있다. 또, 형상은 원형에 한정되지 않고 직사각형상으로 가공한 단결정 실리콘 기판을 사용하는 것도 가능하다.
단결정 반도체 기판(101)의 한쪽의 면에 질소를 함유하는 절연층(102)을 형성한다(도 1a). 질소를 함유하는 절연층(102)은, 후에 단결정 반도체 기판(101)의 일부를 지지기판에 접합하여 단결정 반도체 층을 형성하였을 때에, 지지기판측으로부터의 불순물 오염을 막는 것을 목적으로 형성하여 두는 것이 바람직하다. 즉, 질소를 함유하는 절연층(102)은 지지기판에 포함되는 가동이온이나 수분 등의 불순물이 단결정 반도체 층에 확산하는 것을 막기 위한 배리어층으로서 기능한다. 따라서, 불순물 오염이 문제가 되지 않는 경우에는, 질소를 함유하는 절연층(102)은 생략하는 것도 가능하다.
질소를 함유하는 절연층(102)은, 화학기상성장(CVD; Chemical Vapor Deposition)법, 스퍼터링법 등을 사용하여 질화실리콘층, 질화산화실리콘층 또는 산화질화실리콘층을 단층 구조 또는 2층 이상의 적층 구조로 형성할 수 있다. 질소를 함유하는 절연층(102)은, 50nm 내지 200nm의 범위로 형성하는 것이 바람직하다. 예를 들면, 단결정 반도체 기판(101)측으로부터 산화질화실리콘층, 질화산화실리콘층을 적층시켜 질소를 함유하는 절연층(102)으로 할 수 있다. 또, 본 명세서에서의 화학기상성장(CVD; Chemical Vapor Deposition)법은, 플라즈마 CVD법, 열 CVD법, 광 CVD법을 범주에 포함하는 것으로 한다.
또, 산화질화실리콘층이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 레더포드 후방 산란법(RBS : Rutherford Backscatering Spectrometry) 및 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, 실리콘이 25 내지 35원자%, 수소가 10 내지 30원자%의 범 위로 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
이어서, 절연층(102)을 개재하여, 전계로 가속된 이온으로 이루어지는 이온빔(105)을 단결정 반도체 기판(101)에 조사하는 것으로 단결정 반도체 기판에 도입하여, 단결정 반도체 기판(101)의 한쪽의 면으로부터 소정의 깊이의 영역에 손상 영역(103)을 형성한다(도 1b 참조). 이온빔(105)은, 소스 가스를 여기하여, 소스 가스의 플라즈마를 생성하여, 플라즈마로부터 전계의 작용에 의해, 플라즈마에 포함되는 이온을 인출하는 것으로 생성된다.
손상 영역(103)이 형성되는 영역의 깊이는, 이온빔(105)의 가속전압과 이온빔(105)의 입사각에 의해서 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 손상 영역(103)이 형성된다. 이온을 도입하는 깊이로, 단결정 반도체 기판(101)으로부터 분리되는 단결정 반도체 층의 두께가 결정된다. 이 단결정 반도체 층의 두께가 20nm 내지 500nm, 바람직하게는 20nm 내지 200nm가 되도록, 손상 영역(103)이 형성되는 깊이를 조절한다.
이온을 단결정 반도체 기판(101)에 첨가하기 위해서는, 이온 주입 장치, 또는 이온 도핑 장치를 사용할 수 있다. 이온 주입 장치에서는, 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마 중으로부터 이온종을 인출하여, 이온종을 질량 분리하여 소정의 질량을 갖는 이온종을 피처리물에 조사한다. 이온 도핑 장치는, 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마 중으로부터 이온종을 인출하 여, 이온종을 질량 분리하지 않고 피처리물에 넣는다. 또, 질량 분리장치를 구비한 이온 도핑 장치에서는, 이온 주입 장치와 같이, 질량 분리를 동반하는 이온 주입을 할 수 있다. 본 명세서에 있어서, 이온 주입 장치, 또는 이온 도핑 장치의 어느 한쪽을 특별히 사용할 필요가 있는 경우에만 이것을 명기하고, 특별히 명기하지 않을 때는, 어떤 장치를 사용하여 이온을 조사하여도 좋은 것으로 한다.
이온 도핑 장치를 사용하는 경우의 이온의 조사 공정은, 예를 들면, 이하의 조건으로 할 수 있다.
· 가속전압 10kV 이상 100kV 이하(바람직하게는, 20kV 이상 80kV 이하)
· 도즈량 1×1016ions/㎠ 이상 4×1016ions/㎠ 이하
· 빔전류밀도 2μA/㎠(바람직하게는, 5μA/㎠ 이상, 더욱 바람직하게는 10μA/㎠ 이상)
이온 도핑 장치를 사용하는 경우, 이온의 조사 공정의 소스 가스로는 수소 가스를 사용할 수 있다. 수소 가스(H2가스)를 사용함으로써, 이온종으로서 H+, H2 +, H3 +를 생성할 수 있다. 수소 가스를 소스 가스로서 사용하는 경우에는, H3 +를 많이 조사하는 것이 바람직하다. H3 +이온을 많이 조사하는 것으로, H+, H2 +를 조사하는 것보다도 이온의 주입 효율이 향상된다. 요컨대, 이온조사에 이러한 시간을 단축할 수 있다. 또한, 손상 영역(103)에서의 분리가 더욱 용이해진다. 또한, H3 +를 사용하는 것으로, 이온의 평균 침입 깊이를 얕게 할 수 있기 때문에, 손상 영역(103)을 더욱 얕은 영역에 형성할 수 있다.
이온 주입 장치를 사용하는 경우에는, 질량 분리에 의해, H3 +이온이 조사되도록 하는 것이 바람직하다. 물론 H2 +를 조사하여도 좋다. 단, 이온 주입 장치를 사용하는 경우에는, 이온종을 선택하여 조사하기 때문에, 이온 도핑 장치를 사용하는 경우와 비교하여, 이온의 조사 효율이 저하되는 경우가 있다.
이온 도핑 장치를 사용하는 경우는, 이온빔(105)에, H+, H2 +, H3 +의 총량에 대하여 H3 +이온이 70% 이상 포함되도록 하는 것이 바람직하다. 더욱 바람직하게는, H3 +이온이 포함되는 비율을 80% 이상으로 한다. 이와 같이 H3 +의 비율을 높여 두면, 손상 영역(103)에 1×1020atoms/㎤ 이상의 수소를 포함할 수 있기 때문에, 반도체 층의 분리가 용이해진다.
이온조사 공정의 소스 가스로는 수소 가스 외에, 헬륨이나 아르곤 등의 희가스, 불소가스, 염소가스로 대표되는 할로겐가스, 불소화합물가스(예를 들면, BF3) 등의 할로겐화합물가스로부터 선택된 1종 또는 복수종의 가스를 사용할 수 있다. 소스 가스로 헬륨을 사용하는 경우는, 질량 분리를 행하지 않는 것으로, He+이온의 비율이 높은 이온빔(105)을 만들어낼 수 있다. 이러한 이온빔(105)을 사용하는 것으로, 손상 영역(103)을 효율 좋게 형성할 수 있다.
이하에 있어서, 본 발명의 특징의 하나인 이온의 조사 방법에 관해서 고찰한다.
본 발명에서는, 수소(H)에 유래하는 이온(이하 「수소이온종」이라고 함)을 단결정 반도체 기판에 대하여 조사하고 있다. 더욱 구체적으로는, 수소 가스 또는 수소를 조성에 포함하는 가스를 원재료로서 사용하여, 수소 플라즈마를 발생시키고, 상기 수소 플라즈마 중의 수소이온종을 단결정 반도체 기판에 대하여 조사하고 있다.
(수소 플라즈마 중의 이온)
상기와 같은 수소 플라즈마 중에는, H+, H2 +, H3 +와 같은 수소이온종이 존재한다. 여기에서, 각 수소이온종의 반응과정(생성과정, 소멸과정)에 관해서, 이하에 반응식을 열거한다.
e+H→e+H++e · · · · · (1)
e+H2→e+H2 ++e · · · · · (2)
e+H2→e+(H2)*→e+H+H · · · · · (3)
e+H2 +→e+(H2 +)*→e+H++H · · · · · (4)
H2 ++H2→H3 ++H · · · · · (5)
H2 ++H2→H++H+H2 · · · · · (6)
e+H3 +→e+H++H+H · · · · · (7)
e+H3 +→H2+H · · · · · (8)
e+H3 +→H+H+H · · · · · (9)
도 30에, 상기한 반응의 일부를 모식적으로 도시한 에너지 다이어그램을 도시한다. 또, 도 30에 도시하는 에너지 다이어그램은 모식도에 지나지 않고, 반응에 관계되는 에너지의 관계를 엄밀히 규정하는 것이 아닌 점에 유의하였으면 한다.
(H3 +의 생성과정)
상기한 바와 같이, H3 +는, 주로 반응식 (5)에 의해 나타내지는 반응과정에 의해 생성된다. 한편, 반응식 (5)와 경합하는 반응으로서, 반응식 (6)에 의해 나타내지는 반응과정이 존재한다. H3 +가 증가하기 위해서는, 적어도, 반응식 (5)의 반응이, 반응식 (6)의 반응보다 많이 일어날 필요가 있다(또, H3 +가 감소하는 반응으로서는 그 외에도 (7), (8), (9)가 존재하기 때문에, (5)의 반응이 (6)의 반응보 다 많다고 해서, 반드시 H3 +가 증가하는 것은 아니다). 반대로, 반응식 (5)의 반응이, 반응식 (6)의 반응보다 적은 경우에는, 플라즈마 중에서의 H3 +의 비율은 감소한다.
상기 반응식에서의 우변(가장 우변)의 생성물의 증가량은, 반응식의 좌변(가장 좌변)으로 나타내는 원료의 밀도나, 그 반응에 관계되는 속도 계수 등에 의존하고 있다. 여기에서, H2 +의 운동에너지가 약 11eV보다 작은 경우에는 (5)의 반응이 주요한 것이 되고(즉, 반응식 (5)에 관계되는 속도 계수가, 반응식 (6)에 관계되는 속도 계수와 비교하여 충분히 커지고), H2 +의 운동에너지가 약 11eV보다 큰 경우에는 (6)의 반응이 주요한 것이 되는 것이 실험적으로 확인되어 있다.
하전(荷電)입자는 전장(電場)으로부터 힘을 받아 운동에너지를 얻는다. 상기 운동 에너지는, 전장에 의한 포텐셜 에너지의 감소량에 대응하고 있다. 예를 들면, 어떤 하전입자가 다른 입자와 충돌할 때까지의 사이에 얻는 운동에너지는, 그 사이에 통과한 전위차분의 포텐셜 에너지와 같다. 요컨대, 전장 중에 있어서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않은 상황과 비교하여, 하전입자의 운동에너지(의 평균)는 커지는 경향이 있다. 이러한, 하전입자에 관계되는 운동에너지의 증대경향은, 입자의 평균 자유행정이 큰 상황, 즉, 압력이 낮은 상황에서 생길 수 있다.
또한, 평균 자유행정이 작아도, 그 사이에 큰 운동에너지를 얻을 수 있는 상황이면, 하전입자의 운동에너지는 커진다. 즉, 평균 자유행정이 작아도, 전위차가 큰 상황이면, 하전입자가 가지는 운동에너지는 커진다고 할 수 있다.
이것을 H2 +에 적용하여 본다. 플라즈마의 생성에 관계되는 챔버 내와 같이 전장의 존재를 전제로 하면, 상기 챔버 내의 압력이 낮은 상황에서는 H2 +의 운동에너지는 커지고, 상기 챔버 내의 압력이 높은 상황에서는 H2 +의 운동에너지는 작아진다. 요컨대, 챔버 내의 압력이 낮은 상황에서는 (6)의 반응이 주요한 것이 되기 때문에, H3 +는 감소하는 경향이 있고, 챔버 내의 압력이 높은 상황에서는 (5)의 반응이 주요한 것이 되기 때문에, H3 +는 증가하는 경향이 있다. 또한, 플라즈마 생성영역에서의 전장(또는 전계)이 강한 상황, 즉, 어떤 2점간의 전위차가 큰 상황에서는 H2 +의 운동에너지는 커지고, 반대의 상황에서는, H2 +의 운동에너지는 작아진다. 요컨대, 전장이 강한 상황에서는 (6)의 반응이 주요한 것이 되기 때문에 H3 +는 감소하는 경향이 있고, 전장이 약한 상황에서는 (5)의 반응이 주요한 것이 되기 때문에, H3 +는 증가하는 경향이 있다.
(이온원에 의한 차이)
여기에서, 이온종의 비율(특히 H3 +의 비율)이 다른 예를 도시한다. 도 31은, 100% 수소 가스(이온원의 압력 : 4.7×10-2Pa)로부터 생성되는 이온의 질량 분석 결과를 도시하는 그래프이다. 또, 상기 질량 분석은, 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 가로축은 이온의 질량이다. 스펙트럼 중, 질량 1, 2, 3의 피크는, 각각, H+, H2 +, H3 +에 대응한다. 세로축은, 스펙트럼의 강도이고, 이온의 수에 대응한다. 도 31에서는, 질량이 다른 이온의 수량을, 질량 3의 이온을 100으로 한 경우의 상대비로 도시하고 있다. 도 31로부터, 상기 이온원에 의해 생성되는 이온의 비율은, H+:H2 +:H3 +=1:1:8 정도가 되는 것을 알 수 있다. 또, 이러한 비율의 이온은, 플라즈마를 생성하는 플라즈마 소스부(이온원)와, 상기 플라즈마로부터 이온빔을 인출하기 위한 인출전극 등으로 구성되는 이온 도핑 장치에 의해서도 얻을 수 있다.
도 32는, 도 31과는 다른 이온원을 사용한 경우이고, 이온원의 압력이 대략 3×10-3Pa일 때에, PH3로부터 생성한 이온의 질량 분석 결과를 도시하는 그래프이다. 상기 질량 분석 결과는, 수소이온종에 착안한 것이다. 또한, 질량 분석은, 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 도 31과 같이 가로축은 이온의 질량을 도시하고, 질량 1, 2, 3의 피크는, 각각 H+, H2 +, H3 +에 대응한다. 세 로축은 이온의 수량에 대응하는 스펙트럼의 강도이다. 도 32로부터, 플라즈마 중의 이온의 비율은 H+:H2 +:H3 +=37:56:7 정도인 것을 알 수 있다. 또, 도 32는 소스 가스가 PH3인 경우의 데이터이지만, 소스 가스로서 100% 수소 가스를 사용하였을 때도, 수소이온종의 비율은 같은 정도가 된다.
도 32의 데이터를 얻은 이온원의 경우에는, H+, H2 + 및 H3 + 중, H3+이 7% 정도 밖에 생성되어 있지 않다. 한편, 도 31의 데이터를 얻은 이온원의 경우에는, H3 +의 비율을 50% 이상(상기한 조건에서는 80% 정도)으로 하는 것이 가능하다. 이것은, 상기 고찰에 있어서 분명해진 챔버 내의 압력 및 전장에 기인하는 것으로 생각된다.
(H3 +의 조사 메커니즘)
도 31과 같은 복수의 이온종을 포함하는 플라즈마를 생성하고, 생성된 이온종을 질량 분리하지 않고 단결정 반도체 기판에 조사하는 경우, 단결정 반도체 기판의 표면에는, H+, H2 +, H3 +의 각 이온이 조사된다. 이온의 조사로부터 이온 도입영역형성에 걸친 메커니즘을 재현하기 위해서, 이하의 5종류의 모델을 생각할 수 있다.
1. 조사되는 이온종이 H+이고, 조사 후에도 H+(H)인 경우
2. 조사되는 이온종이 H2 +이고, 조사 후에도 H2 +(H2) 상태인 경우
3. 조사되는 이온종이 H2 +이고, 조사 후에 2개의 H(H+)로 분열하는 경우
4. 조사되는 이온종이 H3 +이고, 조사 후에도 H3 +(H3) 상태인 경우
5. 조사되는 이온종이 H3 +이고, 조사 후에 3개의 H(H+)로 분열하는 경우
(시뮬레이션 결과와 실측치의 비교)
상기한 모델을 기초로 하여, 수소이온종을 Si기판에 조사하는 경우의 시뮬레이션을 하였다. 시뮬레이션용의 소프트웨어로서는, SRIM(the Stopping and Randge of Ions in Matter: 몬테카를로법에 의한 이온 도입과정의 시뮬레이션 소프트웨어, TRIM(the Transport of Ions in Matter)의 개량판)을 사용하고 있다. 또, 계산의 관계상, 모델 2에서는 H2 +을 질량 2배의 H+로 바꾸어 계산하였다. 또한, 모델 4에서는 H3 +을 질량 3배의 H+로 바꾸어 계산하였다. 또, 모델 3에서는 H2 +를 운동에너지 1/2의 H+로 바꾸고, 모델 5에서는 H3 +을 운동에너지 1/3의 H+로 바꾸어 계산을 하였다.
또, SRIM은 비정질 구조를 대상으로 하는 소프트웨어이기는 하지만, 고에너지, 고 도즈의 조건으로 수소이온종을 조사하는 경우에는, SRIM을 적용 가능하다. 수소이온종과 Si 원자의 충돌에 의해, Si기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
도 33에, 모델 1 내지 모델 5를 사용하여 수소이온종을 조사한 경우(H환산으로 10만개 조사시)의 계산 결과를 도시한다. 또한, 도 31의 수소이온종을 조사한 Si기판 중의 수소 농도 SIMS(Secondary Ion Mass Spectroscopy)의 데이터)를 아울러 도시한다. 모델 1 내지 모델 5를 사용하여 행한 계산의 결과에 관해서는, 세로축을 수소원자의 수로 나타내고 있고(우측 축), SIMS 데이터에 관해서는, 세로축을 수소원자의 밀도로 도시하고 있다(좌측 축). 가로축은 Si기판 표면으로부터의 깊이이다. 실측치인 SIMS 데이터와, 계산 결과를 비교한 경우, 모델 2 및 모델 4는 분명히 SIMS 데이터의 피크로부터 벗어나 있고, 또한, SIMS 데이터 중에는 모델 3에 대응하는 피크도 보이지 않는다. 이로부터, 모델 2 내지 모델 4의 기여는, 상대적으로 작은 것을 알 수 있다. 이온의 운동에너지가 keV의 오더인 데 대하여, H-H의 결합에너지는 수eV 정도에 불과한 것을 생각하면, 모델 2 및 모델 4의 기여가 작은 것은, Si원소와의 충돌에 의해, 대부분의 H2 +나 H3 +가, H+나 H로 분리되어 있기 때문이라고 생각된다.
이상으로부터, 모델 2 내지 모델 4에 관해서는, 이하에서는 고려하지 않는다. 도 34 내지 도 36에, 모델 1 및 모델 5를 사용하여 수소이온종을 조사한 경우(H환산으로 10만개 조사시)의 계산 결과를 도시한다. 또한, 도 31의 수소이온종을 조사한 Si기판 중의 수소 농도(SIMS 데이터) 및, 상기 시뮬레이션 결과를 SIMS 데이터에 피팅시킨 것(이하 피팅함수라고 함)을 아울러 도시한다. 여기에서, 도 34는 가속전압을 80kV로 한 경우를 도시하고, 도 35는 가속전압을 60kV로 한 경우를 도시하고, 도 36은 가속전압을 40kV로 한 경우를 도시하고 있다. 또, 모델 1 및 모델 5를 사용하여 행한 계산의 결과에 관해서는, 세로축을 수소원자의 수로 나타내고 있고(우측 축), SIMS 데이터 및 피팅함수에 관해서는, 세로축을 수소원자의 밀도로 도시하고 있다(좌측 축). 가로축은 Si기판 표면으로부터의 깊이이다.
피팅함수는 모델 1 및 모델 5를 고려하여 이하의 계산식에 의해 구하는 것으로 하였다. 또, 계산식 중, X, Y는 피팅에 관계되는 파라미터이고, V는 부피이다.
[피팅함수]
=X/V×[모델 1의 데이터]+Y/V×[모델 5의 데이터]
현실에 조사되는 이온종의 비율(H+:H2 +:H3 +=1:1:8 정도)을 생각하면 H2 +의 기여(즉, 모델 3)에 관해서도 고려해야 하지만, 이하에 나타내는 이유에 의해, 여기에서는 제외하고 생각하였다.
· 모델 3에 나타내지는 조사과정에 의해 도입되는 수소는, 모델 5의 조사과정과 비교하여 조금이기 때문에, 제외하고 생각하여도 큰 영향은 없다(SIMS 데이터에 있어서도, 피크가 나타나지 않았다).
· 모델 5와 피크위치가 가까운 모델 3은, 모델 5에 있어서 생기는 채널링(결정의 격자 구조에 기인하는 원소의 이동)에 의해 숨어 버릴 가능성이 높다. 즉, 모델 3의 피팅 파라미터를 추측하는 것은 곤란하다. 이것은, 본 시뮬레이션이 비정질 Si를 전제로 하고 있고, 결정성에 기인하는 영향을 고려하지 않은 것에 의한 것이다.
도 37에, 상기한 피팅 파라미터를 정리한다. 어떤 가속전압에 있어서나, 도입되는 H의 수의 비는, [모델 1]:[모델 5]=1:42 내지 1:45 정도(모델 1에서의 H의 수를 1로 한 경우, 모델 5에서의 H의 수는 42 이상 45 이하 정도)이고, 조사되는 이온종의 수의 비는, [H+(모델 1)]:[H3 +(모델 5)]=1:14 내지 1:15 정도(모델 1에서의 H+의 수를 1로 한 경우, 모델 5에서의 H3 +의 수는 14 이상 15 이하 정도)이다. 모델 3을 고려하지 않은 것이나 비정질 Si라고 가정하여 계산하고 있는 것 등을 고려하면, 실제의 조사에 관계되는 이온종의 비(H+:H2 +:H3 +=1:1:8 정도)에 가까운 값이 얻을 수 있다고 할 수 있다.
(H3 +를 사용하는 효과)
도 31에 도시하는 바와 같은 H3 +의 비율을 높인 수소이온종을 기판에 조사하는 것으로, H3 +에 기인하는 복수의 메리트를 가질 수 있다. 예를 들면, H3 +은 기판면에서 H+나 H 등으로 분리하여 기판 내에 도입되기 때문에, 주로 H+나 H2 +를 조사하는 경우와 비교하여, 이온의 도입 효율을 향상시킬 수 있다. 이것에 의해, 반도체 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 +가 분리된 후의 H+나 H의 운동에너지는 작아지는 경향이 있기 때문에, 얇은 반도체 층의 제조에 적합하다.
또, 본 명세서에서는, H3 +을 효율적으로 조사하기 위해서, 도 31에 도시하는 바와 같은 수소이온종을 조사 가능한 이온 도핑 장치를 사용하는 방법에 관해서 설명하고 있다. 이온 도핑 장치는 저가고, 대면적처리가 우수하기 때문에, 이러한 이온 도핑 장치를 사용하여 H3 +를 조사하는 것으로, 반도체 특성의 향상, 대면적화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다. 한편, H3 +의 조사를 첫째로 생각하는 것이면, 이온 도핑 장치를 사용하는 것에 한정하여 해석할 필요는 없다.
이어서, 단결정 반도체 기판(101) 위의 절연층(102)을 개재하여 절연층(104; 접합층이라고도 함)을 형성한다(도 1c 참조). 절연층(104)은, 단결정 반도체 기판(101)이 지지기판과 접합을 형성하는 면에 형성한다. 단층 구조로 하여도 좋고 2층 이상의 적층 구조로 하여도 좋지만, 지지기판과 접합하는 면(이하, 「접합면」이라고도 함)이 평활면을 갖고 친수성 표면이 되는 절연층을 사용하는 것이 바람직하다.
평활면을 갖고 친수성 표면을 형성할 수 있는 절연층으로서는, 수소를 함유 하는 산화실리콘, 수소를 함유하는 질화실리콘, 산소와 수소를 함유하는 질화실리콘, 산화질화실리콘, 질화산화실리콘 등을 적용할 수 있다.
수소를 함유하는 산화실리콘으로서는, 예를 들면 유기실란을 사용하여 화학기상성장법에 의해 제작되는 산화실리콘은 바람직하다. 유기실란을 사용하여 형성된 절연층(104), 예를 들면 산화실리콘막을 사용함으로써, 지지기판과 단결정 반도체 층의 접합을 강고하게 할 수 있기 때문이다. 유기실란으로서는, 테트라에톡시실란(TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(TMS : 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또, 절연층으로서 기능하는 산화실리콘층은, 모노실란, 디실란, 또는 트리실란을 원료가스에 사용하여 화학기상성장법으로 형성할 수도 있다. 또한, 절연층으로서 기능하는 산화실리콘층은 열산화막이어도 좋고, 염소를 포함하면 적합하다.
수소를 함유하는 질화실리콘은, 실란가스와 암모니아가스를 사용하여 플라즈마 CVD법으로 형성할 수 있다. 상기 가스에 수소가 첨가되어도 좋다. 산소와 수소를 함유하는 질화실리콘은, 실란가스와 암모니아가스와 아산화질소가스를 사용하여 플라즈마 CVD법으로 제작할 수 있다. 어느 것이든, 플라즈마 CVD법, 감압 CVD법, 상압 CVD법 등의 화학기상성장법에 의해, 실란가스 등을 원료가스로서 사용하여 제작되는 산화실리콘, 산화질화실리콘, 질화산화실리콘으로 수소가 포함되는 것 이면 적용할 수 있다. 화학기상성장법에 의한 성막에서는, 단결정 반도체 기판(101)에 형성한 손상 영역(103)으로부터 탈가스가 일어나지 않을 정도의 온도를 적용한다. 예를 들면, 성막온도를 350℃ 이하로 하는 것이 바람직하다. 또, 단결정 반도체 기판(101)으로부터 단결정 반도체 층을 분리하는 가열처리는, 화학기상성장법에 의한 성막온도보다도 높은 가열처리온도가 적용된다. 어느 것이든 절연층(104)으로서, 평활면을 갖고, 수산기가 있는 표면을 갖는 것이면 좋다.
절연층(104)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 10nm 이상 100nm 이하이고, 더욱 바람직하게는 20nm 이상 50nm 이하이다.
이어서, 단결정 반도체 기판(101)과 지지기판(107)을 밀착시킨다(도 1d 참조). 단결정 반도체 기판(101) 위에 형성된 절연층(104)의 표면과 지지기판(107)의 표면을 밀착시킴으로써, 단결정 반도체 기판(101)과 지지기판(107)이 접합된다. 이 접합은, 수소결합이나 반데르발스 힘이 작용하고 있다. 접합은, 친수성으로 된 단결정 반도체 기판(101) 및 지지기판(107)의 표면의 수산기나 수분자가 접착제로서 작용함으로써 일어난다. 열처리에 의해서 수분자가 확산하여, 잔류성분의 실란올기(Si-OH)끼리가 수소결합으로 결합한다. 또 이 접합부는, 수소가 빠지는 것으로 실록산결합(Si-0-Si)이 형성되는 것으로 공유결합이 되고, 단결정 반도체 기판(101)과 지지기판(107)의 접합이 강고한 것이 된다.
지지기판(107)은 절연 표면을 갖는 기판을 사용한다. 예를 들면, 알루미노실리케이트유리, 알루미노붕규산유리, 바륨붕규산유리와 같은 전자공업용에 사용되는 각종 유리기판, 석영기판, 세라믹기판, 사파이어기판을 들 수 있다. 바람직하 게는 지지기판(107)으로서 유리기판을 사용하는 것이 좋고, 예를 들면 제6세대(1500mm×1850mm), 제7세대(1870mm×2200mm), 제8세대(2200mm×2400mm)라고 불리는 대면적의 마더유리기판을 사용한다. 대면적의 마더유리기판을 지지기판(107)으로서 사용하여 SOI 기판을 제조하는 것으로, SOI 기판의 대면적화를 실현할 수 있다. 그 결과, 1장의 기판으로부터 제조할 수 있는 표시패널의 수(모떼기 수)를 증대시키는 것이 가능해져, 생산성을 향상시킬 수 있다.
알루미노실리케이트유리, 알루미노붕규산유리, 바륨붕규산유리와 같은 전자공업용에 사용되는 각종 유리기판의 표면은, 연마면을 갖고 있는 것을 사용하면 평탄성이 대단히 양호하여 바람직하다. 유리기판의 연마면과 단결정 반도체 기판, 또는 단결정 반도체 기판에 형성된 절연층을 접합시킴으로써, 접합 불량을 저감할 수 있다. 유리기판의 연마는, 예를 들면 산화세륨 등으로 하면 좋다. 연마처리를 하는 것으로, 유리기판의 주표면으로부터의 말단부 영역을 포함하는 대략 전체면에 단결정 반도체 기판을 접합할 수 있다.
또한, 지지기판(107)과 절연층(104)의 접합을 양호하게 하기 위해서, 접합면을 활성화하여 두어도 좋다. 예를 들면, 접합하는 면의 한쪽 또는 양쪽에 원자빔 또는 이온빔을 조사한다. 원자빔 또는 이온빔을 이용하는 경우에는, 아르곤 등의 불활성가스 중성원자빔 또는 불활성가스 이온빔을 사용할 수 있다. 그 외에, 플라즈마 조사 또는 라디칼처리를 하는 것으로 접합면을 활성화할 수도 있다. 이러한 표면처리에 의해, 400℃ 이하의 온도이어도 이종재료간의 접합하는 것이 용이해진다.
절연층(104)을 개재하여 지지기판(107)과 단결정 반도체 기판(101)을 접합한 후(도 2a 참조)에는, 가열처리와 가압처리의 한쪽 또는 양쪽을 행하는 것이 바람직하다. 가열처리나 가압처리를 함으로써 지지기판(107)과 단결정 반도체 기판(101)의 접합 강도를 향상시키는 것이 가능해진다. 가열처리의 온도는, 지지기판(107)의 내열온도 이하로 한다. 가압처리는, 접합면에 수직의 방향으로 압력이 가해지도록 하고, 지지기판(107) 및 단결정 반도체 기판(101)의 내압성을 고려하여 행한다.
단결정 반도체 기판(101)에 가열처리를 함으로써, 손상 영역(103)에 있어서, 단결정 반도체 기판(101)을 분리한다(도 2b 참조). 가열처리의 온도는 절연층(104)의 성막온도 이상, 지지기판(107)의 내열온도 이하로 하는 것이 바람직하다. 예를 들면 400℃ 내지 700℃의 가열처리를 함으로써, 손상 영역(103)에 형성된 미소한 공동의 부피변화가 일어나, 상기 손상 영역(103)에 있어서 분리된다. 절연층(104)은 지지기판(107)과 접합하고 있기 때문에, 지지기판(107) 위에는 단결정 반도체 기판(101)으로부터 분리된 단결정 반도체 층(108)을 접합할 수 있다. 지지기판(107)에는, 단결정 반도체 기판과 같은 결정 구조와 결정방위를 갖는 단결정 반도체 층(108)이 잔존하게 된다.
400℃ 내지 700℃의 온도역에서의 열처리는, 상술한 접합 강도를 향상시키기 위한 열처리와 같은 장치로 연속하여 행하여도 좋고, 다른 장치로 행하여도 좋다. 예를 들면 노(爐)에서 200℃ 2시간 열처리한 후에, 600℃ 근방까지 승온하여 2시간 유지하고, 400℃부터 실온까지의 온도역으로 강온한 후, 노로부터 추출한다. 또 한, 열처리는 실온으로부터 승온하여도 좋다. 또한, 노에서 200℃ 2시간 열처리하는 것 외에, 순간열어닐(RTA)장치에 의해서 600℃ 내지 700℃의 온도역에서, 1분간 내지 30분간(예를 들면 600℃, 7분간, 650℃, 7분간) 열처리를 하여도 좋다.
400℃ 내지 700℃의 온도역에서의 열처리에 의해, 절연층과 지지기판의 접합은 수소결합으로부터 공유결합으로 이행하여, 손상 영역에 첨가된 가스가 방출되어 압력이 상승하여, 단결정 반도체 기판으로부터 단결정 반도체 층을 분리할 수 있다. 열처리를 한 후에는 지지기판과 단결정 반도체 기판은, 한쪽이 다른쪽에 실려 있는 상태이고, 큰 힘을 가하지 않고 지지기판과 단결정 반도체 기판의 일부를 분리할 수 있다. 예를 들면, 위쪽에 실려 있는 기판을 진공척으로 들어 올림으로써 간단히 분리할 수 있다. 이 때, 하측의 기판을 진공척이나 메커니컬척으로 고정하여 두면 수평방향의 어긋남이 없이 지지기판 및 단결정 반도체 기판의 양 기판을 분리할 수 있다.
또, 도 1 내지 도 4에서는, 단결정 반도체 기판(101)이 지지기판(107)과 같은 사이즈인 예를 도시하지만, 본 발명은 이것에 한정되지 않는다. 단결정 반도체 기판(101)과 지지기판(107)이 더욱 작은 사이즈이어도 좋고, 단결정 반도체 기판(101)이 지지기판(107)보다 큰 사이즈이어도 좋다.
다음에, 지지기판에 접합된 단결정 반도체 층(108)의 표면에 잔존하는 결정 결함을 드라이 에칭에 의해 제거한다. 도 2b에 도시하는 단결정 반도체 층(108)의 표면에는, 손상 영역(103)의 형성을 위한 이온 첨가 공정이나, 분리 공정에 의한 결함이 존재하여, 단결정 반도체 층 표면의 평탄성은 손상되어 있다. 이러한, 평 탄성이 손상된 단결정 반도체 층(108)의 표면에, 얇고, 또한, 높은 절연 내압의 게이트 절연층을 형성하는 것은 곤란하다. 또한, 단결정 반도체 층(108)에 결함이 존재하는 경우에는, 게이트 절연층과의 계면에서의 국재 준위 밀도가 높아지는 등, 트랜지스터의 성능 및 신뢰성에 악영향을 주기 때문에, 단결정 반도체 층(108)의 결함을 제거하는 처리를 한다. 또, 도 2b에 있어서, 단결정 반도체 층(108)의 표면의 요철형상은, 표면이 거칠고, 평탄성이 나쁜 것을 특징적으로 나타내고 있을 뿐이며, 실제의 형상은 이것에 한정되지 않는다.
그래서, 단결정 반도체 층(108)의 표면에 존재하는 결함을 제거하기 위해서, 단결정 반도체 층(108)의 표면에 드라이 에칭을 한다(도 2c 참조). 본 실시형태에서는, 예를 들면, 반응성 이온 에칭(RIE : Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용한다.
또한, 단결정 반도체 층(108)의 표면에는, 자연산화막이 형성되어 있다. 자연산화막이 형성된 단결정 반도체 층(108)에 드라이 에칭을 하면, 드라이 에칭이 된 단결정 반도체 층(108)의 막 두께에 격차가 생긴다. 그래서, 희불산으로 단결정 반도체 층(108)의 표면을 처리하여, 자연산화막의 제거와 표면에 부착되는 먼지 등의 오염물도 제거하여 단결정 반도체 층(108)의 표면을 청정화한다. 그리고, 청정화된 단결정 반도체 층(108) 위에, 산화실리콘층을 형성한다(도시하지 않음). 산화실리콘층으로서는 케미칼옥사이드를 적용할 수 있다. 케미칼옥사이드는, 예를 들면, 오존수 함유물로 단결정 반도체 층 표면을 처리하는 것으로 형성할 수 있다.
산화실리콘층이 형성된 단결정 반도체 층(108)에 대하여, 드라이 에칭을 한다. 드라이 에칭을 하여, 단결정 반도체 층의 표면을 제거함으로써, 단결정 반도체 층 표면에 형성된 결함의 제거를 할 수 있고, 단결정 반도체 층의 표면 거칠함을 저감할 수 있다. 예를 들면 ICP 에칭법을 사용하는 경우, 에칭가스인 염소의 유량40sccm 내지 100sccm, 코일형의 전극에 투입하는 전력 100W 내지 200W, 하부전극(바이어스측)에 투입하는 전력 40W 내지 100W, 반응압력 0.5Pa 내지 1.0Pa로 하면 좋다. 에칭가스에는, 염소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스, 산소 등을 적절하게 사용할 수 있다. 예를 들면, 에칭가스인 염소의 유량 100sccm, 반응압력 1.0Pa, 하부전극의 온도 70℃, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 150W, 하부전극(바이어스측)에 투입하는 전력 40W로 함으로써, 단결정 반도체 층(108)을 50nm 내지 60nm 정도로까지 박막화할 수 있다. 단결정 반도체 층에 존재하는 결함의 크기나 깊이는, 이온을 첨가하는 에너지의 크기나 도즈량에 기인한다. 따라서, 드라이 에칭에 의해서 제거하는 막 두께는, 드라이 에칭 전의 단결정 반도체 층(108)의 막 두께와 그 표면 거칠기의 정도에 따라서 적절하게 설정하면 좋다.
도 2c의 드라이 에칭처리는, 다음과 같이 행할 수 있다. 에칭가스인 염소의 유량 100sccm, 코일형의 전극에 투입하는 전력 150W, 하부전극에 투입하는 전력 40W, 반응압력 1.0Pa로 함으로써, 단결정 반도체 층(108)을 95nm 정도로까지 제거한다.
단결정 반도체 기판을 분리함으로써 지지기판에 접합된 단결정 반도체 층 표면에 드라이 에칭을 함으로써, 이온 첨가 공정이나 분리 공정에 의한 결함을 제거할 수 있고, 단결정 반도체 층의 표면 거칠기를 저감할 수 있다.
또, 상기 드라이 에칭에 의해, 후에 형성되는 반도체 소자에 있어서 최적이 되는 막 두께까지 단결정 반도체 층(108)을 박막화할 수도 있다.
또, 지지기판(107)에 접합된 단결정 반도체 층(109) 중에는, 손상 영역(103)의 형성, 및 손상 영역(103)에 의한 분리에 의해서, 결정 결함이 형성되어 있다. 단결정 반도체 층(109) 중의 결정 결함을 저감, 및 단결정 반도체 층(109) 중의 결정성의 회복을 위해서, 도 3a에 도시하는 바와 같이, 단결정 반도체 층(109)에 레이저 빔(106)을 조사한다.
화살표시(113)로 도시하는 바와 같이, 지지기판(107)을 이동시켜, 레이저 빔(106)을 단결정 반도체 층(109)에 대하여 주사하면서, 레이저 빔(106)을 단결정 반도체 층(109)의 표면에 대하여 조사한다. 레이저 빔(106)의 조사에 의해서, 단결정 반도체 층(109)의 일부 또는 깊이 방향의 층 전체를 용융시킨다. 단결정 반도체 층을 용융시키는 것으로 표면장력의 작용에 의해, 평탄성이 향상된다. 도 3a에서는 모식적으로 단결정 반도체 층의 일부가 용융한 모양을 도시하고 있고, 점선으로 둘러싸인 부분(114)의 적어도 일부는 실리콘의 융점 1410℃를 넘어 액상으로 되어 있는 것을 도시하고 있다.
레이저 빔(106)의 조사에 의해서, 단결정 반도체 층(109)의 레이저 빔이 조사되어 있는 영역을, 부분 용융 또는 완전 용융시킨다. 또, 단결정 반도체 층(109)이 완전 용융상태라는 것은, 막의 표면부터 하면까지의 층 전체가 용융되어 있는 것을 말한다. 도 3a의 적층 구조에서는, 완전 용융상태란, 단결정 반도체 층(109)의 상면으로부터 절연층(102)과의 계면까지 용융되어, 액체상태로 되어 있는 것을 말한다. 한편, 단결정 반도체 층(109)을 부분 용융시킨다는 것은 단결정 반도체 층(109)의 용융되어 있는 깊이가, 절연층(102)의 계면(단결정 반도체 층(109)의 두께)보다도 얕게 하는 것이다. 요컨대, 단결정 반도체 층(109)에 있어서 부분 용융상태란, 단결정 반도체 층(109)이 상층은 용융하여 액상이 되어, 하층은 녹지 않고, 고상의 단결정 반도체 상태인 것을 말한다.
한편, 레이저 빔(106)의 조사에 의해 완전 용융시키면서, 레이저 빔(106)을 주사하는 것으로, 용융된 영역과 인접하고 있는 단결정 반도체로부터 결정성장시킬 수 있고, 횡성장이 일어난다. 용융되지 않은 부분은, 단결정이고, 결정방위가 일정하기 때문에, 결정립계가 형성되지 않고, 레이저 빔 조사 후의 단결정 반도체 층(110)은, 결정립계가 없는 단결정 반도체 층으로 할 수 있다. 또한, 완전 용융된 영역은, 응고하는 것으로 재단결정화하지만, 인접하고 있는 용융하지 않은 부분의 단결정 반도체와 결정방위가 갖추어진 단결정 반도체가 형성된다. 따라서, 주표면의 면방위가 (100)인 단결정 실리콘을 단결정 반도체 기판(101)으로서 사용한 경우, 단결정 반도체 층(110)의 주표면의 면방위는, (100)이고, 레이저 빔 조사에 의해서 완전 용융하여, 재단결정화된 단결정 반도체 층(110)의 주표면의 면방위 (100)이 된다.
레이저 빔(106)의 조사에 의해서, 단결정 반도체 층(109)을 부분 용융 또는 완전 용융시키는 것으로, 표면이 평탄한 단결정 반도체 층(110)을 형성할 수 있다. 이것은, 단결정 반도체 층(109)의 용융된 부분은 액체이기 때문에, 표면장력의 작용에 의해서, 그 표면적이 최소가 되도록 변형된다. 요컨대, 액체부분은 오목부, 및 볼록부가 없어지는 변형을 하고, 이 액체부분이 응고하여, 재단결정화되기 때문에, 표면이 평탄화된 단결정 반도체 층(110)을 형성할 수 있다.
용융한 후, 단결정 반도체 층(109)이 냉각, 고화하는 것으로, 도 3b에 도시하는 바와 같이, 그 상면의 평탄성이 더 한층 향상되고, 또한 재단결정화된 단결정 반도체 층(110)이 형성된다. 또한, 레이저 빔을 조사하는 것으로, 단결정 반도체 층(110)의 변형을 저하시킬 수 있다. 또, 레이저 빔(106)에 의한 단결정 반도체 층(110)의 결정성의 향상은, 라만분광스펙트럼으로부터 얻어지는 라맨시프트나 반치전폭 등에 의해 확인할 수 있다. 또한, 단결정 반도체 층(110)의 평탄성의 향상은, 원자간력현미경관찰 등에 의해 확인할 수 있다.
이 레이저 빔의 조사 공정에서는, 레이저 빔(106)을 사용하고 있기 때문에, 지지기판(107)의 온도 상승이 억제되기 때문에, 유리기판과 같은 내열성이 낮은 기판을 지지기판(107)에 사용하는 것이 가능해진다.
레이저 빔(106)을 발진하는 레이저 발진기는, 그 발진 파장이, 자외광역 내지 가시광역에 있는 것이 선택된다. 레이저 빔(106)의 파장은, 단결정 반도체 층(109)에 흡수되는 파장으로 한다. 그 파장은, 레이저 빔의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들면, 파장은 190nm 이상 700nm 이하의 범위로 할 수 있다.
이 레이저 발진기에는, 연속발진 레이저, 유사 연속발진 레이저 및 펄스발진 레이저를 사용할 수 있다. 부분 용융시키기 위해서 펄스발진 레이저가 바람직하다. 예를 들면, 펄스발진 레이저의 경우는, 반복 주파수 1MHz 이하, 펄스폭 10n초 이상 500n초 이하이다. 예를 들면, 반복 주파수 10Hz 내지 300Hz, 펄스폭 25n초, 파장 308nm의 XeCl 엑시머레이저를 사용할 수 있다.
또한, 레이저 빔(106)의 에너지는, 레이저 빔(106)의 파장, 레이저 빔의 표피 깊이 등을 고려하여 결정할 수 있다. 레이저 빔(106)의 에너지는, 예를 들면, 300mJ/㎠ 이상 800mJ/㎠ 이하의 범위로 할 수 있고, 예를 들면, 단결정 반도체 층(109)의 두께가 120nm 정도이고, 레이저 발진기에 펄스발진 레이저를 사용하여, 레이저 빔(106)의 파장이 308nm인 경우는, 레이저 빔(106)의 에너지 밀도는 600mJ/㎠ 내지 700mJ/㎠로 할 수 있다.
레이저 빔(106)의 조사의 분위기는, 희가스 또는 질소 분위기같은 불활성 분위기, 또는 진공상태에서 행하는 것이 바람직하다. 불활성 분위기 중에서 레이저 빔(106)을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저 빔을 조사하고, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 빔(106)의 피조사면에 질소가스 등 불활성가스를 분출하는 것으로 불활성 분위기에서의 레이저 빔(106)의 조사를 실현할 수 있다.
질소 등의 불활성 분위기나 진공상태쪽이, 대기 분위기보다도 단결정 반도체 층(109)의 평탄성을 향상시키는 효과가 높고, 또한, 이 분위기쪽이 대기 분위기보다도 균열이나 리지의 발생을 억제하는 효과가 높아지기 때문에, 레이저 빔(106)의 사용 가능한 에너지 범위가 넓어진다.
광학계에 의해, 레이저 빔(106)은, 에너지 분포를 균일하게 하고, 또한 단면의 형상을 선 형상으로 하는 것이 바람직하다. 이것에 의해, 스루풋 좋고, 또한 레이저 빔(106)의 조사를 균일하게 할 수 있다. 레이저 빔(106)의 빔 길이는, 지지기판(107)의 1변보다 길게 하는 것으로, 1회의 주사로, 지지기판(107)에 접합된 모든 단결정 반도체 층(109)에 레이저 빔을 조사할 수 있다. 레이저 빔(106)의 빔 길이가 지지기판(107)의 1변보다 짧은 경우는, 복수회의 주사로, 지지기판(107)에 접합된 모든 단결정 반도체 층(109)에 레이저 빔(106)을 조사할 수 있는 길이로 하면 좋다.
또, 레이저 빔(106)을 단결정 반도체 층(109)에 조사하기 전에, 단결정 반도체 층(109)의 표면에 형성되어 있는 자연산화막 등의 산화막을 제거하는 처리를 한다. 산화막을 제거하는 것은, 단결정 반도체 층(109) 표면에 산화막이 잔존한 상태로, 레이저 빔(106)을 조사하여도, 평탄화의 효과를 충분히 얻을 수 없기 때문이다. 산화막의 제거처리는, 불산 수용액으로 단결정 반도체 층(109)을 처리하는 것으로 행할 수 있다. 불산에 의한 처리는, 단결정 반도체 층(109)의 표면이 발수성을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타내는 것으로, 단결정 반도체 층(109)으로부터 산화막이 제거된 것을 확인할 수 있다.
도 3a의 레이저 빔(106)의 조사 공정은, 다음과 같이 행할 수 있다. 우선, 단결정 반도체 층(109)을 1/100로 희석된 불산 수용액으로 110초간 처리하여, 표면의 산화막을 제거한다. 레이저 빔(106)의 레이저 발진기로서, XeCl 엑시머레이저 (파장 : 308nm, 펄스폭 : 25n초, 반복 주파수 60Hz)를 사용한다. 광학계에 의해, 레이저 빔(106)의 단면을 300mm×0.34mm의 선 형상으로 정형한다. 레이저 빔(106)의 주사속도를 2.0mm/초로 하고, 스캔 피치를 33㎛, 빔 쇼트수를 약 10쇼트로, 레이저 빔(106)을 단결정 반도체 층(109)에 조사한다. 조사면에 질소가스를 분출하면서, 레이저 빔(106)을 주사한다. 지지기판(107)이 730mm×920mm인 경우는, 레이저 빔(106)의 빔 길이가 300mm이기 때문에, 레이저 빔(106)의 조사영역을 3분할하는 것으로, 지지기판(107)에 접합된 단결정 반도체 층(109)에 레이저 빔(106)을 조사할 수 있다.
이렇게 하여, 단결정 반도체 층(109)에 레이저 빔을 조사함으로써, 단결정 반도체 층의 일부 또는 전부를 용융시켜, 재단결정화시켜 더욱 좋은 단결정 반도체 층을 얻을 수 있다. 이것에 의해, 이온의 첨가에 기인하는 결함을 저감하여, 단결정 반도체 층의 결정성이 회복된 단결정 반도체 층을 얻을 수 있다. 또한, 레이저 빔을 조사하기 전에 드라이 에칭처리를 함으로써, 단결정 반도체 층의 용융시에, 결함이나 데미지를 단결정 반도체 층 중에 받는 것을 막을 수 있다.
단결정 반도체 층(109)을 재단결정화시키는 것으로, 단결정 반도체 기판(101)으로부터, 높은 온 전류, 높은 전계효과 이동도의 트랜지스터를 형성할 수 있다. 단결정 반도체 층의 재단결정화의 처리를 레이저 빔(106)의 조사처리로 하기 때문에, 지지기판(107)을 파손시키는 힘을 가하지 않고, 또한 내열온도를 초과하는 온도로 지지기판(107)을 가열하지 않고, 단결정 반도체 층(109)을 재단결정시킬 수 있는 단결정의 형성을 가능하게 한다.
또한, 레이저 빔을 조사함으로써, 지지기판 표면을 단시간에 가열하여, 단시간에 냉각할 수 있기 때문에, 지지기판의 온도 상승이 억제되고, 유리기판과 같은 내열성이 낮은 기판을 지지기판에 사용하는 것이 가능해진다. 따라서, 이온 첨가 공정에 의한 단결정 반도체 층 중의 데미지를 충분히 회복시킬 수 있다.
또, 레이저 빔(106)을 조사하기 전에, 드라이 에칭에 의해 단결정 반도체 층(108)의 표면을 제거한 경우, 드라이 에칭에 의해 단결정 반도체 층(108)의 표면 부근에서 결정 결함 등의 손상이 생긴 경우가 있다. 그러나, 레이저 빔(106)의 조사에 의해, 드라이 에칭에 의해 생기는 손상도 보수하는 것이 가능하다.
단결정 반도체 기판의 손상 영역에 따라, 단결정 반도체 기판을 분리하여, 지지기판에 고착된 단결정 반도체 층에 드라이 에칭을 함으로써, 단결정 반도체 층 표면의 결정 결함을 제거하여, 단결정 반도체 층의 표면 거칠기를 저감할 수 있다. 또한, 단결정 반도체 층 표면의 결함을 드라이 에칭에 의해 제거하고 있기 때문에, 레이저 빔을 조사함으로써 단결정 반도체 층의 용융시에 단결정 반도체 층 중에 결함을 받는 것을 막을 수 있다. 따라서, 결정 결함이 저감되고, 또한 평탄성이 높은 단결정 반도체 층으로 할 수 있다.
이어서, 레이저 빔(106)을 조사하여, 도 3b에 도시하는 단결정 반도체 층(110)을 갖는 SOI 기판을 형성하고, 후에 형성되는 반도체 소자에 있어서 최적이 되는 막 두께까지 단결정 반도체 층(110)을 박막화하기 위한 처리를 한다(도 3c 참조).
단결정 반도체 층(110)을 박막화하기 위해서는, 드라이 에칭 또는 웨트 에칭 의 한쪽, 또는 양쪽을 조합한 에칭을 하면 좋다. 예를 들면, 단결정 반도체 기판(101)이 실리콘 기판인 경우, SF6와 O2를 프로세스 가스로 사용한 드라이 에칭으로, 단결정 반도체 층(110)을 박막화할 수 있다(도 3c 참조).
레이저 빔 조사 후에 에칭을 함으로써, 반도체 소자에 있어서 최적의 막 두께가 되는 단결정 반도체 층을 갖는 SOI 기판을 제작할 수 있다. 이 에칭에 의해, 단결정 반도체 층의 막 두께는 5nm 이상 100nm 이하로 하는 것이 바람직하고, 5nm 이상 50nm 이하가 더욱 바람직하다. 예를 들면, 지지기판에 접합된 단결정 반도체 층의 막 두께가 110nm이면, 15nm, 드라이 에칭을 하여, 레이저 빔 조사 후의 에칭에 있어서, 단결정 반도체 층(111)의 막 두께를 60nm로 할 수 있다. 또, 반드시, 레이저 빔(106) 조사 후에, 단결정 반도체 층(110)의 표면에 에칭을 할 필요는 없다. 예를 들면, 지지기판에 접합된 단결정 반도체 층의 막 두께가 110nm이면, 레이저 빔(106) 조사 전의 드라이 에칭에 있어서 단결정 반도체 층의 막 두께를 60nm로 할 수 있다.
레이저 빔(106)을 조사한 후, 단결정 반도체 층(111)에 500℃ 이상 700℃ 이하의 가열처리를 하는 것이 바람직하다. 이 가열처리에 의해서, 레이저 빔(106)의 조사로 회복되지 않은 단결정 반도체 층(111)의 결함의 소멸, 단결정 반도체 층(111)의 변형의 완화를 할 수 있다. 이 가열처리에는, RTA(Rapid Thermal Anneal)장치, 저항가열로, 마이크로파가열장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal)장치, LRTA(Lamp Rapid Thermal Anneal)장치를 사 용할 수 있다. 예를 들면, 저항가열로를 사용한 경우는, 550℃에서 4시간 가열하면 좋다.
이상의 공정에 의해, 도 3c에 도시하는 SOI 기판을 제작할 수 있다.
이상과 같이 본 실시형태에 있어서, 지지기판에 접합된 단결정 반도체 층에, 드라이 에칭을 하여, 레이저 빔을 조사함으로써, 단결정 반도체 층 중의 결정 결함이 저감된 단결정 반도체 층을 갖는 SOI 기판을 제조할 수 있다. 또한, 유리기판 등 내열온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 단결정 반도체 층을 구비한 S0I 기판을 제조할 수 있다.
따라서, 본 실시형태에 관계되는 단결정 반도체 층으로부터 트랜지스터 등의 반도체 소자를 제작하는 것으로, 게이트 절연층의 박막화 및 게이트 절연층과의 국재 계면 준위 밀도의 저감이 가능해진다. 또한, 단결정 반도체 층의 막 두께를 얇게 하는 것으로, 지지기판 위에, 단결정 반도체 층으로 완전 공핍형이 되고, 서브 문턱값이 작은 트랜지스터를 제작할 수 있다.
도 1 내지 도 3에서, 단결정 반도체 기판(101)에 절연층을 형성하여 단결정 반도체 층을 형성하는 공정을 도시하였지만, 도 4에 있어서, 지지기판측에도 절연층을 형성하여 단결정 반도체 층을 형성하는 공정을 도시한다. 도 4a에, 도 1a와 같은 단결정 반도체 기판(101)을 도시한다. 다음에, 절연층(104)을 단결정 반도체 기판(101) 위에 형성한다. 또, 절연층(104)을 형성하는 공정은, 도 1c와 동일하게 행한다.
도 4b는, 단결정 반도체 기판(101)에 전계로 가속된 이온을 소정의 깊이에 첨가하고, 손상 영역(103)을 형성하는 공정을 도시하고 있다. 이온의 첨가에 관해서는 도 1b의 경우와 같다.
도 4c는, 배리어층으로서 기능하는 절연층(112)이 형성된 지지기판(107)과, 단결정 반도체 기판(101)의 절연층(104)이 형성된 면을 밀착시켜, 단결정 반도체 기판(101)과 지지기판(107)이 접합하는 공정을 도시하고 있다. 지지기판(107) 위의 절연층(112)과 단결정 반도체 기판(101)의 절연층(104)을 밀착시킴으로써, 단결정 반도체 기판과 지지기판이 접합한다. 절연층(112)은, 지지기판(107)에 알칼리 금속 또는 알칼리토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 이러한 불순물이 지지기판(107)으로부터, 단결정 반도체 층(108)으로 확산되는 것을 방지할 수 있다.
절연층(112)은, 플라즈마 CVD법을 사용하여, 질화실리콘층, 질화산화실리콘층, 산화질화실리콘층 등을 단층 구조 또는 2층 이상의 적층 구조로 형성할 수 있다. 절연층(112)은, 50nm 내지 200nm의 범위로 형성하는 것이 바람직하다. 예를 들면, 지지기판(107)측으로부터 산화질화실리콘층, 질화산화실리콘층을 적층시켜 절연층(112)으로 할 수 있다.
그 후, 도 4d에서 도시하는 바와 같이 단결정 반도체 기판(101)을 분리한다. 단결정 반도체 층을 분리하는 열처리는 도 2b의 경우와 같이 하여 행한다. 접합 공정 및 분리 공정에서의 가열처리의 온도는, 지지기판(107)에 미리 행하여진 가열처리 이하로 한다. 이렇게 하여 도 4d에서 도시하는 SOI 기판을 얻을 수 있다.
이 후의 공정에 관해서는, 도 2c 내지 도 3c와 같이 하여 행할 수 있다.
또, 도 1 내지 도 4에 있어서는, 단결정 반도체 기판(101)이 지지기판(107)과 같은 사이즈인 예를 도시하였지만, 본 발명은 이것에 한정되지 않는다. 단결정 반도체 기판(101)과 지지기판(107)이 더욱 작은 사이즈이어도 좋고, 단결정 반도체 기판(101)이 지지기판(107)보다 큰 사이즈이어도 좋다.
또, SOI 기판의 대면적화를 도모하는 경우에는, 1장의 지지기판(107) 위에 복수의 단결정 반도체 층(111)을 접합한 구성으로 하면 좋다. 예를 들면, 도 1a 내지 도 1c를 참조하여 설명한 공정을 거쳐서, 손상 영역(103)이 형성된 단결정 반도체 기판(101)을 복수 준비한다. 이어서, 도 1d의 접합 공정을 거쳐서, 1장의 지지기판(107)에 복수의 단결정 반도체 기판(101)을 사용하여 가접합을 한다. 그리고, 도 2b의 가열 공정을 행하여, 각 단결정 반도체 기판(101)을 분리하는 것으로, 지지기판(107) 위에, 복수의 단결정 반도체 층(111)이 접합된다. 그 후, 도 2c 내지 도 3c에 도시하는 공정을 행함으로써, 복수의 단결정 반도체 층(111)이 접합된 SOI 기판을 형성할 수 있다(도 5 참조).
본 실시형태에 있어서, 단결정 반도체 기판(101)으로서 단결정 실리콘 기판을 적용한 경우는, 단결정 반도체 층(111)으로서 단결정 실리콘을 얻는 것이 가능하다.
본 실시형태에 관계되는 SOI 기판의 제조 방법은, 프로세스 온도를 700℃ 이하로 할 수 있기 때문에, 지지기판(107)으로서 유리기판을 적용할 수 있다. 즉, 종래의 박막트랜지스터와 같이 유리기판 위에 형성할 수 있고, 또한 단결정 실리콘층을 단결정 반도체 층에 적용하는 것이 가능해진다. 이것에 의해, 고속동작이 가 능하고, 서브 문턱값이 낮고, 전계효과 이동도가 높고, 저소비전압으로 구동 가능한 고성능, 고신뢰성의 트랜지스터를 유리기판 등의 지지기판 위에 제작할 수 있다. 따라서, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
또한, 대면적화에 적합하지 않은 CMP 처리를 사용하지 않아도 되기 때문에, 고성능의 반도체 장치의 대면적화를 실현할 수 있다. 물론, 대면적기판을 사용하는 것에 한정되지 않고, 소형의 기판을 사용하는 경우에도, 양호한 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 고성능 및 고신뢰성의 반도체 소자를 갖는 반도체 장치를, 수율 좋게 제작하는 것을 목적으로 한 반도체 장치의 제작 방법의 일례로서 CM0S(상보형 금속산화물 반도체 : Complementary Metal 0xide Semiconductor)에 관해서 도 6 및 도 7을 참조하여 설명한다. 또, 실시형태 1과 동일부분 또는 같은 기능을 갖는 부분의 반복되는 설명은 생략한다.
도 6a는, 지지기판(107) 위에 배리어층으로서 기능하는 절연층(112), 절연층(104), 배리어층으로서 기능하는 절연층(102), 단결정 반도체 층(111)이 형성되어 있다. 또, 여기에서는 도 6a에 도시하는 구성의 SOI 기판을 적용하는 예를 도시하지만, 본 명세서에서 개시하는 그 밖의 구성의 SOI 기판도 적용할 수 있다.
단결정 반도체 층(111)은, 단결정 반도체 기판(101)으로부터 분리되어, 고에너지를 갖는 적어도 1종류의 입자에 의해 상기 고에너지를 공급함으로써 가열처리 및 제 1 에칭을 하고 있기 때문에, 결정 결함도 저감되고, 또한 평탄성도 높은 단 결정 반도체 층(111)이다.
단결정 반도체 층(111)에는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 형성영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물을 첨가하는 것이 바람직하다. 즉, n채널형 전계효과 트랜지스터의 형성영역에 대응하여 p형 불순물을 첨가하고, p채널형 전계효과 트랜지스터의 형성영역에 대응하여 n형 불순물을 첨가하여, 소위 웰영역을 형성한다. 불순물이온의 도즈량은 1×1012ions/㎠부터 1×1014ions/㎠ 정도로 하면 좋다. 또, 전계효과 트랜지스터의 임계치 전압을 제어하는 경우에는, 이들의 웰영역에 p형 또는 n형 불순물을 첨가하면 좋다.
단결정 반도체 층(111)을 에칭하여, 반도체 소자의 배치에 맞추어 섬 형상으로 분리한 단결정 반도체 층(205, 206)을 형성한다(도 6b 참조).
단결정 반도체 층 위의 산화막을 제거하여, 단결정 반도체 층(205, 206)을 덮는 게이트 절연층(207)을 형성한다. 본 실시형태에서의 단결정 반도체 층(205, 206)은 평탄성이 높기 때문에, 단결정 반도체 층(205, 206) 위에 형성되는 게이트 절연층이 박막의 게이트 절연층이어도 피복성 좋게 덮을 수 있다. 따라서 게이트 절연층의 피복 불량에 의한 특성 불량을 막을 수 있고, 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다. 게이트 절연층(207)의 박막화는, 박막트랜지스터를 저전압으로 고속으로 동작시키는 효과가 있다.
게이트 절연층(207)은 산화규소, 또는 산화규소와 질화규소의 적층 구조로 형성하면 좋다. 게이트 절연층(207)은, 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적시키는 것으로 형성하여도 좋고, 플라즈마처리에 의한 고상산화 또는 고상질화로 형성하면 좋다. 단결정 반도체 층을, 플라즈마처리에 의해 산화 또는 질화함으로써 형성하는 게이트 절연층은, 치밀하고 절연 내압이 높아 신뢰성이 우수하기 때문이다.
또한, 게이트 절연층(207)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율재료를 사용하여도 좋다. 게이트 절연층(207)에 고유전율재료를 사용함으로써, 게이트 리크전류를 저감할 수 있다.
게이트 절연층(207) 위에 게이트 전극층(208) 및 게이트 전극층(209)을 형성한다(도 6c 참조). 게이트 전극층(208, 209)은, 스퍼터링법, 증착법, CVD법 등의 수법으로 형성할 수 있다. 게이트 전극층(208, 209)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오듐(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 형성하면 좋다. 또한, 게이트 전극층(208, 209)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘층으로 대표되는 반도체 층이나, AgPdCu 합금을 사용하여도 좋다.
단결정 반도체 층(206)을 덮는 마스크(211)를 형성한다. 마스크(211) 및 게이트 전극층(208)을 마스크로 하여, n형을 부여하는 불순물 원소(210)를 첨가하여, 제 1 n형 불순물 영역(212a, 212b)을 형성한다(도 6d 참조). 본 실시형태에서는, 불순물 원소를 포함하는 도핑가스로서 포스핀(PH3)을 사용한다. 여기에서는, 제 1 n형 불순물 영역(212a, 212b)에, n형을 부여하는 불순물 원소가 1×1017 내지 5×1018/㎤ 정도의 농도로 포함되도록 첨가한다. 본 실시형태에서는, n형을 부여하는 불순물 원소로서 인(P)을 사용한다.
다음에, 단결정 반도체 층(205)을 덮는 마스크(214)를 형성한다. 마스크(214), 게이트 전극층(209)을 마스크로 하여 p형을 부여하는 불순물 원소(213)를 첨가하고, 제 1 p형 불순물 영역(215a), 제 1 p형 불순물 영역(215b)을 형성한다(도 6(E) 참조). 본 실시형태에서는, 불순물 원소로서 붕소(B)를 사용하기 때문에, 불순물 원소를 포함하는 도핑가스로서는 디보란(B2H6) 등을 사용한다.
마스크(214)를 제거하고, 게이트 전극층(208, 209)의 측면에 사이드월 구조의 측벽절연층(216a 내지 216d), 게이트 절연층(233a, 233b)을 형성한다(도 7a 참조). 측벽절연층(216a 내지 216d)은, 게이트 전극층(208, 209)을 덮는 절연층을 형성한 후, 이것을 RIE(Reactive ion etching : 반응성 이온 에칭)법으로 이방성의 에칭에 의해서 가공하여, 게이트 전극층(208, 209)의 측벽에 자기정합적으로 사이드월 구조의 측벽절연층(216a 내지 216d)을 형성하면 좋다. 여기에서, 절연층에 관해서 특별히 한정은 없고, TEOS(tetraethyl-ortho silicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화규소인 것이 바람직하다. 절연층은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법으로 형성할 수 있다. 게이트 절연층(233a, 233b)은 게이트 전극층(208, 209), 및 측벽절연층(216a 내지 216d)을 마스크로 하여 게이트 절연층(207)을 에칭 하여 형성할 수 있다.
또한, 본 실시형태에서는, 절연층을 에칭할 때, 게이트 전극층 위의 절연층을 제거하여, 게이트 전극층을 노출시키지만, 절연층을 게이트 전극층 위에 남기는 형상으로 측벽절연층(216a 내지 216d)을 형성하여도 좋다. 또한, 후공정에서 게이트 전극층 위에 보호막을 형성하여도 좋다. 이와 같이 게이트 전극층을 보호함으로써, 에칭가공할 때, 게이트 전극층의 막 감소를 막을 수 있다. 또한, 소스 영역 및 드레인 영역에 실리사이드를 형성하는 경우, 실리사이드 형성시에 성막하는 금속막과 게이트 전극층이 접하지 않기 때문에, 금속막의 재료와 게이트 전극층의 재료가 반응하기 쉬운 재료이어도, 화학반응이나 확산 등의 불량을 방지할 수 있다. 에칭방법은, 드라이 에칭법이어도 좋고, 웨트 에칭법이어도 좋고, 여러가지의 에칭방법을 사용할 수 있다. 본 실시형태에서는, 드라이 에칭법을 사용한다. 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절하게 사용할 수 있다.
다음에 단결정 반도체 층(206)을 덮는 마스크(218)를 형성한다. 마스크(218), 게이트 전극층(208), 측벽절연층(216a, 216b)을 마스크로 하여 n형을 부여하는 불순물 원소(217)를 첨가하여, 제 2 n형 불순물 영역(219a, 219b), 제 3 n형 불순물 영역(220a, 220b)이 형성된다. 본 실시형태에서는, 불순물 원소를 포함하는 도핑가스로서 PH3를 사용한다. 여기에서는, 제 2 n형 불순물 영역(219a, 219b)에 n형을 부여하는 불순물 원소가 5×1019 내지 5×1020/㎤ 정도의 농도로 포함 되도록 첨가한다. 또한, 단결정 반도체 층(205)에 채널 형성 영역(221)이 형성된다(도 7b 참조).
제 2 n형 불순물 영역(219a), 제 2 n형 불순물 영역(219b)은 고농도 n형 불순물 영역이고, 소스, 드레인으로서 기능한다. 한편, 제 3 n형 불순물 영역(220a, 220b)은 저농도 불순물 영역이고, LDD(Lightly Doped Drain)영역이 된다. 제 3 n형 불순물 영역(220a, 220b)은 게이트 전극층(208)에 덮이지 않은 Loff 영역에 형성되기 때문에, 오프전류를 저감하는 효과가 있다. 이 결과, 또 신뢰성이 높고, 저소비전력의 반도체 장치를 제작하는 것이 가능하다.
마스크(218)를 제거하고, 단결정 반도체 층(205)을 덮는 마스크(223)를 형성한다. 마스크(223), 게이트 전극층(209), 측벽절연층(216c, 216d)을 마스크로 하여, p형을 부여하는 불순물 원소(222)를 첨가하여, 제 2 p형 불순물 영역(224a, 224b), 제 3 p형 불순물 영역(225a, 225b)을 형성한다.
제 2 p형 불순물 영역(224a, 224b)에 p형을 부여하는 불순물 원소가 1×1020 내지 5×1021/㎤ 정도의 농도로 포함되도록 첨가한다. 본 실시형태에서는, 제 3 p형 불순물 영역(225a, 225b)은, 측벽절연층(216c, 216d)에 의해, 자기정합적으로 제 2 p형 불순물 영역(224a, 224b)보다 저농도가 되도록 형성한다. 또한, 단결정 반도체 층(206)에 채널 형성 영역(226)이 형성된다(도 7c 참조).
제 2 p형 불순물 영역(224a, 224b)은 고농도 p형 불순물 영역이고, 소스, 드레인으로서 기능한다. 한편, 제 3 p형 불순물 영역(225a, 225b)은 저농도 불순물 영역이고, LDD(Lightly Doped Drain)영역이 된다. 제 3 p형 불순물 영역(225a, 225b)은 게이트 전극층(209)에 덮이지 않은 Loff 영역에 형성되기 때문에, 오프전류를 저감하는 효과가 있다. 이 결과, 또 신뢰성이 높고, 저소비전력의 반도체 장치를 제작하는 것이 가능하다.
마스크(223)를 제거하고, 불순물 원소를 활성화하기 위해서 가열처리, 강광의 조사, 또는 레이저 빔의 조사를 하여도 좋다. 활성화와 동시에 게이트 절연층에 대한 플라즈마 데미지나 게이트 절연층과 단결정 반도체 층의 계면에 대한 플라즈마 데미지를 회복할 수 있다.
이어서, 게이트 전극층, 게이트 절연층을 덮는 층간절연층을 형성한다. 본 실시형태에서는, 보호막이 되는 수소를 포함하는 절연막(227)과, 절연층(228)의 적층 구조로 한다. 절연막(227)과 절연층(228)은, 스퍼터법, 또는 플라즈마 CVD를 사용한 질화규소막, 질화산화규소막, 산화질화규소막, 산화규소막이어도 좋고, 다른 규소를 포함하는 절연막을 단층 또는 3층 이상의 적층 구조로 하여 사용하여도 좋다.
또, 질소 분위기 중에서, 300 내지 550℃로 1 내지 12시간의 열처리를 하여, 단결정 반도체 층을 수소화하는 공정을 행한다. 바람직하게는, 400 내지 500℃에서 행한다. 이 공정은 층간절연층인 절연막(227)에 포함되는 수소에 의해 단결정 반도체 층의 댕글링 본드를 종단하는 공정이다. 본 실시형태에서는, 410℃로 1시간 가열처리를 한다.
절연막(227), 절연층(228)으로서는 그 외에 질화알루미늄(AlN), 산화질화알 루미늄(AlON), 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드라이크카본(DLC), 질소 함유탄소(CN) 그 밖의 무기절연성재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산수지를 사용하여도 좋다. 또, 실록산수지란, Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 유기기는, 플루오로기를 포함하여도 좋다. 또한, 유기절연성재료를 사용하여도 좋고, 유기재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조사이클로부텐, 폴리실라잔을 사용할 수 있다. 평탄성이 좋은 도포법에 의해서 되는 도포막을 사용하여도 좋다.
절연막(227), 절연층(228)은, 딥, 스프레이 도포, 닥터나이프, 롤코터, 커튼코터, 나이프코터, CVD법, 증착법 등을 채용할 수 있다. 액적토출법에 의해 절연막(227), 절연층(228)을 형성하여도 좋다. 액적토출법을 사용한 경우에는 재료액을 절약할 수 있다. 또한, 액적토출법과 같이 패턴을 전사, 또는 묘사할 수 있는 방법, 예를 들면 인쇄법(스크린인쇄나 오프셋인쇄 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
이어서, 레지스트로 이루어지는 마스크를 사용하여 절연막(227), 절연층(228)에 단결정 반도체 층에 이르는 콘택트 홀(개구)을 형성한다. 에칭은, 사용하는 재료의 선택비에 따라서, 일회 행하여도 좋고 복수회 행하여도 좋다. 에칭에 의해서, 절연막(227), 절연층(228)을 제거하고, 소스 영역 또는 드레인 영역인 제 2 n형 불순물 영역(219a, 219b), 제 2 p형 불순물 영역(224a, 224b)에 이르는 개구를 형성한다. 에칭은, 웨트 에칭이이어도 좋고 드라이 에칭이어도 좋고, 양쪽을 사용하여도 좋다. 웨트 에칭의 에천트는, 불소수소암모늄 및 불화암모늄을 포함하는 혼합용액과 같은 불산계의 용액을 사용하면 좋다. 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절하게 사용할 수 있다. 또한 사용하는 에칭용 가스에 불활성기체를 첨가하여도 좋다. 첨가하는 불활성원소로서는, He, Ne, Ar, Kr, Xe로부터 선택된 1종 또는 복수종의 원소를 사용할 수 있다.
개구를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층으로서 기능하는 배선층(229a, 229b, 230a, 230b)을 형성한다. 배선층은, PVD법, CVD법, 증착법 등에 의해 도전막을 성막한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 액적토출법, 인쇄법, 전해도금법 등에 의해, 소정의 장소에 선택적으로 도전층을 형성할 수 있다. 또는 리플로법, 다마신법을 이용하여도 좋다. 배선층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그 합금, 또는 그 질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다.
이상의 공정에서 CMOS 구조의 n채널형 박막트랜지스터인 박막트랜지스터(231) 및 p채널형 박막트랜지스터인 박막트랜지스터(232)를 포함하는 반도체 장 치를 제작할 수 있다(도 7d 참조). 도시하지 않지만, 본 실시형태는 CMOS 구조이기 때문에, 박막트랜지스터(231)와 박막트랜지스터(232)는 전기적으로 접속되어 있다.
본 실시형태에 한정되지 않고, 박막트랜지스터는 채널 형성 영역이 하나 형성되는 싱글게이트 구조이어도 좋고, 두개 형성되는 더블게이트 구조 또는 세개 형성되는 트리플게이트 구조이어도 좋다.
이상과 같이, 결정 결함이 저감되고, 또한 평탄성도 높은 단결정 반도체 층을 갖는 SOI 기판을 사용함으로써, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
이와 같이, SOI 기판을 사용하여 박막트랜지스터를 제작할 수 있다. SOI 기판의 단결정 반도체 층은, 결정 결함이 거의 없고, 게이트 절연층(207)과의 계면 준위 밀도가 저감된 단결정 반도체 층이고, 그 표면이 평탄화되고, 또 그 두께를 50nm 이하로 박막화되어 있다. 이것에 의해, 지지기판(107)에, 낮은 구동전압, 높은 전계효과 이동, 작은 서브 문턱값 등, 우수한 특성을 구비한 박막트랜지스터를 형성할 수 있다. 또, 동일기판 위에 특성의 격차가 적고, 고성능의 트랜지스터를 복수 기판 위에 형성하는 것이 가능하다. 즉, 본 발명에 관계되는 SOI 기판을 사용하는 것으로, 임계치 전압이나 이동도 등 트랜지스터 특성으로서 중요한 특성치의 불균일성이 억제되고, 또한 고전계 이동도 등의 고성능화가 가능하게 된다.
따라서, 본 발명에 관계되는 SOI 기판을 사용하여 TFT 등 각종의 반도체 소자를 형성하는 것으로, 고부가가치의 반도체 장치를 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명에 관계되는 SOI 기판을 사용한 반도체 장치, 및 그 제작 방법에 관해서 설명한다. 본 실시형태에서는, 본 발명에 관계되는 SOI 기판을 사용한 반도체 장치의 일례로서, 트랜지스터에 관해서 설명한다. 복수의 트랜지스터를 조합하는 것으로, 각종의 반도체 장치가 형성된다. 이하, 도 27a 내지 도 29b의 단면도를 사용하여, 트랜지스터의 제작 방법을 설명한다. 또, 본 실시형태에서는, n채널형의 트랜지스터와 p채널형의 트랜지스터를 동시에 제작하는 방법을 설명한다.
우선, 도 27a에 도시하는 바와 같이, SOI 기판을 준비한다. 본 실시형태에서는, 절연 표면을 갖는 지지기판(107) 위에, 절연층(104), 절연층(102b), 절연층(102a)을 개재하여 단결정 반도체 층(111)이 고정된 SOI 기판을 사용한다. 또, 트랜지스터를 제작하는 SOI 기판은, 도 27a의 구성에 한정되는 것이 아니라, 본 발명에 관계되는 SOI 기판을 사용할 수 있다.
또, 단결정 반도체 층(111)에는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 형성영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 또는 인, 비소 등의 n형 불순물 원소를 첨가하는 것이 바람직하다. 즉, n채널형 전계효과 트랜지스터의 형성영역에 대응하여 p형 불순물 원소를 첨가하고, p채널형 전계효과 트랜지스터의 형성영역에 대응하여 n형 불순물 원소를 첨가하여, 소위 웰영역을 형성한다. 불순물이온의 도즈량은 1×1012ions/㎠ 내지 1×1014ions/ ㎠ 정도로 하면 좋다. 또, 전계효과 트랜지스터의 임계치 전압을 제어하는 경우에는, 이들의 웰영역에 p형 또는 n형 불순물 원소를 첨가하면 좋다.
다음에, 도 27b에 도시하는 바와 같이, 단결정 반도체 층(111)을 에칭하여, 반도체 소자의 배치에 맞추어 섬 형상으로 분리한 단결정 반도체 층(651), 단결정 반도체 층(652)을 형성한다. 본 실시형태에서는, 단결정 반도체 층(651)으로부터 n채널형의 트랜지스터를 제작하고, 단결정 반도체 층(652)으로부터 p채널형의 트랜지스터를 제작한다.
다음에, 도 27c에 도시하는 바와 같이, 단결정 반도체 층(651), 단결정 반도체 층(652) 위에, 게이트 절연층(653), 게이트 전극을 형성하는 도전층(654), 및 도전층(655)을 차례로 형성한다.
게이트 절연층(653)은, CVD법, 스퍼터링법, 또는 ALE법 등에 의해, 산화실리콘층, 산화질화실리콘층, 질화실리콘층, 또는 질화산화실리콘층 등의 절연층을 사용하여, 단층 구조 또는 적층 구조로 형성한다.
또한, 게이트 절연층(653)은, 단결정 반도체 층(651), 단결정 반도체 층(652)에 대하여 플라즈마처리를 함으로써, 표면을 산화 또는 질화하는 것으로 형성하여도 좋다. 이 경우의 플라즈마처리는 마이크로파(대표적인 주파수는 2.45GHz)을 사용하여 여기한 플라즈마에 의한 플라즈마처리도 포함하는 것으로 한다. 예를 들면 마이크로파로 여기되고, 전자밀도가 1×1011/㎤ 이상 1×1013/㎤ 이하, 또한 전자온도가 O.5eV 이상 1.5eV 이하의 플라즈마를 사용한 처리도 포함하는 것으로 한다. 이러한 플라즈마처리를 적용하여 반도체 층 표면의 산화처리 또는 질화처리를 함으로써, 얇고 치밀한 막을 형성하는 것이 가능하다. 또한, 반도체 층 표면을 직접 산화하기 때문에, 계면 특성이 양호한 막을 얻을 수 있다. 또한, 게이트 절연층(653)은, CVD법, 스퍼터링법, 또는 ALE법으로 형성한 막에 대하여 마이크로파를 사용한 플라즈마처리를 하는 것으로 형성하여도 좋다.
또, 게이트 절연층(653)은 반도체 층과의 계면을 형성하기 위해서, 산화실리콘층, 산화질화실리콘층이 계면이 되도록 형성하는 것이 바람직하다. 이것은, 질화실리콘층 또는 질화산화실리콘층과 같이 산소보다도 질소의 함유량이 많은 막을 형성하면, 트랩 준위가 형성되어 계면 특성이 문제가 되는 우려가 있기 때문이다.
게이트 전극을 형성하는 도전층은, 탄탈, 질화탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 또는 Niob 등으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금재료 또는 화합물재료, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체재료를 사용하여, CVD법이나 스퍼터링법에 의해, 단층막 또는 적층막으로 형성한다. 적층막으로 하는 경우는, 다른 도전재료를 사용하여 형성할 수도 있고, 동일한 도전재료를 사용하여 형성할 수도 있다. 본 형태에서는, 게이트 전극을 형성하는 도전층을, 도전층(654) 및 도전층(655)의 2층 구조로 형성하는 예를 도시한다.
게이트 전극을 형성하는 도전층을, 도전층(654) 및 도전층(655)의 2층의 적층 구조로 하는 경우는, 예를 들면, 질화탄탈층과 텅스텐층, 질화텅스텐층과 텅스텐층, 질화몰리브덴층과 몰리브덴층의 적층막을 형성할 수 있다. 또, 질화탄탈층 과 텅스텐층의 적층막으로 하면, 양자의 에칭의 선택비를 얻기 쉬워 바람직하다. 또, 예시한 2층의 적층막에 있어서, 먼저 기재한 막이 게이트 절연층(653) 위에 형성되는 막으로 하는 것이 바람직하다. 여기에서는, 도전층(654)은, 20nm 내지 100nm의 두께로 형성한다. 도전층(655)은, 100nm 내지 400nm의 두께로 형성한다. 또, 게이트 전극은 3층 이상의 적층 구조로 할 수도 있고, 이 경우는, 몰리브덴층과 알루미늄층과 몰리브덴층의 적층 구조를 채용하면 좋다.
다음에, 도전층(655) 위에 레지스트 마스크(656), 레지스트 마스크(657)를 선택적으로 형성한다. 그리고, 레지스트 마스크(656), 레지스트 마스크(657)를 사용하여 제 1 에칭처리 및 제 2 에칭처리를 한다.
우선, 레지스트 마스크(656), 레지스트 마스크(657)를 사용한 제 1 에칭처리에 의해 도전층(654) 및 도전층(655)을 선택적으로 에칭하여, 단결정 반도체 층(651) 위에, 도전층(658) 및 도전층(659)을 형성하고, 단결정 반도체 층(652) 위에 도전층(660) 및 도전층(661)을 형성한다(도 27d 참조).
다음에, 레지스트 마스크(656), 레지스트 마스크(657)를 사용한 제 2 에칭처리에 의해 도전층(659) 및 도전층(661)의 말단부를 에칭하여, 도전층(662) 및 도전층(663)을 형성한다(도 27e 참조). 또, 도전층(662) 및 도전층(663)은 도전층(658) 및 도전층(660)보다도 폭(캐리어가 채널 형성 영역을 흐르는 방향(소스 영역과 드레인 영역을 연결하는 방향)과 평행한 방향의 길이)이 작아지도록 형성한다. 이렇게 하여, 도전층(658) 및 도전층(662)으로 이루어지는 2층 구조의 게이트 전극(665), 및 도전층(660) 및 도전층(663)으로 이루어지는 2층 구조의 게이트 전 극(666)을 형성한다.
제 1 에칭처리 및 제 2 에칭처리에 적용하는 에칭법은 적절하게 선택하면 좋지만, 에칭속도를 향상시키기 위해서는 ECR(Electron Cyclotron Resonance) 방식이나 ICP(Inductively Coupled Plasma : 유도결합플라즈마) 방식 등의 고밀도 플라즈마원을 사용한 드라이 에칭장치를 사용한다. 제 1 에칭처리 및 제 2 에칭처리의 에칭조건을 적절하게 조절하는 것으로, 도전층(658, 660), 및 도전층(662, 663)의 측면을 원하는 테이퍼 형상으로 할 수 있다. 원하는 게이트 전극(665, 666)을 형성한 후, 레지스트 마스크(656, 657)는 제거하면 좋다.
다음에, 게이트 전극(665), 게이트 전극(666)을 마스크로 하여, 단결정 반도체 층(651) 및 단결정 반도체 층(652)에 불순물 원소(668)를 첨가한다. 단결정 반도체 층(651)에는, 도전층(658) 및 도전층(662)을 마스크로 하여 자기정합적으로 한 쌍의 불순물 영역(669)이 형성된다. 또한, 단결정 반도체 층(652)에는, 도전층(660) 및 도전층(663)을 마스크로 하여 자기정합적으로 한 쌍의 불순물 영역(670)이 형성된다(도 28a 참조).
불순물 원소(668)로서는, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 또는 인, 비소 등의 n형 불순물 원소를 첨가한다. 여기에서는, n채널형 트랜지스터의 고저항영역을 형성하기 위해서, 불순물 원소(668)로서 n형 불순물 원소인 인을 첨가한다. 또한, 불순물 영역(669)에, 1×1017atoms/㎤ 내지 5×1018atoms/㎤ 정도의 농도로 인이 포함되도록, 인을 첨가하는 것으로 한다.
다음에, n채널형 트랜지스터의 소스 영역, 및 드레인 영역이 되는 불순물 영역을 형성하기 위해서, 단결정 반도체 층(651)을 부분적으로 덮도록 레지스트 마스크(671)를 형성하고, 단결정 반도체 층(652)을 덮도록 레지스트 마스크(672)를 선택적으로 형성한다. 그리고, 레지스트 마스크(671)를 마스크로 하여, 단결정 반도체 층(651)에 불순물 원소(673)를 첨가하여, 단결정 반도체 층(651)에 한 쌍의 불순물 영역(675)을 형성한다(도 28b 참조).
불순물 원소(673)로서는, n형 불순물 원소인 인을 단결정 반도체 층(651)에 첨가하여, 첨가되는 농도를 5×1019atoms/㎤ 내지 5×1020atoms/㎤로 하는 것으로 한다. 불순물 영역(675)은 소스 영역 또는 드레인 영역으로서 기능한다. 불순물 영역(675)은 도전층(658) 및 도전층(662)과 겹치지 않는 영역에 형성된다.
또한, 단결정 반도체 층(651)에 있어서, 불순물 영역(676)은, 불순물 원소(673)가 첨가되지 않은 불순물 영역(669)이다. 불순물 영역(676)은, 불순물 영역(675)보다도 불순물 농도가 낮고, 고저항영역 또는 LDD 영역으로서 기능한다. 단결정 반도체 층(651)에 있어서, 도전층(658) 및 도전층(662)과 겹치는 영역에 채널 형성 영역(677)이 형성된다.
또, LDD 영역이란, 채널 형성 영역과, 고농도로 불순물 원소를 첨가하여 형성하는 소스 영역 또는 드레인 영역의 사이에 형성하는 저농도로 불순물 원소를 첨가한 영역이다. LDD 영역을 형성하면, 드레인 영역 근방의 전계를 완화하여 핫캐리어 주입에 의한 열화를 막는다는 효과가 있다. 또한, 핫캐리어에 의한 온 전류 값의 열화를 막기 위해서, 게이트 절연층을 개재하여 LDD 영역을 게이트 전극과 겹쳐 배치시킨 구조(「GOLD(Gate-drain Overlapped LDD) 구조」라고도 함)로 하여도 좋다.
다음에, 레지스트 마스크(671) 및 레지스트 마스크(672)를 제거한 후, p채널형 트랜지스터의 소스 영역 및 드레인 영역을 형성하기 위해서, 단결정 반도체 층(651)을 덮도록 레지스트 마스크(679)를 형성한다. 그리고, 레지스트 마스크(679), 도전층(660) 및 도전층(663)을 마스크로 하여 불순물 원소(680)를 첨가하여, 단결정 반도체 층(652)에 한 쌍의 불순물 영역(681)과, 한 쌍의 불순물 영역(682)과, 채널 형성 영역(683)을 형성한다(도 28c 참조).
불순물 원소(680)는, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소가 사용된다. 여기에서는 p형 불순물 원소인 붕소를 1×1020atoms/㎤ 내지 5×1021atoms/㎤ 정도 포함되도록 첨가하는 것으로 한다.
단결정 반도체 층(652)에 있어서, 불순물 영역(681)은 도전층(660) 및 도전층(663)과 겹치지 않는 영역에 형성되어, 소스 영역 또는 드레인 영역으로서 기능한다. 불순물 영역(681)에, 여기에서는 p형 불순물 원소인 붕소를 1×1020atoms/㎤ 내지 5×1021atoms/㎤ 정도 포함되도록 한다.
불순물 영역(682)은 도전층(660)과 겹치고, 도전층(663)과 겹치지 않는 영역에 형성되어 있고, 불순물 원소(680)가 도전층(660)을 관통하여, 불순물 영역(670)에 첨가된 영역이다. 불순물 영역(670)은 n형의 도전성을 나타내기 때문에, 불순 물 영역(682)이 p형의 도전성을 갖도록, 불순물 원소(680)를 첨가한다. 불순물 영역(682)에 포함되는 불순물 원소(680)의 농도를 조절하는 것으로, 불순물 영역(682)을 소스 영역 또는 드레인 영역으로서 기능시킬 수 있다. 또는, LDD 영역으로서 기능시킬 수 있다.
단결정 반도체 층(652)에 있어서, 도전층(660) 및 도전층(663)과 겹치는 영역에 채널 형성 영역(683)이 형성된다.
다음에, 층간절연층을 형성한다. 층간절연층은, 단층 구조 또는 적층 구조로 형성할 수 있지만, 여기에서는 절연층(684) 및 절연층(685)의 2층의 적층 구조로 형성한다(도 29a 참조).
층간절연층으로서는, CVD법이나 스퍼터링법에 의해, 산화실리콘층, 산화질화실리콘층, 질화실리콘층, 또는 질화산화실리콘층 등을 형성할 수 있다. 또한, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 또는 에폭시 등의 유기재료, 실록산수지 등의 실록산재료, 또는 옥사졸수지 등을 사용하여, 스핀 도포법 등의 도포법으로 형성할 수 있다. 또, 실록산재료란, Si-0-Si 결합을 포함하는 재료에 상당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족탄화수소)가 사용된다. 유기기는, 플루오로기를 포함하여도 좋다.
예를 들면, 절연층(684)으로서 질화산화실리콘층을 막 두께 100nm로 형성하고, 절연층(685)으로서 산화질화실리콘층을 막 두께 900nm로 형성한다. 또한, 절연층(684) 및 절연층(685)을, 플라즈마 CVD법을 적용하여 연속성막한다. 또, 층간 절연층은 3층 이상의 적층 구조로 할 수도 있다. 또한, 산화실리콘층, 산화질화실리콘층 또는 질화실리콘층과, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴, 에폭시 등의 유기재료, 실록산수지 등의 실록산재료, 또는 옥사졸수지를 사용하여 형성한 절연층과의 적층 구조로 할 수도 있다.
다음에, 층간절연층(본 형태에서는 절연층(684) 및 절연층(685))에 콘택트 홀을 형성하고, 상기 콘택트 홀에 소스 전극 또는 드레인 전극으로서 기능하는 도전층(686)을 형성한다(도 29b 참조).
콘택트 홀은, 단결정 반도체 층(651)에 형성된 불순물 영역(675), 단결정 반도체 층(652)에 형성된 불순물 영역(681)에 이르도록, 절연층(684) 및 절연층(685)에 선택적으로 형성한다.
도전층(686)은, 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 네오듐으로부터 선택된 1종의 원소 또는 상기 원소를 복수 포함하는 합금으로 이루어지는 단층막 또는 적층막을 사용할 수 있다. 예를 들면, 상기 원소를 복수 포함하는 합금으로 이루어지는 도전층으로서, 티타늄을 함유한 알루미늄합금, 네오듐을 함유한 알루미늄합금 등을 형성할 수 있다. 또한, 적층막으로 하는 경우, 예를 들면, 알루미늄층 또는 상술한 바와 같은 알루미늄합금층을, 티타늄층의 사이에 두는 구성으로 할 수 있다.
도 29b에 도시하는 바와 같이, SOI 기판을 사용하여, n채널형 트랜지스터 및 p채널형 트랜지스터를 제작할 수 있다.
또한, 본 실시형태는, 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 고성능, 또한 높은 신뢰성을 부여하는 것을 목적으로 한 반도체 장치의 예에 관해서 설명한다. 자세하게는, 반도체 장치의 일례로서, 마이크로 프로세서 및 비접촉으로 데이터를 송수신할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 관해서 설명한다.
우선, 반도체 장치의 일례로서, 마이크로 프로세서에 관해서 설명한다. 도 8은 마이크로 프로세서(500)의 구성예를 도시하는 블록도이다.
마이크로 프로세서(500)는, 연산회로(501; Arithmetic logic unit. ALU라고도 함), 연산회로 제어부(502; ALU Controller), 명령해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510; ROM I/F)를 갖고 있다.
버스 인터페이스(508)를 개재하여 마이크로 프로세서(500)에 입력된 명령은, 명령해석부(503)에 입력되어, 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디코드된 명령에 근거하여 각종 제어를 한다.
구체적으로 연산회로 제어부(502)는, 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로 프로세서(500)의 프로 그램 실행 중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를, 그 우선도나 마스크상태로부터 판단하여 처리한다. 레지스터 제어부(507)는, 레지스터(506)의 어드레스를 생성하여, 마이크로 프로세서(500)의 상태에 따라서 레지스터(506)의 판독이나 기록을 한다. 타이밍 제어부(505)는, 연산회로(501), 연산회로 제어부(502), 명령해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다.
예를 들면 타이밍 제어부(505)는, 기준클록신호(CLK1)를 바탕으로, 내부 클록신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록신호(CLK2)를 상기 각종 회로에 공급한다. 또, 도 8에 도시하는 마이크로 프로세서(500)는, 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제로는 그 용도에 따라서 다종다양한 구성을 구비할 수 있다.
이러한 마이크로 프로세서(500)는, 절연 표면을 갖는 기판 또는 절연기판 위에 접합된 결정방위가 일정한 단결정 반도체 층(SOI 층)에 의해서 집적회로가 형성되어 있기 때문에, 처리속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터를 송수신하는 기능, 및 연산 기능을 구비한 반도체 장치의 일례를 설명한다. 도 9는, 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 9에 도시하는 반도체 장치는, 무선통신에 의해 외부장치와 신호의 송수신을 하여 동작하는 컴퓨터(이하, 「RFCPU」라고 함)라고 부를 수 있다.
도 9에 도시하는 바와 같이, RFCPU(511)는, 아날로그회로부(512)와 디지털회로부(513)를 갖고 있다. 아날로그회로부(512)로서, 공진용량을 갖는 공진회 로(514), 정류회로(515), 정전압회로(516), 리셋회로(517), 발진회로(518), 복조회로(519)와, 변조회로(520)를 갖고 있다. 디지털회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), 인터페이스(524), 중앙처리 유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 갖고 있다.
RFCPU(511)의 동작의 개요는 이하와 같다. 안테나(528)가 수신한 신호는 공진회로(514)에 의해 유도기전력이 생긴다. 유도기전력은, 정류회로(515)를 거쳐서 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)는 RFCPU(511)와 일체로 형성되어 있을 필요는 없고, 별도 부품으로서 RFCPU(511)를 구성하는 절연 표면을 갖는 기판에 장착할 수도 있다.
리셋회로(517)는, 디지털회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원전압의 상승에 지연되어 상승하는 신호를 리셋신호로서 생성한다. 발진회로(518)는, 정전압회로(516)에 의해 생성되는 제어신호에 따라서, 클록신호의 주파수와 듀티비를 변경한다. 복조회로(519)는, 수신신호를 복조하는 회로이고, 변조회로(520)는, 송신하는 데이터를 변조하는 회로이다.
예를 들면, 복조회로(519)는 로우패스 필터로 형성되어 진폭변조(ASK) 방식의 수신신호를, 그 진폭의 변동을 기초로 2치화한다. 또한, 송신 데이터를 진폭변조(ASK) 방식의 송신신호의 진폭을 변동시켜 송신하기 때문에, 변조회로(520)는, 공진회로(514)의 공진점을 변화시키는 것으로 통신신호의 진폭을 변화시키고 있다.
클록 컨트롤러(523)는, 전원전압 또는 중앙처리 유닛(525)에서의 소비전류에 따라서 클록신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있다. 전원전압의 감시는 전원 관리 회로(530)가 행하고 있다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙처리 유닛(525)에 대한 연산명령 등이 포함되어 있다.
중앙처리 유닛(525)은, 인터페이스(524)를 개재하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. 인터페이스(524)는, 중앙처리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)의 어느 하나에 대한 액세스신호를 생성하는 기능을 갖고 있다.
중앙처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(operating system)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용회로에서 연산회로를 구성하여, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용 연산회로에서 일부의 처리를 하고, 프로그램을 사용하여, 나머지의 연산을 중앙처리 유닛(525)이 실행하는 방식을 적용할 수 있다.
이러한 RFCPU(511)는, 절연 표면을 갖는 기판 또는 절연기판 위에 접합된 결정방위가 일정한 단결정 반도체 층에 의해서 집적회로가 형성되어 있기 때문에, 처 리속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다. 이것에 의하여, 전력을 공급하는 용량부(529)를 소형화하여도 장시간의 동작이 보증된다.
(실시형태 5)
본 실시형태에서는, 고성능, 또한 높은 신뢰성을 부여하는 것을 목적으로 한 반도체 장치의 일례로서 표시 장치에 관해서 도 10 내지 도 13을 참조하여 설명한다.
SOI 기판의 지지기판에 표시패널을 제조하는 마더유리라고 불리는 대면적의 유리기판을 사용할 수 있다. 도 10은 지지기판(107)에 마더유리를 사용한 SOI 기판의 정면도이다.
1장의 마더유리(551)에는, 복수의 단결정 반도체 기판으로부터 분리된 단결정 반도체 층(552)이 접합되어 있다. 마더유리(551)로부터 복수의 표시패널을 추출하기 위해서, 단결정 반도체 층(552)을 표시패널의 형성영역(581) 내에 접합하는 것이 바람직하다. 표시패널은, 주사선 구동회로, 신호선 구동회로, 화소부를 갖는다. 이 때문에 표시패널의 형성영역(581)에 있어서, 이들이 형성되는 영역(주사선 구동회로형성영역(582), 신호선 구동회로형성영역(583), 화소형성영역(584))에, 단결정 반도체 층(552)을 접합한다.
도 11은, 도 10에 도시하는 SOI 기판을 사용하여 제작된 액정표시 장치를 설명하기 위한 도면이다. 도 11a는 액정표시 장치의 화소의 평면도이고, 도 11b는, J-K 절단선에 의한 도 11a의 단면도이다.
도 11a에 있어서, 단결정 반도체 층(321)은, 마더유리(551)에 접합된 단결정 반도체 층(552)으로 형성된 층으로, 화소의 TFT를 구성한다. 여기에서는, SOI 기판에는 실시형태 1의 방법으로 제작된 SOI 기판이 사용되고 있다. 도 11b에 도시하는 바와 같이, 지지기판(107) 위에, 절연층(102), 절연층(104), 단결정 반도체 층이 적층된 기판이 사용되고 있다. 또, 절연층(102)은, 실시형태 1과 같이, 질화산화실리콘층(102a), 산화질화실리콘층(102b)으로 형성하면 좋다. 지지기판(107)은 분할된 마더유리(551)이다. 도 11a에 도시하는 바와 같이, 화소는, 단결정 반도체 층(321), 단결정 반도체 층(321)과 교차하고 있는 주사선(322), 주사선(322)과 교차하고 있는 신호선(323), 화소전극(324), 단결정 반도체 층(321)을 전기적으로 접속하는 전극(328)을 갖는다.
도 11b에 도시하는 바와 같이, 화소의 TFT(325)는 절연층 위에 형성되어 있다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 또는 드레인 전극은 신호선(323)에 포함되어 있다. 층간절연막(327) 위에는, 신호선(323), 화소전극(324) 및 전극(328)이 형성되어 있다. 층간절연막(327) 위에는, 주상(柱狀) 스페이서(329)가 형성되고, 신호선(323), 화소전극(324), 전극(328) 및 주상 스페이서(329)를 덮고 배향막(330)이 형성되어 있다. 대향기판(332)에는, 대향전극(333), 대향전극을 덮는 배향막(334)이 형성되어 있다. 주상 스페이서(329)는, 지지기판(107)과 대향기판(332)의 빈틈을 유지하기 위해서 형성된다. 주상 스페이서(329)에 의해서 형성되는 공극에 액정층(335)이 형성되어 있다. 단결정 반도체 층(321)과 신호선(323) 및 전극(328)의 접속부는, 콘택트 홀의 형성에 의해서 층간절연막(327)에 단차가 생기기 때문에, 이 단차로 액정층(335)의 액정의 배향이 흐 트러진다. 그 때문에, 이 단차부에 주상 스페이서(329)를 형성하여, 액정의 배향의 어지러움을 막는다.
다음에, 일렉트로루미네선스 표시 장치(이하, EL 표시 장치라고 함)에 관해서, 설명한다. 도 12는, 도 10에 도시하는 SOI 기판을 사용하여 제작된 EL 표시 장치를 설명하기 위한 도면이다. 도 12a는 EL 표시 장치의 화소의 평면도이고, 도 12b는, 화소의 단면도이다.
도 12a는 단결정 반도체 층에 의해 화소부의 트랜지스터가 형성되는 일렉트로루미네선스 표시 장치의 일례를 도시한다. 도 12a는 화소의 평면을 도시하고, 화소에는, TFT로 이루어지는 선택용 트랜지스터(401), 및 표시 제어용 트랜지스터(402)가 형성되어 있다. 도 12b는, 표시 제어용 트랜지스터(402)를 포함한 오목부를 도시하는 단면도이다.
선택용 트랜지스터(401)의 단결정 반도체 층(403), 표시 제어용 트랜지스터(402)의 단결정 반도체 층(404)은, 도 10의 SOI 기판의 단결정 반도체 층(552)을 가공하여 형성된 층이다. 화소는, 주사선(405), 신호선(406), 및 전류공급선(407), 화소전극(408)을 포함한다. EL 표시 장치는, 일렉트로루미네선스재료를 포함하여 형성되는 층(EL층)이 한 쌍의 전극의 사이에 있는 구조의 발광소자가 각 화소에 형성되어 있다. 발광소자의 한쪽의 전극이 화소전극(408)이다.
선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른쪽은 전극(411)으로서 형성되어 있다. 표시 제어용 트랜지스터(402)는, 게이트 전극(412) 이 전극(411)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 한쪽은, 화소전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른쪽은, 전류공급선(407)에 포함되어 있다.
또, SOI 기판에는, 실시형태 3의 방법으로 제작한 기판이 사용되고 있다. 도 11b와 같이, 지지기판(107) 위에, 절연층(102), 절연층(104), 단결정 반도체 층(404)이 적층되어 있다. 또, 절연층(102)은, 실시형태 1과 같이, 질화산화실리콘층(102a), 산화질화실리콘층(102b)으로 형성하면 좋다. 지지기판(107)은 분할된 마더유리(551)이다.
도 12b에 도시하는 바와 같이, 표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮고, 층간절연막(427)이 형성되어 있다. 층간절연막(427) 위에, 신호선(406), 전류공급선(407), 전극(411, 413) 등이 형성되어 있다. 또한, 층간절연막 위에는, 전극(413)에 전기적으로 접속되어 있는 화소전극(408)이 형성되어 있다. 화소전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에는 대향전극(430)이 형성되어 있다. 보강판으로서 대향기판(431)이 형성되어 있고, 대향기판(431)은 수지층(432)에 의해 지지기판(107)에 접합되어 있다. EL 표시 장치의 화소부에는, 도 12에 도시하는 화소가 매트릭스형으로 배열되어 있다.
EL 표시 장치의 계조의 제어는, 발광소자의 휘도를 전류로 제어하는 전류 구동 방식과, 전압으로 그 휘도를 제어하는 전압 구동 방식이 있지만, 전류 구동 방식은, 화소마다에 트랜지스터의 특성치의 차가 큰 경우, 채용하는 것은 곤란하고, 이것을 위해서는 특성의 격차를 보정하는 보정회로가 필요하게 된다. 본 발명에 관계되는 SOI 기판을 사용하는 것으로, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 격차가 적기 때문에, 전류 구동 방식을 채용할 수 있다.
도 11, 도 12에 도시하는 바와 같이, 표시 장치를 제조하는 마더유리로 SOI 기판을 제작하고, 이 SOI 기판으로부터 표시 장치를 제작할 수 있다. 또, 이 SOI 기판에는, 도 8 및 도 9에서 설명한 바와 같은 마이크로 프로세서도 형성할 수 있기 때문에, 표시 장치 내에 컴퓨터의 기능 탑재할 수 있다. 또한 비접촉으로 데이터의 입출력을 가능하게 한 표시 장치를 제작할 수 있다.
요컨대, 본 발명에 관계되는 SOI 기판을 사용하는 것으로, 여러 가지의 전기기구를 구성할 수 있다. 전기기구로서는, 비디오카메라, 디지털카메라 등의 카메라, 내비게이션 시스템, 음향재생장치(카오디오, 오디오콤보 등), 컴퓨터, 게임기기, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록매체를 재생하고, 그 화상을 표시할 수 있는 표시 장치를 구비한 장치) 등이 포함된다.
도 13을 사용하여, 전기기구의 구체적인 형태를 설명한다. 도 13a는 휴대전화기(901)의 일례를 도시하는 외관도이다. 이 휴대전화기(901)는, 표시부(902), 조작스위치(903) 등을 포함하여 구성되어 있다. 표시부(902)에, 도 11에서 설명한 액정표시 장치 또는 도 12에서 설명한 EL 표시 장치를 적용하는 것으로, 표시 얼룩 이 적고 화질이 우수한 표시부(902)로 할 수 있다. 휴대전화기(901)에 포함되는 마이크로 프로세서나 메모리 등에도, 본 발명에 관계되는 SOI 기판으로 형성된 반도체 장치를 적용할 수 있다.
또한, 도 13b는, 디지털플레이어(911)의 구성예를 도시하는 외관도이다. 디지털플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함하고 있다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에, 도 11에서 설명한 액정표시 장치 또는 도 12에서 설명한 EL 표시 장치를 적용하는 것으로, 화면 사이즈가 0.3인치부터 2인치 정도인 경우에도, 고세밀한 화상 및 다량의 문자정보를 표시할 수 있다. 또한, 디지털플레이어(911)에 포함되는, 음악정보를 기억하는 메모리부나, 마이크로 프로세서도, 본 발명에 관계되는 SOI 기판으로 형성된 반도체 장치를 적용할 수 있다.
또한, 도 13c는 전자북(921)의 외관도이다. 이 전자북(921)은 표시부(922), 조작스위치(923)를 포함하고 있다. 전자북(921)에는 모뎀이 내장되어 있어도 좋고, 도 9의 RFCPU를 내장시키는 것으로, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 표시부(922)에는, 도 11에서 설명한 액정표시 장치, 또는 도 12에서 설명한 EL 표시 장치를 적용하는 것으로, 고화질의 표시를 할 수 있다. 전자북(921)은 정보를 기억하는 메모리부나, 전자북(921)을 기능시키는 마이크로 프로세서에, 본 발명에 관계되는 SOI 기판으로 형성된 반도체 장치를 적용할 수 있다.
(실시형태 6)
본 발명에 관계되는 SOI 기판을 적용한 표시소자를 갖는 반도체 장치에 의해서, 텔레비전장치를 완성시킬 수 있다. 고성능이고, 또한 고신뢰성을 부여하는 것을 목적으로 한 텔레비전장치의 예를 설명한다.
도 14는 텔레비전장치(액정텔레비전장치, 또는 EL 텔레비전장치 등)의 주요한 구성을 도시하는 블록도를 도시하고 있다.
그 밖의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(1904)에서 수신한 신호 중, 영상신호를 증폭하는 영상 신호 증폭 회로(1905)와, 여기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상 신호 처리 회로(1906)와, 그 영상신호를 드라이버 IC의 입력사양으로 변환하기 위한 컨트롤회로(1907) 등으로 이루어져 있다. 컨트롤회로(1907)는, 주사선측과 신호선측에 각각 신호가 출력된다. 디지털 구동하는 경우에는, 신호선측에 신호 분할 회로(1908)를 형성하고, 입력 디지털신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(1904)에서 수신한 신호 중, 음성신호는, 음성 신호 증폭 회로(1909)에 보내지고, 그 출력은 음성 신호 처리 회로(1910)를 거쳐서 스피커(1913)에 공급된다. 제어 회로(1911)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(1912)로부터 받아, 튜너(1904)나 음성 신호 처리 회로(1910)에 신호를 송출한다.
표시 모듈을, 도 15a, 15b에 도시하는 바와 같이, 하우징에 내장하여, 텔레비전장치를 완성시킬 수 있다. FPC까지 장착된 표시패널의 것을 일반적으로는 EL 표시 모듈이라고도 한다. 따라서 EL 표시 모듈을 사용하면, EL 텔레비전장치를 완 성할 수 있고, 액정표시 모듈을 사용하면, 액정텔레비전장치를 완성할 수 있다. 표시 모듈에 의해 주화면(2003)이 형성되고, 기타 부속설비로서 스피커부(2009), 조작스위치 등이 구비되어 있다. 이와 같이, 본 발명에 관계되는 SOI 기판을 적용하여 텔레비전장치를 완성시킬 수 있다.
또한, 위상차판이나 편광판을 사용하여, 외부로부터 입사되는 광의 반사광을 차단하도록 하여도 좋다. 또한 상면 방사형의 반도체 장치이면, 격벽이 되는 절연층을 착색하여 블랙매트릭스로서 사용하여도 좋다. 이 격벽은 액적토출법 등에 의해서도 형성할 수 있고, 안료계의 흑색수지나, 폴리이미드 등의 수지재료에, 카본블랙 등을 혼합시켜도 좋고, 그 적층이어도 좋다. 액적토출법에 의해서, 다른 재료를 동영역에 복수회 토출하여, 격벽을 형성하여도 좋다. 위상차판으로서는 λ/4판과 λ/2판을 사용하여, 광을 제어할 수 있도록 설계하면 좋다. 구성으로서는, TFT 소자기판측으로부터 차례로, 발광소자, 밀봉기판(봉지재), 위상차판(λ/4,λ/2), 편광판의 구성이 되고, 발광소자로부터 방사된 광은, 이들을 통과하여 편광판측으로부터 외부로 방사된다. 이 위상차판이나 편광판은 광이 방사되는 측에 설치하면 좋고, 양면 방사되는 양면 방사형의 반도체 장치이면 양쪽에 설치할 수도 있다. 또한, 편광판의 외측에 반사 방지막을 갖고 있어도 좋다. 이것에 의해, 더욱 고섬세하고 정밀한 화상을 표시할 수 있다.
도 15a에 도시하는 바와 같이, 하우징(2001)에 표시소자를 이용한 표시용 패널(2002)이 내장되고, 수신기(2005)에 의해 일반의 텔레비전방송의 수신을 비롯하여, 모뎀(2004)을 개재하여 유선 또는 무선에 의한 통신네트워크에 접속함으로써 1 방향(송신자로부터 수신자) 또는 양 방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신을 할 수 있다. 텔레비전장치의 조작은, 하우징에 내장된 스위치 또는 별도의 리모콘 조작기(2006)에 의해 행하는 것이 가능하고, 이 리모콘 조작기에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어 있어도 좋다.
또한, 텔레비전장치에도, 주화면(2003) 외에 서브화면(2008)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(2003)을 시야각이 우수한 EL 표시용 패널로 형성하고, 서브화면을 저소비전력으로 표시 가능한 액정표시용 패널로 형성하여도 좋다. 또한, 저소비전력화를 우선시키기 위해서는, 주화면(2003)을 액정표시용 패널로 형성하고, 서브화면을 EL 표시용 패널로 형성하고, 서브화면은 점멸 가능하게 하는 구성으로 하여도 좋다. 본 발명을 사용하면, 이러한 대형기판을 사용하여, 많은 TFT나 전자부품을 사용하여도, 고성능이고, 또한 신뢰성이 높은 반도체 장치를 생산성 좋게 제작할 수 있다.
도 15b는 예를 들면 20 내지 80인치의 대형의 표시부를 갖는 텔레비전장치로, 하우징(2010), 조작부인 키보드부(2012), 표시부(2011), 스피커부(2013) 등을 포함한다. 본 발명은, 표시부(2011)의 제작에 적용된다. 도 15b의 표시부는, 만곡 가능한 물질을 사용하고 있기 때문에, 표시부가 만곡된 텔레비전장치로 되어 있다. 이와 같이 표시부의 형상을 자유롭게 설계할 수 있기 때문에, 원하는 형상의 텔레비전장치를 제작할 수 있다.
본 발명에 관계되는 SOI 기판을 적용함으로써 표시 기능을 갖는 고성능 또한 고신뢰성의 반도체 장치를, 생산성 좋게 제작할 수 있다. 따라서 고성능, 고신뢰성의 텔레비전장치를 생산성 좋게 제작할 수 있다.
물론, 본 발명은 텔레비전장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등에서의 정보표시반이나, 가두에서의 광고표시반 등 대면적의 표시매체로서도 여러 가지의 용도에 적용할 수 있다.
(실시형태 7)
도 16은 본 발명을 적용한 휴대전화기의 구성의 일례이고, 도 13a에 도시한 휴대전화기와는 다른 예를 도시한다. 도 16의 휴대전화기에 있어서, 도 16a가 정면도, 도 16b가 배면도, 도 16c가 전개도이다. 휴대전화기는, 전화와 휴대정보단말의 양쪽의 기능을 구비하고 있고, 컴퓨터를 내장하고, 음성통화 이외에도 여러 가지의 데이터처리가 가능한 소위 스마트폰이다.
휴대전화기는, 하우징(1001) 및 하우징(1002) 2개의 하우징으로 구성되어 있다. 하우징(1001)에는, 표시부(1101), 스피커(1102), 마이크로폰(1103), 조작키(1104), 포인팅 디바이스(1105), 카메라용 렌즈(1106), 외부 접속단자(1107), 이어폰단자(1008) 등을 구비하고, 하우징(1002)에는, 키보드(1201), 외부 메모리 슬롯(1202), 카메라용 렌즈(1203), 라이트(1204) 등을 구비하고 있다. 또한, 안테나는 하우징(1001) 내부에 내장되어 있다.
또한, 상기 구성에 덧붙여, 비접촉 IC칩, 소형기록장치 등을 내장하고 있어도 좋다.
다른 상기 실시형태에 개시되는 반도체 장치를 내장하는 것이 가능한 표시 부(1101)에는, 사용형태에 따라서 표시의 방향이 적절하게 변화한다. 표시부(1101)와 동일면 위에 카메라용 렌즈(1106)를 구비하고 있기 때문에, 텔레비전 전화가 가능하다. 또한, 표시부(1101)를 파인더로 하여 카메라용 렌즈(1203) 및 라이트(1204)로 정지화상 및 동화상의 촬영이 가능하다. 스피커(1102) 및 마이크로폰(1103)은 음성통화에 한하지 않고, 텔레비전 전화, 녹음, 재생 등이 가능하다. 조작키(1104)에서는, 전화의 착발신, 전자메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등이 가능하다. 더욱, 도 16a에 도시하는 겹친 하우징(1001)과 하우징(1002)은, 슬라이드하여 도 16c와 같이 전개하고, 휴대정보단말로서 사용할 수 있다. 이 경우, 키보드(1201), 포인팅 디바이스(1105)를 사용하여 원활한 조작이 가능하다. 외부 접속단자(1107)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1202)에 기록매체를 삽입하고, 더욱 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 덧붙여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
표시부(1101)는, 본 발명에 관계되는 SOI 기판을 적용함으로써, 고성능이고 또한 신뢰성이 높은 휴대전화기를 제공할 수 있다.
이상으로부터, 본 발명에 관계되는 SOI 기판을 적용함으로써 표시 기능을 갖는 고성능 또한 고신뢰성의 반도체 장치를, 생산성 좋게 제작할 수 있다. 따라서 고성능, 고신뢰성의 휴대전화를 생산성 좋게 제작할 수 있다.
이상과 같이, 본 발명의 적용 범위는 대단히 넓고, 모든 분야의 전자기기나 정보표시수단에 사용할 수 있다.
실시예 1
이하에 있어서, 본 발명에 관하여 실시예에 기초하여 더욱 자세히 설명한다. 본 발명은 이 실시예의 의해서 전혀 한정되는 것이 아니라, 특허청구의 범위에 의해서 특정되는 것은 말할 필요도 없는 것이다. 본 실시예에서는, SOI 기판의 단결정 반도체 층의 표면 거칠기에 관해서 설명한다.
도 17을 사용하여, 본 실시예의 SOI 기판의 제작 방법을 설명한다. 도 17에 도시하는 제작 방법은, 실시형태 1에서 설명한 제작 방법에 대응한다.
반도체 기판으로서, 단결정 실리콘 기판을 준비한다. 단결정 실리콘 기판은, 5인치의 p형 실리콘 기판이고, 그 면방위는 (100)이고, 그 측면방위는 <110>이다. 이하, 단결정 실리콘 기판을 「c-Si기판(601)」이라고 표기한다.
c-Si기판(601)을 순수로 세정하여 건조한다. 다음에, 플라즈마 CVD 장치를 사용하여, c-Si기판(601) 위에 산화질화실리콘층(602a)을 형성하고, 산화질화실리콘층(602a) 위에 질화산화실리콘층(602b)을 형성한다(도 17a 참조).
평행평판형 플라즈마 CVD 장치를 사용할 때에, c-Si기판(601)을 대기에 노출시키지 않고 산화질화실리콘층(602a), 질화산화실리콘층(602b)을 연속적으로 형성한다. 그 때의 성막조건은 이하와 같다. 여기에서는, 산화질화실리콘층(602a)의 성막 전에, 60초간, 불산 수용액으로 세정하여, c-Si기판(601)의 산화막을 제거하는 공정을 행한다.
<산화질화실리콘층(602a)>
· 두께 50nm
· 가스의 종류(유량)
SiH4(4sccm)
N2O(800sccm)
· 기판온도 400℃
· 압력 40Pa
· RF 주파수 27MHz
· RF 파워 50W
· 전극간거리 15mm
· 전극면적 615.75㎠
<질화산화실리콘층(602b)>
· 두께 50nm
· 가스의 종류(유량)
SiH4(10sccm)
NH3(100sccm)
N2O(20sccm)
H2(400sccm)
· 기판온도 300℃
· 압력 40Pa
· RF 주파수 27MHz
· RF 파워 50W
· 전극간거리 30mm
· 전극면적 615.75㎠
다음에, 도 17b에 도시하는 바와 같이, 이온 도핑 장치를 사용하여, 수소이온(605)을 c-Si기판(601)에 조사하여, 손상 영역(603)을 형성한다. 소스 가스로는 100% 수소 가스를 사용하고, 이온화된 수소를 질량 분리하지 않고, 전계로 가속하여 c-Si기판(601)에 첨가한다. 상세한 조건은 다음과 같다.
· 소스 가스 H2
· RF 파워 100W
· 가속전압 40kV
· 도즈량 2.O×1016ions/㎠
이온 도핑 장치에 있어서, 수소 가스로부터 H+, H2 +, H3 +의 3종류의 이온종이 생성되고, 이 이온종의 모두를 c-Si기판(601)에 도핑한다. 수소 가스로부터 발생된 이온종 중, 80% 정도가 H3 +이다.
손상 영역(603)을 형성한 후, c-Si기판(601)을 순수로 세정하여, 질화산화실 리콘층(602b) 위에 플라즈마 CVD 장치를 사용하여, 두께 50nm의 산화실리콘막(604)을 형성한다(도 17c 참조). 산화실리콘막(604)의 소스 가스로는, 규산에틸(TEOS : 화학식 Si(OC2H5)4)과 산소가스를 사용한다. 산화실리콘막(604)의 성막조건은 다음과 같다.
<산화실리콘막(604)>
· 두께 50nm
· 가스의 종류(유량)
TEOS(15sccm)
O2(750sccm)
· 기판온도 300℃
· 압력 100Pa
· RF 주파수 27MHz
· RF 파워 300W
· 전극간거리 14mm
· 전극면적 615.75㎠
유리기판(607)을 준비한다(도 17d). 유리기판(607)에는, 아사히가라스사제의 알루미노규산염유리기판(제품명 「ANl00」)을 사용한다. 유리기판(607) 및 산화실리콘막(604)을 형성된 c-Si기판(601)을 세정한다. 세정에는, 순수 중에서 초음파 세정한 후, 오존을 포함하는 순수에서의 처리를 한다.
다음에, 도 18a에 도시하는 바와 같이, 유리기판(607)과 c-Si기판(601)을 밀접시키는 것으로, 유리기판(607)과 산화실리콘막(604)을 접합시킨다. 이 공정에 의해, 유리기판(607)과 c-Si기판(601)을 접합할 수 있다. 이 공정은 가열처리를 동반하지 않는, 상온에서의 처리가 된다.
다음에, 확산로에 있어서 가열처리를 하고, 도 18b에 도시하는 바와 같이 손상 영역(603)에 있어서 분리한다. 우선, 200℃에서 2시간 가열하여, 가열온도를 600℃로 상승하고, 또 2시간, 가열한다. 이 일련의 가열처리에 의해서, c-Si기판(601)에는, 손상 영역(603)에 서열이 생겨, 손상 영역에서 c-Si기판(601)이 분리된다. 이 공정에서, 600℃ 이상으로 c-Si기판(601)을 가열하는 것으로, 유리기판에 접합된 실리콘층의 결정성을 단결정 반도체 기판의 결정성에 의해 가깝게 할 수 있다.
가열처리가 종료되면, 확산로로부터 유리기판(607)과 c-Si기판(601)을 추출한다. 가열처리에 의해서, 유리기판(607)과 c-Si기판(601)은 분리할 수 있는 상태로 되어 있기 때문에, c-Si기판(601)을 제거하면, c-Si기판(601)으로부터 분리된 실리콘층(608)이 유리기판(607)에 접합되어 있는 SOI 기판이 형성되어 있다.
SOI 기판은, 유리기판(607) 위에, 산화실리콘막(604), 질화산화실리콘층(602b), 산화질화실리콘층(602a), 실리콘층(608)이 차례로 적층된 구조를 갖는다. 본 실시예에서는, 실리콘층(608)의 두께는 120nm 정도이다.
다음에, SOI 기판의 실리콘층(608)의 표면에 대하여 드라이 에칭을 한다. 실리콘층(608)에 대하여 드라이 에칭을 함으로써, 실리콘층(609)의 막 두께를 95nm 로 한다(도 18c 참조). 실리콘층(608)의 에칭조건은 다음과 같다.
· 코일형의 전극에 투입하는 전력 150W
· 하부전극에 투입하는 전력 40W
· 반응압력 1.OPa
· 에칭가스(염소의 유량) 100sccm
다음에, 도 19a에 도시하는 바와 같이, SOI 기판의 실리콘층(609)에 레이저 빔(606)을 조사하여, 실리콘층(610)을 갖는 SOI 기판을 형성한다. 도 19b의 실리콘층(610)은 레이저 빔(606)의 조사 후의 실리콘층(609)에 대응한다.
그리고, 실리콘층(610)을 드라이 에칭하여, 그 막 두께를 60nm로 얇게 한다. 이상의 공정에서, 도 19c에 도시하는 SOI 기판이 형성된다. 또, 에칭조건은, 도 18c에서 도시한 조건과 같다.
도 19a의 레이저 빔을 조사하기 위해서 사용한 레이저의 사양은 다음과 같다.
<레이저의 사양>
XeCl 엑시머 레이저
파장 308nm
펄스폭 25nsec
반복 주파수 30Hz
레이저 빔(606)은, 실린드리칼 렌즈 등을 포함한 광학계에 의해, 빔스폿이 선 형상인 선 형상 빔으로 한다. 레이저 빔(606)에 대하여 유리기판(607)을 상대 적으로 이동하면서, 레이저 빔(606)을 조사한다. 이때 레이저 빔(606)의 주사속도는, 1.0mm/sec으로 하고, 같은 영역에 12쇼트, 레이저 빔(606)이 조사되도록 한다.
또한, 레이저 빔(606)의 분위기는 대기 분위기 또는 질소 분위기로 하였다. 본 실시예에서는, 질소 분위기는, 대기 중의 레이저 빔(606)을 조사하면서, 질소가스를 피조사면에 분출하는 것으로 형성하였다.
레이저 빔(606)의 에너지 밀도를 약 540mJ/㎠ 내지 700mJ/㎠의 범위에서 행하였다.
본 발명자들은, 드라이 에칭을 한 후의 레이저 빔(606)의 조사에 의한 실리콘층의 표면 거칠기에 관해서 측정을 하였다. 또한, 레이저 빔(606)을 조사한 후에, 드라이 에칭 또는 웨트 에칭을 함으로써 실리콘층의 표면 거칠기에 관한 측정을 하였다.
실리콘층의 표면 거칠기, 및 그 결정성의 분석에는, 예를 들면, 광학현미경, 원자간력현미경(AFM; Atomic Force Microscope), 주사전자현미경(SEM : Scanning Electron Microscope)에 의한 관찰, 전자 후방 산란 회절상(EBSP : Electron Back Scatter Diffraction Pattern)의 관찰, 및 라만분광측정 등을 사용할 수 있다.
본 실시예에서는 실리콘층의 표면 거칠기의 측정에는, 원자간력현미경(AFM; Atomic Force Microscope)을 사용하여, 실리콘층의 평균면 거칠기(Ra), 제곱 평균면 거칠기(RMS), 산골짜기의 최대 고저차(P-V)를 측정하였다.
여기에서, 평균면 거칠기(Ra)란, JISB0601:2001(ISO4287:1997)로 정의되어 있는 중심선 평균 거칠기 Ra를, 측정면에 대하여 적용할 수 있도록 삼차원으로 확 장한 것이다. 기준면에서 지정면까지의 편차의 절대치를 평균한 값으로 표현할 수 있고, 다음식으로 주어진다.
Figure 112008070914384-PAT00001
또, 측정면이란, 전체 측정 데이터가 나타내는 면이고, 하기의 식으로 나타낸다.
Figure 112008070914384-PAT00002
또한, 지정면이란, 거칠기 계측의 대상이 되는 면이고, 좌표 (X1, Y1) (X1, Y2) (X2, Y1) (X2, Y2)로 나타내지는 4점에 의해 둘러싸이는 직사각형의 영역으로 하고, 지정면이 이상적으로 평평하다고 하였을 때의 면적을 S0으로 한다. 또, S0은 하기의 식으로 구해진다.
Figure 112008070914384-PAT00003
또한, 기준면이란, 지정면의 높이의 평균치를 Z0으로 할 때, Z=Z0으로 나타내지는 평면이다. 기준면은 XY 평면과 평행하게 된다. 또, Z0은 하기의 식으로 구해진다.
Figure 112008070914384-PAT00004
제곱 평균면 거칠기(RMS)란, 단면 곡선에 대한 RMS를, 측정면에 대하여 적용할 수 있도록, Ra와 같이 삼차원으로 확장한 것이다. 기준면에서 지정면까지의 편차의 제곱을 평균한 값의 평방근으로 표현할 수 있고, 다음식으로 주어진다.
Figure 112008070914384-PAT00005
산골짜기의 최대 고저차(P-V)란, 지정면에서, 가장 높은 산정상의 표고 Zmax와 가장 낮은 골짜기의 바닥의 표고 Zmin의 차로 표현할 수 있고, 다음식으로 주어진다.
Figure 112008070914384-PAT00006
여기에서 말하는 산정상과 골짜기의 바닥이란 JISB0601:2001(ISO4287:1997)로 정의되어 있는 「산정상」 「골짜기의 바닥」을 삼차원으로 확장한 것으로, 산정상이란 지정면의 산에서 가장 표고가 높은 곳, 골짜기의 바닥이란 지정면에서 가장 표고가 낮은 곳으로 표현된다.
본 실시예에서의 평균면 거칠기(Ra), 제곱 평균면 거칠기(RMS), 산골짜기의 최대 고저차(P-V)의 측정조건을 이하에 적는다.
· 원자간력현미경(AFM) : 주사형 프로브 현미경 SPI3800N/SPA500(세이코-인스트루먼트(주) 제조)
· 측정 모드 : 다이나믹 포스 모드(DFM 모드)
· 캔틸레버 : SI-DF40(실리콘제, 용수철 정수 42N/m, 공진 주파수 250 내지 390kHz, 탐침의 선단 R≤10nm)
· 주사속도 : 1.0Hz
· 측정면적 : 10×10㎛
· 측정점수 : 256×256점
또, DMF 모드란, 어떤 주파수(캔틸레버에 고유의 주파수)로 캔틸레버를 공진시킨 상태로, 레버의 진동 진폭이 일정해지도록 탐침과 시료의 거리를 제어하면서, 표면 형상을 측정하는 측정 모드이다. 이 DFM 모드는 시료의 표면에 비접촉으로 측정하기 때문에, 시료의 표면을 상처를 입히지 않고, 원래의 형상을 유지한 채로 측정할 수 있다.
본 실시예에서는 실리콘층의 표면 거칠기의 측정은, (A) c-Si기판을 분리한 후(미처리)의 실리콘층, (B) 드라이 에칭처리 후의 실리콘층, (C) 레이저 조사 후의 실리콘층, (D) 드라이 에칭처리 후에 레이저 빔을 조사한 실리콘층, (E) 드라이 에칭처리 후에 레이저 빔을 조사하여 드라이 에칭처리를 한 실리콘층, (F) 드라이 에칭처리 후에 레이저 빔을 조사하여 웨트 에칭처리를 한 실리콘층에 대하여 상기 조건으로 행하여, 삼차원 표면 형상의 상을 얻었다. 이 얻어진 측정 화상의 기판 단면의 곡율을 고려하여, 부속의 소프트웨어에 의해, 화상의 전체 데이터로부터 최소 제곱법에 의해 1차평면을 구하여 피팅하여, 면 내의 경사를 보정하는 1차 경사 보정을 하고, 계속해서 마찬가지로 2차곡선을 보정하는 2차 경사 보정을 한 후, 부속의 소프트웨어에 의해, 표면 거칠기 해석을 하여, 평균면 거칠기(Ra), 제곱 평균면 거칠기(RMS), 산골짜기의 최대 고저차(P-V)를 각각 산출하였다.
도 20은, AFM에 의한 측정 결과를 도시한다. 도 20d에 드라이 에칭 후에 레이저 빔 조사한 실리콘층의 표면의 관찰상을 도시한다. 또한, 드라이 에칭의 처리 후에 레이저 빔을 조사함으로써 효과를 확인하기 위해서, 도 20a에 c-Si기판을 분리한 후(미처리)의 실리콘층의 표면의 관찰상을, 도 20b에, 드라이 에칭 후의 실리콘층의 표면의 관찰상을, 도 20c에 레이저 조사 후의 실리콘층의 표면의 관찰상을 도시한다. 또한, 도 20e는, 드라이 에칭 후에 레이저 빔을 조사하고, 또 드라이 에칭을 한 실리콘층의 표면의 관찰상이고, 도 20f는 드라이 에칭 후에 레이저 빔을 조사하고, 또 웨트 에칭을 한 실리콘층의 표면의 관찰상이다. 또한, 도 20a 내지 20f는, 도 21a 내지 21f의 조감도에 대응한다. 또, 도 20a의 실리콘층의 표면의 관찰상 및 도 21a의 조감도는, 상이 옆으로 흘러 버렸지만, 평균면 거칠기(Ra), 제곱 평균면 거칠기(RMS) 및 산골짜기의 최대 고저차(P-V)의 정의식으로부터, 표면 거칠기 해석에는 영향은 없다.
도 20a 내지 도 20f의 DFM상을 기초로 계산된 표면 거칠기를 표 1에 나타낸다.
Figure 112008070914384-PAT00007
도 21a에 도시하는 미처리의 실리콘층의 조감도는, 결정 결함이나 분리시의 형상을 유지하고 있기 때문에, 실리콘층의 표면은 급준한 돌기형으로 되어 있다. 그래서, 실리콘층에 드라이 에칭을 하면, 도 21b에 도시하는 바와 같이, 실리콘층 표면의 결정 결함이나 분리시의 데미지를 제거할 수 있다. 그러나, 실리콘층 중의 결정 결함은 제거되지 않기 때문에, 실리콘층의 결정성은 회복되지 않았다. 또한, 실리콘층에 대하여 레이저 빔을 조사하면 실리콘층 중의 결정성을 회복할 수 있지만, 도 21c의 단결정 반도체 층 표면의 결정 결함이나 분리시의 데미지를 단결정 반도체 층 중에 받아들이기 때문에, 실리콘층 중에 결정 결함이 남아 버린다. 그래서, 드라이 에칭을 함으로써, 단결정 반도체 층 표면의 결정 결함이나 분리시의 데미지를 제거하고, 결정 결함이나 분리시의 데미지가 제거된 실리콘층에 레이저 빔을 조사함으로써, 결정성의 회복된 실리콘층을 얻을 수 있다.
따라서, 결정 결함이 저감된 단결정 실리콘층을 박막화하는 것으로, 박막화된 단결정 실리콘층의 특징을 살린 고성능의 트랜지스터를 제작하는 것이 가능하게 된다.
이상, 표 1, 도 20 및 도 21로부터, 드라이 에칭의 후에 레이저 빔을 조사에 의해, 지지기판에 접합된 실리콘층의 평탄성의 향상을 실현할 수 있는 것을 알 수 있었다.
실시예 2
본 실시예에서는, 드라이 에칭을 하고 나서 레이저 빔을 조사함으로써 재단결정화된 단결정 반도체 층과, 드라이 에칭을 하지 않고 레이저 빔을 조사함으로써 재단결정화된 단결정 반도체 층의 특성의 차이에 관해서, 도 24 내지 도 26에 도시하는 실험 데이터를 참조하여 설명한다.
본 실시예에서는, 드라이 에칭을 하고 나서 레이저 빔을 조사함으로써, 재단결정화된 단결정 반도체 층과, 드라이 에칭을 하지 않고 레이저 빔을 조사함으로써 재단결정화된 단결정 반도체 층을 제작한 후, 각각의 단결정 반도체 층을 사용하여 박막트랜지스터를 제작하였다. 요컨대, 드라이 에칭처리의 유무만을 다르게 한 박막트랜지스터를 제작하여, 특성을 비교하였다. 이하에, 구체적인 조건을 도시한다.
단결정 반도체 기판을 손상 영역에서 분리하여, 지지기판에 단결정 반도체 층을 접합할 때까지의 제작 공정은, 실시예 1의 도 17a 내지 도 18b와 같이 행하였다. 단결정 반도체 기판을 손상 영역에서, 단결정 반도체 층이 접합된 지지기판과 단결정 반도체 기판의 일부로 분리한 후에, 단결정 반도체 층에 드라이 에칭을 하고 나서 레이저 빔을 조사함으로써, 재단결정화된 단결정 반도체 층과, 드라이 에칭을 하지 않고 레이저 빔을 조사함으로써, 재단결정화된 단결정 반도체 층을 나누어 만들었다.
여기에서, 레이저 빔의 조사에너지 밀도에 관해서 설명한다. 드라이 에칭을 하지 않고 레이저 빔을 조사함으로써 재단결정화하는 경우와, 드라이 에칭을 한 후에 레이저 빔을 조사하는 경우에서, 레이저 빔의 에너지 밀도는 다르다. 단결정 반도체 층을 재단결정화하는 데 필요한 에너지 밀도는, 단결정 반도체 층의 막 두께에 따라서 다르기 때문이다. 본 실시예에서는, 단결정 반도체 층이 접합된 지지기판과 단결정 반도체 기판의 일부로 분리한 후의 단결정 반도체 층의 막 두께는 120nm 정도이고, 드라이 에칭을 함으로써, 단결정 반도체 층의 막 두께는 95nm 정도가 된다. 이들의 단결정 반도체 층의 막 두께에 의해서 결정된 레이저 빔의 에너지 밀도는, 드라이 에칭을 하지 않고 레이저 빔을 조사한 경우는, 701mJ/㎠, 710mJ/㎠, 719mJ/㎠이고, 드라이 에칭을 한 후에 레이저 빔을 조사한 경우는, 648mJ/㎠, 658mJ/㎠, 669mJ/㎠이었다.
드라이 에칭을 하고 나서 레이저 빔을 조사함으로써, 재단결정화된 단결정 반도체 층은, 도 18c와 같이 드라이 에칭을 한 후, 도 19a와 같이 하여 레이저 빔 조사를 하고, 도 19b와 같이 드라이 에칭을 하고 있다. 또한, 드라이 에칭을 하지 않고 레이저 빔을 조사함으로써, 재단결정화된 단결정 반도체 층은, 도 18c를 행하지 않고, 도 19a와 같이 하여 레이저 빔 조사를 하고, 도 19b와 같이 드라이 에칭을 하고 있다.
다음에, 박막트랜지스터의 제작 방법에 관해서 도 22a 내지 도 23c를 참조하여 설명한다. 상기한 방법에 따라서 제작된 SOI 기판을 도 22a에 도시한다. 도 22a에 도시하는 SOI 기판은, 유리기판(607) 위에, 산화실리콘막(604), 질화산화실리콘층(602b), 산화질화실리콘층(602a), 실리콘층(611)이 차례로 적층된 구조를 갖는다. 산화실리콘막(604)의 막 두께는 50nm, 질화산화실리콘층(602b)의 막 두께는 50nm, 산화질화실리콘층(602a)의 막 두께는 50nm이다. 실리콘층(611)의 막 두께는 55nm이다.
다음에, 임계치를 제어하기 위한 채널 도프를 한다. 재료가스로서, 붕소를 사용하여, 가속전압 15kV, 실리콘층(611) 중의 피크 농도가 2×1017atoms/㎤가 되도록 하여 행하였다. 계속해서, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크(도시하지 않음)를 형성하고, 실리콘층(611)을 원하는 형상으로 에칭하여, 실리콘층(705, 706)을 형성한다(도 22b 참조).
다음에, 에칭된 실리콘층을 덮는 게이트 절연막(707)으로서, 고밀도 플라즈마(High Density Plasma)법에 의해, 막 두께 10nm의 산화실리콘층과, 플라즈마 CVD법에 의해, 70nm의 산화질화실리콘층을 형성하였다. 계속해서, 게이트 절연막(707) 위에 도전막으로서, 막 두께 30nm의 질화탄탈층, 막 두께 370nm의 텅스텐층을 적층 구조로 형성하였다.
다음에, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크(도시하지 않음)를 형성하고, 텅스텐층, 질화탄탈층을 에칭하여 게이트 전극(708, 709)을 형성한 후, 마스크를 제거한다(도 22c 참조). 마스크를 제거한 후, 새롭게 레지스트로 이루어지는 마스크(711)를 실리콘층(706)을 덮도록 형성하고, 도핑처리를 하였다. n채널형 TFT의 활성층이 되는 실리콘층(705)에 n형(1도전형)을 부여하는 불순물 원소(710)를 도입하였다. 이 경우, 텅스텐층, 질화탄탈층을 에칭함으로써 형성된 게이트 전극(708)이, n형을 부여하는 불순물 원소(710)에 대한 마스크가 되어, 자기정합적으로 채널 형성 영역(720)과, 상기 채널 형성 영역(720)을 사이에 두고 있는 불순물 영역(712a, 712b)이 형성된다(도 22d 참조). 본 실시예에서는, 도핑처리에 있어서, 재료가스로서 5% PH3/H2를 사용하여, 도즈량을 3×1015ions/㎠로 하고, 가속전압을 60kV로 하여 행하였다.
이어서, 레지스트로 이루어지는 마스크(711)를 제거한 후, 새롭게 레지스트로 이루어지는 마스크(714)를 n채널형 박막트랜지스터의 실리콘층(705)을 덮도록 형성하고, 도핑처리를 하였다. p채널형 TFT의 활성층이 되는 실리콘층(706)에 p형(1도전형과는 반대의 도전형)을 부여하는 불순물 원소(713)를 도입하였다. 이 경우, 게이트 전극(709)이, p형을 부여하는 불순물 원소(713)에 대한 마스크가 되어, 자기정합적으로 채널 형성 영역(721)과, 상기 채널 형성 영역(721)을 사이에 두고 있는 불순물 영역(715a, 715b)이 형성된다(도 22e 참조). 본 실시예에서는, 도핑처리에 있어서, 재료가스로서 15% B2H6/H2를 사용하고, 도즈량을 1.6×1016ions/㎠로 하고, 가속전압을 80kV로 하여 행하였다.
이상까지의 공정에서, 각각의 섬 형상의 실리콘층에 채널 형성 영역과, 상기 채널 형성 영역을 사이에 두는 불순물 영역이 형성된다.
다음에, 레지스트로 이루어지는 마스크(714)를 제거하고, 플라즈마 CVD법에 의해, 제 1 층간절연막(716)으로서 막 두께 50nm의 산화질화규소막(조성비 Si=32.8%, O=63.7%, H=3.5%)을 형성하였다. 이어서, 열처리에 의해, 섬 형상의 실리콘층의 결정성의 회복, 및 각각의 섬 형상의 실리콘층에 첨가된 불순물 원소의 활성화를 행한다. 본 실시예에서는, 퍼니스 어닐로를 사용한 열어닐법에 의해, 480℃로 1시간, 질소 분위기 중에서 열처리를 하였다.
다음에, 제 1 층간절연막 위에 무기절연재료 또는 유기절연재료로 이루어지는 제 2 층간절연막(717)을 형성하였다. 본 실시예에서는, CVD법에 의해 막 두께 100nm의 질화규소막을 형성한 후, 막 두께 600nm의 산화규소막을 형성한다(도 23a 참조). 그리고, 열처리를 하면 수소화처리를 할 수 있다. 본 실시예에서는, 퍼니스 어닐로를 사용하여, 410℃로 1시간 열처리를 하였다.
다음에, 레지스트로 이루어지는 마스크를 사용하여 절연막에 단결정 반도체 층에 이르는 콘택트 홀(718; 개구부)을 형성한다(도 23b 참조). 에칭은, 사용하는 재료의 선택비에 따라서, 1회 행하여도 좋고 복수회 행하여도 좋다. 에칭에 의해서, 절연막을 제거하고, 소스 영역 또는 드레인 영역에 이르는 개구부(718)를 형성하였다.
다음에, 도면에 도시하는 바와 같이, 개구부(718)를 덮는 용으로 도전층을 형성하고, 도전층을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극 또는 드레인 전극으로서 기능하는 도전층을 형성한다(도 23c 참조). 본 실시예에서는, 도전층으로서, 막 두께 60nm의 티타늄층, 막 두께40nm의 질화티타늄층, 막 두께 300nm의 알루미늄층, 막 두께 100nm의 티타늄층의 적층 구조로 형성하였다. 또, 에칭을 하여, 소스 전극 또는 드레인 전극(719a, 719b)을 형성하였다.
이상으로부터, 본 실시예에 따른 박막트랜지스터를 형성할 수 있다.
도 24에, 드라이 에칭을 하고 나서 레이저 빔을 조사함으로써, 재단결정화된 단결정 반도체 층을 사용하여 제작한 n채널형 트랜지스터(이하 「드라이 에칭처리가 있는 트랜지스터」라고 함)와, 드라이 에칭을 하지 않고 레이저 빔을 조사함으로써, 재단결정화된 단결정 반도체 층을 사용하여 제작한 n채널형 트랜지스터(이하, 「 드라이 에칭처리가 없는 트랜지스터」라고 함)의 임계치 전압에 대한 확률 통계 분포도를 도시한다.
도 24a는, 드라이 에칭을 하지 않고 레이저 빔(에너지 밀도 701mJ/㎠(○표시), 710mJ/㎠(□표시), 719mJ/㎠(◇ 표시))을 조사한 경우, 도 24b는, 드라이 에칭을 하고 나서 레이저 빔(에너지 밀도 648mJ/㎠(○표시), 658mJ/㎠(□표시), 669mJ/㎠(◇ 표시))을 조사한 경우를 도시한다. 모두, 채널 형성 영역의 길이/채널 형성 영역의 폭=8㎛/8㎛인 n채널형 트랜지스터이다. 도 24의 데이터는, 드레인전압(Vd)을 5V로 하여 측정을 함으로써 얻어진 것이다. 도 24a, 24b는 가로축에 임계치 전압 Vth[V]를, 세로축에 퍼센트[%]를 도시하고 있다. 또한, 그래프의 분포가 세로축에 평행할 수록, 격차가 적은 것을 도시하고 있다. 또, 상술한 바와 같이 레이저 빔의 에너지 밀도가, 드라이 에칭을 하지 않은 경우와, 드라이 에칭을 한 경우에서 다른 것은, 단결정 반도체 층의 막 두께에 따라서 재단결정화를 하기 위해서 필요한 에너지 밀도가 다르기 때문이다. 따라서, 에너지 밀도의 차이는, 트랜지스터의 특성의 격차에 영향을 미치지 않는다. 도 25, 도 26에 있어서 모두 동일하다.
도 24b에 있어서, 드라이 에칭처리가 있는 트랜지스터의 임계치 전압의 값은, 에너지 밀도 648mJ/㎠일 때 1.45±O.17V, 에너지 밀도 658mJ/㎠일 때 1.46±0.22V, 에너지 밀도 668mJ/㎠일 때 1.36±0.13V의 범위에 전체의 99%가 들어가 있다. 이것에 대하여, 도 24a에 있어서, 드라이 에칭처리가 없는 트랜지스터의 임계치 전압의 값은, 에너지 밀도 701mJ/㎠일 때 1.46±0.70V, 에너지 밀도 710mJ/㎠일 때 1.99±1.20V, 에너지 밀도 719mJ/㎠일 때 1.59±0.93V의 범위에 전체의 99%가 들어가 있다. 요컨대, 도 24a, 24b부터, 드라이 에칭을 하고 나서 레이저 빔을 조사한 경우 쪽이, 드라이 에칭을 행하지 않는 경우보다도 격차가 저감되는 것을 알 수 있었다.
도 25에 서브 문턱값 계수(S치)에 대한 확률 통계 분포도를 도시한다. 도 25a는, 드라이 에칭을 하지 않고 레이저 빔(에너지 밀도 701mJ/㎠(○표시), 710mJ/㎠(□표시), 719mJ/㎠(◇ 표시))을 조사한 경우, 도 25b는, 드라이 에칭을 하고 나서 레이저 빔(에너지 밀도 648mJ/㎠(○표시), 658mJ/㎠(□표시), 669mJ/㎠(◇ 표시))을 조사한 경우를 도시한다. 모두, 채널 형성 영역의 길이/채널 형성 영역의 폭=8㎛/8㎛인 n채널형 TFT에 관해서 측정하였다. 도 25a, 25b는 가로축에 서브 문턱값 계수 S치[V/dec]를, 세로축에 퍼센트[%]를 도시하고 있다.
도 25b에 있어서, 드라이 에칭처리가 있는 트랜지스터의 S치는, 에너지 밀도 648mJ/㎠일 때 0.18±0.02V/dec, 에너지 밀도 658mJ/㎠일 때 0.16±0.03V/dec, 에너지 밀도 668mJ/㎠일 때 0.16±0.02V/dec의 범위에 전체의 99%가 들어가 있다. 이것에 대하여, 도 25a에 있어서, 드라이 에칭처리가 없는 트랜지스터의 S치는, 에너지 밀도 701mJ/㎠일 때 O.17±0.04V/dec, 에너지 밀도 710mJ/㎠일 때 0.19±0.07V/dec, 에너지 밀도 719mJ/㎠일 때 0.17±0.07V/dec의 범위에 전체의 99%가 들어가 있다. 요컨대, 도 25a, 25b부터, 드라이 에칭을 하고 나서 레이저 빔을 조사한 경우 쪽이, 드라이 에칭을 행하지 않는 경우보다도 격차가 저감되는 것을 알 수 있었다.
도 26에 전계효과 이동도에 대한 확률 통계 분포도를 도시한다. 도 26a는, 드라이 에칭을 하지 않고 레이저 빔(에너지 밀도 701mJ/㎠(○표시), 710mJ/㎠(□표시), 71 gmJ/㎠(◇ 표시))을 조사한 경우, 도 26b는, 드라이 에칭을 하고 나서 레이저 빔(에너지 밀도 648mJ/㎠(○표시), 658mJ/㎠(□표시), 669mJ/㎠(◇ 표시))을 조사한 경우를 도시한다. 모두, 채널 형성 영역의 길이/채널 형성 영역의 폭=8㎛/8㎛인 n채널형 TFT에 관해서 측정하였다. 도 26a, 26b는 가로축에 전계효과 이동도μ[㎠/Vs]를, 세로축에 퍼센트[%]를 도시하고 있다.
도 26b에 있어서, 드라이 에칭처리가 있는 트랜지스터의 전계효과 이동도는, 에너지 밀도 648mJ/㎠일 때 434±30㎠/Vs, 에너지 밀도 658mJ/㎠일 때 471±38㎠/Vs, 에너지 밀도 668mJ/㎠일 때 446±25㎠/Vs의 범위에 전체의 99%가 들어가 있다. 이것에 대하여, 도 26a에 있어서, 드라이 에칭처리가 없는 트랜지스터의 전계효과 이동도는, 에너지 밀도 701mJ/㎠일 때 434±51㎠/Vs, 에너지 밀도 710mJ/㎠일 때 497±57㎠/Vs, 에너지 밀도 719mJ/㎠일 때 450±51㎠/Vs의 범위에 전체의 99%가 들어가 있다. 요컨대, 도 26a, 26b로부터, 드라이 에칭을 하고 나서 레이저 빔을 조사한 경우 쪽이, 드라이 에칭을 행하지 않는 경우보다도 격차가 저감되는 것을 알 수 있었다.
이상으로부터, 본 발명에 의해 얻어진 단결정 반도체 층을 사용하여 TFT를 제작하면, 임계치 전압, S치 및 전계효과 이동도의 격차가 저감되는 것이 나타내져 있고, 본 발명의 유효성이 명확해졌다. 이것은, 지지기판에 접합된 단결정 반도체 층에 드라이 에칭을 함으로써, 단결정 반도체 층 표면의 결함이나 데미지를 제거한 후에 레이저 빔을 조사하고 있기 때문에, 레이저 빔의 조사에 의한 단결정 반도체 층의 용융시에, 결함이나 데미지를 단결정 반도체 층 중에 받아들이는 것을 막을 수 있기 때문이다. 따라서, 결함이 저감되고, 또한 평탄성이 높은 단결정 반도체 층을 사용함으로써, 복수의 소자간에서 특성의 격차의 억제된 반도체 장치를 제작할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
본원은 2007년 10월 10일에 일본국특허청에 출원된 일본 특허출원 2007-265014, 및 2007년 11월 1일에 일본국특허청에 출원된 일본 특허출원 2007-285567에 기초하고 있고, 참조함으로써 전체 내용은 이 출원에 포함되는 것으로 한다.
도 1은 실시형태 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 2는 실시형태 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 3은 실시형태 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 4는 실시형태 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 5는 실시형태 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 6은 실시형태 2에 관계되는 반도체 장치의 제작 방법을 설명하는 도면.
도 7은 실시형태 2에 관계되는 반도체 장치의 제작 방법을 설명하는 도면.
도 8은 SOI 기판에 의해 얻어지는 마이크로 프로세서의 구성을 도시하는 블록도.
도 9는 SOI 기판에 의해 얻어지는 RFCPU의 구성을 도시하는 블록도.
도 10은 지지기판에 마더유리를 사용한 SOI 기판의 정면도.
도 11a는 액정표시 장치의 화소의 평면도.
도 11b는 J-K 절단선에 의한 도 11a의 단면도.
도 12a는 일렉트로루미네선스 표시 장치의 화소의 평면도.
도 12b는 J-K 절단선에 의한 도 12a의 단면도.
도 13은 본 발명이 적용되는 전자기기를 도시하는 도면.
도 14는 본 발명이 적용되는 전자기기의 주요한 구성을 도시하는 블록도.
도 15는 본 발명이 적용되는 전자기기를 도시하는 도면.
도 16은 본 발명이 적용되는 휴대전화를 도시하는 도면.
도 17은 실시예 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 18은 실시예 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 19는 실시예 1에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 20은 단결정 반도체 층 표면으로부터의 AFM에 의한 관찰 결과(10㎛×10㎛).
도 21은 단결정 반도체 층 표면으로부터의 AFM에 의한 관찰 결과(10㎛×10㎛).
도 22는 실시예 2에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 23은 실시예 2에 관계되는 SOI 기판의 제조 방법을 설명하는 도면.
도 24는 임계치 전압에서의 확률 통계 분포도.
도 25는 서브 문턱값 계수에서의 확률 통계 분포도.
도 26은 전계효과 이동도에서의 확률 통계 분포도.
도 27은 실시형태 3에 관계되는 반도체 장치의 제작 방법을 설명하는 도면.
도 28은 실시형태 3에 관계되는 반도체 장치의 제작 방법을 설명하는 도면.
도 29는 실시형태 3에 관계되는 반도체 장치의 제작 방법을 설명하는 도면.
도 30은 수소이온종의 에너지 다이어그램에 관해서 도시하는 도면.
도 31은 이온의 질량 분석 결과를 도시하는 도면.
도 32는 이온의 질량 분석 결과를 도시하는 도면.
도 33은 가속전압을 80kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치 및 계산치)을 도시하는 도면.
도 34는 가속전압을 80kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치, 계산치, 및 피팅함수)을 도시하는 도면.
도 35는 가속전압을 60kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치, 계산치, 및 피팅함수)을 도시하는 도면.
도 36은 가속전압을 40kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치, 계산치, 및 피팅함수)을 도시하는 도면.
도 37은 피팅 파라미터의 비(수소 원소비 및 수소이온종비)를 정리한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 단결정 반도체 기판 102 : 절연층
102a : 절연층 102b : 절연층
103 : 손상 영역 104 : 절연층
105 : 이온빔 106 : 레이저 빔
107 : 지지기판 108 : 단결정 반도체 층
109 : 단결정 반도체 층 110 : 단결정 반도체 층
111 : 단결정 반도체 층 112 : 절연층
113 : 화살표시 114 : 부분
205 : 단결정 반도체 층 206 : 단결정 반도체 층
207 : 게이트 절연층 208 : 게이트 전극층
209 : 게이트 전극층 210 : 불순물 원소
211 : 마스크 212a : n형 불순물 영역
213 : 불순물 원소 214 : 마스크
215a : p형 불순물 영역 215b : p형 불순물 영역
216a : 측벽절연층 216c : 측벽절연층
217 : 불순물 원소 218 : 마스크
219a : n형 불순물 영역 219b : n형 불순물 영역
220a : n형 불순물 영역 221 : 채널 형성 영역
222 : 불순물 원소 223 : 마스크
224a : p형 불순물 영역 225a : p형 불순물 영역
226 : 채널 형성 영역 227 : 절연막
228 : 절연층 229a : 배선층
231 : 박막트랜지스터 232 : 박막트랜지스터
233a : 게이트 절연층 302 : 단결정 반도체 층
321 : 단결정 반도체 층 322 : 주사선
323 : 신호선 324 : 화소전극
325 : TFT 327 : 층간절연막
328 : 전극 329 : 주상 스페이서
330 : 배향막 332 : 대향기판
333 : 대향전극 334 : 배향막
335 : 액정층 401 : 선택용 트랜지스터
402 : 표시 제어용 트랜지스터 403 : 단결정 반도체 층
404 : 단결정 반도체 층 405 : 주사선
406 : 신호선 407 : 전류공급선
408 : 화소전극 410 : 전극
411 : 전극 412 : 게이트 전극
413 : 전극 427 : 층간절연막
428 : 격벽층 429 : EL층
430 : 대향전극 431 : 대향기판
432 : 수지층 500 : 마이크로 프로세서
501 : 연산회로 502 : 연산회로 제어부
503 : 명령해석부 504 : 제어부
505 : 타이밍 제어부 506 : 레지스터
507 : 레지스터 제어부 508 : 버스 인터페이스
509 : 전용 메모리 510 : 메모리 인터페이스
511 : RFCPU 511 : RFCPU
512 : 아날로그회로부 513 : 디지털회로부
514 : 공진회로 515 : 정류회로
516 : 정전압회로 517 : 리셋회로
518 : 발진회로 519 : 복조회로
520 : 변조회로 521 : RF 인터페이스
522 : 제어 레지스터 523 : 클록 컨트롤러
524 : 인터페이스 525 : 중앙처리 유닛
526 : 랜덤 액세스 메모리 527 : 전용 메모리
528 : 안테나 529 : 용량부
530 : 전원 관리 회로 551 : 마더유리
552 : 단결정 반도체 층 581 : 형성영역
582 : 주사선 구동회로형성영역 583 : 신호선 구동회로형성영역
584 : 화소형성영역 601 : c-Si기판
602a : 산화질화실리콘층 602b : 질화산화실리콘층
603 : 손상 영역 604 : 산화실리콘막
606 : 레이저 빔 607 : 유리기판
608 : 실리콘층 609 : 실리콘층
610 : 실리콘층 611 : 실리콘층
651 : 단결정 반도체 층 652 : 단결정 반도체 층
653 : 게이트 절연층 654 : 도전층
655 : 도전층 656 : 레지스트 마스크
657 : 레지스트 마스크 658 : 도전층
659 : 도전층 660 : 도전층
661 : 도전층 662 : 도전층
663 : 도전층 665 : 게이트 전극
666 : 게이트 전극 668 : 불순물 원소
669 : 불순물 영역 670 : 불순물 영역
671 : 레지스트 마스크 672 : 레지스트 마스크
673 : 불순물 원소 675 : 불순물 영역
676 : 불순물 영역 677 : 채널 형성 영역
679 : 레지스트 마스크 680 : 불순물 원소
681 : 불순물 영역 682 : 불순물 영역
683 : 채널 형성 영역 684 : 절연층
685 : 절연층 686 : 도전층
705 : 실리콘층 706 : 실리콘층
707 : 게이트 절연막 708 : 게이트 전극
709 : 게이트 전극 901 : 휴대전화기
902 : 표시부 903 : 조작스위치
911 : 디지털 플레이어 912 : 표시부
913 : 조작부 914 : 이어폰
921 : 전자북 922 : 표시부
923 : 조작스위치 1000 : 휴대전화
1001 : 하우징 1002 : 하우징
1101 : 표시부 1102 : 스피커
1103 : 마이크로폰 1104 : 조작키
1105 : 포인팅 디바이스 1106 : 카메라용 렌즈
1107 : 외부 접속단자 1108 : 이어폰단자
1201 : 키보드 1202 : 외부 메모리 슬롯
1203 : 카메라용 렌즈 1204 : 라이트
1904 : 튜너 1905 : 영상 신호 증폭 회로
1906 : 영상 신호 처리 회로 1907 : 컨트롤회로
1908 : 신호 분할 회로 1909 : 음성 신호 증폭 회로
1910 : 음성 신호 처리 회로 1911 : 제어 회로
1912 : 입력부 1913 : 스피커
2001 : 하우징 2002 : 표시용 패널
2003 : 주화면 2004 : 모뎀
2005 : 수신기 2006 : 리모콘 조작기
2007 : 표시부 2008 : 서브화면
2009 : 스피커부 2010 : 하우징
2011 : 표시부 2012 : 키보드부
2013 : 스피커부

Claims (12)

  1. SOI 기판을 제조하는 방법에 있어서,
    플라즈마를 생성하고, 상기 플라즈마에 함유된 이온종들을 단결정 반도체 기판에 첨가함으로써 상기 단결정 반도체 기판에 손상 영역을 형성하는 단계;
    상기 단결정 반도체 기판 위에 절연층을 형성하는 단계;
    상기 절연층을 그 사이에 개재하여 상기 단결정 반도체 기판에 면하도록 지지기판을 상기 단결정 반도체 기판에 결합하는 단계;
    상기 단결정 반도체 기판을 가열함으로써 상기 손상 영역에서 상기 단결정 반도체 기판으로부터 단결정 반도체 층을 분리하고 상기 단결정 반도체 층을 상기 지지기판에 접합하는 단계;
    상기 단결정 반도체 층상에 드라이 에칭을 수행하는 단계; 및
    상기 단결정 반도체 층에 레이저 빔을 조사하는 단계를 포함하는, SOI 기판 제조 방법.
  2. 제 1 항에 있어서,
    상기 드라이 에칭 단계는 상기 조사 단계 후에 수행되는, SOI 기판 제조 방법.
  3. 제 1 항에 있어서,
    상기 지지기판은 유리기판인, SOI 기판 제조 방법.
  4. 제 1 항에 있어서,
    상기 단결정 반도체 층의 표면은 상기 조사 단계에 의해 용융되고 응고되는, SOI 기판 제조 방법.
  5. 제 1 항에 있어서,
    상기 이온종들은 H3 +를 포함하는, SOI 기판 제조 방법.
  6. 제 1 항에 있어서,
    상기 단결정 반도체 층의 표면은 상기 조사 단계에 의해 평탄화되는, SOI 기판 제조 방법.
  7. SOI 기판을 제조하는 방법에 있어서,
    단결정 반도체 기판 위에 절연층을 형성하는 단계;
    플라즈마를 생성하고, 상기 플라즈마에 함유된 이온종들을 상기 절연층을 통해 상기 단결정 반도체 기판에 첨가함으로써 상기 단결정 반도체 기판에 손상 영역을 형성하는 단계;
    상기 절연층을 그 사이에 개재하여 상기 단결정 반도체 기판에 면하도록 지 지기판을 상기 단결정 반도체 기판에 결합하는 단계;
    상기 단결정 반도체 기판을 가열함으로써 상기 손상 영역에서 상기 단결정 반도체 기판으로부터 단결정 반도체 층을 분리하고 상기 단결정 반도체 층을 상기 지지기판에 접합하는 단계;
    상기 단결정 반도체 층상에 드라이 에칭을 수행하는 단계; 및
    상기 단결정 반도체 층에 레이저 빔을 조사하는 단계를 포함하는, SOI 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 드라이 에칭 단계는 상기 조사 단계 후에 수행되는, SOI 기판 제조 방법.
  9. 제 7 항에 있어서,
    상기 지지기판은 유리기판인, SOI 기판 제조 방법.
  10. 제 7 항에 있어서,
    상기 단결정 반도체 층의 표면은 상기 조사 단계에 의해 용융되고 응고되는, SOI 기판 제조 방법.
  11. 제 7 항에 있어서,
    상기 이온종들은 H3 +를 포함하는, SOI 기판 제조 방법.
  12. 제 7 항에 있어서,
    상기 단결정 반도체 층의 표면은 상기 조사 단계에 의해 평탄화되는, SOI 기판 제조 방법.
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