CN101409216B - Soi衬底的制造方法 - Google Patents

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Abstract

本发明提供一种半导体衬底的制造方法，该半导体衬底具备即使是在使用玻璃衬底等耐热温度低的衬底的情况下、也可以实际使用的单晶半导体层。通过激发源气体产生等离子体，从单晶半导体衬底的一个表面添加等离子体中所包含的离子种，从而形成损伤区域；在单晶半导体衬底的一个表面上形成绝缘层；以中间夹着绝缘层的方式而将支撑衬底与单晶半导体衬底紧贴，以使其面对单晶半导体衬底；通过加热单晶半导体衬底，在损伤区域中进行分离，将它分离成贴合有单晶半导体层的支撑衬底和单晶半导体衬底；对贴合在支撑衬底上的单晶半导体层的表面进行干法刻蚀；通过对单晶半导体层照射激光束，使单晶半导体层的至少一部分熔化，从而使单晶半导体层再单晶化。

Description

SOI衬底的制造方法
技术领域
本发明涉及SOI衬底的制造方法和具有SOI结构的半导体装置的制造方法，该SOI衬底具有在绝缘表面设置有单晶半导体层的所谓SOI(Silicon on Insulator：绝缘体上硅)的结构。 
背景技术
一种使用半导体衬底的集成电路正在被研究开发，该半导体衬底是在绝缘表面上设置有薄的单晶半导体层、并被称为绝缘体上硅(以下也称为“SOI”)，来代替将单晶半导体块切成薄片而制造的硅晶片。使用SOI衬底的集成电路以其减少晶体管的漏极和衬底之间的寄生电容、并提高半导体集成电路的性能，正引人注目。 
作为制造SOI衬底的方法，已知有氢离子注入剥离法(例如参照专利文献1)。氢离子注入剥离法是通过将氢离子注入到硅晶片，而在离其表面的规定深度处形成损伤区域，并使硅晶片在该损伤区域中分离，从而将薄硅层与另一硅片接合。此外，除了进行剥离硅层的热处理以外，还必须通过氧化性气氛下的热处理，在硅层上形成氧化膜，然后去除该氧化膜，再进行1000℃～1300℃的热处理来提高接合强度。 
另一方面，还揭示了一种在高耐热性玻璃等的绝缘衬底上设置有硅层的半导体装置(例如参照专利文献2)。该半导体装置具有如下结构，即用绝缘硅膜保护应变点为750℃以上的晶化玻璃的整个表面，并且将通过氢离子注入剥离法而得到的硅层贴合到该绝缘硅膜上。 
[专利文献1]日本专利申请公开2000-124092号公报 
[专利文献2]日本专利申请公开H11-163363号公报 
另外，在为形成损伤区域而进行的离子照射工序中，硅层因被照射的离子而受到损伤。在提高上述硅层和支撑衬底的接合强度的热处理中，还进行由离子照射工序所导致的对硅层的损坏的修复。 
但是，对于支撑衬底使用玻璃衬底等的耐热温度低的衬底时，则不能进行1000℃以上的热处理，就不能对上述离子照射工序所导致的对硅层的损坏进行充分的修复。 
另外，在现有的氢离子注入剥离法中，在从硅晶片分离了硅层之后，必须进行CMP(Chemical Mechanical Polishing：化学机械抛光)工序，以使该分离面平坦化并使其变薄直到规定的厚度。但是，CMP工序需要耗费时间，并且难以形成具有平坦性的较大夹具(jig)。因此，现有的SOI衬底不适合大面积化，存在阻碍生产性提高和制造成本降低的因素。 
发明内容
鉴于上述问题，本发明的一个目的在于提供一种SOI衬底的制造方法，该SOI衬底具备即使是在使用玻璃衬底等的耐热温度低的衬底的情况下、也可以实际使用的单晶半导体层。本发明的另一个目的还在于制造使用了上述SOI衬底的高可靠性的SOI装置。 
本发明的特征在于，通过激发源气体产生等离子体，从单晶半导体衬底的一个表面添加前述等离子体中所包含的离子，从而在前述单晶半导体衬底中形成损伤区域；在前述单晶半导体衬底的一个表面上形成绝缘层；以中间夹着前述绝缘层的方式将支撑衬底与前述单晶半导体衬底贴合，以使其面对前述单晶半导体衬底；通过加热前述单晶半导体衬底，在所述损伤区域中，将其分离成贴合有单晶半导体层的前述支撑衬底和单晶半导体衬底的一部分；对贴合在前述支撑衬底上的前述单晶半导体层的表面进行干法刻蚀；对前述单晶半导体层照射激光束，并在前述单晶半导体层的至少表面熔化后，使其凝固。 
另外，在对单晶半导体层照射了激光束之后，也可以进行干法刻蚀或湿法刻蚀中的一种、或对双方进行组合的刻蚀。 
这里，对于单晶，若着眼于某一晶轴时，是指其晶轴的方向在样品的任一部分中都是向着同一方向的晶体，而且是在晶体和晶体之间不存在晶界的晶体。此外，在本说明书中，即使是含有晶体缺陷或悬空键，但如上所述的晶轴方向一致、且不存在晶界的晶体都被视为单晶。另外，单晶半导体层的再单晶化是指单晶结构的半导体层，经与其单晶结构不同的状态(例如液相状态)再次为单晶结构。或者，单晶半导体层的再单晶化也可以说是通过对单晶半导体层进行再结晶化而形成单晶半导体层。 
在单晶半导体衬底的损伤区域中，将其分离成贴合有单晶半导体衬底的支撑衬底和单晶半导体衬底的一部分，并通过对贴合于支撑衬底上的单晶半导体层进行干法刻蚀，去除单晶半导体层表面的缺陷或损伤，并降低单晶半导体层的表面粗糙度，然后照射激光束，因此，在因激光束的照射而导致单晶半导体层熔化时，可以防止缺陷和损伤进入到单晶半导体层内部。由此，可以获得缺陷减少、且平坦性高的单晶半导体层。 
另外，可以制造具备单晶半导体层的SOI衬底，该单晶半导体层即使是在使用玻璃衬底等的耐热温度低的衬底的情况下，也可以实际使用。再者，通过使用设置于上述SOI衬底上的单晶半导体层，可以高成品率地制作具备各种高性能和高可靠性的半导体元件、存储元件、集成电路等的半导体装置。 
附图说明
图1是说明实施方式1有关的SOI衬底的制造方法的图。 
图2是说明实施方式1有关的SOI衬底的制造方法的图。 
图3是说明实施方式1有关的SOI衬底的制造方法的图。 
图4是说明实施方式1有关的SOI衬底的制造方法的图。 
图5是说明实施方式1有关的SOI衬底的制造方法的图。 
图6是说明实施方式2有关的半导体装置的制造方法的图。 
图7是说明实施方式2有关的半导体装置的制造方法的图。 
图8是表示利用SOI衬底获得的微处理器的结构的框图。
图9是表示利用SOI衬底获得的RFCPU的结构的框图。 
图10是对支撑衬底使用母体玻璃的SOI衬底的正面图。 
图11(A)是液晶显示装置的像素的平面图。图11(B)是沿J-K切断线的图11(A)的截面图。 
图12(A)是电致发光显示装置的像素的平面图。图12(B)是沿J-K切断线的图12(A)的截面图。 
图13是表示应用本发明的电子设备的图。 
图14是表示应用本发明的电子设备的主要结构的框图。 
图15是表示应用本发明的电子设备的图。 
图16是表示应用本发明的便携式电话的图。 
图17是说明实施例1有关的SOI衬底的制造方法的图。 
图18是说明实施例1有关的SOI衬底的制造方法的图。 
图19是说明实施例1有关的SOI衬底的制造方法的图。 
图20是单晶半导体层表面用AFM的观察结果(10μm×10μm)。 
图21是单晶半导体层表面用AFM的观察结果(10μm×10μm)。 
图22是说明实施例2有关的SOI衬底的制造方法的图。 
图23是说明实施例2有关的SOI衬底的制造方法的图。 
图24是阈值电压的概率统计分布图。 
图25是亚阈值摆幅的概率统计分布图。 
图26是场效应迁移率的概率统计分布图。 
图27是说明实施方式3有关的半导体装置的制造方法的图。 
图28是说明实施方式3有关的半导体装置的制造方法的图。 
图29是说明实施方式3有关的半导体装置的制造方法的图。 
图30是表示氢离子种的能量图。 
图31是表示离子的质量分析结果的图。 
图32是表示离子的质量分析结果的图。 
图33是表示加速电压为80kV时的氢元素的深度方向轮廓(实测值和计算值)的图。
图34是表示加速电压为80kV时的氢元素的深度方向轮廓(实测值、计算值和拟合函数)的图。 
图35是表示加速电压为60kV时的氢元素的深度方向轮廓(实测值、计算值和拟合函数)的图。 
图36是表示加速电压为40kV时的氢元素的深度方向轮廓(实测值、计算值和拟合函数)的图。 
图37是将拟合参数的比(氢元素比和氢离子种比)进行汇总的图。 
标号说明 
101  单晶半导体衬底 
102  绝缘层 
102a 绝缘层 
102b 绝缘层 
103  损伤区域 
104  绝缘层 
105  离子束 
106  激光束 
107  支撑衬底 
108  单晶半导体层 
109  单晶半导体层 
110  单晶半导体层 
111  单晶半导体层 
112  绝缘层 
113  箭头 
114  部分 
205  单晶半导体层 
206  单晶半导体层 
207  栅绝缘层
208  栅电极层 
209  栅电极层 
210  杂质元素 
211  掩模 
212a n型杂质区域 
213  杂质元素 
214  掩模 
215a p型杂质区域 
215b p型杂质区域 
216a 侧壁绝缘层 
216c 侧壁绝缘层 
217  杂质元素 
218  掩模 
219a n型杂质区域 
219b n型杂质区域 
220a n型杂质区域 
221  沟道形成区域 
222  杂质元素 
223  掩模 
224a p型杂质区域 
225a p型杂质区域 
226  沟道形成区域 
227  绝缘膜 
228  绝缘层 
229a 布线层 
231  薄膜晶体管 
232  薄膜晶体管 
233a 栅绝缘层
302  单晶半导体层 
321  单晶半导体层 
322  扫描线 
323  信号线 
324  像素电极 
325  TFT 
327  层间绝缘膜 
328  电极 
329  柱状隔件 
330  取向膜 
332  相对衬底 
333  相对电极 
334  取向膜 
335  液晶层 
401  选择用晶体管 
402  显示控制用晶体管 
403  单晶半导体层 
404  单晶半导体层 
405  扫描线 
406  信号线 
407  电流供应线 
408  像素电极 
410  电极 
411  电极 
412  栅电极 
413  电极 
427  层间绝缘膜 
428  隔断层
429  EL层 
430  相对电极 
431  相对衬底 
432  树脂层 
500  微处理器 
501  运算电路 
502  运算电路控制部 
503  指令解析部 
504  控制部 
505  时序控制部 
506  寄存器 
507  寄存器控制部 
508  总线接口 
509  专用存储器 
510  存储器接口 
511  RFCPU 
512  模拟电路部 
513  数字电路部 
514  谐振电路 
515  整流电路 
516  恒压电路516 
517  复位电路 
518  振荡电路 
519  解调电路 
520  调制电路 
521  RF接口 
522  控制寄存器 
523  时钟控制器
524  接口 
525  中央处理单元 
526  随机存取存储器 
527  专用存储器 
528  天线 
529  电容部 
530  电源管理电路 
551  母体玻璃 
552  单晶半导体层 
581  形成区域 
582  扫描线驱动电路形成区域 
583  信号线驱动电路形成区域 
584  像素形成区域 
601  c-Si衬底 
602a 氧氮化硅层 
602b 氮氧化硅层 
603  损伤区域 
604  氧化硅层 
606  激光束 
607  玻璃衬底 
608  硅层 
609  硅层 
610  硅层 
611  硅层 
651  单晶半导体层 
652  单晶半导体层 
653  栅绝缘层 
654  导电层
655  导电层 
656  抗蚀剂掩模 
657  抗蚀剂掩模 
658  导电层 
659  导电层 
660  导电层 
661  导电层 
662  导电层 
663  导电层 
665  栅电极 
666  栅电极 
668  杂质元素 
669  杂质区域 
670  杂质区域 
671  抗蚀剂掩模 
672  抗蚀剂掩模 
673  杂质元素 
675  杂质区域 
676  杂质区域 
677  沟道形成区域 
679  抗蚀剂掩模 
680  杂质元素 
681  杂质区域 
682  杂质区域 
683  沟道形成区域 
684  绝缘层 
685  绝缘层 
686  绝缘层
705  硅层 
706  硅层 
707  栅绝缘膜 
708  栅电极 
709  栅电极 
901  便携式电话机 
902  显示部 
903  操作开关 
911  数字播放器 
912  显示部 
913  操作部 
914  耳机 
921  电子书 
922  显示部 
923  操作开关 
1000 便携式电话 
1001 框体 
1002 框体 
1101 显示部 
1102 扬声器 
1103 麦克风 
1104 操作键 
1105 定点设备 
1106 相机用透镜 
1107 外部连接端子 
1108 耳机端子 
1201 键盘 
1202 外部存储器插槽
1203 相机用透镜 
1204 灯 
1904 调谐器 
1905 图像信号放大电路 
1906 图像信号处理电路 
1907 控制电路 
1908 信号分割电路 
1909 音频信号放大电路 
1910 音频信号处理电路 
1911 控制电路 
1912 输入部 
1913 扬声器 
2001 框体 
2002 显示用面板 
2003 主屏幕 
2004 调制解调器 
2005 接收机 
2006 遥控器 
2007 显示部 
2008 子屏幕 
2009 扬声器部 
2010 框体 
2011 显示部 
2012 键盘部 
2013 扬声器部 
具体实施方式
参照附图对本发明的实施方式进行详细说明。但是，本发明并不限 于以下说明，在不脱离本发明的要点及其范围内，只要是所属技术领域的技术人员就能很容易地理解对其方式和详细内容进行种种变更后所得的实施方式。因而，本发明并不限定于以下所示的实施方式所所记载的内容而被解释。此外，在以下说明的本发明的结构中，对于同一部分或具有同样功能的部分，不同附图间公用相同的标号，并省略其反复说明。 
(实施方式1) 
本实施方式中，参照附图说明一种SOI衬底的制造方法，即分离单晶半导体衬底，将其分离成贴合有单晶半导体层的支撑衬底和单晶半导体衬底的一部分，对贴合于支撑衬底上的单晶半导体层的表面进行干刻蚀，然后，对被进行了干法刻蚀的单晶半导体层的表面照射激光束的SOI衬底的制造方法，参照附图进行说明。另外，本实施方式中，还说明了一种SOI衬底的制造方法，其目的之一在于对玻璃衬底等耐热温度低的衬底设置单晶半导体层。 
首先，准备单晶半导体衬底101。单晶半导体衬底101被加工成所希望的大小和形状。单晶半导体衬底101例如是单晶硅衬底、锗衬底、砷化镓或磷化铟等的化合物半导体衬底等。作为单晶硅衬底，典型的是直径5英寸(125mm)、直径6英寸(150mm)、直径8英寸(200mm)、直径12英寸(300mm)大小的圆形衬底。另外，还可以使用直径18英寸(450mm)大小的圆形衬底。还有，也可以使用形状不局限于圆形、加工成矩形的单晶硅衬底。 
在单晶半导体衬底101的一个表面上形成含氮的绝缘层102(图1(A))。为了在之后将单晶半导体衬底101的一部分贴合到支撑衬底上并设置单晶半导体层时，防止来自支撑衬底一侧的杂质污染，优选设置含氮的绝缘层102。也就是说，含氮的绝缘层102用作为防止支撑衬底中含有的可动离子或水分等的杂质扩散到单晶半导体层中用的阻挡层。因而，对于杂质污染不成为问题的情况，可以省略含氮的绝缘层102。 
含氮的绝缘层102可以用化学气相沉积(CVD：Chemical VaporDeposition)法、溅射法等，以单层结构或两层以上的叠层结构形成氮 化硅层、氮氧化硅层或氧氮化硅层。含氮的绝缘层102优选设置在50nm～200nm的范围内。例如，可以从单晶半导体衬底101的一侧层叠氧氮化硅层和氮氧化硅层作为含氮的绝缘层102。还有，本说明书中的化学气相沉积(CVD：Chemical Vapor Deposition)法的范畴包括了等离子体CVD法、热CVD法、光CVD法。 
此外，对于氧氮化硅层，作为其组成，是指氧含量多于氮含量，在用卢瑟福背散射法(RBS:Rutherford Backscattering Spectrometry)和氢前方散射法(HFS:Hydrogen Forward Scattering)进行测定时，作为浓度范围，是指氧在50～70原子％、氮在0.5～15原子％、硅在25～35原子％、氢在0.1～10原子％的范围内。另外，对于氮氧化硅膜，作为其组成，是指氮含量多于氧含量，在使用RBS和HFS进行测定时，作为浓度范围，是指氧在5～30原子％、氮在20～55原子％、硅在25～35原子％、氢在10～30原子％的范围内。但是，当将构成氧氮化硅或氮氧化硅的原子的合计设为100原子％时，则氮、氧、Si和氢的含有比例在上述范围内。 
接着，隔着绝缘层102，对单晶半导体衬底101照射由电场加速的离子构成的离子束105，从而将其引入单晶半导体衬底，在离单晶半导体衬底101的一个表面的规定深度的区域中形成损伤区域103(参照图1(B))。离子束105是通过激发源气体产生源气体的等离子体、利用电场作用从等离子体引出等离子体中所包含的离子而产生的。 
形成损伤区域103的区域的深度，可以根据离子束105的加速电压和离子束105的入射角来调节。在与离子平均侵入深度大致相同深度的区域形成损伤区域103。从单晶半导体衬底101分离的单晶半导体层的厚度取决于引入离子的深度。调节形成损伤区域103的深度，以使该单晶半导体层的厚度为20nm～500nm，优选为20nm～200nm。 
在对单晶半导体衬底101添加离子时，可以使用离子注入装置、或离子掺杂装置。在离子注入装置中，激发源气体并产生等离子体，从等离子体中引出离子种，然后对离子种进行质量分离，对被处理物照射具有规定质量的离子种。在离子掺杂装置中，激发源气体并产生等离子体， 从等离子体中引出离子种，然后不对离子种进行质量分离就将它照射到被处理物上。另外，在具有质量分离装置的离子掺杂装置中，可以与离子注入装置相同地进行具有质量分离的离子注入。在本说明书中，只有在特别需要使用离子注入装置或离子掺杂装置中的任一方的情况下才会写明何种装置，而在没有特别写明的情况下，可以使用任一种装置来进行离子的照射。 
使用离子掺杂装置时的离子照射工序，例如可以按照以下条件进行。 
·加速电压10kV以上100kV以下(优选为20kV以上80kV以下) 
·剂量1×1016ions/cm2以上4×1016ions/cm2以下 
·束电流密度2μA/cm2(优选为5μA/cm2以上，更优选为10μA/cm2以上) 
在使用离子掺杂装置的情况下，对于离子照射工序的源气体可以使用氢气。通过使用氢气(H2气)，可以生成H+、H2 +、H3 +作为离子种。在使用氢气作为源气体的情况下，优选是照射大量H3 +。通过照射大量H3 +离子，使其离子照射效率高于照射H+、H2 +。也就是说，可以缩短照射离子所需要的时间。另外，损伤区域103中的分离变得更容易。另外，通过使用H3 +，可以使离子的平均侵入深度变浅，因此可以在更浅的区域中形成损伤区域103。 
在使用离子注入装置的情况下，优选利用质量分离来照射H3 +离子。当然也可以照射H2 +。但是，在使用离子注入装置的情况下，由于选择离子种来照射，所以与使用离子注入装置的情况相比较，有时离子照射效率要低。 
在使用离子掺杂装置的情况下，优选的是离子束105中含有相对于H+、H2 +、H3 +的总量为70％以上的H3 +离子。更优选的是使H3 +离子的含有比例为80％以上。这样通过提高H3 +离子的比例，可以使损伤区域103包含1×1020atoms/cm3以上的氢，因此使半导体层的分离变得容易。 
对于离子照射工序的源气体，除了氢气以外，还可以使用选自氦或氩等惰性气体、以氟气、氯气为典型的卤素气体、氟化物气体(例如BF3) 等的卤化物气体中的一种或多种气体。在使用氦作为源气体的情况下，通过不进行质量分离，可以获得He+离子的比例高的离子束105。通过使用这样的离子束105，可以高效地形成损伤区域103。 
以下，对作为本发明的特征之一的离子照射方法进行分析。 
本发明中，对单晶半导体衬底照射来源于氢(H)的离子(以下称为“氢离子种”)。更具体地说，将氢气或是其组成中含氢的气体用作为原料，来产生氢等离子体，并对单晶半导体衬底照射该氢等离子体中的氢离子种。 
(氢等离子体中的离子) 
在上述氢等离子体中，存在氢离子种如H+、H2 +、H3 +。在此，对各个氢离子种的反应过程(生成过程、湮灭过程)，列举出以下反应式。 
e+H→e+H++e                      ……(1) 
e+H2→e+H2 ++e                    ……(2) 
e+H2→e+(H2)*→e+H+H             ……(3) 
e+H2 +→e+(H2 +)*→e+H++H          ……(4) 
H2 ++H2→H3 ++H                    ……(5) 
H2 ++H2→H++H+H2                  ……(6) 
e+H3 +→e+H++H+H                  ……(7) 
e+H3 +→H2+H                      ……(8) 
e+H3 +→H+H+H                     ……(9) 
图30中表示出示意上述反应的一部分的能量图。此外要注意的是，图30所示的能量图只不过是示意图，并没有严格地规定反应相关的能量关系。 
(H3 +的生成过程) 
如上所述，H3 +主要是通过反应式(5)所示的反应过程而生成的。另一方面，作为与反应式(5)竞争的反应，存在如反应式(6)所示的反应过程。为了增加H3 +，至少必须使反应式(5)的反应以多于反应式(6)的反应而发生(此外，由于作为H3 +减少的反应，还存在(7)、(8)、(9)， 所以从(5)的反应多于(6)的反应来说，H3 +也不一定增加。)。反过来，在反应式(5)的反应比反应式(6)的反应少的情况下，等离子体中H3 +的比例减少。 
上述反应式右边(最右边)的生成物的增加量依赖于反应式左边(最左边)所示的原料的密度或者与反应相关的速度系数等。在此，通过试验已确认了如下事实，即，当H2 +的动能小于约11eV时，(5)的反应成为主要反应(即，反应式(5)有关的速度系数与反应式(6)有关的速度系数相比，变得足够大)，当H2 +的动能大于约11eV时，(6)的反应成为主要反应。 
带电粒子从电场受作用力并获得动能。该动能对应于电场势能的减少量。例如，某一个带电粒子直到与其它粒子碰撞为止的期间所获得的动能，与在该期间所通过的电位差的势能相等。也就是说，在电场中不与其它粒子碰撞而可以移动长距离的状况，与其他状况相比，带电粒子的动能(平均)具有增大的趋势。这样的带电粒子有关的动能的增大趋势会在粒子的平均自由程大、即压力低的状况下发生。 
另外，即使平均自由程短，只要是在其期间可以获得大的动能的状况下，带电粒子的动能就会变大。也就是说，即使平均自由程短，只要是电位差大的状况下，带电粒子所具有的动能就会变大。 
将上述情况应用于H2 +。若像在等离子体的生成有关的处理室内那样，以电场的存在为前提，则当在该处理室内的压力低时，H2 +的动能变大，当在该处理室内的压力高时，H2 +的动能变小。也就是说，当处理室内的压力低使，(6)的反应成为主要反应，所以H3 +有减少的趋势，而当处理室内的压力高时，(5)的反应成为主要反应，所以H3 +有增大的趋势。另外，在等离子体生成区域中的电场较强的情况下，即，某两点之间的电位差大的情况下，H2 +的动能变大，与之相反则H2 +的动能变小。也就是说，当电场强时，(6)的反应成为主要反应，所以H3 +有减少的趋势，而当电场弱时，(5)的反应成为主要反应，所以H3 +有增加的趋势。 
(离子源引起的差异)
在此，表示离子种的比例(尤其是H3 +的比例)不相同的例子。图31是表示由100％的氢气(离子源的压力：4.7×10-2Pa)生成的离子的质量分析结果的图表。还有，上述质量分析是通过测定从离子源引出的离子而进行的。横轴为离子的质量。在图谱中，质量1、2、3的峰分别对应于H+、H2 +、H3 +。纵轴为谱的强度，对应于离子数量。图31中，以与质量3的离子为100的情况相对比来表示质量不同的离子的数量。从图31可知由上述离子源生成的离子的比例为H+∶H2 +∶H3 +＝1∶1∶8左右。此外，这样比例的离子也可以利用由生成等离子体的等离子体源部(离子源)、和用于从该等离子体引出离子束的引出电极等构成的离子掺杂装置而获得。 
图32是表示在使用与图31不同的离子源的情况下，当离子源的压力大约为3×10-3Pa时，由PH3生成的离子的质量分析结果的图表。上述质量分析结果着眼于氢离子种。此外，质量分析是通过测定从离子源引出的离子而进行的。与图31相同，横轴表示离子的质量，质量1、2、3的峰值分别对应于H+、H2 +、H3 +。纵轴为对应于离子数量的谱的强度。从图32可知等离子体中的离子的比例为H+∶H2 +∶H3 +＝37∶56∶7左右。此外，虽然图32是源气体为PH3时的数据，但是即使是将100％的氢气用作源气体，氢离子种的比例也大致相同。 
对于获得图32的数据的离子源，在H+、H2 +、以及H3 +中，H3 +仅生成为7％左右。另一方面，对于获得图31的数据的离子源，H3 +的比例可以是50％以上(在上述条件下为80％左右)。可以认为这是由上述分析中获知的处理室内的压力和电场引起的。 
(H3 +的照射机制) 
在生成如图31那样包含多个离子种的等离子体、且对所生成的离子种不进行质量分离就照射到单晶半导体衬底的情况下，对单晶半导体衬底的表面照射H+、H2 +、H3 +的各个离子。为了再现从离子的照射到离子引入区域形成的机制，考虑以下五种模式。 
1.照射的离子种为H+，照射之后也是H+(H)的情况； 
2.照射的离子种为H2 +，照射之后也是H2 +(H2)的情况；
3.照射的离子种为H2 +，照射之后分裂成两个H(H+)的情况； 
4.照射的离子种为H3 +，照射之后也是H3 +(H3)的情况； 
5.照射的离子种为H3 +，照射之后分裂成三个H(H+)的情况。 
(模拟结果与实测值的比较) 
根据上述模式，进行对Si衬底照射氢离子种的模拟。作为用于模拟的软件，使用SRIM(the Stopping and Range of Ions in Matter:根据蒙特卡罗(Monte Carlo)法的离子引入过程的模拟软件，是TRIM(theTransport of Ions in Matter)的改良版)。此外，在计算关系上，在模式2中将H2 +替换为具有两倍质量的H+进行计算，另外，在模式4中将H3 +替换为具有三倍质量的H+进行计算。再者，在模式3中将H2 +替换为具有1/2动能的H+进行计算，在模式5中将H3 +转换为具有1/3动能的H+进行计算。 
还有，SRIM虽然是以非晶结构为对象的软件，但是在以高能量、高剂量的条件照射氢离子种的情况下，可以利用SRIM。其原因在于，由于氢离子种和Si原子的碰撞，而使Si衬底的晶体结构变成非单晶结构。 
在图33中表示使用模式1～模式5照射氢离子种时(以H换算为照射10万个时)的计算结果。另外，还表示了照射图31所示的氢离子种的Si衬底中的氢浓度(SIMS(Secondary Ion Mass Spectroscopy：二次离子质谱)的数据)。对于使用模式1～模式5进行计算的结果，纵轴(右轴)表示氢原子个数，对于SIMS数据，纵轴(左轴)表示氢原子的密度。横轴为离Si衬底表面的深度。将实测值的SIMS数据和计算结果进行比较时，模式2和模式4明显与SIMS数据的峰值偏离，另外，在SIMS数据中也不能观察到对应于模式3的峰值。由此，可知模式2～模式4的影响相对较小。相对于离子的动能为keV的数量级，考虑H-H的键能只不过大约为几eV，所以模式2和模式4的影响小的原因可以认为是由于与Si元素的碰撞，使大部分的H2 +或H3 +解离成H+或H。 
根据上述理由，下面不考虑模式2～模式4。在图34～图36中表示使用模式1和模式5照射氢离子种时(以H换算为照射10万个时)的计算结果。另外，还表示照射了图31所示的氢离子种的Si衬底中的氢浓度(SIMS数 据)、及将上述模拟结果拟合于SIMS数据的结果(下面称为拟合函数)。在此，图34表示将加速电压设定为80kV的情况，图35表示将加速电压设定为60kV的情况，图36表示将加速电压设定为40kV的情况。还有，对于使用模式1和模式5进行计算的结果，纵轴(右轴)表示氢原子的个数，对于SIMS数据以及拟合函数，纵轴(左轴)表示氢原子的密度。横轴为距离Si衬底表面的深度。 
通过考虑模式1和模式5，使用下面的计算式算出拟合函数。还有，在计算式中，X、Y为关于拟合的参数、V为体积。 
[拟合函数] 
＝X/V×[模式1的数据]+Y/V×[模式5的数据] 
若考虑实际上所照射的离子种的比例(H+∶H2 +∶H3 +＝1∶1∶8左右)，则应该顾及H2 +的影响(即模式3)，但是根据下面所示的理由，在此不作考虑。 
·通过模式3所示的照射过程而引入的氢，与模式5的照射过程相比极少，因此即使不考虑模式3也没有大的影响(SIMS数据中也没有出现峰值)。 
·由于在模式5中发生的沟道效应(起因于晶格结构的元素移动)，其峰值位置与模式5接近的模式3很有可能被隐藏。也就是说，难以估算模式3的拟合参数。其原因在于，本模拟是以非晶Si为前提，所以没有考虑结晶性引起的影响。 
在图37中总结上述拟合参数。在任一种加速电压下，引入的H的数量比为[模式1]∶[模式5]＝1∶42～1∶45左右(在模式1中的H的个数为1的情况下，模式5中的H的个数为42以上45以下左右)，而照射的离子种的个数比为[H+(模式1)]∶[H3 +(模式5)]＝1∶14～1∶15左右(在模式1中的H+的个数为1的情况下，模式5中的H3 +的个数为14以上15以下左右)。若不考虑模式3、或考虑假设为非晶Si而进行计算等，则可以认为获得了与实际照射的离子种的比例(H+∶H2 +∶H3 +＝1∶1∶8左右)相近的值。 
(使用H3 +的效果)
通过将如图31所示的提高了H3 +比例的氢离子种照射到衬底上，可以获得起因于H3 +的多个优点。例如，因为H3 +在衬底表面上解离成H+或H等并引入到衬底内，与主要照射H+或H2 +的情况相比，可以提高离子的引入效率。从而可以实现提高半导体衬底的生产性。另外，与此相同的，由于H3 +解离后的H+或H的动能有变小的趋势，因此适合制造较薄的半导体层。 
还有，在本说明书中，为了高效地照射H3 +，对利用能够照射如图31所示那样的氢离子种的离子掺杂装置的方法进行说明。离子掺杂装置的价格低廉且适合大面积处理，因而通过利用这种离子掺杂装置照射H3 +，可以获得半导体特性的提高、大面积化、低成本化、生产性提高等显著效果。另一方面，若首要考虑H3 +的照射，则并不一定限于利用离子掺杂装置的方式来解释。 
接着，在单晶半导体衬底101上隔着绝缘层102形成绝缘层104(也称为接合层)(参照图1(C))。绝缘层104被设置在单晶半导体衬底101和支撑衬底实现接合的表面上。可以采用单层结构，也可以采用两层以上的叠层结构，，但是优选使用与支撑衬底接合的表面(以下也称为“接合面”)为平滑面、且由亲水性表面形成的绝缘层。 
作为具有平滑面且可形成亲水性表面的绝缘层，可以使用含氢的氧化硅、含氢的氮化硅、含氧和氢的氮化硅、氧氮化硅、氮氧化硅等。 
作为含氢的氧化硅，优选是使用例如有机硅烷以化学气相沉积法而制得的氧化硅。这是因为通过使用由有机硅烷形成的绝缘层104如氧化硅膜，可以强化支撑衬底和单晶半导体层的接合。作为有机硅烷，可以使用四乙氧基硅烷(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三二甲氨基硅烷(SiH(N(CH3)2)3)等的含硅化合物。 
此外，作为绝缘层而起到作用的氧化硅层，还可以通过使用甲硅烷、乙硅烷、或丙硅烷作为原料气体以化学气相沉积法而形成。另外，作为绝缘层而起到作用的氧化硅层也可以是热氧化膜，它优选含氯。
含氢的氮化硅可以通过使用硅烷气体和氨气以等离子体CVD法而形成。还可以将氢添加到上述气体中。含氧和氢的氮化硅可以通过使用硅烷气体、氨气和一氧化二氮气体以等离子体CVD法制备。无论如何，只要是通过等离子体CVD法、减压CVD法、常压CVD法等化学气相沉积法、使用硅烷气体等作为原料气体而制造的氧化硅、氧氮化硅、氮氧化硅即含氢的成品，就可以适用。对于利用化学气相沉积法成膜，所采用的温度为不从形成于单晶半导体衬底101中的损伤区域103发生脱气的程度的温度。例如，成膜温度优选为350℃以下。另外，从单晶半导体衬底101分离单晶半导体层的加热处理，采用比化学气相沉积法的成膜温度更高的加热处理温度。无论如何，作为绝缘层104，具有平滑面及附有羟基的表面即可。 
绝缘层104的厚度可以为10nm以上200nm以下，优选为10nm以上100nm以下，更优选为20nm以上50nm以下。 
接着，使单晶半导体衬底101和支撑衬底107贴紧(参照图1(D))。通过将形成于单晶半导体衬底101上的绝缘层104的表面和支撑衬底107的表面贴紧，使单晶半导体衬底101和支撑衬底107接合。氢键和范德华力作用于上述接合。接合是按以下进行的，即具有亲水性的单晶半导体衬底101和支撑衬底107的表面的羟基或水分子起到粘合剂的作用。通过进行热处理，水分子扩散，而且残留成分的硅烷醇基(Si-OH)以氢键结合。再者，该接合部通过氢脱离而形成硅氧烷键(Si-O-Si)，从而成为共价键，使得单晶半导体衬底101和支撑衬底107的接合被强化。 
支撑衬底107使用具有绝缘表面的衬底。例如，可以举出铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼硅酸盐玻璃之类的用于电子工业的各种玻璃衬底、石英衬底、陶瓷衬底、蓝宝石衬底。优选使用玻璃衬底作为支撑衬底107，例如使用被称为第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)的大面积母体玻璃衬底。通过使用大面积母体玻璃衬底作为支撑衬底107来制造SOI衬底，可以实现SOI衬底的大面积化。其结果是，可以增加一个衬底所能制造的显示面板个 数，从而可以提高生产性。 
若铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼硅酸盐玻璃之类的用于电子工业的各种玻璃衬底的表面，使用具有抛光面的表面，则平坦性非常好，因此是优选的。通过使玻璃衬底的抛光面和单晶半导体衬底、或是形成于单晶半导体衬底上的绝缘层接合，可以减少接合不良。玻璃衬底的抛光，例如使用氧化铈等即可。通过抛光处理，可以将单晶半导体衬底贴合到玻璃衬底的主表面上的包含端部区域的大约整个表面上。 
另外，为了良好地接合支撑衬底107和绝缘层104，也可以预先使接合面活性化。例如，对要接合的表面的一方或双方照射原子束或离子束。在利用原子束或离子束的情况下，可以使用氩等惰性气体的中性原子束或惰性气体离子束。除此以外，也可以进行等离子体照射或自由基处理来使接合面活性化。通过进行这种表面处理，即使是400℃以下的温度也易于进行不同种类材料间的接合。 
在隔着绝缘层104贴合支撑衬底107和单晶半导体衬底101之后(参照图2(A))，优选进行加热处理和加压处理中的一方或双方。通过进行加热处理或加压处理，可以提高支撑衬底107和单晶半导体衬底101的接合强度。加热处理的温度是在支撑衬底107的耐热温度以下进行的。加压处理是沿垂直于接合面的方向施加压力而进行的，并考虑支撑衬底107及单晶半导体衬底101的耐压性而实施。 
通过对单晶半导体衬底101进行加热处理，在损伤区域103中分离单晶半导体衬底101(参照图2(B))。加热处理的温度优选在绝缘层104的成膜温度以上、支撑衬底107的耐热温度以下而进行。例如，通过进行400℃～700℃的加热处理，损伤区域103中形成的微小空洞就会发生体积变化，并在该损伤区域103中分离单晶半导体衬底101。因为绝缘层104与支撑衬底107接合，所以从单晶半导体衬底101分离的单晶半导体层108贴合在支撑衬底107上。在支撑衬底107上残留单晶半导体层108，该单晶半导体层108具有与单晶半导体衬底相同的晶体结构和晶体取向。 
400℃～700℃的温度范围下的热处理，既可在与前述用来提高接合 强度的热处理相同的装置中连续地进行，又可使用另一装置进行。例如，在炉内以200℃进行2个小时的热处理后，将温度上升到600℃附近并保持两个小时，接着将温度下降到400℃～室温的温度范围内，然后从炉内取出。另外，热处理也可以从室温开始升温。另外，除了在炉内以200℃进行2个小时的热处理以外，还可以使用快速热退火(RTA)装置在600℃～700℃的温度范围内进行1分钟～30分钟(例如600℃、7分钟，650℃、7分钟)的热处理。 
由于利用400℃～700℃的温度范围内的热处理，可以使绝缘层和支撑衬底的接合从氢键变成共价键，添加到损伤区域的气体被释放并使压力上升，从而从单晶半导体衬底分离单晶半导体层。进行热处理之后的支撑衬底和单晶半导体衬底处于其一方放置在另一方上的状态，不用施加很大的力就可以分离支撑衬底和单晶半导体衬底的一部分。例如，通过使用真空吸盘拿起放置在上方的衬底，就可以简单地分离。此时，若使用真空吸盘或机械吸盘固定下侧的衬底，则可以分离支撑衬底和单晶半导体衬底的两块衬底，而且不在水平方向上发生偏离。 
此外，在图1～图4中，虽然表示单晶半导体衬底101与支撑衬底107为相同尺寸的例子，但是本发明不局限于此。单晶半导体衬底101和支撑衬底107可以具有更小的尺寸，单晶半导体衬底101的尺寸也可以比支撑衬底107大。 
接着，通过干法刻蚀去除贴合在支撑衬底上的单晶半导体层108的表面上残留的晶体缺陷。在图2(B)所示的单晶半导体层108的表面存在用来形成损伤区域103的离子添加工序和分离工序所导致的缺陷，从而会破坏单晶半导体层表面的平坦性。这样，在该平坦性被破坏的单晶半导体层108的表面就难以形成薄且高绝缘耐压的栅极绝缘层。另外，在单晶半导体层108中存在缺陷的情况下，由于会给晶体管的性能和可靠性带来负面影响，例如与栅极绝缘层的界面上的局域态密度变高等，因此，进行去除单晶半导体层108的缺陷的处理。此外，图2(B)中，只是示意性地表示半导体层108表面的凹凸形状的表面粗糙且其平坦性低，而实际形状不局 限于此。 
因此，为了去除单晶半导体层108的表面存在的缺陷，对单晶半导体层108的表面进行干法刻蚀(参照图2(C))。在本实施方式中，使用例如反应离子刻蚀(RIE：Reactive Ion Etching)法、ICP(Inductively CoupledPlasma：感应耦合等离子体)刻蚀法、ECR(Electron CyclotronResonance：电子回旋共振)刻蚀法、平行平板型(电容耦合型)刻蚀法、磁控管等离子体刻蚀法、双频等离子体刻蚀法或螺旋波等离子体刻蚀法等的干法刻蚀法。 
另外，在单晶半导体层108的表面形成自然氧化膜。若对形成有自然氧化膜的单晶半导体层108进行干法刻蚀，则进行了干法刻蚀的单晶半导体层108的膜厚就会变得不均匀。由此，使用稀氢氟酸处理单晶半导体层108的表面，去除自然氧化膜并去除附着在表面上的灰尘等污染物，从而净化单晶半导体层108的表面。然后，在净化了的单晶半导体层108上形成氧化硅层(未图示)。作为氧化硅层，可以使用化学氧化物。化学氧化物例如可以通过利用含臭氧的水处理单晶半导体层表面来形成。 
对形成有氧化硅层的单晶半导体层108进行干法刻蚀。通过进行干法刻蚀去除单晶半导体层的表面，可以去除形成于单晶半导体层表面的缺陷，并可以降低单晶半导体层的表面粗糙度。例如，在使用ICP刻蚀法的情况下，可以采用如下条件：作为刻蚀气体的氯的流量为40sccm～100sccm；接通到线圈型电极的功率为100W～200W；接通到下部电极(偏压一侧)的功率为40W～100W；以及反应压力为0.5Pa～1.0Pa。对于刻蚀气体，可以使用如氯、氯化硼、氯化硅或四氯化碳等的氯类气体、如四氟化碳、氟化硫或氟化氮等的氟类气体、氧等。例如，通过采用如下条件：作为刻蚀气体的氯的流量为100sccm；反应压力为1.0Pa；下部电极的温度为70℃；接通到线圈型电极的RF(13.56MHz)功率为150W；以及接通到下部电极(偏压一侧)的功率为40W，可以将单晶半导体层108薄膜化到50nm～60nm左右。单晶半导体半导体层中存在的缺陷的大小和深度取决于添加离子的能量大小和剂量。因此，要用干法刻蚀去除的膜厚， 根据干法刻蚀之前的单晶半导体层108的膜厚和其表面粗糙度进行适当设定即可。 
图2(C)的干法刻蚀处理按照以下进行。作为刻蚀气体的氯的流量为100sccm、接通到线圈型电极的功率为150W、接通到下部电极的功率为40W、反应压力为1.0Pa，从而去除单晶半导体层108直到95nm左右。 
通过对分离单晶半导体衬底而贴合在支撑衬底上的单晶半导体层表面进行干法刻蚀，可以去除由于离子添加工序和分离工序而产生的缺陷，而可以降低单晶半导体层的表面粗糙度。 
再者，通过上述干法刻蚀，可以将单晶半导体层108薄膜化到对后面形成的半导体元件最合适的膜厚。 
另外，在贴合到支撑衬底107上的单晶半导体层109中，因损伤区域103的形成以及损伤区域103导致的分离而形成有晶体缺陷。为了减少单晶半导体层109中的晶体缺陷并恢复单晶半导体层109中的结晶性，如图3(A)所示那样对单晶半导体层109照射激光束106。 
如箭头113所示那样移动支撑衬底107，一边对单晶半导体层109扫描激光束106，一边对单晶半导体层109的表面照射激光束106。通过照射激光束106，使单晶半导体层109的一部分或其深度方向上的整个层熔化。通过使单晶半导体层熔化，由表面张力的作用而使平坦性提高。图3(A)示意性地表示单晶半导体层的一部分熔化的状态，其中由虚线围绕的部分114的至少一部分是超过硅的熔点1410℃而变成液相。 
通过照射激光束106，使单晶半导体层109中的照射了激光束的区域部分地熔化或完全地熔化。还有，单晶半导体层109处于完全熔化状态指的是从膜的表面到下表面的整个层都熔化。在图3(A)的叠层结构中，完全熔化状态指的是从单晶半导体层109的上表面到与绝缘层102的界面都发生熔化，而成为液体状态。另一方面，使单晶半导体层109部分地熔化指的是单晶半导体层109熔化的深度比与绝缘层102的界面(单晶半导体层109的厚度)浅。就是说，单晶半导体层109中的部分熔化状态指的是单晶半导体层109的上层熔化而变成液相，而其下层不熔化、保持固相的 单晶半导体的状态。 
另一方面，一边通过激光束106的照射使其完全熔化，一边扫描激光束106，可以使从与熔化区域相邻的单晶半导体进行结晶生长，发生横向生长。而未熔化的部分为单晶，由于晶体取向一致，因此不形成晶界，从而可以使照射激光束之后的单晶半导体层110成为没有晶界的单晶半导体层。另外，完全熔化了的区域通过凝固而再单晶化，从而形成其晶体取向与相邻的未熔化部分的单晶半导体一致的单晶半导体。因此，当使用主表面的面取向为(100)的单晶硅作为单晶半导体衬底101时，单晶半导体层110的主表面的面取向为(100)，通过照射激光束完全熔化而再单晶化了的单晶半导体层110的主表面的面取向为(100)。 
通过照射激光束106而使单晶半导体层109部分地熔化或完全熔化，从而可以形成表面平坦的单晶半导体层110。这是由于单晶半导体层109的熔化部分是液体，它因表面张力的作用而变形，以使其表面积最小。也就是说，由于液体部分以去除凹部及凸部的方式变形，该液体部分凝固而再单晶化，由此可以形成表面被平坦化了的单晶半导体层110。 
在熔化后通过对单晶半导体层109进行冷却、凝固，如图3(B)所示那样形成其上表面的平坦性进一步提高了、且再单晶化了的单晶半导体层110。另外，通过照射激光束，可以减少单晶半导体层110的歪斜。还有，根据从拉曼光谱得到的拉曼位移和半高全宽值等，可以确认激光束106引起的单晶半导体层110结晶性的改善。另外，根据原子力显微镜观察等，可以确认单晶半导体层110平坦性的改善。 
在该激光束照射工序中，由于使用激光束106，可以抑制支撑衬底107的温度上升，因此可以使用玻璃衬底之类的低耐热性的衬底作为支撑衬底107。 
作为振荡激光束106的激光振荡器，选择其振荡波长在紫外光区域至可见光区域的激光振荡器。激光束106的波长是被单晶半导体层109吸收的波长。该波长可以考虑激光束的趋肤深度(skin depth)等来决定。例如，波长可以是190nm以上700nm以下的范围。
对于该激光振荡器，可以使用连续振荡激光器、准连续振荡激光器以及脉冲振荡激光器。为了实现部分熔化，优选使用脉冲振荡激光器。例如，在脉冲振荡激光器的情况下，重复频率为1MHz以下、脉冲宽度为10n秒以上500n秒以下。例如，可以使用重复频率为10Hz～300Hz、脉冲宽度为25n秒、波长为308nm的XeCl准分子激光器。 
另外，激光束106的能量可以考虑激光束106的波长、激光束的趋肤深度等来决定。激光束106的能量例如可以是300mJ/cm2以上800mJ/cm2以下的范围，例如，单晶半导体层109的厚度为120nm左右，对于激光振荡器使用脉冲振荡激光器，而且激光束106的波长为308nm的情况下，可以将激光束106的能量密度设定为600mJ/cm2～700mJ/cm2。 
激光束106照射的气氛优选为在稀有气体或氮气氛等的惰性气氛、或真空状态下进行。在惰性气氛中照射激光束106时，在密封性的某一处理室内照射激光束、并控制该处理室内的气氛即可。当不使用处理室时，可以通过对激光束106的被照射面喷射氮气等惰性气体，来实现惰性气氛下的激光束106的照射。 
氮等惰性气氛或真空状态的方式与大气气氛相比，提高单晶半导体层109的平坦性的效果更大，另外，由于这些气氛的方式与大气气氛相比，抑制裂缝或皱纹的发生的效果也更大，所以激光束106的可用能量范围变大。 
优选是使用光学系统使激光束106的能量分布均匀，并且将其截面形状设定为线形。由此，可以使产率优良，而且可以均匀地照射激光束106。通过使激光束106的光束长度长于支撑衬底107一边的长度，可以利用一次扫描对贴合在支撑衬底107上的所有单晶半导体层109照射激光束。在激光束106的光束长度比支撑衬底107一边的长度短的情况下，只要是能够利用多次扫描而对贴合在支撑衬底107上的所有单晶半导体层109照射激光束106的长度即可。 
还有，在对单晶半导体层109照射激光束106前，对形成于单晶半导体层109的表面的自然氧化膜等氧化膜进行去除处理。去除氧化膜的原因 在于，在单晶半导体层109的表面残留氧化膜的状态下，即使照射激光束106，也不能充分得到平坦化的效果。氧化膜的去除处理可以通过使用氢氟酸处理单晶半导体层109来进行。进行氢氟酸处理优选直到单晶半导体层109的表面呈现斥水性为止。通过呈现斥水性，可以确认已经从单晶半导体层109去除掉氧化膜。 
图3(A)的激光束106的照射工序可以按照以下进行。首先，用被稀释为1/100的氢氟酸水溶液对单晶半导体层109进行110秒的处理，去除表面的氧化膜。使用XeCl准分子激光器(波长:308nm、脉冲宽度:25n秒、重复频率:60Hz)作为激光束106的激光振荡器。利用光学系统将激光束106的截面调整为300mm×0.34mm的线形。通过设定激光束106的扫描速度为2.0mm/秒，扫描间距为33μm，光束照射次数为大约10次，对单晶半导体层109照射激光束106。一边对照射面喷射氮气，一边用激光束106进行扫描。当支撑衬底107为730mm×920mm时，由于激光束106的光束长度为300mm，所以通过将激光束106的照射区域分割成三个区域，可以对贴合在支撑衬底107上的单晶半导体层109进行激光束106的照射。 
由此，通过对单晶半导体层109照射激光束，可以使单晶半导体层的一部分或全部熔化、及再单晶化，从而获得更优良的单晶半导体层。由此，可以获得减少了由离子添加引起的缺陷、并恢复了单晶半导体层的结晶性的单晶半导体层。另外，通过在照射激光束之前进行干法刻蚀处理，可以防止在单晶半导体层熔化时，缺陷和损伤进入到单晶半导体层内部。 
通过使单晶半导体层109再单晶化，可以由单晶半导体衬底101形成导通电流高且场效应迁移率高的晶体管。由于通过激光束106的照射处理进行单晶半导体层的再单晶化处理，所以不会施加损坏支撑衬底107的力、并且不会以超过耐热温度的温度加热支撑衬底107，而使单晶半导体层109再单晶化，从而可以形成单晶。 
另外，通过照射激光束，可以在短时间内加热支撑衬底表面并在短时间内冷却，因此可以抑制支撑衬底的温度上升，从而可以使用如玻璃 衬底的低耐热性衬底作为支撑衬底。因而，可以使由离子添加工序导致的单晶半导体层中的损伤充分恢复。 
此外，在照射激光束106之前，利用干法刻蚀去除了单晶半导体层108的表面的情况下，由于干法刻蚀有时会在单晶半导体层108的表面附近产生晶体缺陷等的损伤。但是，通过激光束106的照射，还可以修复由干法刻蚀导致的损伤。 
沿着单晶半导体衬底的损伤区域分离单晶半导体衬底，对固定于支撑衬底上的单晶半导体层进行干法刻蚀，从而，可以去除单晶半导体层表面的晶体缺陷，并且可以降低单晶半导体层的表面粗糙度。另外，由于利用干法刻蚀去除了单晶半导体层表面的缺陷，所以可以防止通过照射激光束而使单晶半导体层熔化时，缺陷进入到单晶半导体层内部。从而可以获得晶体缺陷减少且平坦性高的单晶半导体层。 
接着，照射激光束106，形成具有图3(B)所示的单晶半导体层110的SOI衬底，再进行处理使单晶半导体层110薄膜化到对后面形成的半导体元件最合适的膜厚(参照图3(C))。 
为了使单晶半导体层110薄膜化，可以进行干法刻蚀或湿法刻蚀中的一方或是对双方进行组合的刻蚀。例如，在单晶半导体衬底101为硅衬底的情况下，通过使用SF6和O2为工艺气体的干法刻蚀，可以对单晶半导体层110进行薄膜化(参照图3(C))。 
通过在照射激光束之后进行刻蚀，可以制造具有单晶半导体层的SOI衬底，该单晶半导体层的膜厚为对半导体元件最合适的膜厚。通过该刻蚀处理，单晶半导体层的膜厚优选在5nm以上100nm以下，更优选为5nm以上50nm以下。例如，当贴合在支撑衬底上的单晶半导体层的膜厚为110nm时，进行干法刻蚀15nm，在照射激光束之后的刻蚀处理中，可以将单晶半导体层111的膜厚设定为60nm。还有，不一定要在照射激光束106之后对单晶半导体层110的表面进行刻蚀。例如，当贴合在支撑衬底上的单晶半导体层的膜厚为110nm时，也可以在照射激光束106之前的干法刻蚀中，将单晶半导体层的膜厚设定为60nm。
在照射激光束106之后，优选对单晶半导体层111进行500℃以上700℃以下的加热处理。通过该加热处理，可以去除没有通过照射激光束106得到恢复的单晶半导体层111的缺陷，并且可以缓和单晶半导体层111的歪斜。对于该加热处理，可以使用RTA(Rapid Thermal Anneal：快速热退火)装置、电阻加热炉、微波加热装置。作为RTA装置，可以使用GRTA(Gas Rapid Thermal Anneal：气体快速加热退火)装置、LRTA(Lamp RapidThermal Anneal：灯快速热退火)装置。例如，在使用电阻加热炉的情况下，可以在550℃下加热4个小时。 
利用上述工序，可以制造图3(C)所示的SOI衬底。 
如上所述，在本实施方式中，通过对贴合在支撑衬底上的单晶半导体层进行干法刻蚀并照射激光束，可以制造具有单晶半导体层的SOI衬底，该单晶半导体层减少了单晶半导体层中的晶体缺陷。另外，还可以制造具备单晶半导体层的SOI衬底，该单晶半导体层即使是在使用玻璃衬底等的耐热温度低的衬底的情况下，也能够实际应用。 
因此，通过使用根据本实施方式的单晶半导体层制造晶体管等半导体元件，可以实现栅极绝缘层的薄膜化以及与栅极绝缘层之间的局域界面态密度的降低。另外，通过减薄单晶半导体层的膜厚，可以在支撑衬底上制造单晶半导体层为完全耗尽型、以及亚阈值小的晶体管。 
在图1～图3中，表示了在单晶半导体衬底101上设置绝缘层来形成单晶半导体层的工序，而在图4中，表示还在支撑衬底一侧设置绝缘层来形成单晶半导体层的工序。在图4(A)中，表示与图1(A)相同的单晶半导体衬底101。接着，在单晶半导体衬底101上形成绝缘层104。此外，形成绝缘层104的工序与图1(C)同样地进行。 
图4(B)表示对单晶半导体衬底101以规定的深度添加被电场加速了的离子、并形成损伤区域103的工序。对于离子的添加，与图1(B)的情况相同。 
图4(C)表示将形成了用作阻挡层的绝缘层112的支撑衬底107、和单晶半导体衬底101的形成有绝缘层104的表面紧贴，并使单晶半导体衬底 101和支撑衬底107接合的工序。通过使支撑衬底107上的绝缘层112和单晶半导体衬底101上的绝缘层104紧贴，来接合单晶半导体衬底和支撑衬底。在使用含有碱金属或碱土金属等降低半导体装置的可靠性的杂质的衬底作为支撑衬底107的情况下，绝缘层112可以防止上述杂质从支撑衬底107扩散到单晶半导体层108。 
对于绝缘层112，可以使用等离子体CVD法以单层结构或两层以上的叠层结构设置氮化硅层、氮氧化硅层、氧氮化硅层等。绝缘层112优选设置在50nm～200nm的范围内。例如，可以从支撑衬底107一侧层叠氧氮化硅层和氮氧化硅层来形成绝缘层112。 
然后，如图4(D)所示那样分离单晶半导体衬底101。分离单晶半导体层的热处理与图2(B)的情况同样地进行。接合工序及分离工序中的加热处理的温度，设定为预先对支撑衬底107进行加热处理的温度以下。这样，可以获得图4(D)所示的SOI衬底。 
对于以后的工序，可以与图2(C)～图3(C)同样地进行。 
还有，在图1～图4中，虽然表示单晶半导体衬底101与支撑衬底107为相同尺寸的例子，但是本发明不局限于此。单晶半导体衬底101和支撑衬底107也可以具有更小的尺寸，或者单晶半导体衬底101的尺寸也可以比支撑衬底107大。 
另外，在要实现SOI衬底的大面积化的情况下，可以采用在一个支撑衬底107上贴合有多个单晶半导体层111的结构。例如，通过进行图1(A)～图1(C)所示的工序，准备多个形成有损伤区域103的单晶半导体衬底101。接着，通过进行图1(D)的接合工序，在一个支撑衬底107上使用多个单晶半导体衬底，进行暂时固定。然后，进行图2(B)的加热工序分离各单晶半导体衬底101，从而在支撑衬底107上贴合多个单晶半导体层111。然后，通过进行图2(C)～图3(C)所示的工序，可以形成贴合有多个单晶半导体层111的SOI衬底(参照图5)。 
在本实施方式中，当使用单晶硅衬底作为单晶半导体衬底101时，可以获得单晶硅作为单晶半导体层111。
在根据本实施方式的SOI衬底的制造方法中，由于可以设定工艺温度为700℃以下，因此可以使用玻璃衬底作为支撑衬底107。也就是说，可以与现有的薄膜晶体管同样，在玻璃衬底上形成，并且可以使用单晶硅层作为单晶半导体层。根据上述情况，可以在玻璃衬底等支撑衬底上制造可进行高速工作、亚阈值低、场效应迁移度高、能够以低耗电压驱动的高性能、高可靠性的晶体管。因此，可以高成品率地制造高性能和高可靠性的半导体装置。 
另外，由于不需要进行不适合大面积化的CMP处理，所以可以实现高性能半导体装置的大面积化。当然，并不局限于使用大面积衬底，即使是在使用小型衬底的情况下，也可以提供良好的半导体装置。 
(实施方式2) 
在本实施方式中，作为以高成品率地制造具有高性能和高可靠性的半导体元件的半导体装置为目的的半导体装置的制造方法的一个例子，利用图6和图7对CMOS(互补金属氧化物半导体；Complementary MetalOxide Semiconductor)进行说明。此外，省略与实施方式1相同的部分或具有同样功能的部分的反复说明。 
在图6(A)中，在支撑衬底107上形成有用作阻挡层的绝缘层112、绝缘层104、用作阻挡层的绝缘层102、以及单晶半导体层111。另外，虽然这里是表示使用图6(A)所示结构的SOI衬底的例子，但是也可以使用本说明书所示的其他结构的SOI衬底。 
单晶半导体层111由于从单晶半导体衬底101分离，并且受到由具有高能量的至少一种粒子提供该高能量而进行的加热处理和第一刻蚀，所以是晶体缺陷也减少了且平坦性也高的单晶半导体层111。 
对单晶半导体层111优选根据n沟道型场效应晶体管和p沟道型场效应晶体管的形成区域，添加硼、铝、镓等p型杂质、或者磷、砷等n型杂质。就是说，对应于n沟道型场效应晶体管的形成区域添加p型杂质，而对应于p沟道型场效应晶体管的形成区域添加n型杂质，来形成所谓的阱区。杂质离子的剂量为1×1012ions/cm2～1×1014ions/cm2左右即可。并且， 在控制场效应晶体管的阈值电压的情况下，对这些阱区添加p型或n型杂质即可。 
对单晶半导体层111进行刻蚀，根据半导体元件的布置而形成分离为岛状的单晶半导体层205、206(参照图6(B))。 
除去单晶半导体层上的氧化膜，形成覆盖单晶半导体层205、206的栅极绝缘层207。由于本实施方式中的单晶半导体层205、206的平坦性高，因此即使形成在单晶半导体层205、206上的栅极绝缘层为薄膜的栅极绝缘层，也可以进行高覆盖度的覆盖。因而，可以防止由栅极绝缘层的覆盖不良而导致的特性不良，可以高成品率地制造高可靠性的半导体装置。栅极绝缘层207的薄膜化具有使薄膜晶体管以低电压进行高速工作的效果。 
栅极绝缘层207由氧化硅、或氧化硅和氮化硅的叠层结构形成即可。栅极绝缘层207既可通过等离子体CVD法或减压CVD法沉积绝缘膜来形成，又可通过等离子体处理的固相氧化或固相氮化来形成。这是因为通过等离子体处理对单晶半导体层进行氧化或氮化、从而形成的栅极绝缘层很致密、且具有高绝缘耐压和优异的可靠性。 
另外，作为栅极绝缘层207，也可以使用二氧化锆、氧化铪、二氧化钛、五氧化钽等的高介电常数材料。通过对栅极绝缘层207使用高介电常数材料，可以降低栅极漏电流。 
在栅极绝缘层207上形成栅电极层208和栅电极层209(参照图6(C))。栅电极层208和209可以通过溅射法、蒸镀法、CVD法等的方法形成。栅电极层208、209由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、钕(Nd)中的元素、或者以前述元素为主成分的合金材料或者化合物材料形成即可。此外，作为栅电极层208、209，还可以使用以掺杂有磷等杂质元素的多晶硅层为代表的半导体层或AgPdCu合金。 
形成覆盖单晶半导体层206的掩模211。将掩模211和栅电极层208用作掩模，添加使其具有n型的杂质元素210，形成第一n型杂质区域212a、 212b(参照图6(D))。在本实施方式中，使用磷化氢(PH3)作为包含杂质元素的掺杂气体。这里，对第一n型杂质区域212a、212b添加使之具有n型的杂质元素，使其含有1×1017～5×1018/cm3左右的浓度。在本实施方式中，使用磷(P)作为使之具有n型的杂质元素。 
接着，形成覆盖单晶半导体层205的掩模214。将掩模214和栅电极层209用作掩模，添加使其具有p型的杂质元素213，形成第一p型杂质区域215a、第一p型杂质区域215b(参照图6(E))。在本实施方式中，由于使用硼(B)作为杂质元素，因此使用乙硼烷(B2H6)等作为包含杂质元素的掺杂气体。 
除去掩模214，在栅电极层208、209的侧面形成侧壁结构的侧壁绝缘层216a～216d、和栅极绝缘层233a、233b(参照图7(A)。)。侧壁绝缘层216a～216d是在形成了覆盖栅电极层208、209的绝缘层之后，对此通过使用RIE(Reactive ion etching：反应离子刻蚀)法的各向异性刻蚀而进行加工，在栅电极层208、209的侧壁自匹配地形成侧壁结构的侧壁绝缘层216a～216d即可。这里，关于绝缘层没有特别的限制，优选为使TEOS(tetraethyl ortho silicate：四乙氧基硅烷)或硅烷等与氧或亚氧化氮等反应而形成的台阶覆盖性良好的氧化硅。绝缘层可以通过热CVD、等离子体CVD、常压CVD、偏压ECRCVD、溅射等的方法形成。栅极绝缘层233a、233b可以通过将栅电极层208、209、以及侧壁绝缘层216a～216d用作掩模，刻蚀栅极绝缘层207来形成。 
另外，虽然在本实施方式中，在刻蚀绝缘层时，去除栅电极层上的绝缘层来使栅电极层露出，但也可以是以绝缘层残留在栅电极层上的形状形成侧壁绝缘层216a～216d。另外，也可以在后面的工序中在栅电极层上形成保护膜。这样，通过保护栅电极层，在刻蚀加工时可以防止栅电极层变薄。另外，当在源区和漏区中形成硅化物时，由于在形成硅化物时成膜的金属膜和栅电极层不接触，所以即使金属膜的材料和栅电极层的材料为容易起反应的材料，也可以防止化学反应和扩散等的不良。刻蚀方法，可以是干法刻蚀法或湿法刻蚀法，也可以使用各种刻蚀方法。 在本实施方式中使用干法刻蚀法。作为刻蚀用气体，可以适当使用以Cl2、BCl3、SiCl4或CCl4等为代表的氯类气体、以及以CF4、SF6或NF3等为代表的氟类气体或O2。 
接着，形成覆盖单晶半导体层206的掩模218。将掩模218、栅电极层208、侧壁绝缘层216a、216b用作掩模，添加使其具有n型的杂质元素217，形成第二n型杂质区域219a、219b、和第三n型杂质区域220a、220b。在本实施方式中，使用PH3作为包含杂质元素的掺杂气体。这里，对第二n型杂质区域219a、219b添加使之具有n型的杂质元素，使其含有5×1019～5×1020/cm3左右的浓度。另外，在单晶半导体层205中形成沟道形成区域221(参照图7(B))。 
第二n型杂质区域219a、第二n型杂质区域219b都是高浓度n型杂质区域，并且用作为源极、漏极。另一方面，第三n型杂质区域220a、220b都是低浓度杂质区域，为LDD(轻掺杂漏极)区域。第三n型杂质区域220a、220b由于形成在不被栅电极层208覆盖的Loff区域中，所以具有降低截止电流的效果。其结果，可以制造可靠性更高且低耗电的半导体装置。 
除去掩模218，形成覆盖单晶半导体层205的掩模223。将掩模223、栅电极层209、侧壁绝缘层216c、216d用作掩模，添加给使之具有p型的杂质元素222，形成第二p型杂质区域224a、224b、和第三p型杂质区域225a、225b。 
对第二p型杂质区域224a、224b添加使之具有n型的杂质元素，使其含有1×1020～5×1021/cm3左右的浓度。在本实施方式中，利用侧壁绝缘层216c、216d，自匹配地形成第三p型杂质区域225a、225b，以使其浓度比第二p型杂质区域224a、224b低。另外，在单晶半导体层206中形成沟道形成区域226(参照图7(C))。 
第二p型杂质区域224a、224b都是高浓度p型杂质区域，并且用作为源极、漏极。另一方面，第三p型杂质区域225a、225b都是低浓度杂质区域，为LDD(轻掺杂漏极)区域。第三p型杂质区域225a、225b由于形成在不被栅电极层209覆盖的Loff区域中，所以具有降低截止电流的效果。 其结果，可以制造可靠性更高且低耗电的半导体装置。 
除去掩模223，为了激活杂质元素，也可以进行加热处理、强光照射、或者激光束照射。在激活的同时，可以恢复对栅极绝缘层的等离子体损伤及对栅极绝缘层和单晶半导体层的界面的等离子体损伤。 
接着，形成覆盖栅电极层、栅极绝缘层的层间绝缘层。在本实施方式中，采用成为保护膜的含氢的绝缘膜227和绝缘层228的叠层结构。也可以是利用溅射法或等离子体CVD法而形成的氮化硅膜、氮氧化硅膜、氧氮化硅膜、或者氧化硅膜，也可以使用其他的含硅绝缘膜构成单层或三层以上的叠层结构。 
此外，在氮气气氛中，在300～550℃进行1～12小时的热处理，进行使单晶半导体层氢化的工序。优选在400～500℃的温度下进行。这一工序是利用层间绝缘层即绝缘膜227所含的氢来终止单晶半导体层的悬空键的工序。在本实施方式中，在410度(℃)下进行1小时的加热处理。 
作为绝缘膜227和绝缘层228，还可以使用选自氮化铝(AlN)、氧氮化铝(AlON)、其中氮含量多于氧含量的氮氧化铝(AlNO)或氧化铝、类金刚石碳(DLC)、含氮碳(CN)以及其他含有无机绝缘材料的物质的材料来形成。另外，也可以使用硅氧烷树脂。此外，硅氧烷树脂相当于包含Si-O-Si键的树脂。硅氧烷的骨架结构由硅(Si)和氧(O)的键构成。作为取代基，使用至少含氢的有机基(例如，烷基、芳基)。有机基也可以包含氟基。另外，也可以使用有机绝缘材料，作为有机材料可以使用聚酰亚胺、丙烯、聚酰胺、聚酰亚胺酰胺、抗蚀剂或苯并环丁烯、聚硅氮烷。也可以使用通过涂敷法形成的平坦性良好的涂敷膜。 
绝缘膜227和绝缘层228可以使用浸渍法、喷涂法、刮刀法、辊涂法、帘涂法、刮刀涂敷法、CVD法、或蒸镀法等。也可以通过液滴喷射法形成绝缘膜227和绝缘层228。当使用液滴喷射法时，可以节省材料液体。另外，还可以使用如液滴喷射法那样能够转印或描绘图案的方法，例如印刷法(丝网印刷或胶版印刷等的图案形成方法)等。 
接着，使用由抗蚀剂构成的掩模，在绝缘膜227和绝缘层228中形成 到达单晶半导体层的接触孔(开口)。根据所使用的材料的选择比，可以进行一次或多次的刻蚀。通过刻蚀去除绝缘膜227和绝缘层228，形成到达源区或漏区即第二n型杂质区域219a、219b、和第二p型杂质区域224a、224b的开口。刻蚀可以采用湿法刻蚀或干法刻蚀，也可以使用双方。作为湿法刻蚀的蚀刻剂，可以使用诸如包含氟化氢铵和氟化铵的混合溶液之类的氢氟酸类溶液。作为刻蚀用气体，可以适当使用以Cl2、BCl3、SiCl4或CCl4等为代表的氯类气体、以CF4、SF6或NF3等为代表的氟类气体、或者O2。此外，也可以对所使用的刻蚀用气体添加惰性气体。作为所添加的惰性元素，可以使用选自He、Ne、Ar、Kr、Xe中的一种或多种元素。 
形成导电膜以覆盖开口，刻蚀导电膜形成布线层229a、229b、230a、230b，这些布线层作为与各源区或漏区的一部分分别电连接的源电极层或漏电极层而起到作用。布线层可以在用PVD法、CVD法、蒸镀法等形成导电膜后，以所期望的形状进行刻蚀而形成。另外，可以通过液滴喷射法、印刷法、电镀法等在规定的部位选择性地形成导电层。另外，还可以采用回流法、镶嵌法。布线层的材料是用Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等的金属、以及Si、Ge、或者其合金还有其氮化物而形成的。此外，也可以采用它们的叠层结构。 
通过上述工序，可以制造CMOS结构的包括n沟道型薄膜晶体管即薄膜晶体管231、和p沟道型薄膜晶体管即薄膜晶体管232的半导体装置(参照图7(D))。虽然未图示，但是由于本实施方式为CMOS结构，所以薄膜晶体管231和薄膜晶体管232电连接。 
并不局限于本实施方式，薄膜晶体管可以是形成有一个沟道形成区域的单栅极结构、也可以是形成有两个沟道形成区域的双栅极结构或形成有三个沟道形成区域的三栅极结构。 
如上所述，通过使用具有晶体缺陷减少了且平坦性高的单晶半导体层的SOI衬底，可以高成品率地制造高性能和高可靠性的半导体装置。 
这样，就可以利用SOI衬底来制造薄膜晶体管。SOI衬底的单晶半导 体层是几乎没有晶体缺陷、且降低了与栅极绝缘层207之间的界面态密度的单晶半导体层，其表面被平坦化，并且其厚度被薄膜化为50nm以下。由此，可以在支撑衬底107上形成具有低驱动电压、高场效应迁移率、小亚阈值等的优异特性的薄膜晶体管。而且，可以在同一个衬底上形成多个特性偏差小且性能高的晶体管。换言之，通过使用本发明的SOI衬底，可以抑制阈值电压或迁移率等作为晶体管特性的重要特性值的不均匀性，还可以实现高迁移率等的高性能化。 
从而，通过利用本发明的SOI衬底来形成TFT等各种半导体元件，可以制造具有高附加价值的半导体装置。 
(实施方式3) 
在本实施方式中，对使用本发明的SOI衬底的半导体装置及其制造方法进行说明。在本实施方式中，作为使用本发明的SOI衬底的半导体装置一个例子，对晶体管进行说明。通过组合多个晶体管，形成各种半导体装置。下面，利用图27(A)～29(B)的截面图说明晶体管的制造方法。还有，在本实施方式中，说明同时制造n沟道型晶体管和p沟道型晶体管的方法。 
首先，如图27(A)所示，准备SOI衬底。在本实施方式中，使用在具有绝缘表面的支撑衬底107上隔着绝缘层104、绝缘层102b、绝缘层102a固定有单晶半导体层111的SOI衬底。还有，制造晶体管的SOI衬底不局限于图27(A)的结构，可以使用本发明有关的SOI衬底。 
此外，对单晶半导体层111优选根据n沟道型场效应晶体管和p沟道型场效应晶体管的形成区域，添加硼、铝、镓等的p型杂质元素、或磷、砷等的n型杂质元素。就是说，对应于n沟道型场效应晶体管的形成区域添加p型杂质元素、对应于p沟道型场效应晶体管的形成区域添加n型杂质元素，从而形成所谓的阱区。杂质离子的剂量为1×1012ions/cm2～1×1014ions/cm2左右即可。再者，在控制场效应晶体管的阈值电压的情况下，对这些阱区添加p型或n型杂质元素即可。 
接着，如图27(B)所示，对单晶半导体层111进行刻蚀，根据半导体 元件的布置形成分离为岛状的单晶半导体层651和单晶半导体层652。在本实施方式中，由单晶半导体层651形成n沟道型晶体管，由单晶半导体层652形成p沟道型晶体管。 
接着，如图27(C)所示，在单晶半导体层651和单晶半导体层652上依次形成栅极绝缘层653、形成栅电极的导电层654、以及导电层655。 
栅极绝缘层653通过CVD法、溅射法、或ALE法等，使用氧化硅层、氧氮化硅层、氮化硅层、或氮氧化硅层等的绝缘层，以单层结构或叠层结构而形成。 
另外，栅极绝缘层653也可以通过对单晶半导体层651和单晶半导体层652进行等离子体处理，来使其表面氧化或氮化而形成。这种情况的等离子体处理包括利用微波(典型频率为2.45GHz)而激发的等离子体的等离子体处理。例如，包括利用如下等离子体的处理，即该等离子体由微波激发，电子密度为1×1011/cm3以上1×1013/cm3以下，而且其电子温度为0.5eV以上1.5eV以下。通过采用上述等离子体处理而进行半导体层表面的氧化处理或氮化处理，可以形成薄且致密的膜。另外，由于对半导体层表面直接进行氧化，所以可以获得界面特性良好的膜。另外，栅极绝缘层653也可以通过对由CVD法、溅射法、或ALE法形成的膜进行使用微波的等离子体处理来形成。 
此外，由于栅极绝缘层653与半导体层形成界面，因此优选以氧化硅层、氧氮化硅层为界面来形成栅极绝缘层653。这是因为若形成氮化硅层或氮氧化硅层之类的氮含量多于氧含量的膜，则会产生界面特性的问题，如形成陷阱能级。 
形成栅电极的导电层是使用选自钽、氮化钽、钨、钛、钼、铝、铜、铬、或铌等的元素、或者以这些元素为主要成分的合金材料或化合物材料、以及以掺杂有磷等杂质元素的多晶硅为代表的半导体材料，利用CVD法或溅射法以单层膜或叠层膜形成。在采用叠层膜的情况下，既可使用不同的导电材料来形成，又可使用相同的导电材料来形成。在本实施方式中，表示形成栅电极的导电层是由导电层654和导电层655的两层结构 形成的例子。 
在对形成栅电极的导电层采用导电层654和导电层655的两层的叠层结构的情况下，例如可以形成氮化钽层和钨层、氮化钨层和钨层、氮化钼层和钼层的叠层膜。还有，若采用氮化钽层和钨层的叠层膜时，则容易取得两者刻蚀的选择比，因此是优选的。还有，在举例说明的两层的叠层膜中，先描述的膜优选是形成在栅极绝缘层653上的膜。这里，导电层654以20nm～100nm的厚度形成。导电层655以100nm～400nm的厚度形成。另外，栅电极也可以是三层以上的叠层结构，在此情况下，可以采用钼层、铝层和钼层的叠层结构。 
接着，在导电层655上选择性地形成抗蚀剂掩模656和抗蚀剂掩模657。然后，使用抗蚀剂掩模656和抗蚀剂掩模657进行第一刻蚀处理和第二刻蚀处理。 
首先，进行使用抗蚀剂掩模656和抗蚀剂掩模657的第一刻蚀处理，对导电层654和导电层655选择性地进行刻蚀，在单晶半导体层651上形成导电层658和导电层659，在单晶半导体层652上形成导电层660和导电层661(参照图27(D))。 
然后，进行利用抗蚀剂掩模656和抗蚀剂掩模657的第二刻蚀处理，来对导电层659和导电层661的端部进行刻蚀，形成导电层662和导电层663(参照图27(E))。此外，形成导电层662和导电层663，使其宽度(平行于载流子流过沟道形成区域的方向(连接源区和漏区的方向)的方向的长度)小于导电层658和导电层660的宽度。从而，形成由导电层658和导电层662构成的具有两层结构的栅电极665、以及由导电层660和导电层663构成的具有两层结构的栅电极666。 
对适用于第一刻蚀处理和第二刻蚀处理的刻蚀法，适当地进行选择即可，但是为了提高刻蚀速度，使用利用ECR(Electron CyclotronResonance)方式或ICP(Inductively Coupled Plasma：感应耦合等离子体)方式等的高密度等离子体源的干法刻蚀装置。通过适当调节第一刻蚀处理和第二刻蚀处理的刻蚀条件，可以使导电层658、660、以及导电层 662、663的侧面为所希望的楔形。在形成了所希望的栅电极665、666之后，去除抗蚀剂掩模656、657即可。 
接着，以栅电极665和栅电极666为掩模，对单晶半导体层651和652添加杂质元素668。在单晶半导体层651中，以导电层658和导电层662为掩模，自匹配地形成一对杂质区域669。另外，在单晶半导体层652中，以导电层660和导电层663为掩模，自匹配地形成一对杂质区域670(参照图28(A))。 
作为杂质元素668，是添加硼、铝、镓等的p型杂质元素、或磷、砷等的n型杂质元素。这里，为了形成n沟道型晶体管的高电阻区域，作为杂质元素668添加作为n型杂质元素的磷。另外，在杂质区域669中添加磷，使其含有1×1017atoms/cm3～5×1018atoms/cm3左右的浓度。 
接着，为了形成作为n沟道型晶体管的源区和漏区的杂质区域，形成抗蚀剂掩模671以部分覆盖单晶半导体层651，并选择性地形成抗蚀剂掩模672以覆盖单晶半导体层652。然后，以抗蚀剂掩模671为掩模，对单晶半导体层651添加杂质元素673，在单晶半导体层651中形成一对杂质区域675(参照图28(B))。 
作为杂质元素673，将作为n型杂质元素的磷添加到单晶半导体层651中，所添加的浓度为5×1019atoms/cm3～5×1020atoms/cm3。杂质区域675作为源区或漏区而起到作用。杂质区域675形成在与导电层658和导电层662不重叠的区域中。 
另外，在单晶半导体层651中，杂质区域676是没添加有杂质元素673的杂质区域669。杂质区域676的杂质浓度比杂质区域675低，而将它用作高电阻区域或LDD区域。在单晶半导体层651中，沟道形成区域677形成在与导电层658和导电层662重叠的区域中。 
此外，LDD区域指的是形成于沟道形成区域和以高浓度添加杂质元素形成的源区或漏区之间、以低浓度添加杂质元素的区域。若设置LDD区域，就可以缓和漏区附近的电场并防止热载流子注入而导致的劣化。另外，为了防止由热载流子导致的导通电流值的劣化，也可以采用隔着栅极绝 缘层使LDD区域与栅电极重叠配置的结构(也称为“GOLD(Gate-drainOverlapped LDD：栅漏重叠LDD)结构”)。 
接着，在去除抗蚀剂掩模671和抗蚀剂掩模672后，为了形成p沟道型晶体管的源区和漏区，形成抗蚀剂掩模679以覆盖单晶半导体层651。然后，以抗蚀剂掩模679、导电层660和导电层663为掩模，添加杂质元素680，在单晶半导体层652中形成一对杂质区域681、一对杂质区域682、和沟道形成区域683(参照图28(C))。 
作为杂质元素680，使用硼、铝、镓等的p型杂质元素。这里，添加p型杂质元素的硼，以使其含有1×1020atoms/cm3～5×1021atoms/cm3左右。 
在单晶半导体层652中，杂质区域681形成在与导电层660和导电层663不重叠的区域中，并用作为源区或漏区。使杂质区域681中含有1×1020atoms/cm3～5×1021atoms/cm3左右的作为p型杂质元素的硼。 
杂质区域682形成在与导电层660重叠且与导电层663不重叠的区域中，是杂质元素680贯穿导电层660并被添加到杂质区域670中的区域。由于杂质区域670显示为n型的导电性，所以添加杂质元素680，以使杂质区域682具有p型导电性。通过调整包含在杂质区域682中的杂质元素680的浓度，可以将杂质区域682用作源区或漏区，还可以将它用作LDD区域。 
在单晶半导体层652中，沟道形成区域683形成在与导电层660和导电层663重叠的区域中。 
接着，形成层间绝缘层。层间绝缘层可以由单层结构或叠层结构构成，但这里是由绝缘层684和绝缘层685的两层的叠层结构形成的(参照图29(A))。 
作为层间绝缘层，可以利用CVD法或溅射法形成氧化硅层、氧氮化硅层、氮化硅层、或氮氧化硅层等。另外，还可以使用聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸、或环氧等的有机材料、硅氧烷树脂等的硅氧烷材料、或恶唑树脂等，利用旋涂法等的涂敷法来形成。还有，硅氧烷材料相当于含有Si-O-Si键的材料。硅氧烷的骨架结构是由硅(Si)和氧(O)的键构成的。作为取代基，可以使用至少含氢的有机基(例如烷 基、芳烃)。有机基也可以包含氟基。 
例如，形成膜厚为100nm的氮氧化硅层作为绝缘层684，并形成膜厚为900nm的氧氮化硅膜作为绝缘层685。另外，通过使用等离子体CVD法连续形成绝缘层684和绝缘层685。还有，层间绝缘层也可以是三层以上的叠层结构。另外，还可以采用氧化硅层、氧氮化硅层或氮化硅层，和用聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、丙烯酸、环氧等的有机材料、硅氧烷树脂等的硅氧烷材料、或恶唑树脂而形成的绝缘层的叠层结构。 
接着，在层间绝缘层(本实施方式中为绝缘层684和685)中形成接触孔，在该接触孔中形成用作源电极或漏电极的导电层686(参照图29(B))。 
在绝缘层684和绝缘层685中选择性地形成接触孔，以使其到达形成在单晶半导体层651中的杂质区域675、和形成在单晶半导体层652中的杂质区域681。 
导电层686可以使用由选自铝、钨、钛、钽、钼、镍和钕中的一种元素或包含多个这些元素的合金构成的单层膜或叠层膜。例如，作为由包含多个这些元素的合金构成的导电层，可以形成含钛的铝合金、含钕的铝合金等。另外，在采用叠层膜的情况下，例如可以采用由钛层夹着铝层或上述铝合金层的结构。 
如图29(B)所示，可以使用SOI衬底制造n沟道型晶体管和p沟道型晶体管。 
另外，本实施方式可以与其他实施方式自由地组合。 
(实施方式4) 
在本实施方式中，对以给予高性能和高可靠性为目的的半导体装置的例子进行说明。详细地说，作为半导体装置的一个例子，对微处理器、以及能够以非接触方式进行数据收发且具有运算功能的半导体装置的一个例子进行说明。 
首先，作为半导体装置的一个例子，对微处理器进行说明。图8是表 示微处理器500的结构例子的框图。 
微处理器500包括运算电路501(Arithmetic logic unit：运算逻辑单元。也称为ALU)、运算电路控制部502(ALU Controller)、指令解码部503(Instruction Decoder)、中断控制部504(InterruptController)、时序控制部505(Timing Controller)、寄存器506(Register)、寄存器控制部507(Register Controller)、总线接口508(Bus I/F)、只读存储器509、以及存储器接口510(ROM I/F)。 
通过总线接口508输入到微处理器500的指令，在输入到指令解码部503并被解码之后，输入到运算电路控制部502、中断控制部504、寄存器控制部507、以及时序控制部505。运算电路控制部502、中断控制部504、寄存器控制部507、以及时序控制部505根据被解码了的指令而进行各种控制。 
具体地说，运算电路控制部502产生用来控制运算电路501的工作信号。另外，中断控制部504在执行微处理器500的程序过程中，对来自外部的输出输入装置或周边电路的中断要求，根据其优先度和掩模状态进行判断而处理。寄存器控制部507产生寄存器506的地址，并且根据微处理器500的状态进行寄存器506的读出或写入。时序控制部505产生控制运算电路501、运算电路控制部502、指令解码部503、中断控制部504和寄存器控制部507的工作时序的信号。 
例如，时序控制部505具备根据基准时钟信号CLK1产生内部时钟信号CLK2的内部时钟产生部，并且将时钟信号CLK2提供给上述各种电路。还有，图8所示的微处理器500只是将其结构简化而表示的一个例子，而实际上可以根据其用途具有多种多样的结构。 
这样的微处理器500利用接合在具有绝缘表面的衬底或绝缘衬底上、且晶体取向一致的单晶半导体层(SOI层)，来形成集成电路，因此不仅可以实现处理速度的高速化，还可以实现低耗电。 
接着，对具有以非接触方式进行数据收发的功能、和运算功能的半导体装置的一个例子进行说明。图9是表示这样的半导体装置的结构例子 的框图。图9所示的半导体装置可以被称为通过无线通信与外部装置进行信号收发而工作的计算机(以下称为“RFCPU”)。 
如图9所示，RFCPU511包括模拟电路部512和数字电路部513。作为模拟电路部512，包括具有谐振电容的谐振电路514、整流电路515、恒压电路516、复位电路517、振荡电路518、解调电路519、以及调制电路520。数字电路部513包括RF接口521、控制寄存器522、时钟控制器523、接口524、中央处理单元525、随机存取存储器526、以及只读存储器527。 
RFCPU511的工作概要为如下。天线528所接收的信号根据谐振电路514产生感应电动势。感应电动势经过整流电路515而被充电到电容部529。该电容部529优选由陶瓷电容器或双电层电容器等的电容器形成。电容部529并不一定要与RFCPU511一体化形成，也可以作为其他部件而安装在构成RFCPU511的具有绝缘表面的衬底上。 
复位电路517产生对数字电路部513进行复位和初始化的信号。例如，产生延迟于电源电压的上升而升高的信号作为复位信号。振荡电路518根据由恒压电路516产生的控制信号，改变时钟信号的频率和占空比。解调电路519是解调接收信号的电路，而调制电路520是调制发送数据的电路。 
例如，解调电路519由低通滤波器构成，对振幅调制(ASK)方式的接收信号根据其振幅的变动而进行二值化。另外，由于是通过变动振幅调制(ASK)方式的发送信号的振幅来对发送数据进行发送，所以调制电路520通过改变谐振电路514的谐振点来改变通信信号的振幅。 
时钟控制器523根据电源电压或中央处理单元525中的耗电流，产生用来改变时钟信号的频率和占空比的控制信号。电源电压的监视是由电源管理电路530来进行的。 
从天线528输入到RFCPU511的信号被解调电路519解调后，在RF接口521被分解为控制指令、数据等。控制指令存储在控制寄存器522中。控制指令中包括存储在只读存储器527中的数据的读出、向随机存取存储器526的数据的写入、以及向中央处理单元525的运算指令等。 
中央处理单元525通过接口524对只读存储器527、随机存取存储器 526、以及控制寄存器522进行存取。接口524具有如下功能：利用中央处理单元525所要求的地址，产生对只读存储器527、随机存取存储器526、以及控制寄存器522中的任一个的存取信号。 
中央处理单元525的运算方式可以采用将OS(操作系统)先存储在只读存储器527中、在启动的同时读出并执行程序的方式。另外，也可以采用由专用电路构成运算电路、以硬件对运算处理进行处理的方式。在并用硬件和软件的方式中，可以采用如下方式：利用专用运算电路进行一部分的处理，并且使用程序由中央处理单元525进行剩余的运算。 
这样的RFCPU511利用接合在具有绝缘表面的衬底或绝缘衬底上、且晶体取向一致的单晶半导体层来形成集成电路，因此不仅可以实现处理速度的高速化，而且还可以实现低耗电。由此，即使提供功率的电容部529小型化，也可以保证长时间工作。 
(实施方式5) 
在本实施方式中，利用图10～图13C，作为以给予高性能和高可靠性为目的的半导体装置的一个例子，对显示装置进行说明。 
对于SOI衬底的支撑衬底，可以使用在其之上制造显示面板的、被称为母体玻璃的大面积玻璃衬底。图10是使用母体玻璃作为支撑衬底107的SOI衬底的正面图。 
在一块母体玻璃551上贴合有从多个单晶半导体衬底分离的单晶半导体层552。为了从母体玻璃551切取多个显示面板，优选将单晶半导体层552接合在显示面板的形成区域581内。显示面板具有扫描线驱动电路、信号线驱动电路、以及像素部。因此，将单晶半导体层552接合在显示面板形成区域581中它们的形成区域(扫描线驱动电路形成区域582、信号线驱动电路形成区域583、像素形成区域584)。 
图11是用来说明使用图10所示的SOI衬底而制造的液晶显示装置的图。图11(A)是液晶显示装置的像素平面图，图11(B)是沿J-K线的图11A的截面图。 
在图11(A)中，单晶半导体层321是由贴合在母体玻璃551上的单晶半 导体层552形成的层，并构成像素的TFT。在此，作为SOI衬底，使用根据实施方式1的方法制造的SOI衬底。如图11(B)所示，使用在支撑衬底107上层叠了绝缘层102、绝缘层104和单晶半导体层的衬底。此外，绝缘层102可以与实施方式1一样，由氮氧化硅层102a和氧氮化硅层102b构成即可。支撑衬底107是分割了的母体玻璃551。如图11(A)所示，像素具有单晶半导体层321、与单晶半导体层321交叉的扫描线322、与扫描线322交叉的信号线323、像素电极324、以及电连接像素电极324和单晶半导体层321的电极328。 
如图11(B)所示，像素的TFT325形成在绝缘层上。TFT325的栅电极包含在扫描线322中，源电极或漏电极包含在信号线323中。在层间绝缘膜327上设置有信号线323、像素电极324以及电极328。在层间绝缘膜327上形成有柱状隔件329，以及覆盖信号线323、像素电极324、电极328和柱状隔件329而形成取向膜330。在相对衬底332上形成有相对电极333、和覆盖相对电极的取向膜334。柱状隔件329是为了维持支撑衬底107和相对衬底332之间的间隙而形成的。在由柱状隔件329形成的空隙中形成有液晶层335。在单晶半导体层321与信号线323以及电极328连接部，因接触孔的形成而在层间绝缘层327中产生台阶，而由该台阶导致液晶层335的液晶取向混乱。因此，在该台阶部中形成柱状隔件329，以防止液晶取向的混乱。 
接着，对电致发光显示装置(以下，称为EL显示装置)进行说明。图12是用来说明使用图10所示的SOI衬底制造的EL显示装置的图。图12(A)是EL显示装置的像素的平面图，图12(B)是像素的截面图。 
图12(A)表示由单晶半导体层形成像素部的晶体管的电致发光显示装置的一个例子。图12(A)表示像素的平面，在像素中形成有TFT构成的选择用晶体管401、以及显示控制用晶体管402。图12(B)是表示包括显示控制用晶体管402的主要部分的截面图。 
选择用晶体管401的单晶半导体层403、显示控制用晶体管402的单晶半导体层404是通过对图10的SOI衬底的单晶半导体层552进行加工而形 成的层。像素包括扫描线405、信号线406、电流供应线407以及像素电极408。在EL显示装置中，对各个像素设置发光元件，该发光元件具有以下结构，即在一对电极之间夹有包含电致发光材料的层(EL层)。发光元件的一个电极是像素电极408。 
在选择用晶体管401中，栅电极包含在扫描线405中，源电极或漏电极中的一方包含在信号线406中，而另一方则形成为电极411。在显示控制用晶体管402中，栅电极412与电极411电连接，源电极和漏电极中的一方形成为电连接到像素电极408的电极413，而另一方则包含在电流供应线407中。 
还有，作为SOI衬底，可以使用根据实施方式3的方法制造的衬底。与图11(B)同样的，在支撑衬底107上层叠绝缘层102、绝缘层104和单晶半导体层404。还有，绝缘层102也可以与实施方式1一样，由氮氧化硅层102a和氧氮化硅层102b构成即可。支撑衬底107是分割了的母体玻璃551。 
如图12(B)所示，覆盖显示控制用晶体管402的栅电极412，形成有层间绝缘膜427。在层间绝缘膜427上形成有信号线406、电流供应线407、电极411和413等。另外，在层间绝缘膜上形成有电连接到电极413的像素电极408。像素电极408的周边部分被绝缘性的隔断层428围绕。在像素电极408上形成有EL层429，在EL层429上形成有相对电极430。作为加强板设置有相对衬底431，相对衬底431利用树脂层432贴合在支撑衬底107上。在EL显示装置的像素部中，图12所示的像素排列为矩阵状。 
EL显示装置的灰度控制具有用电流控制发光元件的亮度的电流驱动方式、以及用电压控制其亮度的电压驱动方式，但是在晶体管的特性值对于每一个像素的差异很大的情况下，难以采用电流驱动方式，为此必须有修正特性偏差的修正电路。通过利用本发明有关的SOI衬底，由于选择用晶体管401和显示控制用晶体管402对于每一个像素的特性偏差很小，所以可以采用电流驱动方式。 
如图11和图12所示，可以用制造显示装置的母体玻璃来制造SOI衬底，并且利用该SOI衬底制造显示装置。再者，在该SOI衬底上也可以形 成如图8和图9所说明的微处理器，所以也可以在显示装置中安装计算机的功能。此外，也可以制造能够以非接触方式进行数据的输入和输出的显示装置。 
换言之，通过使用本发明有关的SOI衬底，可以制造各种各样的电器。作为电器，包括摄像机或数码相机等的相机、导航系统、音频再现装置(汽车音响、音响组件等)、计算机、游戏机、便携式信息终端(移动计算机、便携式电话、便携式游戏机或电子书等)、具有记录媒质的图像再现装置(具体地说，是具备再现DVD(digital versatile disc：数字通用光盘)等的记录媒体、并显示其图像的显示装置的装置)等。 
利用图13来说明电器的具体方式。图13(A)是表示便携式电话机901的一个例子的外观图。该便携式电话机901包括显示部902、操作开关903等而构成。通过对显示部902采用图11中说明的液晶显示装置或图12中所说明的EL显示装置，可以成为显示不均很少且图像质量优异的显示部902。对于便携式电话机901中包含的微处理器或存储器等，也可以采用由本发明有关的SOI衬底所形成的半导体装置。 
此外，图13(B)是表示数字播放器911的结构例子的外观图。数字播放器911包括显示部912、操作部913和耳机914等。可以使用头戴式耳机或无线式耳机来代替耳机914。通过对显示部912采用图11中所说明的液晶显示装置或图12中所说明的EL显示装置，即使是在屏幕尺寸为0.3英寸～2英寸左右的情况下，也可以显示高清晰的图像以及大量文字信息。另外，对于数字播放器911中所包含的存储音乐信息的存储部、微处理器，也可以采用本发明有关的SOI衬底所形成的半导体装置。 
另外，图13(C)是电子书921的外观图。该电子书921包括显示部922和操作开关923。既可在电子书921中内置调制解调器，又可内置图9的RFCPU，从而也可以是能够以无线方式收发信息的结构。通过对显示部922采用图11所说明的液晶显示装置或者图12所说明的EL显示装置，进行高图像质量的显示。对于电子书921中存储信息的存储部或使电子书921发挥作用的微处理器，可以采用本发明有关的SOI衬底所形成的半导体装 置。 
(实施方式6) 
利用具有使用了本发明有关的SOI衬底的显示元件的半导体装置，可以完成电视装置。对以给予高性能和高可靠性为目的的电视装置的例子进行说明。 
图14是表示电视装置(液晶电视装置或EL电视装置等)的主要结构的框图。 
作为其他外部电路的结构，在图像信号的输入一侧是由以下构成的：对调谐器1904所接收的信号中的图像信号进行放大的图像信号放大电路1905；将从其中输出的信号转换为与红、绿和蓝的各色对应的颜色信号的图像信号处理电路1906；以及用于将该图像信号转换成驱动器IC的输入规格的控制电路1907等。控制电路1907将信号分别输出到扫描线一侧和信号线一侧。在进行数字驱动的情况下，也可以是在信号线一侧设置信号分割电路1908、将输入数字信号分割成m个而提供的结构。 
调谐器1904所接收的信号中的音频信号被传送到音频信号放大电路1909，其输出经过音频信号处理电路1910提供给扬声器1913。控制电路1911从输入部1912接收接收站(接收频率)和音量的控制信息，并将信号传送到调谐器1904和音频信号处理电路1910。 
如图15(A)、(B)所示，将显示模块装入框体中，从而可以完成电视装置。将还安装有FPC的显示面板一般称作EL显示模块。因此，若使用EL显示模块则可以完成EL电视装置，若使用液晶显示模块则可以完成液晶电视装置。由显示模块形成主屏幕2003，作为其它附属设备具备扬声器部2009和操作开关等。像这样，通过应用根据本发明的SOI衬底，可以完成电视装置。 
另外，也可以使用相位差板或偏振片来遮挡从外部入射的光的反射光。还有，若使顶部发射型半导体装置，则可以对成为隔墙的绝缘层进行着色而用作黑矩阵。该隔墙可以通过液滴喷射法等形成，也可以在颜料类的黑色树脂或在聚酰亚胺等树脂材料中混合碳黑等，还可以采用其 叠层。通过液滴喷射法还可以在同一区域中多次喷射不同的材料来形成隔墙。作为相位差板，使用λ/4板和λ/2板，设计成能够控制光即可。其结构是从TFT元件衬底一侧依次为发光元件、密封衬底(密封材料)、相位差板(λ/4板、λ/2板)、以及偏振片的结构，从发光元件发射的光通过它们而从偏振片一侧发射到外部。该相位差板或偏振片可以设置在光发射的一侧即可，若是两侧发射的双面发射型半导体装置，则也可以设置在两侧。另外，也可以在偏振片的外侧具有防反射膜。由此，可以显示更清晰更精密的图像。 
如图15(A)所示，利用了显示元件的显示用面板2002被组装到框体2001中，由接收机2005进行一般电视广播的接收，并且通过调制解调器2004与有线或无线的通信网络连接，由此还可以进行单向(由发送者到接收者)或双向(在发送者和接收者之间，或者在接收者彼此之间)的信息通信。电视装置的操作可以由组装在框体中的开关或另行提供的遥控器2006来进行，在该遥控装置上还可以设置显示输出信息的显示部2007。 
另外，对于电视装置，还可以附加有如下结构：除了主屏幕2003以外，使用第二显示用面板形成辅助屏幕2008，并显示频道或音量等。在这种结构中，也可以采用视角优异的EL显示用面板形成主屏幕2003，采用能够以低耗电进行显示的液晶显示用面板来形成辅助屏幕2008。另外，为了使低耗电化优先，可以采用如下结构：使用液晶显示用面板来形成主屏幕2003，使用EL显示用面板形成辅助屏幕2008，并且辅助屏幕2008能够点亮和熄灭。若使用本发明，则即使在使用这样大型衬底且使用多个TFT和电子部件的情况下，也可以高生产率地制造具有高性能且高可靠性的半导体装置。 
图15(B)为具有例如20～80英寸的大型显示部的电视装置，包括框体2010、作为操作部的键盘部2012、显示部2011、和扬声器部2013等。本发明适用于显示部2011的制造。由于图15(B)的显示部使用了可弯曲的物质，因此成为显示部弯曲了的电视装置。由于可以这样自由地设计显示 部的形状，所以能够制造所希望形状的电视装置。 
通过使用本发明有关的SOI衬底，可以高生产率地制造具有显示功能的高性能且高可靠性半导体装置。因此，可以高生产率地制造高性能、高可靠性的电视装置。 
当然，本发明不局限于电视装置，还可以用于如个人计算机的监视器、铁路的车站或机场等中的信息显示屏、街头上的广告显示屏等的大面积显示媒体的各种用途。 
(实施方式7) 
图16是采用了本发明的便携式电话机的结构的一个例子，它表示与图13(A)所示的便携式电话机不相同的例子。在图16的便携式电话机中，图16(A)是正面图，图16(B)是背面图，图16(C)是展开图。便携式电话机具有电话和便携式信息终端双方的功能，并内置有计算机，除了音频通话以外还能够进行各种数据处理，即所谓的智能手机。 
便携式电话机由框体1001和1002两个框体构成。在框体1001上具备显示部1101、扬声器1102、麦克风1103、操作键1104、定点设备1105、相机用透镜1106、外部连接端子1107、耳机端子1008等，在框体1002上具备键盘1201、外部存储器插槽1202、相机用透镜1203、灯1204等。另外，天线内置于框体1001内部。 
另外，除了上述结构以外，还可以内置非接触IC芯片和小型记录装置等。 
对于能够组合其他上述实施方式中所示的半导体装置的显示部1101，根据使用方式适当地改变显示的方向。由于在与显示部1101同一面上具备了相机用透镜1106，所以可以实现电视电话。另外，能够以显示部1101为取景器，使用相机用透镜1203和灯1204拍摄静态图像和动态图像。扬声器1102和麦克风1103不局限于音频通话，还能进行电视电话、录音、再现等。利用操作键1104，能够进行打电话、接电话，电子邮件等的简单信息输入、图像滚动、或指针移动等。再者，图16(A)所示的彼此重叠的框体1001和框体1002可以通过滑动而如图16(C)所示那样展开， 从而可以用作便携式信息终端。在此情况下，可以使用键盘1201和定点设备1105进行顺利操作。外部连接端子1107可以与AC适配器和USB电缆等的各种电缆连接，能够进行充电以及与计算机等的数据通信。另外，还可以将记录媒体插入到外部存储器插槽1202来对应于更大量数据的存储和移动。 
另外，除了上述功能以外，还可以具有红外线通信功能、电视接收功能等。 
通过将根据本发明的SOI衬底应用于显示部1101，可以提供高性能且高可靠性的便携式电话机。 
如上所述，通过应用本发明有关的SOI衬底，可以高生产率地制造具有显示功能的高性能且高可靠性半导体装置。因此，可以高生产率地制造高性能、高可靠性的便携式电话。 
如上所述，本发明的应用范围非常广泛，可应用于各种领域的电子设备或信息显示装置。 
实施例1 
下面，根据实施例更详细地说明本发明。勿须置言，本发明不局限于该实施例，而是由权利要求的范围特定的。在本实施例中，对SOI衬底的单晶半导体层的表面粗糙度进行说明。 
利用图17说明本实施例的SOI衬底的制造方法。图17中所示的制造方法对应于实施方式1所说明的制造方法。 
作为半导体衬底，准备单晶硅衬底。单晶硅衬底是5英寸的p型硅衬底，其面取向是(100)，而其侧面取向为<110>。以下，将单晶硅衬底写为“c-Si衬底601”。 
用纯水清洗c-Si衬底601，并干燥。接着，利用等离子体CVD装置，在c-Si衬底601上形成氧氮化硅层602a，并且在氧氮化硅层602a上形成氮氧化硅层602b(参照图17(A))。 
在利用平行平板型等离子体CVD装置时，不使c-Si衬底601暴露于大气中，而连续地形成氧氮化硅层602a和氮氧化硅层602b。此时的成膜条 件如下所述。这里，在形成氧氮化硅层602a之前，用氢氟酸水溶液清洗60秒，进行去除c-Si衬底601的氧化膜的工序。 
<氧氮化硅层602a> 
·厚度50nm 
·气体的种类(流量) 
SiH4(4sccm) 
N2O(800sccm) 
·衬底温度400℃ 
·压力40Pa 
·RF频率27MHz 
·RF功率50W 
·电极间距15mm 
·电极面积615.75cm2
<氮氧化硅层602b> 
·厚度50nm 
·气体的种类(流量) 
SiH4(10sccm) 
NH3(100sccm) 
N2O(20sccm) 
H2(400sccm) 
·衬底温度300℃ 
·压力40Pa 
·RF频率27MHz 
·RF功率50W 
·电极间距30mm 
·电极面积615.75cm2
接着，如图17(B)所示，利用离子掺杂装置对c-Si衬底601照射氢离子605，形成损伤区域603。作为源气体使用100％氢气，利用电场加速并 添加到c-Si衬底601中，而不对离子化了的氢进行质量分离。详细条件如下所述。 
·源气体H2
·RF功率100W 
·加速电压40kV 
·剂量2.0×1016ions/cm2
在离子掺杂装置中，从氢气产生H+、H2 +、H3 +三种离子种，将这些离子种全部掺杂到c-Si衬底601中。在从氢气产生的离子种中，80％左右是H3 +。 
在形成损伤区域603之后，利用纯水清洗c-Si衬底601，并用等离子体CVD装置在氮氧化硅层602b上形成厚50nm的氧化硅膜604(参照图17(C))。作为氧化硅膜604的源气体，使用硅酸乙酯(TEOS：化学式为Si(OC2H5)4)和氧气。氧化硅膜604的成膜条件如下所述。 
<氧化硅膜604> 
·厚度50nm 
·气体的种类(流量) 
TEOS(15sccm) 
O2(750sccm) 
·衬底温度300℃ 
·压力100Pa 
·RF频率27MHz 
·RF功率300W 
·电极间距14mm 
·电极面积615.75cm2
准备玻璃衬底607(图17(D))。作为玻璃衬底607，使用旭硝子株式会社制造的铝硅酸盐玻璃衬底(产品名称为“AN100”)。清洗玻璃衬底607以及形成有氧化硅膜604的c-Si衬底601。对于清洗，是在纯水中进行超声波清洗后，进行用含臭氧的纯水的处理。
接着，如图18(A)所示，通过将玻璃衬底607和c-Si衬底601紧贴，而使玻璃衬底607和氧化硅膜604接合。利用该工序，玻璃衬底607和c-Si衬底601贴合。该工序并不伴随加热处理，而是常温下的处理。 
接着，在扩散炉中进行加热处理，如图18(B)所示，在损伤区域603中分离。首先，在200℃下进行2个小时的加热，将加热温度上升到600℃，再进行2个小时的加热。通过该一系列的加热处理，在c-Si衬底601的损伤区域603中发生龟裂，而c-Si衬底601在损伤区域中分离。利用该工序，通过在600℃以上加热c-Si衬底601，可以使贴合在玻璃衬底上的硅层的结晶性进一步接近于单晶半导体衬底的结晶性。 
在加热处理结束后，从扩散炉中取出玻璃衬底607和c-Si衬底601。由于加热处理使玻璃衬底607和c-Si衬底601成为可以分离的状态，所以若去掉c-Si衬底601，则可以形成从c-Si衬底601分离了的硅层608贴合在玻璃衬底607上的SOI衬底。 
SOI衬底具有在玻璃衬底607上依次层叠氧化硅膜604、氮氧化硅层602b、氧氮化硅层602a和硅层608的结构。在本实施例中，硅层608的厚度是120nm左右。 
接着，对SOI衬底的硅层608的表面进行干法刻蚀。通过对硅层608进行干法刻蚀，使硅层609的厚度为95nm(参照图18
Figure G2008101665350D0057100346QIETU
)。硅层608的刻蚀条件如下所述。 
·接通到线圈型电极的功率150W 
·接通到下部电极的功率40W 
·反应压力1.0Pa 
·刻蚀气体(氯的流量)100sccm 
接着，如图19(A)所示，对SOI衬底的硅层609照射激光束606，形成具有硅层610的SOI衬底。图19(B)的硅层610对应于激光束606照射后的硅层609。 
然后，对硅层610进行干法刻蚀，使其膜厚减薄到60nm。通过上述工序，形成图19(C)所示的SOI衬底。此外，刻蚀条件与图18
Figure 2008101665350100002G2008101665350D0057100346QIETU
所示的条件相 同。 
为进行图19(A)的激光束照射而使用的激光器的规格如下所述。 
<激光器的规格> 
XeCl准分子激光器 
波长  308nm 
脉冲宽度  25nsec 
重复频率  30Hz 
利用包括柱面透镜等的光学系统，使激光束606成为束点为线形的线形光束。一边与激光束606相对地移动玻璃衬底607，一边照射激光束606。此时，激光束606的扫描速度为1.0mm/sec，并且对相同区域照射激光束606十二次。 
另外，激光束606的气氛为大气气氛或者氮气气氛。在本实施例中，氮气气氛是一边照射大气中的激光束606、一边将氮气喷射到被照射面而形成的。 
激光束606的能量密度在大约540mJ/cm2～700mJ/cm2的范围内。 
本发明人对在进行了干法刻蚀之后、由激光束606的照射而引起的硅层的表面粗糙度进行了测定。另外，还对在照射了激光束606之后、由进行干法刻蚀或湿法刻蚀而引起的硅层的表面粗糙度进行了测定。 
对于硅层的表面粗糙度及其结晶性的分析，可以采用由光学显微镜、原子力显微镜(AFM：Atomic Force Microscope)和扫描电子显微镜(SEM：Scanning Electron Microscope)的观察、电子背散射图像(EBSP：Electron Back Scatter Diffraction Pattern)的观察、以及拉曼光谱测定等。 
在本实施例中对于硅层的表面粗糙度的测定，是利用原子力显微镜(AFM：Atomic Force Microscope)，测定了硅层的平均面粗糙度(Ra)、均方根面粗糙度(RMS)、峰谷的最大高低差(P-V)。 
这里，平均面粗糙度(Ra)是指将JISB0601：2001(ISO4287:1997)所定义的中心线平均粗糙度Ra扩展到三维而得到的，以使其可以适用于 测定面。它可以表示为从基准面到指定面的偏差的绝对值的平均值，可从下式得到。 
[数学式1] 
R a = 1 S 0 &Integral; Y 1 Y 2 &Integral; X 1 X 2 | F ( X , Y ) - Z 0 | dXdY
另外，测定面是指所有测定数据所表示的面，记为下式。 
[数学式2] 
Z＝F(X，Y) 
另外，指定面是指成为粗糙度测量的对象的面，是由坐标(X1，Y1)、(X1，Y2)、(X2，Y1)、(X2，Y2)表示的四点所围成的长方形区域，将指定面为理想的平坦时的面积设定为S0。此外，S0可由下式求出。 
[数学式3] 
S0＝(X2-X1)·(Y2-Y1) 
另外，基准面是指将指定面的高度的平均值设定为Z0时，表示为Z＝Z0的平面。基准面平行于XY平面。此外，Z0可由下式求出。 
[数学式4] 
Z 0 = 1 S 0 &Integral; Y 1 Y 2 &Integral; X 1 X 2 F ( X , Y ) dXdY
均方根面粗糙度(RMS)是指将对于截面曲线的RMS，和Ra同样地扩展至三维而得到的，以使其适用于测定面。它可以表示为从基准面到指定面的偏差的均方根的平均值的平方根，可从下式得到。 
[数学式5] 
R ms = 1 S 0 &Integral; Y 1 Y 2 &Integral; X 1 X 2 { F ( X , Y ) - Z 0 } 2 dXdY
峰谷的最大高低差(P-V)可以用指定面中最高的峰顶的高度Zmax和最低的谷底的高度Zmin的差来表示，可从下式得到。 
[数学式6] 
P-V＝Zmax-Zmin
这里所说的峰顶和谷底是指将JISB0601：2001(ISO4287:1997)中 定义的“峰顶”和“谷底”扩展至三维而得的，峰顶表示指定面的峰中的最高处，谷底表示指定面中的最低处。 
本实施例中的平均面粗糙度(Ra)、均方根面粗糙度(RMS)、峰谷的最大高低差(P-V)的测量条件如下所述。 
·原子力显微镜(AFM)：扫描型探针显微镜SPI3800N/SPA500(精工电子株式会社制) 
·测定模式：动态力模式(DFM模式) 
·悬臂:SI-DF40(硅制，弹簧常数为42N/m，谐振频率为250~390kHz，探针前端R≦10nm) 
·扫描速度：1.0Hz 
·测定面积：10μm×10μm 
·测定点数：256点×256点 
另外，DFM模式是指在以某一频率(悬臂固有的频率)使悬臂谐振的状态下，一边控制探针和样品的距离以使悬臂的振动振幅恒定、一边测定表面形状的测定模式。该DFM模式是以不接触样品表面的方式进行测定的，因此可以不损伤样品表面，而保持原有形状进行测定。 
在本实施例中，硅层的表面粗糙度的测定是按照上述条件对如下硅层(A)～(F)进行，并得到三维表面形状的图像：(A)分离了c-Si衬底之后(未处理)的硅层；(B)进行了干法刻蚀处理之后的硅层；(C)激光照射后的硅层；(D)在进行干法刻蚀处理之后照射了激光束的硅层；(E)在进行干法刻蚀处理之后照射激光束并进行了干法刻蚀处理的硅层；以及(F)在进行干法刻蚀处理之后照射激光束并进行了湿法刻蚀处理的硅层。考虑到所得到的测定图像的衬底截面的曲率，利用附属软件，用最小二乘法从图像的所有数据求出一次平面并拟合，进行用来修正面内的倾斜的一次倾斜修正，接着，同样地进行用来修正二次曲线的二次倾斜修正，然后再利用附属软件，进行表面粗糙度的解析，分别计算出平均面粗糙度(Ra)、均方根面粗糙度(RMS)、和峰谷的最大高低差(P-V)。 
图20表示根据AFM的测定结果。图20(D)表示在干法刻蚀后照射了激 光束的硅层的表面的观察图像。另外，为了确认在进行干法刻蚀处理之后照射激光束的效果，图20(A)表示分离了c-Si衬底之后(未处理)的硅层的表面的观察图像，图20(B)表示干法刻蚀后的硅层的表面的观察图像，图20(C)表示激光照射后的硅层的表面的观察图像。另外，图20(E)表示干法刻蚀后照射激光束，并进行了干法刻蚀的硅层的表面的观察图像，图20(F)表示干法刻蚀后照射激光束，并进行了湿法刻蚀处理的硅层的表面的观察图像。另外，图20(A)～(F)对应于图21(A)～(F)的鸟瞰图。此外，图20(A)的硅层的表面的观察图像和图21(A)的鸟瞰图的图像在横向上有流动，但是根据平均面粗糙度(Ra)、均方根面粗糙度(RMS)、以及峰谷的最大高低差(P-V)的定义式，并不影响到表面粗糙度的解析。 
表1表示根据图20(A)～图20(F)的DFM图像而计算出的表面粗糙度。 
[表1] 
  
  平均面粗糙度(Ra)[nm] 均方根面粗糙度(RMS)[nm] 峰谷的最大高低差(P-V)[nm]
(A)未处理 5.89 7.74 85.8
(B)干法刻蚀 5.86 7.52 61.8
(C)激光束照射 1.17 1.49 11.4
(D)干法刻蚀+激光束 照射 0.551 0.853 13.2
(E)干法刻蚀+激光 束照射+干法刻蚀 0.794 1.14 26
(F)干法刻蚀+激光 束照射+湿法刻蚀 1.23 1.81 29.2
在图21(A)所示的未处理的硅层的鸟瞰图中，由于保持了晶体缺陷和分离时的形状，所以硅层的表面为陡峭的突起状。因此，若对硅层进行干法刻蚀，则可以如图21(B)所示，去除硅层表面的晶体缺陷和分离时的 损伤。但是，硅层中的晶体缺陷并没有被去除，所以硅层的结晶性无法得到恢复。另外，虽然通过对硅层照射激光束可以恢复硅层中的结晶性，但是如图21(C)所示，由于单晶半导体层表面的晶体缺陷和分离时的损伤进入到了单晶半导体层内部，所以在硅层中残留有晶体缺陷。因而，通过进行干法刻蚀，去除单晶半导体层表面的晶体缺陷和分离时的损伤，再对去除了晶体缺陷和分离时的损伤的硅层照射激光束，从而可以获得其结晶性恢复了的硅层。。 
因此，通过对减少了晶体缺陷的单晶硅层进行薄膜化，可以制造利用了被薄膜化的单晶硅层的优点的高性能晶体管。 
如上所述，从表1、图20和图21可知，通过在干法刻蚀后照射激光束，可以实现被贴合在支撑衬底上的硅层的平坦性的提高。 
实施例2 
在本实施例中，利用图24～图26所示的实验数据，对以下两个单晶半导体层的特性差异进行说明，即在进行了干法刻蚀后照射激光束而再单晶化了的单晶半导体层；以及不进行干法刻蚀就照射激光束而再单晶化了的单晶半导体层。 
在本实施例中，制造了在进行干法刻蚀之后照射激光束而再单晶化了的单晶半导体层、以及不进行干法刻蚀就照射激光束而再单晶化了的单晶半导体层之后，利用各自的单晶半导体层而制造了薄膜晶体管。就是说，制造只在是否进行干法刻蚀处理方面不相同的薄膜晶体管，从而进行特性比较。下面，表示出具体的条件。 
从损伤区域中分离单晶半导体衬底、到将单晶半导体层贴合在支撑衬底上的制造工序，是与实施例1的图17(A)～18(B)同样地进行，进行直到。在损伤区域，将单晶半导体衬底分离成贴合有单晶半导体层的支撑衬底和单晶半导体衬底的一部分之后，分别形成以下单晶半导体层，即在进行干法刻蚀之后照射激光束而再单晶化了的单晶半导体层、以及不进行干法刻蚀就照射激光束而再单晶化了的单晶半导体层。 
这里，对激光束的照射能量密度进行说明。不进行干法刻蚀就照射 激光束而再单晶化时的激光束的能量密度与在进行了干法刻蚀之后照射激光束时的不同。这是因为使单晶半导体层再单晶化所需要的能量密度根据单晶半导体层的膜厚的不同而不同。在本实施例中，被分离成贴合有单晶半导体层的支撑衬底和单晶半导体衬底的一部分之后的单晶半导体层的膜厚为120nm左右，通过进行干法刻蚀，则单晶半导体层的膜厚为95nm左右。由这些单晶半导体层的膜厚所决定的激光束的能量密度，在不进行干法刻蚀就照射激光束的情况下为701mJ/cm2、710mJ/cm2、719mJ/cm2，而在进行了干法刻蚀之后照射激光束的情况下为648mJ/cm2、658mJ/cm2、669mJ/cm2。 
在进行了干法刻蚀之后照射激光束而再单晶化了的单晶半导体层，是在与图18(C)同样地进行了干法刻蚀之后，与图19(A)同样地进行激光束照射，再与图19(B)同样地进行干法刻蚀。另外，不进行干法刻蚀就照射激光束而再单晶化了的单晶半导体层，是与图19(A)同样地进行激光束照射，再与图19(B)同样地进行干法刻蚀，而不进行图18(C)所示的干法刻蚀。 
接着，利用图22(A)～图23(C)对薄膜晶体管的制造方法进行说明。图22(A)中表示根据上述方法而制造的SOI衬底。图22(A)所示的SOI衬底具有在玻璃衬底607上依次层叠氧化硅膜604、氮氧化硅层602b、氧氮化硅层602a、以及硅层611的结构。氧化硅膜604的膜厚为50nm，氮氧化硅层602b的膜厚为50nm，氧氮化硅层602a的膜厚为50nm。硅层611的膜厚为55nm。 
接着，进行用来控制阈值的沟道掺杂。按以下条件进行：使用硼作为材料气体，加速电压为15kV且硅层611中的峰值浓度为2×1017atoms/cm3。然后，使用光刻法形成由抗蚀剂构成的掩模(未图示)，将硅层611刻蚀成所希望的形状，形成硅层705、706(参照图22(B))。 
接着，作为覆盖被刻蚀了的硅层的栅极绝缘膜707，利用高密度等离子体(High Density Plasma)法形成膜厚10nm的氧化硅层，并利用等离子体CVD法形成70nm的氧氮化硅层。然后，在栅极绝缘膜707上以叠层结 构形成膜厚30nm的氮化钽层和膜厚370nm的钨层作为导电膜。 
接着，利用光刻法形成由抗蚀剂构成的掩模(未图示)，并对钨层和氮化钽层进行刻蚀，在形成栅电极708、709后，去除掩模(参照图22(C))。在去除掩模之后，再形成一个由抗蚀剂构成的掩模711以覆盖硅层706，并进行掺杂处理。将赋予n型(一导电型)的杂质元素710引入到用作n沟道型TFT的活性层的硅层705中。在此情况下，通过刻蚀钨层和氮化钽层而形成的栅电极708，用作为对赋予n型的杂质元素710的掩模，自匹配地形成沟道形成区域720和夹有该沟道形成区域720的杂质区域712a、712b(参照图22(D))。在本实施例的掺杂处理中，按以下条件进行：使用5％的PH3/H2作为材料气体，剂量为3×1015ions/cm3，加速电压为60kV。 
然后，在去除了由抗蚀剂构成的掩模711之后，再形成一个由抗蚀剂构成的掩模714以覆盖n沟道型薄膜晶体管的硅层705，并进行掺杂处理。将赋予p型(与一导电型相反的导电型)的杂质元素713引入到用作p沟道型TFT的活性层的硅层706中。在此情况下，栅电极709用作为对赋予p型的杂质元素713的掩模，自匹配地形成沟道形成区域721和夹有该沟道形成区域721的杂质区域715a、715b(参照图22(E))。在本实施例的掺杂处理中，按以下条件进行：使用15％的B2H6/H2作为材料气体，剂量为1.6×1016ions/cm2，加速电压为80kV。 
利用上述工序，在每个岛状硅层中形成沟道形成区域、以及夹有该沟道形成区域的杂质区域。 
接着，去除由抗蚀剂构成的掩模714，利用等离子体CVD法形成膜厚50nm的氧氮化硅膜(组成比：Si＝32.8％，0＝63.7％，H＝3.5％)作为第一层间绝缘膜716。然后，通过热处理，进行岛状硅层的结晶性的恢复、以及使添加在各个岛状硅层中的杂质元素的活性化。在本实施例中，利用使用退火炉的热退火法，以480℃在氮气气氛中进行热处理一个小时。 
接着，在第一层间绝缘膜上形成由无机绝缘材料或有机绝缘材料构成的第二层间绝缘膜717。在本实施例中，使用CVD法形成膜厚100nm的氮 化硅膜，然后形成膜厚600nm的氧化硅膜(参照图23(A))。并且，通过进行热处理，可以进行氢化处理。在本实施例中，使用退火炉以410℃进行1个小时的热处理。 
接着，使用由抗蚀剂构成的掩模，在绝缘膜中形成到达单晶半导体层的接触孔718(开口部)(参照图23(B))。根据所使用的材料的选择比，刻蚀可以进行一次，也可以进行多次。通过刻蚀，去除绝缘膜并形成到达源区或漏区的开口部718。 
接着，如附图所示那样形成导电层以覆盖开口部718，通过刻蚀导电层，形成作为与各源区或漏区的一部分分别电连接的源电极或漏电极而起到作用的导电层(参照图23(C))。在本实施例中，作为导电层，以膜厚60nm的钛层、膜厚40nm的氮化钛层、膜厚300nm的铝层、以及膜厚100nm的钛层的叠层结构而形成。再进行刻蚀，形成源电极或漏电极719a、719b。 
如上所述，可以形成根据本实施例的薄膜晶体管。 
图24表示以下两种n沟道型晶体管的对阈值电压的概率统计分布图，即使用在进行干法刻蚀之后照射激光束而再单晶化了的单晶半导体层所制造的n沟道型晶体管(以下称为“被进行了干法刻蚀的晶体管”)；以及使用不进行干法刻蚀就照射激光束而再单晶化了的单晶半导体层所制造的n沟道型晶体管(以下称为“没有进行干法刻蚀的晶体管”)。 
图24(A)表示不进行干法刻蚀就照射了激光束(能量密度为701mJ/cm2(标记○)、710mJ/cm2(标记□)、719mJ/cm2(标记◇))的情况，图24(B)表示在进行干法刻蚀之后照射了激光束(能量密度为648mJ/cm2(标记○)、658mJ/cm2(标记□)、669mJ/cm2(标记◇))的情况。任何一种情况都是沟道形成区域的长度/沟道形成区域的宽度＝8μm/8μm的n沟道型晶体管。图24的数据是通过将漏电压(Vd)设定为5V进行测量而得到的。在图24(A)、(B)中，横轴表示阈值电压Vth[V]，纵轴表示百分比[％]。另外，图中的分布越平行于纵轴，则表示偏差越小。还有，如上所述，激光束的能量密度在不进行干法刻蚀的情况下和进行了干法刻蚀的情况是不同的，这是因为再单晶化所需的能量密度根据单 晶半导体层的厚度的不同而不同。因此，能量密度的不同并不影响到晶体管特性的偏差。图25、图26中也是一样的。 
在图24(B)中，进行了干法刻蚀的晶体管的阈值电压的值99％在以下范围内：能量密度为648mJ/cm2时，为1.45±0.17V；能量密度为658mJ/cm2时，为1.46±0.22V；能量密度为668mJ/cm2时，为1.36±0.13V。与之相对的，在图24(A)中，没有进行干法刻蚀的晶体管的阈值电压的值99％在以下范围内：能量密度为701mJ/cm2时，为1.46±0.70V；能量密度为710mJ/cm2时，为1.99±1.20V；能量密度为719mJ/cm2时，为1.59±0.93V。就是说，从图24(A)、(B)可知，与没有进行干法刻蚀的情况相比，在进行干法刻蚀之后照射激光束的情况可以进一步降低偏差。 
图25中表示对亚阈值摆幅(S值)的概率统计分布图。图25(A)表示没有进行干法刻蚀就照射了激光束(能量密度为701mJ/cm2(标记○)、710mJ/cm2(标记□)、719mJ/cm2(标记◇))的情况，图25(B)中表示在进行干法刻蚀之后照射了激光束(能量密度为648mJ/cm2(标记○)、658mJ/cm2(标记□)、669mJ/cm2(标记◇))的情况。在任何一种情况下，都对沟道形成区域的长度/沟道形成区域的宽度＝8μm/8μm的n沟道型TFT进行测定。在图25(A)、(B)中，横轴表示亚阈值摆幅S值[V/dec]，纵轴表示百分比[％]。 
在图25(B)中，进行了干法刻蚀的晶体管的S值的99％在以下范围内：能量密度为648mJ/cm2时，为1.18±0.02V/dec；能量密度为658mJ/cm2时，为0.16±0.03V/dec；能量密度为668mJ/cm2时，为0.16±0.02V/dec。与之相对的，在图25(A)中，没有进行干法刻蚀的晶体管的S值的99％在以下范围内：能量密度为701mJ/cm2时，为0.17±0.04V/dec；能量密度为710mJ/cm2时，为0.19±0.07V/dec；能量密度为719mJ/cm2时，为0.17±0.07V/dec。就是说，从图25(A)、(B)可知，与没有进行干法刻蚀的情况相比，在进行干法刻蚀之后照射了激光束的情况可以进一步降低偏差。 
图26中表示对场效应迁移率的概率统计分布图。图26(A)表示没有进行干法刻蚀就照射了激光束(能量密度为701mJ/cm2(标记○)、710mJ/cm2 (标记□)、719mJ/cm2(标记◇))的情况，而图26B表示在进行干法刻蚀之后照射了激光束(能量密度为648mJ/cm2(标记○)、658mJ/cm2(标记□)、669mJ/cm2(标记◇))的情况。在任一情况下，都对沟道形成区域的长度/沟道形成区域的宽度＝8μm/8μm的n沟道型TFT进行测定。在图26(A)、(B)中，横轴表示场效应迁移率μ[cm2/Vs]，纵轴表示百分比[％]。 
在图26(B)中，进行了干法刻蚀的晶体管的场效应迁移率的99％在以下范围内：能量密度为648mJ/cm2时，为434±30cm2/Vs；能量密度为658mJ/cm2时，为471±38cm2/Vs；能量密度为668mJ/cm2时，为446±25cm2/Vs。与之相对的，在图26(A)中，没有进行干法刻蚀的晶体管的场效应迁移率的99％在以下范围内：能量密度为701mJ/cm2时，为434±51cm2/Vs；能量密度为710mJ/cm2时，为497±57cm2/Vs；能量密度为719mJ/cm2时，为450±51cm2/Vs。就是说，从图26(A)、(B)可知，与没有进行干法刻蚀的情况相比，在进行干法刻蚀之后照射了激光束的情况可以进一步降低偏差。 
如上所述，若使用本发明而获得的单晶半导体层制造TFT，则可以降低阈值电压、S值、以及场效应迁移率的偏差，从而本发明的有效性很明确。这是因为：通过对贴合在支撑衬底上的单晶半导体层进行干法刻蚀，在去除单晶半导体层表面的缺陷和损伤后照射激光束，因此可以防止在由激光束照射而引起的单晶半导体层熔化时，缺陷和损伤进入到单晶半导体层内部。因而，通过使用缺陷减少且平坦性高的单晶半导体层，可以制造多个元件之间的特性偏差被抑制的半导体装置。因此，可以提供可靠性高的半导体装置。 
本申请是根据2007年10月10日和2007年11月1日向日本专利局提出申请的日本专利申请编号2007-265014和2007-285567而制作的，所参考的全部内容都包括在本申请中。

Claims (14)

1.一种SOI衬底的制造方法，其特征在于，包括以下工序：
通过产生等离子体并将所述等离子体中所包含的离子种添加到单晶半导体衬底，从而在所述单晶半导体衬底中形成损伤区域；
在所述单晶半导体衬底上形成绝缘层；
以中间夹着所述绝缘层的方式将支撑衬底与所述单晶半导体衬底接合，以使其面对所述单晶半导体衬底；
通过加热所述单晶半导体衬底，在所述损伤区域将单晶半导体层从所述单晶半导体衬底分离，并且将所述单晶半导体层贴合在所述支撑衬底上；
对所述单晶半导体层进行干法刻蚀；以及
在进行所述干法刻蚀之后，用激光束照射所述单晶半导体层，
其中所述离子种包括占比例大于或等于80％的H3 +。
2.如权利要求1所述的SOI衬底的制造方法，其特征在于，
在所述照射工序之后进一步进行干法刻蚀工序。
3.如权利要求1所述的SOI衬底的制造方法，其特征在于，
所述支撑衬底是玻璃衬底。
4.如权利要求1所述的SOI衬底的制造方法，其特征在于，
利用所述照射工序，使所述单晶半导体层的表面熔化并凝固。
5.如权利要求1所述的SOI衬底的制造方法，其特征在于，
利用所述照射工序，使所述单晶半导体层的表面平坦化。
6.如权利要求1所述的SOI衬底的制造方法，其特征在于，
在惰性气氛下，用激光束照射所述单晶半导体层。
7.如权利要求1所述的SOI衬底的制造方法，其特征在于，
在真空状态下，用激光束照射所述单晶半导体层。
8.一种SOI衬底的制造方法，其特征在于，包括以下工序：
在单晶半导体衬底上形成绝缘层；
通过产生等离子体并将所述等离子体中所包含的离子种经所述绝缘层添加到所述单晶半导体衬底，从而在所述单晶半导体衬底中形成损伤区域；
以中间夹着所述绝缘层的方式将支撑衬底与所述单晶半导体衬底接合，以使其面对所述单晶半导体衬底；
通过加热所述单晶半导体衬底，在所述损伤区域将单晶半导体层从所述单晶半导体衬底分离，并且将所述单晶半导体层贴合在所述支撑衬底上；
对所述单晶半导体层进行干法刻蚀；以及
在进行所述干法刻蚀之后，用激光束照射所述单晶半导体层，
其中所述离子种包括占比例大于或等于80％的H3 +。
9.如权利要求8所述的SOI衬底的制造方法，其特征在于，
在所述照射工序之后进一步进行干法刻蚀工序。
10.如权利要求8所述的SOI衬底的制造方法，其特征在于，
所述支撑衬底是玻璃衬底。
11.如权利要求8所述的SOI衬底的制造方法，其特征在于，
利用所述照射工序，使所述单晶半导体层的表面熔化并凝固。
12.如权利要求8所述的SOI衬底的制造方法，其特征在于，
利用所述照射工序，使所述单晶半导体层的表面平坦化。
13.如权利要求8所述的SOI衬底的制造方法，其特征在于，
在惰性气氛下，用激光束照射所述单晶半导体层。
14.如权利要求8所述的SOI衬底的制造方法，其特征在于，
在真空状态下，用激光束照射所述单晶半导体层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5527956B2 (ja) 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5580010B2 (ja) * 2008-09-05 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5291607B2 (ja) * 2008-12-15 2013-09-18 株式会社半導体エネルギー研究所 発光装置の作製方法
SG178061A1 (en) * 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
US8318588B2 (en) 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
SG178179A1 (en) * 2009-10-09 2012-03-29 Semiconductor Energy Lab Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
US8314018B2 (en) * 2009-10-15 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20180030255A (ko) 2009-11-30 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치, 액정 표시 장치의 구동 방법, 및 이 액정 표시 장치를 구비하는 전자기기
KR20180088759A (ko) * 2010-07-27 2018-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5902917B2 (ja) 2010-11-12 2016-04-13 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2971361B1 (fr) * 2011-02-04 2014-05-09 Soitec Silicon On Insulator Structure semiconductrice a surface lissée et procédé d'obtention d'une telle structure
CN102184881B (zh) * 2011-04-01 2012-08-15 百力达太阳能股份有限公司 一种硅片干法刻蚀前的整理方法
CN103890908B (zh) * 2011-10-18 2016-08-24 富士电机株式会社 固相键合晶片的支承基板的剥离方法及半导体装置的制造方法
JP5780981B2 (ja) * 2012-03-02 2015-09-16 東京エレクトロン株式会社 ゲルマニウム薄膜の成膜方法
CN104218041B (zh) * 2014-08-15 2017-12-08 京东方科技集团股份有限公司 阵列基板及制备方法和显示装置
CN106322513B (zh) * 2015-07-01 2022-05-24 王冰 一种dep家用空气净化器
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
CN114115609A (zh) 2016-11-25 2022-03-01 株式会社半导体能源研究所 显示装置及其工作方法
US11418168B2 (en) * 2017-05-30 2022-08-16 Samsung Electro-Mechanics Co., Ltd. Acoustic resonator and method for manufacturing the same
US10965271B2 (en) * 2017-05-30 2021-03-30 Samsung Electro-Mechanics Co., Ltd. Acoustic resonator and method for fabricating the same
US10553474B1 (en) * 2018-08-29 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor-on-insulator (SOI) substrate
KR102631767B1 (ko) * 2019-08-22 2024-02-01 주식회사 효산 디스플레이 제조용 기판 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110845A (en) * 1997-04-11 2000-08-29 Sharp Kabushiki Kaisha Process for fabricating SOI substrate with high-efficiency recovery from damage due to Ion implantation
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6300227B1 (en) * 1998-12-01 2001-10-09 Silicon Genesis Corporation Enhanced plasma mode and system for plasma immersion ion implantation
US6468923B1 (en) 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
US6274463B1 (en) 2000-07-31 2001-08-14 Hewlett-Packard Company Fabrication of a photoconductive or a cathoconductive device using lateral solid overgrowth method
US6300027B1 (en) 2000-11-15 2001-10-09 Xerox Corporation Low surface energy photoreceptors
US6855584B2 (en) 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4230160B2 (ja) 2001-03-29 2009-02-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4772258B2 (ja) 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4103447B2 (ja) 2002-04-30 2008-06-18 株式会社Ｉｈｉ 大面積単結晶シリコン基板の製造方法
JP2004031715A (ja) * 2002-06-27 2004-01-29 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
KR100511656B1 (ko) 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
TWI301641B (zh) 2002-09-19 2008-10-01 Ind Tech Res Inst
TWI233154B (en) 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
EP1427002B1 (en) 2002-12-06 2017-04-12 Soitec A method for recycling a substrate using local cutting
EP1427001A1 (en) 2002-12-06 2004-06-09 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for recycling a surface of a substrate using local thinning
US20060043072A1 (en) 2003-02-05 2006-03-02 Industrial Technology Research Institute Method for planarizing polysilicon
US7399681B2 (en) 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
JP2004310056A (ja) * 2003-03-25 2004-11-04 Sony Corp 超薄型電気光学表示装置の製造方法
JP4509488B2 (ja) 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US6767802B1 (en) 2003-09-19 2004-07-27 Sharp Laboratories Of America, Inc. Methods of making relaxed silicon-germanium on insulator via layer transfer
JP4759919B2 (ja) * 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法
JP5110772B2 (ja) * 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
JP4407384B2 (ja) 2004-05-28 2010-02-03 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
KR100898649B1 (ko) 2004-05-28 2009-05-22 가부시키가이샤 섬코 Ｓｏｉ기판 및 그 제조방법
US7316415B2 (en) * 2004-08-30 2008-01-08 Autoliv Asp, Inc. Dual chamber airbag
JP4934966B2 (ja) 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
WO2007046290A1 (en) 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007265014A (ja) 2006-03-28 2007-10-11 Ricoh Co Ltd 人材検索システム
JP2007285567A (ja) 2006-04-14 2007-11-01 Sekisui Chem Co Ltd 人工森林浴換気システム
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
US7608521B2 (en) * 2006-05-31 2009-10-27 Corning Incorporated Producing SOI structure using high-purity ion shower
FR2912258B1 (fr) * 2007-02-01 2009-05-08 Soitec Silicon On Insulator "procede de fabrication d'un substrat du type silicium sur isolant"
US7755113B2 (en) 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
US7846817B2 (en) 2007-03-26 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN101281912B (zh) 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
KR101484296B1 (ko) 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
JP5442224B2 (ja) 2007-07-23 2014-03-12 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
JP5527956B2 (ja) 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
TWI493609B (zh) 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110845A (en) * 1997-04-11 2000-08-29 Sharp Kabushiki Kaisha Process for fabricating SOI substrate with high-efficiency recovery from damage due to Ion implantation
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers

Also Published As

Publication number Publication date
KR101484490B1 (ko) 2015-01-20
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