JP5926887B2 - Ｓｏｉ基板の作製方法 - Google Patents

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Description

開示される発明の一様態は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板及びその作製方法に関する。
近年、バルク状のシリコンウェハに代わり、絶縁表面に薄い単結晶シリコン層を備えたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の開発が進められている。
ＳＯＩ基板を作製する１つの方法として、次の方法が挙げられる。単結晶シリコン基板に水素イオンを添加し、脆化層（分離層ともいう）を形成する。ベース基板（例えばガラス基板）と単結晶シリコン基板とを貼り合わせる。貼り合わされた単結晶シリコン基板を加熱することにより、脆化層に沿って、薄膜状の単結晶層を分離させ、ベース基板上に薄膜状の単結晶層を形成する方法である（特許文献１〜特許文献４参照）。
特開２００９−１１１３６３号公報 特開２００９−１１１３７１号公報 特開２００９−１１１３７２号公報 特開２００９−１３５４４８号公報
上記のような単結晶シリコン基板に形成した脆化層から、表層のシリコン層が分離されるメカニズムは、当該基板に添加した水素の作用によると考えられている。すなわち、脆化層を含む単結晶シリコン基板を加熱すると、水素の微小気泡が発生し、この体積が膨張することで内圧が上昇して亀裂が生じるというものである。
この場合、水素の微小気泡の大きさや、発生する位置を精密に制御しているわけではないので、脆化層に生じる亀裂の位置も任意なものとなる。その結果、剥離されるシリコン層の表面は、実際には鏡面状の平坦面などは得られず、平坦性が損なわれてしまうことが問題となっている。
本発明の一形態は、ベース基板とボンド基板（例えば単結晶シリコン基板）を貼り合わせて、ベース基板上に半導体層を形成したＳＯＩ基板において、当該半導体層の平坦性を向上させることを目的とする。
開示される発明の一様態では、脆化層によって分離するための加熱処理を行う際に、ボンド基板とベース基板を貼り合わせた状態で、全体を脆化層に微小気泡が大量に発生する温度よりも低い温度で加熱し、該貼り合わせ基板の一部を当該加熱温度よりも高い温度で加熱して、ボンド基板を剥離することでベース基板に半導体層を形成するものである。局部的に加熱する温度は、当該貼り合わせ基板の全体を加熱する温度よりも１０℃以上高いことが好ましく、上限の温度は全体の加熱温度に対して３０℃以下高くすることが好ましい。
高い温度で加熱された一部の領域の気泡成長は、他の領域より早く進行する。当該一部の領域の気泡成長が、他の領域より早く進行することで、当該一部の領域のみが先行して分離される。分離された当該領域から、基板全体に分離が進行する。基板全体に分離が進行することで、半導体層が分離される。半導体層が分離されることによって、ベース基板上に該半導体層を形成することができる。
このとき当該一部の領域と他の領域の温度差、あるいは、当該一部の領域と他の領域の加熱温度そのものを適切に制御する。このような温度差あるいは加熱温度そのものを適切に制御すれば、当該一部の領域を分離することにより、他の領域の加熱温度が低くても、他の領域も分離することができる。温度を意図的に高くした領域（当該一部の領域）以外の領域（他の領域）は、分離の時点で気泡成長が十分に進んでいない。気泡成長が十分に進んでいない領域を分離するため、半導体層を分離した際の表面荒れを防ぐことができる。
また、当該発明の一様態では、半導体層の分離のきっかけは加熱温度の温度差である。そのため、分離のきっかけとなる領域を形成する必要がない。分離のきっかけとなる領域を形成しないため、ＳＯＩ基板の作製に係る工程を低減することができる。
当該発明の一様態では、分離のきっかけとなる領域を形成する必要がないので、ＳＯＩ基板の作製に係る作製コストを抑制することができる。
当該発明の一様態では、ＳＯＩ基板の作製に係る工程を低減し、ＳＯＩ基板の作製に係る作製コストを抑制し、このようなＳＯＩ基板の半導体層を用いて作製された半導体装置の歩留まりを向上させることができる。
また、開示される発明の一様態では、まず面内の温度分布が均一である加熱機器を用いて、ボンド基板全体を脆化層から微小気泡が発生する段階まで加熱する。この微小気泡を発生させる加熱工程を、第１の加熱処理とする。
その後第２の加熱処理として、基板端面などのデバイス形成領域以外の領域を局所的に加熱する。局所的に加熱された領域に発生した微小気泡のみを、半導体層を分離転載できる状態（大きさ）までに成長させる。すなわち、局所的に加熱された領域の微小気泡を、上述の微小気泡が成長してつながって大きな気泡が発生する状態まで成長させる。
局所的に加熱された領域がきっかけ（トリガーともいう）となり、微小気泡が発生した他の領域にも分離が進む。これにより、ボンド基板全体の分離及びベース基板上への半導体層形成を行うことができる。
第２の加熱処理で局所的に加熱されなかった領域では、気泡の過剰な成長が起こらない。そのため半導体層を分離転載した後の半導体層表面の荒れを抑制できるという利点がある。なお、第１の加熱処理と第２の加熱処理は、連続して行っても良いし、不連続であってもよい。
また、当該発明の一様態では、半導体層の分離のきっかけは加熱温度の温度差である。そのため、分離のきっかけとなる領域を形成する必要がない。分離のきっかけとなる領域を形成しないため、ＳＯＩ基板の作製に係る作製に係る工程を低減することができる。
当該発明の一様態では、分離のきっかけとなる領域を形成する必要がないので、ＳＯＩ基板の作製に係る作製コストを抑制することができる。
当該発明の一様態では、ＳＯＩ基板の作製に係る作製に係る工程を低減し、ＳＯＩ基板の作製に係る作製コストを抑制し、このようなＳＯＩ基板の半導体層を用いて作製された半導体装置の歩留まりを向上させることができる。
開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも１０℃以上３０℃以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも１０℃以上１５℃以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板全体に、第１の温度で第１の加熱処理を行い、前記第１の加熱処理後に、前記貼り合わせられたボンド基板の一部の領域を、前記第１の温度より１０℃以上高い第２の温度によって加熱する第２の加熱処理を行い、前記脆化層において前記一部の領域から他の領域に分離を進行させ、前記ベース基板に半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
上記の作製方法を用いて平均面粗さが６．０ｎｍ以下としたＳＯＩ基板を提供できる。
上記の作製方法を用いて最大高低差が１５０ｎｍ以下としたＳＯＩ基板を提供できる。
上記の作製方法を用いて二乗平均平方根粗さが１０ｎｍ以下としたＳＯＩ基板を提供できる。
開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも１０℃以上３０℃以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に第１の半導体層を形成し、前記第１の半導体層中の前記一部の領域を除去し、前記第１の半導体層中の前記他の領域を用いて第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板の一部の領域を、他の領域よりも１０℃以上１５℃以下高い温度で加熱することにより、前記脆化層において前記一部の領域から前記他の領域に分離を進行させ、前記ベース基板に第１の半導体層を形成し、前記第１の半導体層中の前記一部の領域を除去し、前記第１の半導体層中の前記他の領域を用いて第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
開示される発明の一様態は、ボンド基板にイオンを添加して該ボンド基板に脆化層を形成し、絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、前記貼り合わせられたボンド基板全体に、第１の温度で第１の加熱処理を行い、前記第１の加熱処理後に、前記貼り合わせられたボンド基板の一部の領域を、前記第１の温度より１０℃以上高い第２の温度によって加熱する第２の加熱処理を行い、前記脆化層において前記一部の領域から他の領域に分離を進行させ、前記ベース基板に第１の半導体層を形成し、前記第１の半導体層中の前記一部の領域を除去し、前記第１の半導体層中の前記他の領域を用いて第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
上記の作製方法を用いて平均面粗さが６．０ｎｍ以下としたＳＯＩ基板を提供できる。
上記の作製方法を用いて最大高低差が１５０ｎｍ以下としたＳＯＩ基板を提供できる。
上記の作製方法を用いて二乗平均平方根粗さが１０ｎｍ以下としたＳＯＩ基板を提供できる。
半導体層の表面荒れが抑制されたＳＯＩ基板を提供することができる。また上述のＳＯＩ基板の半導体層を用いることで、半導体装置の歩留まりを向上させることができる。
ＳＯＩ基板の作製工程の一例を示す断面図。 ＳＯＩ基板の作製工程の一例を示す断面図。 ＳＯＩ基板の作製工程の一例を示す上面図及び断面図。 単結晶半導体基板を不均一に加熱した際の温度分布を示す図。 シリコン層の表面の様子を示す図。 単結晶半導体基板を不均一に加熱する際の温度を示す図。 水素気泡の成長を示す図。 ＳＯＩ基板の作製工程の一例を示す断面図。 ＳＯＩ基板の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す上面図。 昇温レートと分離温度の関係を示す図。 ＡＦＭによる観察像を示す図。 ＡＦＭによる観察像を示す図。 平均面粗さＲａの比較結果を示す図。 最大高低差（Ｐ−Ｖ）の比較結果を示す図。 二乗平均平方根粗さ（ＲＭＳ）の比較結果を示す図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
［実施の形態１］
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して、図１（Ａ）〜図１（Ｄ）、図２（Ａ）〜図２（Ｄ）、図３（Ａ）〜図３（Ｄ）を用いて説明する。具体的には、ベース基板上に単結晶半導体層が設けられたＳＯＩ基板及びその作製方法に関して説明する。
まずボンド基板を準備する。本実施の形態では、ボンド基板として単結晶半導体基板１１０を用いる（図１（Ａ）参照）。
なお本実施の形態では、ボンド基板を加工した後にベース基板を加工する流れで説明しているが、開示する発明の一態様はこれに限定して解釈されない。ベース基板の加工を先に行っても良いし、ボンド基板の加工とベース基板の加工を並行して進めても良い。
単結晶半導体基板１１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板１１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板１１０は、ＣＺ法やＦＺ（フローティングゾーン）法を用いて作製することができる。
なお、本実施の形態においては、ボンド基板として単結晶半導体基板を用いる場合について説明するが、開示する発明の一態様はこれに限定して解釈されない。例えば、ボンド基板として多結晶半導体基板などを用いてもよい。
単結晶半導体基板１１０の表面には酸化膜１１２を形成する（図１（Ｂ）参照）。なお、汚染物除去の観点から、酸化膜１１２の形成前に、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）などを用いて単結晶半導体基板１１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
酸化膜１１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜１１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜１１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
本実施の形態では、単結晶半導体基板１１０に熱酸化処理を行うことにより酸化膜１１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行ってもよい。
酸化膜１１２が形成された単結晶半導体基板１１０の一面に、電界で加速された水素イオン１１５を照射して、単結晶半導体基板１１０に水素を添加する（図１（Ｃ）参照）。
これにより単結晶半導体基板１１０の所定の深さに、結晶構造が損傷した脆化層１１４を形成する（図１（Ｄ）参照）。
脆化層１１４が形成される領域の深さは、イオン１１５の運動エネルギー、質量と電荷、入射角などによって調節することができる。また脆化層１１４は、イオン１１５の平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオン１１５を添加する深さで、単結晶半導体基板１１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下となるように平均侵入深さを調節すれば良い。
イオン１１５の照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、イオン１１５として水素イオンを単結晶半導体基板１１０に照射する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率が高まるようにすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、本実施の形態では、照射するイオンとして水素イオンを用いたが、照射するイオンは水素に限定されない。ヘリウムなどのイオンを照射しても良い。また、照射するイオンは一種類に限定されず、複数種類のイオンを照射しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、別々の工程で照射する場合と比較して工程数を低減することができる。
ここで、ベース基板及びその処理について説明する。まずベース基板１００を準備する（図２（Ａ）参照）。
ベース基板１００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。なお、本実施の形態では、ベース基板１００としてガラス基板を用いる場合について説明する。ベース基板１００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
また、ベース基板１００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板１００として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
上記ベース基板１００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板１００に対して、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板１００表面の平坦性向上や、ベース基板１００表面に残存する研磨粒子の除去などが実現される。
次に、ベース基板１００の表面に、窒素含有層１０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層）を形成する（図２（Ｂ）参照）。窒素含有層１０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
なお、本明細書において、酸化窒化物とは、その組成において、窒素よりも酸素の含有量（原子数）が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量（原子数）が多いものを示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は、１００原子％を超えない。
本実施の形態において形成される窒素含有層１０２は、後に単結晶半導体層を貼り合わせるための層（接合層）となる。また、窒素含有層１０２は、ベース基板に含まれるナトリウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
上述のように、本実施の形態では窒素含有層１０２を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層１０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、二乗平均平方根粗さ（ＲＭＳ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、二乗平均平方根粗さが０．４５ｎｍ以下となるように窒素含有層１０２を形成する。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。
次いで、ベース基板１００の表面と単結晶半導体基板１１０の表面とを対向させ、窒素含有層１０２の表面と酸化膜１１２の表面とを密着させる。これにより、ベース基板１００と単結晶半導体基板１１０とが貼り合わせられる（図２（Ｃ）参照）。なお本明細書では、窒素含有層１０２と酸化膜１１２はどちらも絶縁膜であるので、合わせて絶縁膜あるいは絶縁層と呼ぶ。
貼り合わせの際には、ベース基板１００または単結晶半導体基板１１０の一箇所に０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、その部分において窒素含有層１０２と酸化膜１１２の接合が生じ、当該部分を始点として自発的な接合が全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板１１０とベース基板１００とを貼り合わせる前には、貼り合わせに係る表面につき表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板１１０とベース基板１００の界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、または、ウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
ウェット処理としては、オゾン水を用いたオゾン処理（オゾン水洗浄）、メガソニック洗浄、または２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）などが挙げられる。ドライ処理としては、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理、またはラジカル処理などが挙げられる。被処理体（単結晶半導体基板１１０、単結晶半導体基板１１０上に形成された酸化膜１１２、ベース基板１００またはベース基板１００上に形成された窒素含有層１０２）に対し、上記のような表面処理を行うことで、被処理体表面の親水性および清浄性を高める効果を奏する。その結果、基板同士の接合強度を向上させることができる。
ウェット処理は、被処理体表面に付着するマクロなゴミなどの除去に効果的である。ドライ処理は、被処理体表面に付着する有機物などミクロなゴミの除去または分解に効果的である。ここで、被処理体に対して、紫外線処理などのドライ処理を行った後、洗浄などのウェット処理を行う場合には、被処理体表面を清浄化および親水化し、さらに被処理体表面のウォーターマークの発生を抑制できるため好ましい。
また、ドライ処理として、オゾンまたは一重項酸素などの活性状態にある酸素を用いた表面処理を行うことが好ましい。オゾンまたは一重項酸素などの活性状態にある酸素により、被処理体表面に付着する有機物を効果的に除去または分解することができる。また、オゾンまたは一重項酸素などの活性状態にある酸素に、紫外線のうち２００ｎｍ未満の波長を含む光による処理を組み合わせることで、被処理体表面に付着する有機物をさらに効果的に除去することができる。
例えば、酸素を含む雰囲気下で紫外線を照射することにより、被処理体の表面処理を行う。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光と２００ｎｍ以上の波長を含む光を照射することにより、オゾンを生成させるとともに一重項酸素を生成させることができる。また、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することにより、オゾンを生成させるとともに一重項酸素を生成させることもできる。酸素を含む雰囲気下において、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のような表面処理は、例えば、酸素を含む雰囲気下でのＸｅエキシマＵＶランプの照射により行うことができる。
単結晶半導体基板１１０とベース基板１００を貼り合わせた後、単結晶半導体基板１１０を加熱することによって、イオン１１５が照射されたことにより結晶構造が損傷した脆化層１１４から水素の気泡を発生させる。ただし、単結晶半導体基板１１０のうち、後述の一部の領域１１６以外の領域である、領域１１７（以後「他の領域１１７」ともいう）には、上述の水素の微小気泡が発生する温度（便宜的に第１の温度と呼ぶ）、単結晶半導体基板１１０の一部の領域１１６には上述の微小気泡同士がつながりあって大きな気泡が形成される温度（便宜的に第２の温度と呼ぶ）となるように加熱する。微小な気泡が発生する温度（第１の温度）と、これら微小な気泡同士がつながりあって大きな気泡が形成される温度（第２の温度）の差は、１０℃〜３０℃、好ましくは１０℃〜１５℃である。よって、単結晶半導体基板１１０の一部の領域１１６が、他の領域１１７より１０℃〜３０℃、好ましくは１０℃〜１５℃温度が高くなるように加熱する（図２（Ｄ）参照）。
例えば、単結晶半導体基板１１０として単結晶シリコン基板を用い、イオン１１５として水素イオンを用い、水素ドーズ量２．０×１０１６ｉｏｎｓ／ｃｍ２で、第１の加熱処理と第２の加熱処理を連続して行う。第１の加熱処理において、昇温レート７．０℃／ｍｉｎで単結晶シリコン基板を４８５℃〜４９０℃付近まで昇温し、連続して同昇温レートで局所的に領域１１６を５００℃で加熱する。４８５℃〜４９０℃というのは水素気泡の成長開始の温度であり、５００℃というのは昇温レート７．０℃／ｍｉｎで昇温し続けた際に分離が始まる温度である。
図３（Ａ）に、単結晶半導体基板１１０、単結晶半導体基板１１０の一部の領域１１６、ベース基板１００の上面図を示す。領域１１６は分離のための犠牲領域でもあるので、可能な限り単結晶半導体基板１１０の端部に形成する。また領域１１６は、後述する分離により形成される単結晶半導体層１１９において、表面荒れが抑制された表面、すなわち均一な表面を有する領域が可能な限り広くなるように配置し、該単結晶半導体層１１９によって作製される半導体素子ができるだけ多くあるいは大きく作製できるように配置することが好ましい。
領域１１６は単結晶半導体基板１１０の一箇所であればよいが、領域１１６が分離することにより、単結晶半導体基板１１０全体が分離できる面積であればよい。例えば、５インチ基板（１２．７ｃｍ×１２．７ｃｍ）の単結晶半導体基板１１０に対して、領域１１６は、２．０ｃｍ×２．０ｃｍ、好ましくは、１．０ｃｍ×１．０ｃｍであればよい。
このように単結晶半導体基板１１０の一部の領域１１６と他の領域１１７に異なる温度で加熱するには、単結晶半導体基板１１０を面内の温度分布を場所によって異ならせることが可能な加熱機器で加熱してやればよい。このような加熱機器として、平板状の加熱板の表面温度が面内で異なるようにヒータを設けたホットプレートを用いることができる。
以上のように単結晶半導体基板１１０を加熱すると、他の領域１１７より高い温度で加熱された領域１１６で大きい気泡が形成される。このようにして形成された、大きな気泡のために内部の圧力が上昇する。圧力の上昇によって領域１１６に亀裂が生じ、亀裂は領域１１６から領域１１７に進行する（図３（Ｂ）参照）。亀裂が進行することによって単結晶半導体基板１１０から単結晶半導体層１１９が分離し、単結晶半導体層１１９はベース基板１００上に形成される（図３（Ｃ）参照）。以上のようにして、表面の荒れが低減された単結晶半導体層１１９を絶縁体でなるベース基板１００上に有するＳＯＩ基板が作製される（図３（Ｄ）参照）。
本実施の形態で示したように、半導体層の表面荒れが抑制されたＳＯＩ基板を提供することができる。また上述のＳＯＩ基板の半導体層を用いることで、半導体装置の歩留まりを向上させることができる。
［実施の形態２］
本実施の形態では、ＳＯＩ基板の作製法において、実施の形態１とは異なる一例に関して、図８（Ａ）〜図８（Ｃ）、図９（Ａ）〜図９（Ｂ）を用いて説明する。本実施の形態に係るＳＯＩ基板の作製方法は、多くの点で実施の形態１と共通しているため、共通する部分についての詳細な説明は省略する。
ボンド基板としての単結晶半導体基板１１０に対する処理は、まず実施の形態１で述べた図１（Ａ）〜図１（Ｄ）及びその説明と同様の処理を行う。詳細については実施の形態１を参酌できる。
またベース基板１００については、実施の形態１で述べた図２（Ａ）〜図２（Ｂ）及びその説明に基づいて、ベース基板１００上に窒素含有層１０２を形成するまでの処理を行う。
次いで、実施の形態１と同様に、ベース基板１００の表面と単結晶半導体基板１１０の表面とを対向させ、窒素含有層１０２の表面と酸化膜１１２の表面とを密着させる。これにより、ベース基板１００と単結晶半導体基板１１０とが貼り合わせられる（図２（Ｃ）参照）。
次いで面内の温度分布が均一である加熱機器（好ましくは温度分布−２℃以上２℃以下程度）を用いて、単結晶半導体基板１１０に第１の加熱処理を行い、イオン１１５を添加したことにより結晶構造が損傷した脆化層１１４から水素の気泡を発生させる（図８（Ａ）参照）。このときの温度は、単結晶半導体基板１１０全体に微小な水素気泡が成長する段階までの温度である。すなわち単結晶半導体基板１１０が脆化層１１４から分離する温度より１０℃〜３０℃、好ましくは１０℃〜１５℃低い温度である。このときの微小な水素気泡が発生する温度とは、実施の形態１で述べた第１の温度と同様である。
次いで、第２の加熱処理として、単結晶半導体基板１１０の一部の領域である領域１３６を局所的に加熱するが、このときの温度を上述の微小な水素気泡が成長してつながって大きな水素気泡が発生する温度、あるいはそれ以上の温度とする（図８（Ｂ）参照）。このときの大きな水素気泡が発生する温度とは、実施の形態１で述べた第２の温度と同様である。
本実施の形態では、実施の形態１と異なり、第１の加熱処理を行うことで、単結晶半導体基板１１０中に既に微小な水素気泡が発生している。そのため、領域１３６を加熱する第２の加熱処理の温度が、第１の加熱処理の温度よりも、１５℃より高い温度、あるいは３０℃より高い温度であっても、後述する他の領域１３７の水素気泡が剥離可能なまでに成長している。これにより領域１３６を剥離した際に、他の領域１３７を剥離しても、表面の荒れが低減された単結晶半導体層を得ることができる。
一方、実施の形態１においては、単結晶半導体基板１１０の一部の領域１１６と他の領域１１７は同時に加熱されるので、一部の領域１１６にかかる温度と他の領域１１７にかかる温度との温度差が１５℃より大きい、あるいは３０℃より大きいと、領域１１６を剥離した際に、他の領域１１７の水素気泡はまだ剥離可能なまでに成長していないので、表面荒れ抑制効果が薄くなってしまう。
なお第２の加熱処理の際、単結晶半導体基板１１０の他の領域である領域１３７にも領域１３６にかけられた熱が伝導するが、領域１３７はすでに発生した水素の微小気泡が成長しない温度に保つ。また実施の形態１と同様に単結晶半導体基板１１０の一部の領域１３６を第２の温度、他の領域１３７を第１の温度で加熱してもよい。
また領域１３６は単結晶半導体基板１１０の一箇所であればよいが、領域１３６が分離することにより、単結晶半導体基板１１０全体が分離できる面積であればよい。例えば、５インチ基板（１２．７ｃｍ×１２．７ｃｍ）の単結晶半導体基板１１０に対して、領域１３６は、２．０ｃｍ×２．０ｃｍ、好ましくは、１．０ｃｍ×１．０ｃｍであればよい。
以上のように単結晶半導体基板１１０を加熱すると、局所的に加熱された領域１３６で形成された大きな気泡のために内部の圧力が上昇する。圧力の上昇によって領域１３６に亀裂が生じ、亀裂は領域１３６から領域１３７に進行する（図８（Ｃ）参照）。亀裂が進行することによって単結晶半導体基板１１０から単結晶半導体層１３９が分離し、単結晶半導体層１３９はベース基板１００上に形成される（図９（Ａ）参照）。以上のようにして、絶縁体でなるベース基板１００上に、表面の荒れが低減された単結晶半導体層１３９を有するＳＯＩ基板が作製される（図９（Ｂ）参照）。
本実施の形態で示したように、半導体層の表面荒れが抑制されたＳＯＩ基板を提供することができる。また上述のＳＯＩ基板の半導体層を用いることで、半導体装置の歩留まりを向上させることができる。
［実施の形態３］
本実施の形態では、図１０（Ａ）〜図１０（Ｅ）、図１１（Ａ）〜図１１（Ｄ）、図１２を用いて、上記実施の形態に係るＳＯＩ基板を用いた半導体装置の作製方法について説明する。本実施の形態では、半導体装置の一例として複数のトランジスタからなる半導体装置の作製方法について説明する。以下において示すトランジスタを組み合わせて用いることで、様々な半導体装置を形成することができる。
図１０（Ａ）は、先の実施の形態に示す方法で作製したＳＯＩ基板の一部を示す断面図である（例えば図３（Ｄ）あるいは図９（Ｂ）参照）。
半導体層１４１は図３（Ｄ）における単結晶半導体層１１９あるいは図９（Ｂ）における単結晶半導体層１３９に対応している。また半導体層１４１は表面荒れを有する領域１４２を有している。領域１４２は分離が開始された領域１１６あるいは領域１３６に対応している。また半導体層１４１のうち領域１４２以外の領域１４３は領域１１７あるいは領域１３７に対応しており、表面荒れが抑制された表面を有している。
半導体層１４１には、トランジスタのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物や、リン、砒素などのｎ型不純物を添加しても良い。不純物を添加する領域、および添加する不純物の種類は、適宜変更することができる。例えば、ｎチャネル型トランジスタの形成領域にｐ型不純物を添加し、ｐチャネル型トランジスタの形成領域にｎ型不純物を添加する。上述の不純物を添加する際には、ドーズ量が１×１０１５／ｃｍ２以上１×１０１７／ｃｍ２以下程度となるように行えばよい。
その後、半導体層１４１を島状に分離して、半導体層１４５および半導体層１４６を形成する（図１０（Ｂ）参照）。この際に表面荒れを有する領域１４２は除去し、表面荒れが抑制された領域１４３で半導体層１４５および半導体層１４６を形成する。これにより、半導体装置の活性層を、表面荒れが抑制された半導体層１４５及び半導体層１４６とすることができる。表面荒れが抑制された半導体層１４５及び半導体層１４６を活性層とすることで、半導体装置の信頼性を向上させることができる。
次に、半導体層１４５と半導体層１４６を覆うように、ゲート絶縁膜１４７を形成する（図１０（Ｃ）参照）。ここでは、プラズマＣＶＤ法を用いて、酸化シリコン膜を単層で形成することとする。酸化シリコン以外にも、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を、単層構造または積層構造で形成することによりゲート絶縁膜１４７としても良い。
プラズマＣＶＤ法以外の作製方法としては、スパッタリング法や、高密度プラズマ処理による酸化または窒化による方法が挙げられる。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などのガスとの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化または窒化することにより、１ｎｍ以上２０ｎｍ以下、望ましくは２ｎｍ以上１０ｎｍ以下の絶縁膜を半導体層に接するように形成する。
上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応であるため、ゲート絶縁膜１４７と半導体層１４５との界面準位密度、並びに、ゲート絶縁膜１４７と半導体層１４６との界面準位密度をきわめて低くすることができる。また、高密度プラズマ処理により半導体層を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また、半導体層が単結晶であるため、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させる場合であっても、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。このように、高密度プラズマ処理により形成された絶縁膜をトランジスタのゲート絶縁膜の一部または全部に用いることで、特性のばらつきを抑制することができる。
または、半導体層１４５と半導体層１４６を熱酸化させることで、ゲート絶縁膜を形成するようにしてもよい。この場合には、半導体層１４５及び半導体層１４６それぞれの表面にゲート絶縁膜が形成される。このように、熱酸化を用いる場合には、ある程度の耐熱性を有するガラス基板を用いることが必要である。
なお、水素を含むゲート絶縁膜１４７を形成し、その後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜１４７中に含まれる水素を半導体層１４５および半導体層１４６中に拡散させるようにしてもよい。この場合、ゲート絶縁膜１４７として、プラズマＣＶＤ法を用いた窒化シリコンまたは窒化酸化シリコンを用いるとことができる。なお、プロセス温度は３５０℃以下とすると良い。このように、半導体層１４５および半導体層１４６に水素を供給することで、半導体層１４５中、半導体層１４６中、ゲート絶縁膜１４７と半導体層１４５の界面、およびゲート絶縁膜１４７と半導体層１４６の界面における欠陥を効果的に低減することができる。
次に、ゲート絶縁膜１４７上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体層１４５の上方に電極１４８を、半導体層１４６の上方に電極１４９を形成する（図１０（Ｄ）参照）。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることができる。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて形成することができる。また、上記金属を主成分とする合金材料を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体に導電性を付与する不純物元素をドーピングした多結晶シリコンなど、半導体材料を用いて形成しても良い。
本実施の形態では電極１４８および電極１４９を単層の導電膜で形成しているが、開示する発明の一態様に係る半導体装置は該構成に限定されない。電極１４８および電極１４９は積層された複数の導電膜で形成されていても良い。２層構造とする場合には、例えば、モリブデン膜、チタン膜、窒化チタン膜等を下層に用い、上層にはアルミニウム膜などを用いればよい。３層構造の場合には、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造や、チタン膜とアルミニウム膜とチタン膜の積層構造などを採用するとよい。
なお、電極１４８および電極１４９を形成する際に用いるマスクは、酸化シリコンや窒化酸化シリコン等の材料を用いて形成してもよい。この場合、酸化シリコン膜や窒化酸化シリコン膜等をパターニングしてマスクを形成する工程が加わるが、これらの材料を用いたマスクでは、レジスト材料を用いたマスクと比較してエッチング時における膜減りが少ないため、より正確な形状の電極１４８および電極１４９を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的に電極１４８および電極１４９を形成しても良い。ここで、液滴吐出法とは、所定の組成物を含む液滴を吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節し、所望のテーパー形状を有するように電極１４８および電極１４９を形成することもできる。また、テーパー形状は、マスクの形状によって制御することもできる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素、四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄、弗化窒素などのフッ素系ガス、または酸素などを適宜用いることができる。
次に、電極１４８および電極１４９をマスクとして、一導電型を付与する不純物元素を半導体層１４５及び半導体層１４６のそれぞれに添加する（図１０（Ｅ）参照）。本実施の形態では、半導体層１４５にｎ型を付与する不純物元素（例えばリンまたはヒ素）を、半導体層１４６にｐ型を付与する不純物元素（例えばホウ素）を添加する。なお、ｎ型を付与する不純物元素を半導体層１４５に添加する際には、ｐ型の不純物が添加される半導体層１４６はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体層１４６に添加する際には、ｎ型の不純物が添加される半導体層１４５はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。または、半導体層１４５および半導体層１４６のそれぞれに、ｐ型を付与する不純物元素またはｎ型を付与する不純物元素の一方を添加した後、一方の半導体層のみに、ｐ型を付与する不純物元素またはｎ型を付与する不純物元素の他方をより高い濃度で添加するようにしても良い。上記不純物の添加により、半導体層１４５に不純物領域１５１、半導体層１４６に不純物領域１５２が形成される。
次に、電極１４８の側面にサイドウォール１５３を、電極１４９の側面にサイドウォール１５４を形成する（図１１（Ａ）参照）。サイドウォール１５３およびサイドウォール１５４は、例えば、ゲート絶縁膜１４７、電極１４８および電極１４９を覆うように新たに絶縁膜を形成し、異方性エッチングにより該絶縁膜を部分的にエッチングすることで形成することができる。なお、上記の異方性エッチングにより、ゲート絶縁膜１４７を部分的にエッチングしても良い。サイドウォール１５３およびサイドウォール１５４を形成するための絶縁膜としては、プラズマＣＶＤ法やスパッタリング法等を用いて、シリコン、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、有機材料などを含む膜を、単層構造または積層構造で形成すれば良い。本実施の形態では、膜厚１００ｎｍの酸化シリコン膜をプラズマＣＶＤ法によって形成する。また、エッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール１５３およびサイドウォール１５４を形成する工程は、これらに限定されるものではない。
次に、ゲート絶縁膜１４７、電極１４８および電極１４９、サイドウォール１５３およびサイドウォール１５４をマスクとして、半導体層１４５及び半導体層１４６それぞれに一導電型を付与する不純物元素を添加する（図１１（Ｂ）参照）。なお、半導体層１４５と半導体層１４６には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。ここで、ｎ型を付与する不純物元素を半導体層１４５に添加する際には、ｐ型の不純物が添加される半導体層１４６はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体層１４６に添加する際には、ｎ型の不純物が添加される半導体層１４５はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体層１４５に、一対の高濃度不純物領域１６２と、一対の低濃度不純物領域１６３と、チャネル形成領域１６１とが形成される。また、上記不純物元素の添加により、半導体層１４６に、一対の高濃度不純物領域１７２と、一対の低濃度不純物領域１７３と、チャネル形成領域１７１とが形成される。高濃度不純物領域１６２及び高濃度不純物領域１７２はそれぞれソースまたはドレインとして機能し、低濃度不純物領域１６３及び低濃度不純物領域１７３はそれぞれＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
なお、半導体層１４５上に形成されたサイドウォール１５３と、半導体層１４６上に形成されたサイドウォール１５４は、キャリアが移動する方向（いわゆるチャネル長に平行な方向）の長さが同じになるように形成しても良いが、異なるように形成しても良い。例えば、ｐチャネル型トランジスタとなる半導体層１４６上のサイドウォール１５４は、ｎチャネル型トランジスタとなる半導体層１４５上のサイドウォール１５３よりも、キャリアが移動する方向の長さが長くなるように形成すると良い。ｐチャネル型トランジスタにおいて、サイドウォール１５４の長さをより長くすることで、ホウ素の拡散による短チャネル効果を抑制することができるため、ソースおよびドレインに高濃度のホウ素を添加することが可能となる。これにより、ソースおよびドレインを十分に低抵抗化することができる。
ソースおよびドレインをさらに低抵抗化するために、半導体層１４５および半導体層１４６の一部をシリサイド化したシリサイド領域を形成しても良い。シリサイド化は、半導体層に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法等）により、半導体層中の珪素と金属とを反応させて行う。シリサイド領域としては、コバルトシリサイドまたはニッケルシリサイドを形成すれば良い。半導体層１４５や半導体層１４６が薄い場合には、半導体層１４５や半導体層１４６の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等が挙げられる。また、レーザ光の照射などによってもシリサイド領域を形成することができる。
上述の工程により、ｎチャネル型トランジスタ１６５およびｐチャネル型トランジスタ１７５が形成される。なお、図１１（Ｂ）に示す段階では、ソース電極またはドレイン電極として機能する導電膜は形成されていないが、これらのソース電極またはドレイン電極として機能する導電膜を含めてトランジスタと呼ぶこともある。
次に、ｎチャネル型トランジスタ１６５及びｐチャネル型トランジスタ１７５を覆うように絶縁膜１８１を形成する（図１１（Ｃ）参照）。絶縁膜１８１は必ずしも設ける必要はないが、絶縁膜１８１を形成することで、アルカリ金属やアルカリ土類金属などの不純物がｎチャネル型トランジスタ１６５、ｐチャネル型トランジスタ１７５に侵入することを防止できる。具体的には、絶縁膜１８１を、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウムなどの材料を用いて形成するのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化シリコン膜を、絶縁膜１８１として用いる。この場合、上述の水素化の工程は、該窒化酸化シリコン膜形成後に行っても良い。なお、本実施の形態においては、絶縁膜１８１を単層構造としているが、積層構造としても良いことはいうまでもない。例えば、２層構造とする場合には、酸化窒化シリコン膜と窒化酸化シリコン膜との積層構造とすることができる。
次に、ｎチャネル型トランジスタ１６５及びｐチャネル型トランジスタ１７５を覆うように、絶縁膜１８１上に絶縁膜１８２を形成する。絶縁膜１８２は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いて形成するとよい。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることもできる。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、芳香族炭化水素から選ばれる一を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜１８２を形成しても良い。
絶縁膜１８２の形成には、その材料に応じて、ＣＶＤ法、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に、半導体層１４５と半導体層１４６の一部が露出するように絶縁膜１８１および絶縁膜１８２にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体層１４５に接する導電膜１８３および導電膜１８４と、半導体層１４６に接する導電膜１８５および導電膜１８６を形成する（図１１（Ｄ）参照）。導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６は、トランジスタのソース電極またはドレイン電極として機能する。なお、本実施の形態においては、コンタクトホール開口時のエッチングに用いるガスとしてＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６は、ＣＶＤ法やスパッタリング法等により形成することができる。材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記材料を主成分とする合金を用いても良いし、上記材料を含む化合物を用いても良い。また、導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６は、単層構造としても良いし、積層構造としても良い。
アルミニウムを主成分とする合金の例としては、アルミニウムを主成分として、ニッケルを含むものを挙げることができる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることができる。アルミニウムやアルミニウムシリコン（Ａｌ−Ｓｉ）は抵抗値が低く、安価であるため、導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６を形成する材料として適している。特に、アルミニウムシリコンは、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素の代わりに、アルミニウムに０．５％程度のＣｕを混入させた材料を用いても良い。
導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物などを用いて形成された膜である。バリア膜の間にアルミニウムシリコン膜を挟むように導電膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体層１４５と半導体層１４６上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、導電膜１８３および導電膜１８４と半導体層１４５とのコンタクト、導電膜１８５および導電膜１８６と半導体層１４６とのコンタクトを良好なものとすることができる。また、バリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜１８３乃至導電膜１８６を、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのように、５層構造またはそれ以上の積層構造とすることもできる。
また、導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６として用いても良い。
なお、導電膜１８３および導電膜１８４はｎチャネル型トランジスタ１６５の高濃度不純物領域１６２に接続されている。導電膜１８５および導電膜１８６はｐチャネル型トランジスタ１７５の高濃度不純物領域１７２に接続されている。
図１２に、図１１（Ｄ）に示したｎチャネル型トランジスタ１６５およびｐチャネル型トランジスタ１７５の上面図を示す。ここで、図１２のＡ−Ａ’における断面が図１１（Ｄ）に対応している。ただし、図１２においては、簡単のため、絶縁膜１８１、導電膜１８３、導電膜１８４、導電膜１８５、導電膜１８６等を省略している。
なお、本実施の形態においては、ｎチャネル型トランジスタ１６５とｐチャネル型トランジスタ１７５が、それぞれゲート電極として機能する電極を１つずつ有する場合（電極１４８と電極１４９をそれぞれ有する場合）を例示しているが、開示する発明の一態様は該構成に限定されない。トランジスタは、ゲート電極として機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
本実施の形態で示したように、半導体層の表面荒れが抑制されたＳＯＩ基板を用いるため、半導体装置の歩留まりを向上させることができる。なお、本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
本実施例は、実施の形態１に基づくＳＯＩ基板の作製例を示す。
まず実施の形態１に基づいて、単結晶半導体基板１１０として単結晶シリコン基板を用い、イオン１１５として水素イオンをドーズ量２．０×１０１６〜２．５×１０１６ｉｏｎｓ／ｃｍ２で単結晶シリコン基板中に添加し、脆化層１１４を形成した単結晶シリコン基板を準備する。またベース基板１００としてガラス基板を用い、ガラス基板上に窒素含有層１０２を形成後、脆化層１１４が形成された単結晶シリコン基板と貼り合わせる。詳細な説明は上述の実施の形態を参酌できる。
図７は、上述のようにして単結晶シリコン基板とガラス基板を貼り合わせた後、ガラス基板側から単結晶シリコン基板の水素気泡が成長する様子を観察した拡大図（光学顕微鏡写真）である。
なお図７中、写真Ａは水素気泡が発生する初期段階の温度（ｔｅｍｐ Ｘ）における水素気泡の様子を示しており、写真Ｂは分離寸前の温度（ｔｅｍｐ Ｙ）における水素気泡の様子を示している。温度（ｔｅｍｐ Ｙ）は、温度（ｔｅｍｐ Ｘ）よりも１０℃〜１５℃高い。また写真Ａと写真Ｂの間の写真は、水素気泡が成長する様子を示している。
図７には、温度（ｔｅｍｐ Ｘ）において微小な水素気泡（写真Ａ）が発生し、徐々にその数が増えると共に気泡そのものの大きさも増え、ある程度大きくなった気泡がつながりあってさらに大きな水素気泡に成長する様子（写真Ｂ）が示されている。
写真Ｂに見られる大きな水素気泡は、温度（ｔｅｍｐ Ｙ）より低い温度では確認できず、温度（ｔｅｍｐ Ｙ）にて初めて確認できた。
また図７中写真Ｃは、温度（ｔｅｍｐ Ｙ）で大きな気泡が生じた後、単結晶シリコン基板から単結晶シリコン層を分離し、ガラス基板上に形成された単結晶シリコン層の表面の拡大図（光学顕微鏡写真）である。写真Ｃから大きな気泡の形状が表面に残存していることが分かる。このような大きな気泡が表面荒れの原因である。そのため、微小気泡が発生した段階で分離を行うことは、表面荒れが抑制された単結晶シリコン層を得るために効果的である。
よって図７の写真Ａ、写真Ｂ、写真Ａから写真Ｂとの間の写真、及び、写真Ｃから、温度（ｔｅｍｐ Ｘ）を上記実施の形態で述べた第１の温度にし、温度（ｔｅｍｐ Ｙ）を第２の温度にすると、分離のきっかけとなる一部の領域には表面荒れが残存するが、他の領域は微小な水素気泡のみが存在するので、分離した単結晶シリコン層の表面荒れが抑制されることが分かる。
実施の形態１では、単結晶半導体基板１１０の一部の領域１１６を、第２の温度で加熱することを述べた。第２の温度とは、他の領域１１７の加熱温度である第１の温度より高い温度である。また実施の形態２では、第２の加熱処理として、単結晶半導体基板１１０の一部の領域である領域１３６を局所的に第２の温度で加熱することを述べた。
図６に面内の温度分布を場所によって異ならせることが可能な加熱機器であるホットプレート２２１、ホットプレート２２１上に設置した単結晶シリコン基板２１０、単結晶シリコン基板２１０中の領域２１６の配置の一例を示す。領域２１６は実施の形態１の領域１１６あるいは実施の形態２の領域１３６に対応している。
ホットプレート２２１として、ホットプレート２２１面内の一部の領域２１６のみの温度（ｔｅｍｐ Ｙ）を、他の領域（実施の形態１の領域１１７あるいは実施の形態２の領域１３７に対応）の温度（ｔｅｍｐ Ｘ）より１０℃〜３０℃、好ましくは１０℃〜１５℃高い温度とする。なお図６では、単結晶シリコン基板２１０を９つの領域に分け、右下の領域を領域２１６とする。
ただし、実施の形態１で述べたように、領域２１６と他の領域を同時に加熱する場合は、ｔｅｍｐ Ｙ（一部の領域２１６のみの温度）とｔｅｍｐ Ｘ（他の領域の温度）との温度差が、これ以上大きいと、領域２１６が剥離した際に、その他の領域の水素気泡はまだ剥離可能なまでに成長していない。逆にこれより温度差が小さいと、領域２１６が剥離した際に、他の領域もある程度水素気泡が成長してしまっているので、基板全体としての表面荒れ抑制効果が薄くなってしまう。
ホットプレート２２１を用い、単結晶シリコン基板２１０を不均一に加熱した際の、実際の温度分布を図４に示す。
本実施例では、単結晶シリコン基板２１０の温度分布を９つの領域に等分割して測定した。図４に示されるように、左下の領域が１番温度が高く、分離はこの左下の領域から起こることが多い。あるいは、２番目に温度の高い右下部分から分離が起こることもある。
図５は、単結晶シリコン基板からホットプレート２２１を用いて単結晶シリコン層を分離後、ガラス基板側から単結晶シリコン層を観察した拡大図（光学顕微鏡写真）である。なお図５においても左下の領域が温度が１番高い。
図５（光学顕微鏡写真）から、左下の領域と、例えば右中の領域では、右中の領域の方が荒れが少ないことを確認できる。このような荒れの少ない領域を得ることができるので、開示される発明の一様態は非常に効果的である。
また図１３に、水素ドーズ量２．０×１０１６ｉｏｎｓ／ｃｍ２における、昇温レートと分離温度との関係を示す。なお同じ昇温レートで２回〜３回測定を行っているので、図１３中同じ昇温レートにある丸（○）の数は、測定数に対応する。
図１３から昇温レートが大きくなると分離温度も高くなることが分かる。しかし水素気泡の成長開始温度と分離温度の差分は、昇温レートによらず、１０℃〜１５℃ということが分かっているため、昇温レートに対する適切な分離温度を決定すればよい。また水素ドーズ量２．０×１０１６〜３．０×１０１６ｉｏｎｓ／ｃｍ２の範囲では、水素気泡の成長開始温度と分離温度の差分は、昇温レートによらず、１０℃〜１５℃ということが分かっている。
また、単結晶シリコン基板に水素イオンをドーズ量２．０×１０１６〜２．５×１０１６ｉｏｎｓ／ｃｍ２で添加して脆化層を形成し、該単結晶シリコン基板を窒素含有層が形成されたガラス基板と貼り合わせた。その後、温度（ｔｅｍｐ Ｘ）で単結晶シリコン層を分離した試料Ｘ（Ｓａｍｐｌｅ Ｘとする）、温度（ｔｅｍｐ Ｘ）より１０℃〜１５℃高い温度（ｔｅｍｐ Ｙ）（すなわち、ｔｅｍｐ Ｙ−ｔｅｍｐ Ｘ＝１０℃〜１５℃である）で単結晶シリコン層を分離した試料Ｙ（Ｓａｍｐｌｅ Ｙとする）を準備した。試料Ｘの原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ（ＡＦＭ））の観察像を、図１４、及び、試料ＹのＡＦＭの観察像を図１５に示す。
図１４は試料Ｘの１０μｍ×１０μｍの領域（上の画像）とその拡大図である１μｍ×１μｍの領域（下の画像）のＡＦＭ像である。同様に、図１５は試料Ｙの１０μｍ×１０μｍの領域（上の画像）とその拡大図である１μｍ×１μｍの領域（下の画像）のＡＦＭ像である。
図１４と図１５を比較すると、試料Ｙ（図１５参照）の方が、表面の高低差が大きい領域が多いことが分かった。すなわち試料Ｙの方が表面により凹凸が発生している。一方、試料Ｘ（図１４参照）の方が、高低差の大きい領域が少なく、より均一な表面を有することが分かった。
図１６、図１７、図１８に、試料Ｘ（Ｓａｍｐｌｅ Ｘ）と試料Ｙ（Ｓａｍｐｌｅ Ｙ）それぞれにおいて、測定範囲１０μｍ×１０μｍのＡＦＭ像をもとに計算された平均面粗さ（Ｒａ）、最大高低差（Ｐ−Ｖ）、二乗平均平方根粗さ （ＲＭＳ）を示す。図１６、図１７、図１８それぞれの中で、複数ある丸（○）の数は測定数（試料の数）に対応する。
図１６では、試料Ｙには試料ＸのＲａよりもＲａが大きい試料が存在することが分かる。かつ、試料ＸではＲａが６．０ｎｍ以下になっている一方、試料ＹではＲａが７．０ｎｍより大きい試料が存在することが分かる。
図１７では、試料Ｙには試料ＸのＰ−ＶよりもＰ−Ｖが大きい試料が存在することが分かる。なおかつ、試料ＸではＰ−Ｖが１５０ｎｍ以下であるのに対して、試料ＹではＰ−Ｖが１５０ｎｍより大きいもの、さらには２００ｎｍより大きい試料が存在することが確認される。
図１８では、試料Ｙには試料ＸのＲＭＳよりもＲＭＳが大きい試料が存在することが分かる。かつ、試料ＸのＲＭＳは１０ｎｍ以下になっていることに対して、試料ＹのＲＭＳは１０ｎｍより大きい試料が存在することが分かる。
以上本実施例により、開示される発明の一様態の有効性が確認された。開示される発明の一様態では、半導体層の表面荒れを十分に抑制できるため、良好な表面を有するＳＯＩ基板、及び、このようなＳＯＩ基板を用いて作製した半導体装置を提供するには効果的である。
１００ ベース基板
１０２ 窒素含有層
１１０ 単結晶半導体基板
１１２ 酸化膜
１１４ 脆化層
１１５ イオン
１１６ 領域
１１７ 領域
１１９ 単結晶半導体層
１３６ 領域
１３７ 領域
１３９ 単結晶半導体層
１４１ 半導体層
１４２ 領域
１４３ 領域
１４５ 半導体層
１４６ 半導体層
１４７ ゲート絶縁膜
１４８ 電極
１４９ 電極
１５１ 不純物領域
１５２ 不純物領域
１５３ サイドウォール
１５４ サイドウォール
１６１ チャネル形成領域
１６２ 高濃度不純物領域
１６３ 低濃度不純物領域
１６５ ｎチャネル型トランジスタ
１７１ チャネル形成領域
１７２ 高濃度不純物領域
１７３ 低濃度不純物領域
１７５ ｐチャネル型トランジスタ
１８１ 絶縁膜
１８２ 絶縁膜
１８３ 導電膜
１８４ 導電膜
１８５ 導電膜
１８６ 導電膜
２１０ 単結晶シリコン基板
２１６ 領域
２２１ ホットプレート

Claims (3)

  1. 円形又は四角形のボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、
    絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、
    前記貼り合わせられたボンド基板の端部領域の一部を、他の領域よりも１０℃以上３０℃以下の高い温度で加熱することにより、前記脆化層において前記端部領域の一部から前記他の領域に分離を進行させ、前記ベース基板に半導体層を形成し、
    前記端部領域の一部を除いた前記他の領域をデバイス形成領域にすることを特徴とするＳＯＩ基板の作製方法。
  2. 円形又は四角形のボンド基板に電界で加速されたイオンを照射して該ボンド基板に脆化層を形成し、
    絶縁層を介して前記ボンド基板とベース基板を貼り合わせ、
    前記貼り合わせられたボンド基板全体に、第１の温度で第１の加熱処理を行い、
    前記第１の加熱処理後に、前記貼り合わせられたボンド基板の端部領域の一部を、前記第１の温度より１０℃以上の高い第２の温度によって加熱する第２の加熱処理を行い、前記脆化層において前記端部領域の一部から他の領域に分離を進行させ、前記ベース基板に半導体層を形成し、
    前記端部領域の一部を除いた前記他の領域をデバイス形成領域にすることを特徴とするＳＯＩ基板の作製方法。
  3. 請求項１又は２において、前記絶縁層は、窒素含有層と酸化膜との積層体であることを特徴とするＳＯＩ基板の作製方法。
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