JP5292810B2 - Ｓｏｉ基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 138
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 238000010438 heat treatment Methods 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 79
- 238000005247 gettering Methods 0.000 claims description 66
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 238000005498 polishing Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 123
- 239000010408 film Substances 0.000 description 33
- 239000012535 impurity Substances 0.000 description 23
- 239000002184 metal Substances 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 238000011109 contamination Methods 0.000 description 9
- 239000001301 oxygen Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000001698 pyrogenic effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 230000032798 delamination Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 238000001095 inductively coupled plasma mass spectrometry Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Description
本発明は、貼り合わせ法によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の製造方法に関し、より詳しくは、金属不純物に対して優れたゲッタリング能力を有するＳＯＩ基板の製造方法に関する。
半導体素子用の基板の一つとして、絶縁膜であるシリコン酸化膜の上にシリコン層（以下、ＳＯＩ層と呼ぶことがある）を形成したＳＯＩ基板がある。このＳＯＩ基板は、デバイス作製領域となる基板表層部のＳＯＩ層が埋め込み酸化膜層（ＢＯＸ層）により基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高いなどの特徴を有する。そのため、高速・低消費電力動作、ソフトエラー防止などの効果が期待され、高性能半導体素子用の基板として有望視されている。
このＳＯＩ基板の製造方法として、例えば、以下の方法が知られている。すなわち、鏡面研磨された２枚の単結晶シリコン基板（ＳＯＩ層となる単結晶シリコン基板（ボンドウエーハ）と支持基板となる単結晶シリコン基板（ベースウエーハ））を用意し、少なくとも一方のシリコン基板の表面に酸化膜を形成させる。そして、これらの単結晶シリコン基板を酸化膜を挟んで貼り合わせた後、熱処理して結合強度を高める。その後、ボンドウエーハを薄膜化してＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層が形成されたＳＯＩ基板を得る。この薄膜化の方法としては、ボンドウエーハを所望の厚さまで研削、研磨等を施す方法や、イオン注入剥離法と呼ばれる方法でイオン注入層でボンドウエーハを剥離する方法等がある。
前述したように、ＳＯＩ基板は、電気的特性の観点から構造上のメリットを多く有するが、金属不純物汚染に対する耐性という観点では構造上のデメリットを有している。
すなわち、多くの場合金属不純物の拡散速度は、シリコン中よりもシリコン酸化膜中の方が遅くなる。それにより、ＳＯＩ層表面から汚染された場合、金属不純物がＢＯＸ層を通過しにくいために、薄いＳＯＩ層に蓄積されることになる。そのため、ＳＯＩ構造を有しないシリコン基板の場合よりも金属汚染の悪影響がより大きくなる。したがって、ＳＯＩ基板では、金属不純物を捕獲して半導体素子の活性層となる領域から除去する能力（ゲッタリング能力）を有することが、より一層重要な品質の一つとなる。
すなわち、多くの場合金属不純物の拡散速度は、シリコン中よりもシリコン酸化膜中の方が遅くなる。それにより、ＳＯＩ層表面から汚染された場合、金属不純物がＢＯＸ層を通過しにくいために、薄いＳＯＩ層に蓄積されることになる。そのため、ＳＯＩ構造を有しないシリコン基板の場合よりも金属汚染の悪影響がより大きくなる。したがって、ＳＯＩ基板では、金属不純物を捕獲して半導体素子の活性層となる領域から除去する能力（ゲッタリング能力）を有することが、より一層重要な品質の一つとなる。
ＳＯＩ構造を有しないシリコン基板の場合に一般的に用いられるゲッタリング手法（酸素析出物、高濃度ホウ素添加、裏面多結晶シリコン膜等）は、いずれも活性層とは逆の基板側にゲッタリング層が導入される。しかし、ＳＯＩ基板において同様の手法を用いて支持基板側にゲッタリング層を導入しても、金属不純物がＢＯＸ層を通過しにくいために、上述のゲッタリング層が十分機能せず、これらの手法はそのままではＳＯＩ基板には適用できないという問題がある。
これらの問題を解決するため、ＳＯＩ基板のＳＯＩ層近傍にゲッタリング領域を導入する方法が従来から幾つか提案されている。
例えば、ＳＯＩ層の選択的な領域に、例えばリンやホウ素などの不純物を高濃度に含んだ領域をゲッタリング用として設ける方法が特開平６−１６３８６２号公報や特開平１０−３２２０９号公報に開示されている。しかし、このような方法では、不純物を導入する工程が増えることにより、コストが高くなり生産性が低下するという問題がある。また、ＳＯＩ基板の製造工程やデバイスプロセスにおける熱処理により、ゲッタリング用に導入した不純物が拡散して半導体素子の活性層に達すると、電気的特性への悪影響が懸念される。
例えば、ＳＯＩ層の選択的な領域に、例えばリンやホウ素などの不純物を高濃度に含んだ領域をゲッタリング用として設ける方法が特開平６−１６３８６２号公報や特開平１０−３２２０９号公報に開示されている。しかし、このような方法では、不純物を導入する工程が増えることにより、コストが高くなり生産性が低下するという問題がある。また、ＳＯＩ基板の製造工程やデバイスプロセスにおける熱処理により、ゲッタリング用に導入した不純物が拡散して半導体素子の活性層に達すると、電気的特性への悪影響が懸念される。
また、他の方法として、ＳＯＩ層とＢＯＸ層との界面近傍のＳＯＩ層領域に多結晶シリコン層を形成し、金属不純物をゲッタリングする方法が特開平６−２７５５２５号公報に開示されている。しかし、この場合も、多結晶シリコン層を形成する工程が増えることになり、コストが高くなり生産性が低下するという問題がある。また、ＳＯＩ層の厚さが薄い場合には、多結晶シリコン層の形成が極めて難しくなる。
本発明はこのような問題に鑑みてなされたもので、ＳＯＩ層の金属汚染に対して優れたゲッタリング能力を有するＳＯＩ基板を効率的に製造することのできるＳＯＩ基板の製造方法およびＳＯＩ基板を提供することを目的とする。
本発明は、上記課題を解決するためになされたもので、貼り合わせ法によりＳＯＩ基板を製造する方法において、少なくとも、ＳＯＩ層となる単結晶シリコン基板と支持基板となる単結晶シリコン基板のいずれか一方の表面にシリコン酸化膜を作製し、該シリコン酸化膜を介して前記ＳＯＩ層となる単結晶シリコン基板と前記支持基板となる単結晶シリコン基板とを貼り合わせた後、結合強度を高める結合熱処理を行う場合に、少なくとも９５０℃から１１００℃の範囲の温度で保持する熱処理を行った後に、１１００℃よりも高い温度の熱処理を行うことを特徴とするＳＯＩ基板の製造方法を提供する。
このように、少なくとも９５０℃から１１００℃の範囲の温度で保持する熱処理を行った後に、１１００℃よりも高い温度の熱処理を行うことにより、結合界面領域に優れたゲッタリング能力を付加できると共に、高い結合強度を有するＳＯＩ基板を製造できる。また、別途特別な新たな工程が追加されないため、生産性を低下させず、しかもコストを高くすることなく、効率的にＳＯＩ基板を製造できる。しかも、不純物の高濃度層を設ける等も不要であることから、その他の電気特性の劣化等もない。
また、本発明のＳＯＩ基板の製造方法では、前記支持基板となる単結晶シリコン基板の表面に前記シリコン酸化膜を形成することが好ましい。
支持基板となる単結晶シリコン基板の表面にシリコン酸化膜を形成することによって、ゲッタリングサイトとなる結合界面がＳＯＩ層とＢＯＸ層との界面になるので、ＳＯＩ層における金属汚染をＢＯＸ層を通過させなくてもゲッタリングすることができるＳＯＩ基板を製造することができる。
また、本発明のＳＯＩ基板の製造方法では、前記９５０℃から１１００℃の範囲の温度に保持する時間を１時間以上４時間以下とすることが好ましい。
このように９５０℃から１１００℃で保持する時間を１時間以上４時間以下とすることで、生産性を低下させることなく十分なゲッタリング能力を得ることができる。
また、本発明のＳＯＩ基板の製造方法では、前記結合強度を高める熱処理は、水蒸気を含む雰囲気での熱処理を含むことが好ましい。
このように、前記結合強度を高める熱処理として、少なくとも９５０℃から１１００℃の範囲の温度で保持する熱処理を行なった後に、１１００℃よりも高い温度の熱処理を行なう際に、その熱処理の少なくとも一部の工程中の熱処理雰囲気が水蒸気を含む雰囲気であれば、ゲッタリング能力をより一層高めることができる。
また、本発明は、貼り合わせ法により製造されたＳＯＩ基板であって、単結晶シリコンのみからなるＳＯＩ層を有し、該ＳＯＩ層中のＳＯＩ層と埋め込み酸化膜との界面領域において、結合界面欠陥に基づいて１×１０１２ａｔｏｍｓ／ｃｍ２以上の金属不純物を捕獲する能力を有するものであることを特徴とするＳＯＩ基板を提供する。
電気的特性に影響を与える金属不純物の濃度は１０１１ａｔｏｍｓ／ｃｍ２台以上であることが知られている。したがって、本発明のＳＯＩ基板のように１×１０１２ａｔｏｍｓ／ｃｍ２以上のゲッタリング能力がＳＯＩ層と埋め込み酸化膜との界面領域にあるものであれば、金属汚染による素子特性の劣化を十分に防ぐことができる。
本発明に従うＳＯＩ基板の製造方法であれば、ＳＯＩ層の金属汚染に対して優れたゲッタリング能力を有するＳＯＩ基板を効率的に低コストで製造できる。また、本発明に従うＳＯＩ基板であれば、十分に高いゲッタリング能力をＳＯＩ層中に有する高品質で安価なＳＯＩ基板とできる。
以下、本発明について図面を参照しながらさらに詳細に説明するが、本発明はこれらに限定されるものではない。
図１は、貼り合わせ法によるＳＯＩ基板の製造方法の一例を示すフローシートである。本発明が適用される貼り合わせ法によるＳＯＩ基板の製造方法の概略は以下に示す通りである。
まず、工程（ａ）において、半導体素子形成用のＳＯＩ層となる単結晶シリコン基板（ボンドウエーハ）１１と、支持基板となる単結晶シリコン基板（ベースウエーハ）１２を用意し、少なくともいずれか一方の単結晶シリコン基板の表面にＢＯＸ層となるシリコン酸化膜１３を形成する（ここでは、ベースウエーハに酸化膜１３を形成する）。
まず、工程（ａ）において、半導体素子形成用のＳＯＩ層となる単結晶シリコン基板（ボンドウエーハ）１１と、支持基板となる単結晶シリコン基板（ベースウエーハ）１２を用意し、少なくともいずれか一方の単結晶シリコン基板の表面にＢＯＸ層となるシリコン酸化膜１３を形成する（ここでは、ベースウエーハに酸化膜１３を形成する）。
次に、工程（ｂ）において、上記ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板１２をシリコン酸化膜１３を介して密着させて貼り合わせる。このようにして貼り合わせ面１４を有する貼り合わせウエーハ１５を得る。
次に、工程（ｃ）において、結合強度を高めるための結合熱処理を行う。
次に、工程（ｄ）において、ＳＯＩ層を所望の厚さまで薄膜化を行ってＳＯＩ層１６および埋め込み酸化膜（ＢＯＸ層）１７を有するＳＯＩ基板１８を得る。
次に、工程（ｃ）において、結合強度を高めるための結合熱処理を行う。
次に、工程（ｄ）において、ＳＯＩ層を所望の厚さまで薄膜化を行ってＳＯＩ層１６および埋め込み酸化膜（ＢＯＸ層）１７を有するＳＯＩ基板１８を得る。
この時の薄膜化は、例えば、平面研削および鏡面研磨による方法を用いることもできるし、ボンドウエーハとベースウエーハとを貼り合わせる工程（ｂ）の前に予めボンドウエーハの貼り合わせ面に水素イオンまたは希ガスイオンを注入することによってイオン注入層を形成しておき、貼り合わせた後にイオン注入層でボンドウエーハを剥離することによって薄膜化を行うイオン注入剥離法と呼ばれる方法を用いることもできる。なお、イオン注入剥離法で薄膜化を行う場合には、室温で貼り合わせた後に、必要に応じて５００℃程度の低温熱処理を行って剥離を行った後、結合強度を高めるための結合熱処理工程（ｃ）を行うという工程順となる。
本発明者らは、このような貼り合わせ法によるＳＯＩ基板の製造方法において、高濃度不純物領域の形成や多結晶シリコン層の形成等の別途特別な工程を追加することなく、ＳＯＩ層にゲッタリング能力を直接的に付加する方法について鋭意検討したところ、貼り合わせ界面自体をゲッタリングサイトとして利用することを発想し、これには結合熱処理条件を工夫することにより、貼り合わせ界面領域にゲッタリング能力を付加できることを見出した。すなわち、結合熱処理時の加熱温度条件がゲッタリングサイトの生成に関わっていることを見出し、本発明を完成させた。
（実験例）
本発明者らは、結合熱処理時の加熱温度を最適化すれば、最終的に製造されたＳＯＩ基板のゲッタリング能力を向上させることができると考え、以下のような実験を行った。
図１を参照して実験例を説明する。
まず、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した。支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（ａ）。次に、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板１２をシリコン酸化膜１３を挟むようにして密着させて貼り合わせた（ｂ）。
本発明者らは、結合熱処理時の加熱温度を最適化すれば、最終的に製造されたＳＯＩ基板のゲッタリング能力を向上させることができると考え、以下のような実験を行った。
図１を参照して実験例を説明する。
まず、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した。支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（ａ）。次に、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板１２をシリコン酸化膜１３を挟むようにして密着させて貼り合わせた（ｂ）。
次いで、結合強度を高めるための結合熱処理を以下の条件で行った（ｃ）。すなわち、８００℃に設定した熱処理炉に貼り合わせたウエーハを投入し、最高温度Ｔ１℃まで１０℃／分の昇温速度で昇温して２時間保持した後に、８００℃まで降温してからウエーハを熱処理炉外に引き出した。Ｔ１℃は１０５０℃、１１００℃、１１５０℃、１２００℃とし、昇温途中において保持することなどは特にしなかった。
この時、結合熱処理工程中の熱処理雰囲気としては、８００℃のウエーハ投入時から昇温工程途中の９００℃まではドライ酸素雰囲気とし、９００℃からＴ１℃までの昇温工程とＴ１℃で２時間保持した後の降温工程の途中まではパイロジェニック酸化（すなわち、水蒸気を含む雰囲気）を行い、その後、８００℃でウエーハを取り出すまではドライ酸素雰囲気とした。
その後、貼り合わせウエーハ１５の活性層側を、平面研削や鏡面研磨などにより、約１２μｍの厚さになるまで薄膜化し、ＳＯＩ基板１８を得た（ｄ）。
この時、結合熱処理工程中の熱処理雰囲気としては、８００℃のウエーハ投入時から昇温工程途中の９００℃まではドライ酸素雰囲気とし、９００℃からＴ１℃までの昇温工程とＴ１℃で２時間保持した後の降温工程の途中まではパイロジェニック酸化（すなわち、水蒸気を含む雰囲気）を行い、その後、８００℃でウエーハを取り出すまではドライ酸素雰囲気とした。
その後、貼り合わせウエーハ１５の活性層側を、平面研削や鏡面研磨などにより、約１２μｍの厚さになるまで薄膜化し、ＳＯＩ基板１８を得た（ｄ）。
このように作製したＳＯＩ基板のゲッタリング能力を次のように評価した。まず、ＳＯＩ層表面にＮｉを約１×１０１３ａｔｏｍｓ／ｃｍ２の濃度で塗布し、１０００℃で１時間の熱処理により内部に拡散させた。次に、表面酸化膜、ＳＯＩ層、ＢＯＸ層を段階的にエッチングして、その溶液中のＮｉ濃度をＩＣＰ−ＭＳ（誘導結合プラズマ質量分析法）で測定することにより、Ｎｉ濃度の深さ方向分布を測定した。表面酸化膜とＢＯＸ層はＨＦ溶液により各々１段階で、ＳＯＩ層はＳＯＩ層表面から約２μｍステップで６段階に分割して測定した。
Ｎｉ濃度の深さ分布の測定結果の例を図２に示す。これを見ると、Ｎｉ汚染させた表層と、ＢＯＸ層との界面領域である、１０〜１２μｍ領域でのＳＯＩ層中のＮｉ濃度が高いことがわかる。すなわち、図２におけるＳＯＩ層１０〜１２μｍの領域でのＮｉ濃度を結合界面領域にゲッタリングされたＮｉ濃度と見なすことができる。実験例の評価結果を表１に示す。表１におけるＮｉ濃度とは上述の結合界面領域にゲッタリングされたＮｉ濃度である。
表１の結果から、結合熱処理の最高温度が１１５０℃と１２００℃の場合と比較して、１０５０℃と１１００℃の方が、結合界面領域のＮｉ濃度が高くなっていることがわかる。すなわち、結合熱処理において１１００℃以下で保持した場合に、結合界面領域に、より優れたゲッタリング能力が付加されることがわかる。
以上の結果から、図１の工程（ｃ）において、結合強度を高めるための結合熱処理を行う際に、結合熱処理の最高温度を１１００℃、あるいはそれよりも低い温度にすることにより、結合界面領域に優れたゲッタリング能力を付加することができることがわかった。
以上の結果から、図１の工程（ｃ）において、結合強度を高めるための結合熱処理を行う際に、結合熱処理の最高温度を１１００℃、あるいはそれよりも低い温度にすることにより、結合界面領域に優れたゲッタリング能力を付加することができることがわかった。
なお、最高温度における保持時間は、実験例においては２時間としたが、特に限定されるものではなく、必要に応じて１時間から４時間程度、あるいはそれ以上としても同様の効果が得られる。
上記のように熱処理を低温とした場合の方が結合界面領域にゲッタリング能力が付加される理由の詳細は明らかではないが、結合界面の結合状態、あるいはそれに起因して発生した何らかの欠陥がゲッタリングサイトとなっているものと考えられる。加熱温度が１１００℃よりも高温の場合は、より完全性の高い結合となり、ゲッタリングサイトとなるような欠陥が形成されないか、あるいは消滅するものと考えられる。
実験例の結果より、１１００℃以下の温度で結合熱処理を行うことによって、結合界面領域に優れたゲッタリング能力を付加することができることがわかった。しかし、このように１１００℃以下の温度、特に１０５０℃以下の温度で結合熱処理を行ったＳＯＩ基板は、１１００℃よりも高い温度で結合熱処理を行ったＳＯＩ基板よりも結合強度が弱く、デバイス工程に投入した場合に、ＳＯＩ層の剥離などにより歩留りの低下を招く可能性がある。そこで、本発明者らは、上述の結合界面領域における優れたゲッタリング能力を維持したまま、さらに高い結合強度を得るための方法を見出すべく、鋭意調査および検討を行った。
その結果、結合熱処理を上記のような１１００℃以下の低温の熱処理を行った後により高温の熱処理を行うことで強固な結合力を有するとともにゲッタリングサイトの生成を制御できることを見出した。
具体的には、図１に示すようなＳＯＩ基板の製造方法において、図１（ｃ）の結合熱処理において以下のような２段階の熱処理を行えば、優れたゲッタリング能力を得ると共に、より高い結合強度を得ることができる。すなわち、１段階目の熱処理は、少なくとも９５０℃から１１００℃の範囲の温度で保持する熱処理であり、２段階目の熱処理は１１００℃よりも高く、シリコンの融点未満の範囲の温度における熱処理である。１段階目の熱処理の保持時間は特に限定されないが、例えば１時間以上４時間以下とすることができる。１時間よりも短いと十分なゲッタリング能力を得られない場合がある。また、４時間よりも長いと生産性が低下してしまう。また、２段階目の熱処理の保持時間も特に限定されず、適宜選択すればよい。
具体的には、図１に示すようなＳＯＩ基板の製造方法において、図１（ｃ）の結合熱処理において以下のような２段階の熱処理を行えば、優れたゲッタリング能力を得ると共に、より高い結合強度を得ることができる。すなわち、１段階目の熱処理は、少なくとも９５０℃から１１００℃の範囲の温度で保持する熱処理であり、２段階目の熱処理は１１００℃よりも高く、シリコンの融点未満の範囲の温度における熱処理である。１段階目の熱処理の保持時間は特に限定されないが、例えば１時間以上４時間以下とすることができる。１時間よりも短いと十分なゲッタリング能力を得られない場合がある。また、４時間よりも長いと生産性が低下してしまう。また、２段階目の熱処理の保持時間も特に限定されず、適宜選択すればよい。
なお、上記の「少なくとも９５０℃から１１００℃の範囲の温度で保持する」とは、通常は、９５０℃から１１００℃の範囲の特定の温度（一定温度）にて所定時間保持することを意味するが、本発明においてはこれだけに限定されない。つまり、９５０℃以上１１００℃以下の範囲を保っておけばよく、本発明の効果が得られる範囲であればこれらも含むものとする。例えば以下のようなパターンがあり、図３に概略グラフを示した。すなわち、上記の９５０℃から１１００℃の範囲の特定の温度にて一定時間保つ方法（ａ）、９５０℃から１１００℃の範囲の昇温速度を、ウエーハの投入温度から９５０℃までの昇温速度（例えば１０℃／分以上３０℃／分以下）に比べて小さい徐昇温（例えば１０℃／分未満）とする方法（ｂ）、９５０℃以上１１００℃以下の範囲で温度を上下に変化させるような方法（ｃ）等や、これらを組み合わせた方法でも良い。
ただし、生産性やコストを考慮すると（ａ）や（ｂ）の方法が好ましい。
ただし、生産性やコストを考慮すると（ａ）や（ｂ）の方法が好ましい。
また、（ｄ）のように、１段階目の熱処理後ウエーハを一旦取り出して洗浄等を行い、その後２段階目の熱処理を行っても良いし、（ｅ）のように、熱処理炉を変えるなどの場合において、１段階目の加熱後に一旦冷却し、次いで２段階目の熱処理を別の熱処理炉で行っても良い。また、この場合において、２段階目の熱処理をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌｉｎｇ）で行っても良い。
上記のような結合熱処理を２段階によって行う方法においても、ゲッタリング能力が付加される詳細な理由は明らかではないが、１段階目の９５０℃から１１００℃の範囲の温度での保持により、結合界面にゲッタリングサイトとなる何らかの欠陥が形成され、この範囲の温度での保持によって形成されたゲッタリングサイトであれば２段階目の１１００℃よりも高い温度での熱処理においてもこの欠陥が消滅せずに安定に保たれるためと考えられる。
以上のような方法とすれば、高純度不純物の導入等の特別な新たな工程を追加することなく、高い結合強度を保ったままＳＯＩ基板にゲッタリング層を導入することができる。すなわち、特別な新たな工程が追加されないため、生産性を低下させず、しかもコストを高くすることなく、効率的に高いゲッタリング能力を持つＳＯＩ基板を製造できる。
しかも、本発明によれば、リンやホウ素などの不純物を導入してゲッタリング層とする方法において問題となるリンやホウ素などの不純物の熱拡散による素子形成領域への悪影響もない。また、本発明は、ＳＯＩ層の厚さが薄く、多結晶シリコン層をＳＯＩ層とＢＯＸ層の界面に形成することによってゲッタリング層を導入する方法が困難な場合にも好適である。
上記実施形態においては、貼り合わせた後にボンドウエーハを薄膜化する工程として平面研削や鏡面研磨を行っているが、これらの代わりに、貼り合わせる前のボンドウエーハの表層部に水素イオンや希ガスイオンを注入してイオン注入層を形成しておき、その表面とベースウエーハの表面とを酸化膜を介して貼り合わせ、５００℃程度の低温で熱処理することによってイオン注入層で剥離してＳＯＩ層を形成するイオン注入剥離法と呼ばれる方法を用いることもできる。また、このとき、貼り合わせるウエーハ表面をプラズマ処理することにより活性化したのちに貼り合わせることにより、前記５００℃程度の熱処理を行うことなく、機械的な応力により前記イオン注入層で剥離する方法を用いることもできる。
いずれの場合も、剥離直後のＳＯＩウエーハの貼り合わせ界面の結合強度はデバイスプロセスに投入するには不十分であるため、結合強度を高めるための熱処理を加える必要がある。この際の熱処理として、本発明の熱処理を加えることにより、結合界面領域に優れたゲッタリング能力を有するＳＯＩウエーハを製造することができるため、本発明は薄膜化をイオン注入剥離法によって行う場合に特に好適である。
ところで、本発明では、ゲッタリング層は、ＳＯＩ層となる単結晶シリコン基板と支持基板となる単結晶シリコン基板との貼り合わせ面付近に形成される。すなわち、支持基板となる単結晶シリコン基板の表面にシリコン酸化膜を形成した場合にはＢＯＸ層とＳＯＩ層との界面領域に、ＳＯＩ層となる単結晶シリコン基板の表面にシリコン酸化膜を形成した場合には支持基板とＢＯＸ層との界面領域にゲッタリング層が形成される。このとき、貼り合わせ面の結合状態は両者に違いはないため、両者のゲッタリング層のゲッタリング能力は同等である。
しかし、金属不純物のシリコン中の拡散速度とシリコン酸化物中の拡散速度の違いにより、金属不純物はＢＯＸ層を通過しにくい。そのため、デバイス作製領域となるＳＯＩ層の表面に付着した金属汚染をゲッタリングするには、ゲッタリング層はＢＯＸ層とＳＯＩ層の界面領域に形成される方が良い。すなわち、支持基板となる単結晶シリコン基板の表面にシリコン酸化膜を形成し、貼り合わせを行う方がより良い。
ただし、ＳＯＩ層となる単結晶シリコン基板の表面にシリコン酸化膜を形成し、支持基板とＢＯＸ層の界面領域にゲッタリング層が形成された場合でも、ＳＯＩ基板の裏面にゲッタリング層を導入する場合よりは大きなゲッタリング能力が得られる。また、ＳＯＩ基板のＢＯＸ層の厚さは年々薄いものが作製されている。ＢＯＸ層の厚さが例えば１００ｎｍ以下と薄ければ、支持基板とＢＯＸ層の界面領域に形成されたゲッタリング層であっても、ＳＯＩ層中の金属汚染のゲッタリングにも有効である。
以上のような貼り合わせ法によるＳＯＩ基板の製造方法によれば、単結晶シリコンのみからなるＳＯＩ層を有し、該ＳＯＩ層中のＳＯＩ層と埋め込み酸化膜との界面領域において、結合界面欠陥に基づいて１×１０１２ａｔｏｍｓ／ｃｍ２以上の金属不純物をも捕獲する能力を有するＳＯＩ基板を製造することができる。
電気的特性に影響を与える金属不純物の濃度は１０１１ａｔｏｍｓ／ｃｍ２台以上であることが知られている。したがって、本発明のように１×１０１１ａｔｏｍｓ／ｃｍ２以上のゲッタリング能力を有し、特に、１×１０１２ａｔｏｍｓ／ｃｍ２以上のゲッタリング能力がＳＯＩ層と埋め込み酸化膜との界面領域にあれば、ＳＯＩ層中の素子形成領域における金属汚染による素子特性の劣化を効果的に防ぐことができる。
また、このように単結晶シリコンのみからなるＳＯＩ層を有し、かつＳＯＩ層中にゲッタリング層を有するＳＯＩ基板は、電気特性に優れており、デバイスにも悪影響を及ぼすことが無く、ＳＯＩ層とＢＯＸ層との界面近傍のＳＯＩ層領域に高濃度不純物層や多結晶シリコン層等を形成する方法では得られない。
電気的特性に影響を与える金属不純物の濃度は１０１１ａｔｏｍｓ／ｃｍ２台以上であることが知られている。したがって、本発明のように１×１０１１ａｔｏｍｓ／ｃｍ２以上のゲッタリング能力を有し、特に、１×１０１２ａｔｏｍｓ／ｃｍ２以上のゲッタリング能力がＳＯＩ層と埋め込み酸化膜との界面領域にあれば、ＳＯＩ層中の素子形成領域における金属汚染による素子特性の劣化を効果的に防ぐことができる。
また、このように単結晶シリコンのみからなるＳＯＩ層を有し、かつＳＯＩ層中にゲッタリング層を有するＳＯＩ基板は、電気特性に優れており、デバイスにも悪影響を及ぼすことが無く、ＳＯＩ層とＢＯＸ層との界面近傍のＳＯＩ層領域に高濃度不純物層や多結晶シリコン層等を形成する方法では得られない。
以下、本発明の実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
図１に示した工程に基づいて、以下のようにＳＯＩ基板を作製した。
まず、実験例と同様に、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した。支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（ａ）。次に、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板１２をシリコン酸化膜１３を挟むようにして密着させて貼り合わせた（ｂ）。
図１に示した工程に基づいて、以下のようにＳＯＩ基板を作製した。
まず、実験例と同様に、直径２００ｍｍ、面方位｛１００｝の鏡面研磨された２枚のＮ型単結晶シリコン基板を用意した。支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１μｍのシリコン酸化膜１３を熱酸化により形成した（ａ）。次に、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板１２をシリコン酸化膜１３を挟むようにして密着させて貼り合わせた（ｂ）。
次いで、結合強度を高めるための結合熱処理を行った（ｃ）。８００℃で保持した熱処理炉に貼り合わせたウエーハを投入し、１０℃／分の昇温速度で保持温度であるＴ２℃まで昇温した後にＴ２℃で２時間保持した。その後、最高温度の１１５０℃まで昇温して２時間保持した後に、８００℃まで降温してからウエーハを炉外に引き出した。Ｔ２℃は９５０℃、１０００℃、１１００℃とした。
この時、結合熱処理工程中の熱処理雰囲気としては、８００℃のウエーハ投入時から昇温工程を経てＴ２℃で２時間保持までの間はドライ酸素雰囲気とし、Ｔ２℃から１１５０℃への昇温工程と、１１５０℃での２時間保持を経て降温途中まではパイロジェニック酸化（すなわち、水蒸気を含む雰囲気）を行い、その後、８００℃でウエーハを取り出すまではドライ酸素雰囲気とした。
その後、貼り合わせウエーハ１５の活性層側を、平面研削や鏡面研磨などにより、約１２μｍの厚さになるまで薄膜化し、ＳＯＩ基板１８を得た（ｄ）。
このように作製したＳＯＩ基板のゲッタリング能力を実験例と同じ方法により評価した。
このように作製したＳＯＩ基板のゲッタリング能力を実験例と同じ方法により評価した。
（比較例１）
実施例１のＳＯＩ基板の作製手順において、結合熱処理の昇温過程における保持温度Ｔ２℃を９００℃、１１２５℃とした場合のＳＯＩ基板を作製した。また、そのゲッタリング能力を実験例と同じ方法により評価した。
実施例１のＳＯＩ基板の作製手順において、結合熱処理の昇温過程における保持温度Ｔ２℃を９００℃、１１２５℃とした場合のＳＯＩ基板を作製した。また、そのゲッタリング能力を実験例と同じ方法により評価した。
実施例１および比較例１のゲッタリング能力の評価結果を表２に示す。
表２に示すように、結合熱処理の昇温過程における保持温度Ｔ２℃が実施例１の９５０〜１１００℃である場合の方が、比較例１の９００℃、１１２５℃の場合と比較すると、結合界面領域のＮｉ濃度が高くなっていることがわかる。すなわち、最高温度が１１５０℃以上の場合でも、その昇温過程において９５０〜１１００℃の範囲の温度で保持した場合には、結合界面領域に、より優れたゲッタリング能力が付加されたことがわかる。しかも、１×１０１２ａｔｏｍｓ／ｃｍ２以上のＮｉをゲッタリングできる十分な能力を有している。
また、実施例１、比較例１において作製したＳＯＩ基板を通常のデバイス工程に投入したが、剥離などは生じず、結合強度に問題はなかった。
以上により、本発明によれば、優れたゲッタリング能力を有するＳＯＩ基板を効率的に製造できることが示された。
以上により、本発明によれば、優れたゲッタリング能力を有するＳＯＩ基板を効率的に製造できることが示された。
（実施例２、３）
図１に示した工程に基づいて、以下のようにＳＯＩ基板を作製した。
まず、実施例１と同様に２枚のN型シリコン単結晶基板を用意し、支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１．３μｍのシリコン酸化膜１３を熱酸化により形成した（ａ）。次に、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板１２を、シリコン酸化膜１３を挟むようにして密着させて貼り合わせた（ｂ）。次いで、８００℃で保持した熱処理炉に貼り合わせたウエーハを投入し、１０℃／分の昇温速度で保持温度である１０００℃まで昇温して２時間保持し、その後、１１５０℃まで昇温して２時間保持した後に、８００℃まで降温してからウエーハを炉外に引き出した。
図１に示した工程に基づいて、以下のようにＳＯＩ基板を作製した。
まず、実施例１と同様に２枚のN型シリコン単結晶基板を用意し、支持基板となる単結晶シリコン基板１２の表面に、ＢＯＸ層となる膜厚約１．３μｍのシリコン酸化膜１３を熱酸化により形成した（ａ）。次に、ＳＯＩ層となる単結晶シリコン基板１１と支持基板となる単結晶シリコン基板１２を、シリコン酸化膜１３を挟むようにして密着させて貼り合わせた（ｂ）。次いで、８００℃で保持した熱処理炉に貼り合わせたウエーハを投入し、１０℃／分の昇温速度で保持温度である１０００℃まで昇温して２時間保持し、その後、１１５０℃まで昇温して２時間保持した後に、８００℃まで降温してからウエーハを炉外に引き出した。
この時、結合熱処理工程中の熱処理雰囲気としては、８００℃のウエーハ投入時から昇温工程途中の９００℃まではドライ酸素雰囲気とし、９００℃から１０００℃への昇温工程、１１００℃で２時間保持、１１００℃から１１５０℃への昇温工程、１１５０℃で２時間保持の各工程を経て降温途中まではパイロジェニック酸化（すなわち、水蒸気を含む雰囲気）を行い、その後、８００℃でウエーハを取り出すまではドライ酸素雰囲気としたもの（実施例２）と、結合熱処理工程中の全ての熱処理雰囲気をドライ酸素雰囲気としたもの（実施例３）の２種類を行なった。
このように作製したＳＯＩ基板のゲッタリング能力を実験例の図２と同じ方法で評価し、図４（実施例２）、図５（実施例３）に示した。
このように作製したＳＯＩ基板のゲッタリング能力を実験例の図２と同じ方法で評価し、図４（実施例２）、図５（実施例３）に示した。
（比較例２）
実施例３のＳＯＩ基板の作製手順において、結合熱処理として１０００℃、２時間の途中保持を行なわずに、１１５０℃、２時間の熱処理のみを行なった場合のＳＯＩ基板を作製し、実施例３と同じ方法で評価し、図６に示した。
実施例３のＳＯＩ基板の作製手順において、結合熱処理として１０００℃、２時間の途中保持を行なわずに、１１５０℃、２時間の熱処理のみを行なった場合のＳＯＩ基板を作製し、実施例３と同じ方法で評価し、図６に示した。
実施例２、３及び比較例２の結果から次のことが言える。
実施例２のように水蒸気を含む雰囲気で結合熱処理を行なうと、実施例３のように水蒸気を含まない雰囲気で熱処理を行なった場合と比較して、ＳＯＩ層とＢＯＸ層との界面付近にゲッタリングされたＮｉ濃度は１桁以上高い値を示し、より優れたゲッタリング能力を有していることがわかる。このように、水蒸気を含む雰囲気で結合熱処理を行なった場合にゲッタリング能力が高くなる理由は明らかではないが、酸素分子に比べて分子半径の小さい水分子の存在が、界面付近の欠陥の形成や維持に関与しているものと考えられる。
実施例２のように水蒸気を含む雰囲気で結合熱処理を行なうと、実施例３のように水蒸気を含まない雰囲気で熱処理を行なった場合と比較して、ＳＯＩ層とＢＯＸ層との界面付近にゲッタリングされたＮｉ濃度は１桁以上高い値を示し、より優れたゲッタリング能力を有していることがわかる。このように、水蒸気を含む雰囲気で結合熱処理を行なった場合にゲッタリング能力が高くなる理由は明らかではないが、酸素分子に比べて分子半径の小さい水分子の存在が、界面付近の欠陥の形成や維持に関与しているものと考えられる。
一方、実施例３のように水蒸気を含まない雰囲気で熱処理を行なった場合であっても、本発明の途中保持を伴う熱処理方法で結合熱処理を行なえば、比較例２のような途中保持を伴わない熱処理方法と比較すると、ＳＯＩ層とＢＯＸ層との界面付近にゲッタリングされたＮｉ濃度は１桁程度高い値を示し、ゲッタリング能力を有することがわかる。
従って、より高いゲッタリング能力を得るためには、水蒸気を含む雰囲気で本発明の結合熱処理を行なうことが好ましい。しかしながら、水蒸気を含む雰囲気は酸化速度が速いため、例えば、イオン注入剥離法を用いて作製する薄膜ＳＯＩウエーハに適用すると、ＳＯＩ層の膜厚の減少量が大きくなり、所望のＳＯＩ層厚が得られなくなる場合がある。このように、水蒸気を含む雰囲気を使うことが困難な場合には、水蒸気を含まない雰囲気で本発明の結合熱処理を行なうことが有効である。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
例えば、上記実施例においては、貼り合わせた後にボンドウエーハを薄膜化する工程として平面研削や鏡面研磨を行っているが、その代わりに、前記のイオン注入剥離法と呼ばれる方法を用いてボンドウエーハの薄膜化を行っても良い。
また、結合熱処理の際の１段階目の加熱において保持する温度は少なくとも９５０℃以上１１００℃以下を保っていれば、その温度範囲の中でどのような経時変化をしても良い。
また、結合熱処理の際の１段階目の加熱において保持する温度は少なくとも９５０℃以上１１００℃以下を保っていれば、その温度範囲の中でどのような経時変化をしても良い。
Claims (3)
- 貼り合わせ法によりＳＯＩ基板を製造する方法において、少なくとも、ＳＯＩ層となる単結晶シリコン基板と支持基板となる単結晶シリコン基板のいずれか一方の表面にシリコン酸化膜を作製し、該シリコン酸化膜を介して前記ＳＯＩ層となる単結晶シリコン基板と前記支持基板となる単結晶シリコン基板とを貼り合わせた後、結合強度を高める結合熱処理を、少なくとも９５０℃から１１００℃の範囲の温度で保持する熱処理及びその後の１１００℃よりも高い温度の熱処理によって行い、前記結合強度を高める結合熱処理は、水蒸気を含む雰囲気での熱処理を含み、貼り合わせ界面領域にゲッタリング能力を付加するものであり、該結合強度を高める結合熱処理の後、平面研削および鏡面研磨により前記ＳＯＩ層となる単結晶シリコン基板を所望の厚さまで薄膜化することを特徴とするＳＯＩ基板の製造方法。
- 前記支持基板となる単結晶シリコン基板の表面に前記シリコン酸化膜を形成することを特徴とする請求項１に記載のＳＯＩ基板の製造方法。
- 前記９５０℃から１１００℃の範囲の温度に保持する時間を１時間以上４時間以下とすることを特徴とする請求項１または請求項２に記載のＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007551002A JP5292810B2 (ja) | 2005-12-19 | 2006-10-20 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005364916 | 2005-12-19 | ||
| JP2005364916 | 2005-12-19 | ||
| PCT/JP2006/320912 WO2007072624A1 (ja) | 2005-12-19 | 2006-10-20 | Ｓｏｉ基板の製造方法およびｓｏｉ基板 |
| JP2007551002A JP5292810B2 (ja) | 2005-12-19 | 2006-10-20 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2007072624A1 JPWO2007072624A1 (ja) | 2009-05-28 |
| JP5292810B2 true JP5292810B2 (ja) | 2013-09-18 |
Family
ID=38188407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007551002A Active JP5292810B2 (ja) | 2005-12-19 | 2006-10-20 | Ｓｏｉ基板の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7749861B2 (ja) |
| EP (1) | EP1965413B1 (ja) |
| JP (1) | JP5292810B2 (ja) |
| KR (1) | KR101356685B1 (ja) |
| CN (1) | CN101341577B (ja) |
| WO (1) | WO2007072624A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2880184B1 (fr) * | 2004-12-28 | 2007-03-30 | Commissariat Energie Atomique | Procede de detourage d'une structure obtenue par assemblage de deux plaques |
| FR2953640B1 (fr) | 2009-12-04 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante |
| US8476099B2 (en) | 2010-07-22 | 2013-07-02 | International Business Machines Corporation | Methods for improved adhesion of protective layers of imager microlens structures by forming an interfacial region |
| JP2013229356A (ja) | 2012-04-24 | 2013-11-07 | Mitsubishi Electric Corp | Ｓｏｉウェハおよびその製造方法、並びにｍｅｍｓデバイス |
| CN109183142A (zh) * | 2018-11-14 | 2019-01-11 | 中国工程物理研究院激光聚变研究中心 | 一种籽晶托及其制备方法 |
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| JP2752799B2 (ja) * | 1991-03-27 | 1998-05-18 | 三菱マテリアル株式会社 | Ｓｏｉ基板の製造方法 |
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| US7442992B2 (en) * | 2004-05-19 | 2008-10-28 | Sumco Corporation | Bonded SOI substrate, and method for manufacturing the same |
-
2006
- 2006-10-20 JP JP2007551002A patent/JP5292810B2/ja active Active
- 2006-10-20 EP EP06821973A patent/EP1965413B1/en active Active
- 2006-10-20 US US12/086,009 patent/US7749861B2/en active Active
- 2006-10-20 CN CN2006800478731A patent/CN101341577B/zh active Active
- 2006-10-20 WO PCT/JP2006/320912 patent/WO2007072624A1/ja active Application Filing
- 2006-10-20 KR KR1020087014754A patent/KR101356685B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006278893A (ja) * | 2005-03-30 | 2006-10-12 | Toshiba Ceramics Co Ltd | 貼り合わせウェーハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080089350A (ko) | 2008-10-06 |
| EP1965413A4 (en) | 2010-09-22 |
| CN101341577B (zh) | 2011-08-03 |
| WO2007072624A1 (ja) | 2007-06-28 |
| US20090042361A1 (en) | 2009-02-12 |
| CN101341577A (zh) | 2009-01-07 |
| EP1965413B1 (en) | 2012-12-05 |
| EP1965413A1 (en) | 2008-09-03 |
| JPWO2007072624A1 (ja) | 2009-05-28 |
| US7749861B2 (en) | 2010-07-06 |
| KR101356685B1 (ko) | 2014-02-03 |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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