JPH0719738B2 - 接合ウェーハ及びその製造方法 - Google Patents
接合ウェーハ及びその製造方法Info
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- JPH0719738B2 JPH0719738B2 JP2236257A JP23625790A JPH0719738B2 JP H0719738 B2 JPH0719738 B2 JP H0719738B2 JP 2236257 A JP2236257 A JP 2236257A JP 23625790 A JP23625790 A JP 23625790A JP H0719738 B2 JPH0719738 B2 JP H0719738B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ゲッター効果を有する直接接合ウェーハ、ま
たは誘電体層を介在するSOI（Silicon On Insulator）
構造の接合ウェーハ及びその製造方法に関する。
たは誘電体層を介在するSOI（Silicon On Insulator）
構造の接合ウェーハ及びその製造方法に関する。
［従来の技術］ 近年、半導体装置の三次元構造化、高耐圧化、素子間分
離などの観点からSOI（Silicon On Insulator）構造の
ウェーハが注目されており、これは例えば、２層の単結
晶シリコンウェーハと絶縁膜である酸化膜を挟持した構
造である。SOI構造のウェーハの製造方法としては、特
公昭62−34716号公報に単結晶シリコンウェーハ表面上
に熱酸化膜を形成し、単結晶シリコンウェーハの端部に
これと一体に連続する単結晶突部を設け、この熱酸化膜
上に多結晶状若しくはアモルファス状のシリコン膜を被
着し、これに電子線或はレーザー光線等のエネルギービ
ームを線状に、かつ一方向に照射して該シリコン膜を線
状に融解、冷却及び固化することによって、全体を単結
晶シリコンの薄膜とする方法が開示されている。ところ
がこの方法では、溶融シリコンと酸化膜との相互作用に
よって部分的には単結晶化は可能であるが、実用に耐え
得るシリコン単結晶膜は得難いのが実情である。
離などの観点からSOI（Silicon On Insulator）構造の
ウェーハが注目されており、これは例えば、２層の単結
晶シリコンウェーハと絶縁膜である酸化膜を挟持した構
造である。SOI構造のウェーハの製造方法としては、特
公昭62−34716号公報に単結晶シリコンウェーハ表面上
に熱酸化膜を形成し、単結晶シリコンウェーハの端部に
これと一体に連続する単結晶突部を設け、この熱酸化膜
上に多結晶状若しくはアモルファス状のシリコン膜を被
着し、これに電子線或はレーザー光線等のエネルギービ
ームを線状に、かつ一方向に照射して該シリコン膜を線
状に融解、冷却及び固化することによって、全体を単結
晶シリコンの薄膜とする方法が開示されている。ところ
がこの方法では、溶融シリコンと酸化膜との相互作用に
よって部分的には単結晶化は可能であるが、実用に耐え
得るシリコン単結晶膜は得難いのが実情である。
これを改善し、接合によりSOI構造のウェーハを得るも
のとして、表面に酸化膜が形成された単結晶シリコンウ
ェーハどうしを直接接合し、その後、一方のシリコンウ
ェーハ面をエッチバックして薄膜化することにより、接
合ウェーハを形成する方法が開示されている。［榎本忠
儀：日経マイクロデバイス，第15号（1986年９月），第
39頁;Lasky,Stiffer,White and Abernathy:Digest of t
he IEEE Int.Elec.Device Meeting（IEDM），（Dec.,19
85）,p.688］。具体的には、表面に低濃度n-エピタキシ
ャル層を形成した高濃度n+シリコン基板と、低濃度の支
持用シリコン基板の２枚を準備し、両基板表面に熱酸化
膜を形成する。次に、これらを重ね合わせ、密着し、酸
化雰囲気中700℃で熱処理することによりSiO2どうしの
接合が完了する。酸化膜厚は自然酸化膜のレベルから52
0nmまで試みている。なお、接合機構は次のように説明
されている。まず、ウェーハ間にあるO2ガスがSiO2に変
わるとき、部分的に真空部分が作り出され、ウェーハの
一部が密着する。一旦密着した後は水素結合、脱水縮合
という反応を経てウェーハどうしの接合が完了する。次
にn+シリコン基板を選択エッチングで除去し、n-エピタ
キシャル層を残すことによりSOI構造を完成させる。
のとして、表面に酸化膜が形成された単結晶シリコンウ
ェーハどうしを直接接合し、その後、一方のシリコンウ
ェーハ面をエッチバックして薄膜化することにより、接
合ウェーハを形成する方法が開示されている。［榎本忠
儀：日経マイクロデバイス，第15号（1986年９月），第
39頁;Lasky,Stiffer,White and Abernathy:Digest of t
he IEEE Int.Elec.Device Meeting（IEDM），（Dec.,19
85）,p.688］。具体的には、表面に低濃度n-エピタキシ
ャル層を形成した高濃度n+シリコン基板と、低濃度の支
持用シリコン基板の２枚を準備し、両基板表面に熱酸化
膜を形成する。次に、これらを重ね合わせ、密着し、酸
化雰囲気中700℃で熱処理することによりSiO2どうしの
接合が完了する。酸化膜厚は自然酸化膜のレベルから52
0nmまで試みている。なお、接合機構は次のように説明
されている。まず、ウェーハ間にあるO2ガスがSiO2に変
わるとき、部分的に真空部分が作り出され、ウェーハの
一部が密着する。一旦密着した後は水素結合、脱水縮合
という反応を経てウェーハどうしの接合が完了する。次
にn+シリコン基板を選択エッチングで除去し、n-エピタ
キシャル層を残すことによりSOI構造を完成させる。
一方、半導体デバイスの高密度化、微細化が進み、総合
的な特性の向上、歩留まりの向上がさらに求められてい
る現在、デバイス製造工程途中において、あるいは出発
材料の状態で、半導体ウェーハにある種の処理を行な
い、欠陥あるいは有害な不純物を不活性化させる能力を
持たせる技術としてゲッタリング技術が広く採用されて
いる。ゲッタリング処理を施すことにより、pn接合のリ
ーク電流が減少し、キャリアのライフタイムが向上して
MOSデバイス、バイポーラデバイスを問わず、その歩留
まりが著しく向上することが知られている。
的な特性の向上、歩留まりの向上がさらに求められてい
る現在、デバイス製造工程途中において、あるいは出発
材料の状態で、半導体ウェーハにある種の処理を行な
い、欠陥あるいは有害な不純物を不活性化させる能力を
持たせる技術としてゲッタリング技術が広く採用されて
いる。ゲッタリング処理を施すことにより、pn接合のリ
ーク電流が減少し、キャリアのライフタイムが向上して
MOSデバイス、バイポーラデバイスを問わず、その歩留
まりが著しく向上することが知られている。
［発明が解決しようとする課題］ ところが、上記の接合によりSOI構造のウェーハを得る
方法は、接合前の接合面の不純物の存在量の制御には格
段の注意を払っていないものであるため、ゲッター効果
は望み得ないという問題があった。
方法は、接合前の接合面の不純物の存在量の制御には格
段の注意を払っていないものであるため、ゲッター効果
は望み得ないという問題があった。
また、２枚の単結晶シリコンウェーハの一方の主表面の
みを鏡面に仕上げ、この鏡面を直接重ね合わせて、一方
を薄層して形成した接合ウェーハ形式の例えばn/n+また
はp/p+接合は、理想的段階接合となるので、従来法のエ
ピタキシャル接合よりも半導体デバイスの設計製作にお
いて有利である。しかしながら、かかる接合ウェーハに
おいてもｎ型層及びｐ型層の純度については、SOI構造
の接合ウェーハと同様に必ずしも満足すべきものではな
かった。
みを鏡面に仕上げ、この鏡面を直接重ね合わせて、一方
を薄層して形成した接合ウェーハ形式の例えばn/n+また
はp/p+接合は、理想的段階接合となるので、従来法のエ
ピタキシャル接合よりも半導体デバイスの設計製作にお
いて有利である。しかしながら、かかる接合ウェーハに
おいてもｎ型層及びｐ型層の純度については、SOI構造
の接合ウェーハと同様に必ずしも満足すべきものではな
かった。
本発明は上記の点を解決しようとするもので、その目的
は２枚のウェーハを接合することによりn/n+又はp/p+の
段階的接合又はSOI構造を形成するとともに、この接合
前に一方のウェーハ表面にゲッター効果を与える積層欠
陥（Oxidation Induced Stacking Fault）を作り込むこ
とにより、優れたゲッター効果を有するn/n+又はp/p+の
段階的接合又はSOI構造の接合ウェーハを提供すること
にある。
は２枚のウェーハを接合することによりn/n+又はp/p+の
段階的接合又はSOI構造を形成するとともに、この接合
前に一方のウェーハ表面にゲッター効果を与える積層欠
陥（Oxidation Induced Stacking Fault）を作り込むこ
とにより、優れたゲッター効果を有するn/n+又はp/p+の
段階的接合又はSOI構造の接合ウェーハを提供すること
にある。
［課題を解決するための手段］ 本発明によれば、第１の発明として、第１半導体ウェー
ハと第２半導体ウェーハとが絶縁層を介して或いは絶縁
層な直接接合され、第２半導体ウェーハの表面部に熱酸
化誘起積層欠陥の薄層が形成されてなること特徴とする
接合ウェーハが提供されるものである。
ハと第２半導体ウェーハとが絶縁層を介して或いは絶縁
層な直接接合され、第２半導体ウェーハの表面部に熱酸
化誘起積層欠陥の薄層が形成されてなること特徴とする
接合ウェーハが提供されるものである。
また、本発明によれば、第２半導体ウェーハの鏡面研磨
された面に熱酸化誘起積層欠陥のための前処理を行なっ
た後、第２半導体ウェーハに熱酸化膜を形成させ、次い
で第１半導体ウェーハの鏡面研磨された面に前記第２半
導体ウェーハの処理面側を前記熱酸化膜を介して重ね合
わせた後、これら第１、第２半導体ウェーハを加熱して
両者を接合することを特徴とする接合ウェーハの製造方
法が提供されるものである。
された面に熱酸化誘起積層欠陥のための前処理を行なっ
た後、第２半導体ウェーハに熱酸化膜を形成させ、次い
で第１半導体ウェーハの鏡面研磨された面に前記第２半
導体ウェーハの処理面側を前記熱酸化膜を介して重ね合
わせた後、これら第１、第２半導体ウェーハを加熱して
両者を接合することを特徴とする接合ウェーハの製造方
法が提供されるものである。
更に、第２半導体ウェーハの表面に熱酸化誘起積層欠陥
を形成し、その面を更に鏡面研磨して、当該積層欠陥層
を薄層化すれば、第１の半導体ウェーハの鏡面研磨され
た面を直接重ねることによって、第２半導体ウェーハを
更に研磨して薄層化した際に、当該積層欠陥が当該薄膜
化された当該薄層表面に当該積層欠陥による結晶劣化を
防ぐことができるので好ましい。
を形成し、その面を更に鏡面研磨して、当該積層欠陥層
を薄層化すれば、第１の半導体ウェーハの鏡面研磨され
た面を直接重ねることによって、第２半導体ウェーハを
更に研磨して薄層化した際に、当該積層欠陥が当該薄膜
化された当該薄層表面に当該積層欠陥による結晶劣化を
防ぐことができるので好ましい。
［作用］ 本発明の接合ウェーハにおいては、第２半導体ウェーハ
と絶縁層との界面に積層欠陥の薄層が形成されているた
めに、この積層欠陥が不純物原子の沈着場所となり、ゲ
ッタリング中心となる。よって、第２半導体ウェーハの
表面（接合していない方の面）側に種々の処理を施して
半導体装置を作成した場合の半導体装置におけるpn接合
のリーク電流が減少し、キャリアのライフタイムが向上
して、MOS型、バイポーラ型を問わず、半導体装置の歩
留まりが著しく向上する。
と絶縁層との界面に積層欠陥の薄層が形成されているた
めに、この積層欠陥が不純物原子の沈着場所となり、ゲ
ッタリング中心となる。よって、第２半導体ウェーハの
表面（接合していない方の面）側に種々の処理を施して
半導体装置を作成した場合の半導体装置におけるpn接合
のリーク電流が減少し、キャリアのライフタイムが向上
して、MOS型、バイポーラ型を問わず、半導体装置の歩
留まりが著しく向上する。
この積層欠陥のゲッタリング効果は、n/n+またはp/p+の
段階接合である熱酸化膜を介在しない直接接合ウェーハ
においても同様に、半導体装置の特性向上に寄与する。
段階接合である熱酸化膜を介在しない直接接合ウェーハ
においても同様に、半導体装置の特性向上に寄与する。
また、本発明の接合ウェーハの製造方法においては、第
２半導体ウェーハの鏡面研磨された面が熱酸化誘起積層
欠陥のための前処理を行ない、ウェーハ表面にミクロク
ラックを含む微小結晶欠陥を形成し、次いで、この基板
が熱処理を受けると、この微小欠陥部分に積層欠陥（OS
F:Oxidation Induced Stacking Fault）が導入される。
次に第１半導体ウェーハの鏡面研磨された面に前記第２
半導体ウェーハのプリプロセス処理面側を前記熱酸化膜
を介して重ね合わせた後、これら第１、第２半導体ウェ
ーハを加熱して両者を接合することにより接着剤なしに
接合が行なわれる。
２半導体ウェーハの鏡面研磨された面が熱酸化誘起積層
欠陥のための前処理を行ない、ウェーハ表面にミクロク
ラックを含む微小結晶欠陥を形成し、次いで、この基板
が熱処理を受けると、この微小欠陥部分に積層欠陥（OS
F:Oxidation Induced Stacking Fault）が導入される。
次に第１半導体ウェーハの鏡面研磨された面に前記第２
半導体ウェーハのプリプロセス処理面側を前記熱酸化膜
を介して重ね合わせた後、これら第１、第２半導体ウェ
ーハを加熱して両者を接合することにより接着剤なしに
接合が行なわれる。
第２半導体ウェーハの表面に熱酸化誘起積層欠陥を導入
後、当該積層欠陥が導入された面を研磨して積層欠陥の
薄層を残すようにすると、積層欠陥のゲッタリング能を
所定の範囲に制御することが容易になる。第２半導体ウ
ェーハが例えばサブミクロン程度迄に積層化されても、
積層欠陥が第２半導体ウェーハの薄層単結晶の結晶性を
劣化せず、かつゲッタリング効果により該薄層単結晶の
高純度化を計ることができる。
後、当該積層欠陥が導入された面を研磨して積層欠陥の
薄層を残すようにすると、積層欠陥のゲッタリング能を
所定の範囲に制御することが容易になる。第２半導体ウ
ェーハが例えばサブミクロン程度迄に積層化されても、
積層欠陥が第２半導体ウェーハの薄層単結晶の結晶性を
劣化せず、かつゲッタリング効果により該薄層単結晶の
高純度化を計ることができる。
更に、前述の熱酸化誘起積層欠陥のための前処理として
の微小結晶欠陥の形成には、サンドブラスト、イオン打
ちこみ等の機械的または物理的な方法が用いられる。
の微小結晶欠陥の形成には、サンドブラスト、イオン打
ちこみ等の機械的または物理的な方法が用いられる。
上記微小結晶欠陥そのものも接合界面に形成されておれ
ば、接合後においてゲッタリグ効果があるが、半導体装
置の製造工程中の熱処理により消失するので、熱酸化に
よって積層欠陥に変質するのが好ましい。
ば、接合後においてゲッタリグ効果があるが、半導体装
置の製造工程中の熱処理により消失するので、熱酸化に
よって積層欠陥に変質するのが好ましい。
また、第１、第２半導体ウェーハの両者を接合した後、
第２ウェーハの表面を研磨してこれを薄膜化すると、従
来のエッチバック法に比べはるかに効率よく薄膜化で
き、高価な装置を用いる必要がなくなる。
第２ウェーハの表面を研磨してこれを薄膜化すると、従
来のエッチバック法に比べはるかに効率よく薄膜化で
き、高価な装置を用いる必要がなくなる。
［実施例］ 次に本発明の一実施例を添付図面に基づいて説明する。
第１図は本発明のSOI構造接合ウェーハの構造を示す断
面図である。
面図である。
第１図において、１はボンドウェーハ（第２半導体ウェ
ーハ）、２はベースウェーハ（第１半導体ウェーハ）、
３は酸化膜（絶縁層）、６は積層欠陥である。
ーハ）、２はベースウェーハ（第１半導体ウェーハ）、
３は酸化膜（絶縁層）、６は積層欠陥である。
第１図の構成の接合ウェーハは第２図（ａ）〜（ｆ）の
工程を経て作成される。
工程を経て作成される。
まず、素子形成面となるべきSiボンドウェーハ１（第２
半導体ウェーハ）の鏡面研磨された面に熱酸化誘起積層
欠陥のための前処理を行なう（第２図（ａ）参照）。こ
の処理はサンドブラスト、イオン打込み等により鏡面研
磨された面にミクロクラックを含む微小結晶欠陥を発生
させるものである。
半導体ウェーハ）の鏡面研磨された面に熱酸化誘起積層
欠陥のための前処理を行なう（第２図（ａ）参照）。こ
の処理はサンドブラスト、イオン打込み等により鏡面研
磨された面にミクロクラックを含む微小結晶欠陥を発生
させるものである。
次に熱処理を行なう。この熱処理によりミクロクラック
を含む微小結晶欠陥の部分に第２図（ｂ）に示すように
積層欠陥（OSF:Oxidation Induced StackingFault）が
導入される。
を含む微小結晶欠陥の部分に第２図（ｂ）に示すように
積層欠陥（OSF:Oxidation Induced StackingFault）が
導入される。
かかる微小結晶欠陥は、その平面密度深さ等の調節が必
要である。鏡面ウェーハが直接接合される場合、或いは
熱酸化膜を形成し、これを介して接合する場合にも、そ
の表面の面粗さは0.5nm以下を必要とするので、熱酸化
誘起積層欠陥を形成した後、平滑化のために鏡面研磨を
行なうのがよい。この鏡面研磨は積層欠陥の厚さを調節
するのにも有効である。
要である。鏡面ウェーハが直接接合される場合、或いは
熱酸化膜を形成し、これを介して接合する場合にも、そ
の表面の面粗さは0.5nm以下を必要とするので、熱酸化
誘起積層欠陥を形成した後、平滑化のために鏡面研磨を
行なうのがよい。この鏡面研磨は積層欠陥の厚さを調節
するのにも有効である。
また、特に第２半導体ウェーハの表面に前処理を行な
い、熱酸化膜を形成と同時に積層欠陥を発生させ、直ち
にこの酸化膜を介して第１半導体ウェーハの表面を接合
する場合には、前処理によって表面粗さを乱さないよう
に配慮することが必要である。
い、熱酸化膜を形成と同時に積層欠陥を発生させ、直ち
にこの酸化膜を介して第１半導体ウェーハの表面を接合
する場合には、前処理によって表面粗さを乱さないよう
に配慮することが必要である。
次に、積層欠陥が導入された面を研磨により除去し、第
２図（ｃ）に示すように積層欠陥の一部を残す。この時
に破壊検査により、積層欠陥の表面密度及び深さを確認
する。その後、酸化処理して厚さ約500nmの熱酸化膜を
形成し、一方、このボントウェーハ１の他にベース材と
なるべき同じく単結晶のSiベースウェーハ２を用意す
る。Siベースウェーハ２は表面粗さRa＝0.4μｍ以下に
鏡面研磨されたものである。
２図（ｃ）に示すように積層欠陥の一部を残す。この時
に破壊検査により、積層欠陥の表面密度及び深さを確認
する。その後、酸化処理して厚さ約500nmの熱酸化膜を
形成し、一方、このボントウェーハ１の他にベース材と
なるべき同じく単結晶のSiベースウェーハ２を用意す
る。Siベースウェーハ２は表面粗さRa＝0.4μｍ以下に
鏡面研磨されたものである。
前述の積層欠陥の表面密度は104/cm2あればよい。深さ
は、接合ウェーハの活性領域の単結晶厚さの10分の１以
下にするのがよい。
は、接合ウェーハの活性領域の単結晶厚さの10分の１以
下にするのがよい。
次に、第２図（ｅ）に示すように、ベースウェーハ２の
上にボンドウェーハ１を重ね合わせて一体化し、これら
一体化されたウェーハ1,2をN2雰囲気中または酸化性雰
囲気中で約1100℃の温度で約120分間熱酸化処理するこ
とによって、第２図（ｆ）に示すように両ウェーハ1,2
の全表面に厚さ約500nmのSiO2の酸化膜４を形成する。
上にボンドウェーハ１を重ね合わせて一体化し、これら
一体化されたウェーハ1,2をN2雰囲気中または酸化性雰
囲気中で約1100℃の温度で約120分間熱酸化処理するこ
とによって、第２図（ｆ）に示すように両ウェーハ1,2
の全表面に厚さ約500nmのSiO2の酸化膜４を形成する。
次に、上記接合一体化されたウェーハ1,2は冷却されて
第２図（ｇ）に示すようにその上層のボンドウェーハ１
の表面が所定の研磨代（例えば３μｍ）を残して所定の
厚さt1（例えば、６μｍ）になるまでプレ研磨（１次研
磨）されるが、Si単結晶からなるウェーハ1,2の熱収縮
率（熱膨張率）の方がSiO2酸化膜3,4のそれよりも大き
いため、ウェーハ1,2を冷却した時点でこれらウェーハ
1,2内には残留応力が蓄積される。
第２図（ｇ）に示すようにその上層のボンドウェーハ１
の表面が所定の研磨代（例えば３μｍ）を残して所定の
厚さt1（例えば、６μｍ）になるまでプレ研磨（１次研
磨）されるが、Si単結晶からなるウェーハ1,2の熱収縮
率（熱膨張率）の方がSiO2酸化膜3,4のそれよりも大き
いため、ウェーハ1,2を冷却した時点でこれらウェーハ
1,2内には残留応力が蓄積される。
然るに、本実施例では、上記プレ研磨が終了した時点で
ベースウェーハ２の上下面は略同一厚さ（約500nm）の
酸化膜3,4によって被われるため、該ベースウェーハ２
の上下面における残留応力分布が略等しくなり、上下面
の熱収縮率量が略同一となって当該ベースウェーハ２の
撓み変形が防がれる。
ベースウェーハ２の上下面は略同一厚さ（約500nm）の
酸化膜3,4によって被われるため、該ベースウェーハ２
の上下面における残留応力分布が略等しくなり、上下面
の熱収縮率量が略同一となって当該ベースウェーハ２の
撓み変形が防がれる。
ところで、前述のようにプレ研磨された厚さt1のボンド
ウェーハ１（第２図（ｇ）参照）は、２次研磨によって
厚さt2（例えば、３μｍ）まで研磨されて薄膜化され、
これによって第２図（ａ）に示すような接合ウェーハ５
が得られる。
ウェーハ１（第２図（ｇ）参照）は、２次研磨によって
厚さt2（例えば、３μｍ）まで研磨されて薄膜化され、
これによって第２図（ａ）に示すような接合ウェーハ５
が得られる。
第２図（ｂ）及び第１図に示す接合ウェーハ５はSOI構
造を有し、かつ、ゲッター効果に優れたものである。
造を有し、かつ、ゲッター効果に優れたものである。
上記説明は、SOI構造を持つ接合ウェーハに限定した
が、n/n+又はp/p+の段階接合の直接接合ウェーハについ
ても同様のゲッター効果を持つことは、上記説明から容
易に理解される筈である。
が、n/n+又はp/p+の段階接合の直接接合ウェーハについ
ても同様のゲッター効果を持つことは、上記説明から容
易に理解される筈である。
［発明の効果］ 以上の説明で明らかなように、本発明の接合ウェーハは
第２半導体ウェーハの接合表面に積層欠陥の薄層が形成
されているために、この積層欠陥が不純物原子の沈着場
所となり、ゲッタリング中心となる。よって、本発明の
接合ウェーハの第２半導体ウェーハの表面側に素子形成
して半導体装置を作成した場合に、半導体装置における
pn接合のリーク電流が減少し、キャリアのライフタイム
が向上して、MOS型、バイポーラ型を問わず、半導体装
置の留止まりが著しく向上する。
第２半導体ウェーハの接合表面に積層欠陥の薄層が形成
されているために、この積層欠陥が不純物原子の沈着場
所となり、ゲッタリング中心となる。よって、本発明の
接合ウェーハの第２半導体ウェーハの表面側に素子形成
して半導体装置を作成した場合に、半導体装置における
pn接合のリーク電流が減少し、キャリアのライフタイム
が向上して、MOS型、バイポーラ型を問わず、半導体装
置の留止まりが著しく向上する。
また、本発明の接合ウェーハの製造方法においては、２
枚の半導体ウェーハを接着剤を用いずに重ね合わせた後
加熱するだけで、高強度に接合されたゲッター効果を有
するn/n+又はp/p+の段階接合ウェーハ又はSOI構造の接
合ウェーハが得られる。
枚の半導体ウェーハを接着剤を用いずに重ね合わせた後
加熱するだけで、高強度に接合されたゲッター効果を有
するn/n+又はp/p+の段階接合ウェーハ又はSOI構造の接
合ウェーハが得られる。
第１図は本発明の接合ウェーハの一実施例の構成を示す
断面図、第２図（ａ），（ｂ），（ｃ），（ｄ），
（ｅ），（ｆ），（ｇ），（ｈ）は本発明の接合ウェー
ハの製造工程を示す工程説明図である。 １……ボンドウェーハ（第２半導体ウェーハ）、２……
ベースウェーハ（第１半導体ウェーハ）、3,4……酸化
膜（絶縁層）、５……接合ウェーハ、６……積層欠陥。
断面図、第２図（ａ），（ｂ），（ｃ），（ｄ），
（ｅ），（ｆ），（ｇ），（ｈ）は本発明の接合ウェー
ハの製造工程を示す工程説明図である。 １……ボンドウェーハ（第２半導体ウェーハ）、２……
ベースウェーハ（第１半導体ウェーハ）、3,4……酸化
膜（絶縁層）、５……接合ウェーハ、６……積層欠陥。
Claims (4)
- 【請求項１】第１半導体ウェーハと第２半導体ウェーハ
とが絶縁層を介してあるいは直接接合され、 第２半導体ウェーハの表層部に熱酸化誘起積層欠陥の薄
層が形成されてなること特徴とする接合ウェーハ。 - 【請求項２】第２半導体ウェーハの鏡面研磨された面に
熱酸化誘起積層欠陥のための前処理を行なった後、第２
半導体ウェーハに熱酸化膜を形成させ、次いで第１半導
体ウェーハの鏡面研磨された面に前記第２半導体ウェー
ハの処理面側を前記熱酸化膜を介して重ね合わせた後、
これら第１、第２半導体ウェーハを加熱して両者を接合
することを特徴とする接合ウェーハの製造方法。 - 【請求項３】第２半導体ウェーハの鏡面研磨された接合
予定面に熱酸化誘起積層欠陥を導入し、積層欠陥が導入
された当該接合予定面を研磨して積層欠陥層を薄層化
し、これに第１半導体ウェーハの鏡面研磨された面を直
接重ねた後、これら第１、第２半導体ウェーハを加熱し
て両者を接合することを特徴とする接合ウェーハの製造
方法。 - 【請求項４】第１、第２半導体ウェーハの両者を接合し
た後、第２半導体ウェーハの表面を研磨してこれを薄膜
化する請求項１乃至３の何れかに記載の接合ウェーハの
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236257A JPH0719738B2 (ja) | 1990-09-06 | 1990-09-06 | 接合ウェーハ及びその製造方法 |
| DE69126076T DE69126076T2 (de) | 1990-09-06 | 1991-09-02 | Verbundswafer und Verfahren zu dessen Herstellung |
| EP91308029A EP0475653B1 (en) | 1990-09-06 | 1991-09-02 | Bonded wafer and method for production thereof |
| US07/754,754 US5238875A (en) | 1990-09-06 | 1991-09-04 | Method of producing a bonded wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236257A JPH0719738B2 (ja) | 1990-09-06 | 1990-09-06 | 接合ウェーハ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04116816A JPH04116816A (ja) | 1992-04-17 |
| JPH0719738B2 true JPH0719738B2 (ja) | 1995-03-06 |
Family
ID=16998103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2236257A Expired - Lifetime JPH0719738B2 (ja) | 1990-09-06 | 1990-09-06 | 接合ウェーハ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5238875A (ja) |
| EP (1) | EP0475653B1 (ja) |
| JP (1) | JPH0719738B2 (ja) |
| DE (1) | DE69126076T2 (ja) |
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| DE4133820A1 (de) * | 1991-10-12 | 1993-04-15 | Bosch Gmbh Robert | Verfahren zur herstellung von halbleiterelementen |
| DE69333152T2 (de) * | 1992-01-30 | 2004-05-27 | Canon K.K. | Verfahren zur Herstellung eines Halbleitersubstrates |
| JPH05218049A (ja) * | 1992-01-31 | 1993-08-27 | Nec Corp | 半導体素子形成用基板 |
| JP2574594B2 (ja) * | 1992-05-26 | 1997-01-22 | 松下電器産業株式会社 | 光導波路素子とその製造方法 |
| JP2574602B2 (ja) * | 1992-07-08 | 1997-01-22 | 松下電器産業株式会社 | 光導波路素子 |
| JP2574606B2 (ja) * | 1992-09-01 | 1997-01-22 | 松下電器産業株式会社 | 誘電体光導波路素子およびその製造方法 |
| JP2592752B2 (ja) * | 1992-10-05 | 1997-03-19 | 松下電器産業株式会社 | 半導体光導波路素子とその製造方法 |
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| JPS5787119A (en) * | 1980-11-19 | 1982-05-31 | Toshiba Corp | Manufacture of semiconductor device |
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1990
- 1990-09-06 JP JP2236257A patent/JPH0719738B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-02 EP EP91308029A patent/EP0475653B1/en not_active Expired - Lifetime
- 1991-09-02 DE DE69126076T patent/DE69126076T2/de not_active Expired - Fee Related
- 1991-09-04 US US07/754,754 patent/US5238875A/en not_active Expired - Fee Related
Also Published As
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| DE69126076T2 (de) | 1997-10-30 |
| US5238875A (en) | 1993-08-24 |
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