JP3037934B2 - 半導体材料薄膜の製造のための改良型スマート・カット・プロセス - Google Patents
半導体材料薄膜の製造のための改良型スマート・カット・プロセスInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、概して半導体薄膜
の製造プロセスに関するものであり、具体的には単結晶
フィルムの製造に適用可能なプロセスに関する。
の製造プロセスに関するものであり、具体的には単結晶
フィルムの製造に適用可能なプロセスに関する。
【０００２】
【従来の技術】単結晶半導体フィルムを製造するために
は種々の方法及びプロセスがあるが、これらは複雑で高
コストであることが多い。多結晶または非晶質フィルム
を製造することは比較的容易であるが、単結晶フィルム
を製造することはもっと困難である。単結晶フィルムを
製造するのに用いられる方法の内には絶縁層上のシリコ
ン（ＳＯＩ）型の基体の製造に用いられるものがある
が、その目的はフィルムから電気的に絶縁された基体上
に単結晶シリコン・フィルムを製造することにある。
は種々の方法及びプロセスがあるが、これらは複雑で高
コストであることが多い。多結晶または非晶質フィルム
を製造することは比較的容易であるが、単結晶フィルム
を製造することはもっと困難である。単結晶フィルムを
製造するのに用いられる方法の内には絶縁層上のシリコ
ン（ＳＯＩ）型の基体の製造に用いられるものがある
が、その目的はフィルムから電気的に絶縁された基体上
に単結晶シリコン・フィルムを製造することにある。
【０００３】従来型のＳＯＩウエハーの断面が図１に示
されている。基体１０の上に絶縁層１５が形成される。
絶縁層１５の上にデバイス層２０が形成される。ＳＯＩ
ウエハーはマイクロエレクトロニクスの分野において知
られており、放射線硬化デバイスを含む特別の用途、例
えばスタティック・ランダム・アクセス・メモリ（ＲＡ
Ｍ）、および最近では高性能相補型金属酸化物半導体
（ＣＭＯＳ）やダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の用途に用いられる。ＳＯＩウエハー
は、１）酸素インプラント（ＳＩＭＯＸ）（シリコンに
酸素がインプラントされて２酸化シリコン（ＳｉＯ2）
埋設層に変換される）、２）ウエハーボンディング−エ
ッチ・バック（ＢＥＳＯＩ）（２枚のウエハーが酸化表
面層で接合され１つの層が薄いデバイス層を残すために
薄くされる）、により通常は製造される。過去数年の間
ＢＥＳＯＩに基づくＳＯＩ材料技術への関心が高まって
きている。従来のＢＥＳＯＩプロセスでは、均一性およ
び許容誤差の問題を最小限にするために複数回エッチさ
れた層が用いられている。
されている。基体１０の上に絶縁層１５が形成される。
絶縁層１５の上にデバイス層２０が形成される。ＳＯＩ
ウエハーはマイクロエレクトロニクスの分野において知
られており、放射線硬化デバイスを含む特別の用途、例
えばスタティック・ランダム・アクセス・メモリ（ＲＡ
Ｍ）、および最近では高性能相補型金属酸化物半導体
（ＣＭＯＳ）やダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の用途に用いられる。ＳＯＩウエハー
は、１）酸素インプラント（ＳＩＭＯＸ）（シリコンに
酸素がインプラントされて２酸化シリコン（ＳｉＯ2）
埋設層に変換される）、２）ウエハーボンディング−エ
ッチ・バック（ＢＥＳＯＩ）（２枚のウエハーが酸化表
面層で接合され１つの層が薄いデバイス層を残すために
薄くされる）、により通常は製造される。過去数年の間
ＢＥＳＯＩに基づくＳＯＩ材料技術への関心が高まって
きている。従来のＢＥＳＯＩプロセスでは、均一性およ
び許容誤差の問題を最小限にするために複数回エッチさ
れた層が用いられている。
【０００４】ＳＯＩ基体を製造するもう１つの最近のプ
ロセスは、スマート・カット（登録商標）プロセスであ
る。スマート・カット・プロセスは米国特許第5,374,56
4号に述べられている。これはＢＥＳＯＩプロセスと同
じであるが、エッチングにより薄くする代わりに接合の
前にインプラントされる水素層を用いており、これによ
り接合後バルクのシリコンが割れて薄い層を残す。つま
り、スマート・カット・プロセスでは接合されたウエハ
ーからデバイス・ウエハーのバルクを割るために水素イ
ンプランテーションおよびアニーリングが用いられる。
切り取られた形のＳＯＩウエハーを平面化し不均一性を
最小にするために化学的機械的研磨（ＣＭＰ）が用いら
れる。
ロセスは、スマート・カット（登録商標）プロセスであ
る。スマート・カット・プロセスは米国特許第5,374,56
4号に述べられている。これはＢＥＳＯＩプロセスと同
じであるが、エッチングにより薄くする代わりに接合の
前にインプラントされる水素層を用いており、これによ
り接合後バルクのシリコンが割れて薄い層を残す。つま
り、スマート・カット・プロセスでは接合されたウエハ
ーからデバイス・ウエハーのバルクを割るために水素イ
ンプランテーションおよびアニーリングが用いられる。
切り取られた形のＳＯＩウエハーを平面化し不均一性を
最小にするために化学的機械的研磨（ＣＭＰ）が用いら
れる。
【０００５】スマート・カット・プロセスは次のステッ
プから成る。１）デバイス・ウエハーがデバイス級品質
の表面層を持つように処理され、デバイス層の上に酸化
物層が設けられ、ある深さの所に水素が豊富な埋設層が
インプラントされる。２）酸化物表面を持つ“ハンドル
・ウエハー”が与えられる。３）デバイス・ウエハーが
ひっくり返されて酸化物表面が接合される。４）構造体
がアニールされ水素生成により接合空所が形成される。
５）構造体が割れる。６）転写されたデバイス層がＣＭ
Ｐ研磨され清浄にされる。
プから成る。１）デバイス・ウエハーがデバイス級品質
の表面層を持つように処理され、デバイス層の上に酸化
物層が設けられ、ある深さの所に水素が豊富な埋設層が
インプラントされる。２）酸化物表面を持つ“ハンドル
・ウエハー”が与えられる。３）デバイス・ウエハーが
ひっくり返されて酸化物表面が接合される。４）構造体
がアニールされ水素生成により接合空所が形成される。
５）構造体が割れる。６）転写されたデバイス層がＣＭ
Ｐ研磨され清浄にされる。
【０００６】図２はスマート・カット・プロセスを用い
てＳＯＩ基体を形成するプロセス・ステップの流れ図で
ある。図３ないし図５は図２のステップを示す図であ
る。デバイス級品質のウエハー２００がステップ１００
で与えられる。ウエハー表面はステップ１０５で酸化さ
れ、これにより熱的に成長したＳｉＯ2層２０５（即ち
誘電体層）により被せられる、即ち埋設される。誘電体
層２０５はＳＩＯ構造の埋設された酸化物となる。水素
イオンがステップ１１０において５０ないし１５０Ｋｅ
Ｖ、２×１０16ないし１×１０17イオン／ｃｍ2の濃度
でインプラントされ、図３に示されるように上面の約
０．５ないし１μｍ下に水素に富んだ層２１０を形成す
る。デバイス層となる薄いシリコン層は層２０７で示さ
れている。
てＳＯＩ基体を形成するプロセス・ステップの流れ図で
ある。図３ないし図５は図２のステップを示す図であ
る。デバイス級品質のウエハー２００がステップ１００
で与えられる。ウエハー表面はステップ１０５で酸化さ
れ、これにより熱的に成長したＳｉＯ2層２０５（即ち
誘電体層）により被せられる、即ち埋設される。誘電体
層２０５はＳＩＯ構造の埋設された酸化物となる。水素
イオンがステップ１１０において５０ないし１５０Ｋｅ
Ｖ、２×１０16ないし１×１０17イオン／ｃｍ2の濃度
でインプラントされ、図３に示されるように上面の約
０．５ないし１μｍ下に水素に富んだ層２１０を形成す
る。デバイス層となる薄いシリコン層は層２０７で示さ
れている。
【０００７】デバイス・ウエハー２００および支持基体
（インプラントされていないハンドル・ウエハー）２２
０がＲＣＡウエハー・クリーニング手順などの通常のク
リーニング手法を用いてステップ１１５でクリーニング
される。デバイス・ウエハー２００および支持基体２２
０の表面は親水性にされ、図４に示されるようにステッ
プ１２０で室温において共に接合される。支持基体２２
０は剛直性を与えるものとして働き、ＳＯＩ構造中の埋
設酸化物の下にバルク・シリコンを与える。
（インプラントされていないハンドル・ウエハー）２２
０がＲＣＡウエハー・クリーニング手順などの通常のク
リーニング手法を用いてステップ１１５でクリーニング
される。デバイス・ウエハー２００および支持基体２２
０の表面は親水性にされ、図４に示されるようにステッ
プ１２０で室温において共に接合される。支持基体２２
０は剛直性を与えるものとして働き、ＳＯＩ構造中の埋
設酸化物の下にバルク・シリコンを与える。
【０００８】親水性（または直接的）接合では、原子の
電荷が存在するため材料表面に水酸基グループ（Ｏ
Ｈ-）が形成される。更に、表面上に水分子の幾層かが
水酸基グループの周りに形成される。それぞれ十分に平
らな面を有するこのような２つのイオン性物質が互いに
付着すると、これらの物質は水酸基グループおよび水分
子の間に形成される水素結合による親水性接合によって
互いに強固に接合される。このようにしてイオン性物質
の平らな面は接着剤を用いることなく互いに親水性接合
で接合されうる。その後のアニーリングは接合を更に強
化する。
電荷が存在するため材料表面に水酸基グループ（Ｏ
Ｈ-）が形成される。更に、表面上に水分子の幾層かが
水酸基グループの周りに形成される。それぞれ十分に平
らな面を有するこのような２つのイオン性物質が互いに
付着すると、これらの物質は水酸基グループおよび水分
子の間に形成される水素結合による親水性接合によって
互いに強固に接合される。このようにしてイオン性物質
の平らな面は接着剤を用いることなく互いに親水性接合
で接合されうる。その後のアニーリングは接合を更に強
化する。
【０００９】接合された２つのウエハー２００および２
２０に２相の熱処理が加えられる。ステップ１２５にお
いて、接合されたウエハー２００及び２２０は約４００
ないし６００℃までアニールされ、これがもろいシリコ
ン水酸化物の領域の形成およびリンクを促進する。水酸
化物領域が水を横切って完全にリンクされるとデバイス
・ウエハー２００は割れて水素が豊富な面にそって接合
体から離れる。薄いシリコン層２０７は図５に示すよう
に支持基体２２０に接合されたままとなる。次に薄いシ
リコン層２０７（デバイス層）が依然接合されている支
持基体２２０が高温（約１０００℃）でアニールされて
支持基体２２０とデバイス層２０７との間の接合をより
強固にする。分離後、デバイスの分離面は数百オングス
トローム程度の粗さを持つのが普通である。表面の粗さ
を減らすためにステップ１３０でＣＭＰが実施される。
したがって、インプランテーション・プロセスによりそ
の厚さが良好に決められるのにも関わらず、最終的な厚
さの均一度および表面粗さは主としてＣＭＰのパラメー
タに依存する。
２０に２相の熱処理が加えられる。ステップ１２５にお
いて、接合されたウエハー２００及び２２０は約４００
ないし６００℃までアニールされ、これがもろいシリコ
ン水酸化物の領域の形成およびリンクを促進する。水酸
化物領域が水を横切って完全にリンクされるとデバイス
・ウエハー２００は割れて水素が豊富な面にそって接合
体から離れる。薄いシリコン層２０７は図５に示すよう
に支持基体２２０に接合されたままとなる。次に薄いシ
リコン層２０７（デバイス層）が依然接合されている支
持基体２２０が高温（約１０００℃）でアニールされて
支持基体２２０とデバイス層２０７との間の接合をより
強固にする。分離後、デバイスの分離面は数百オングス
トローム程度の粗さを持つのが普通である。表面の粗さ
を減らすためにステップ１３０でＣＭＰが実施される。
したがって、インプランテーション・プロセスによりそ
の厚さが良好に決められるのにも関わらず、最終的な厚
さの均一度および表面粗さは主としてＣＭＰのパラメー
タに依存する。
【００１０】スマート・カット・プロセスの１つの欠点
はカットした状態の表面の粗さが表面平滑化のため研磨
（例えばＣＭＰ）を必要とすると言うことである。この
研磨はウエハー全体にわたってデバイス層の厚さの均一
性に影響を与える。従って、研磨プロセスは粗さを改善
するけれども同時に厚さの変動を生じる。
はカットした状態の表面の粗さが表面平滑化のため研磨
（例えばＣＭＰ）を必要とすると言うことである。この
研磨はウエハー全体にわたってデバイス層の厚さの均一
性に影響を与える。従って、研磨プロセスは粗さを改善
するけれども同時に厚さの変動を生じる。
【００１１】もう１つの欠点は、スマート・カット・プ
ロセスを用いて非常に薄いデバイス層（約１０００Åの
厚さ程度）を得ることが容易でないと言うことである。
これは水素のインプラントおよび拡散が大きな不確実性
を持ち、このためより厚い層の形成から出発してそれを
薄くし、２００Åの許容誤差の中に納めることを必要と
するからである。しかしながら、スマート・カット・プ
ロセスにおいてカットされた状態のウエハーの粗さは約
１００ないし２００Åの範囲にあるのが普通である。し
たがって、スマート・カット・プロセスはこのような薄
層デバイスにうまく適合するものではない。
ロセスを用いて非常に薄いデバイス層（約１０００Åの
厚さ程度）を得ることが容易でないと言うことである。
これは水素のインプラントおよび拡散が大きな不確実性
を持ち、このためより厚い層の形成から出発してそれを
薄くし、２００Åの許容誤差の中に納めることを必要と
するからである。しかしながら、スマート・カット・プ
ロセスにおいてカットされた状態のウエハーの粗さは約
１００ないし２００Åの範囲にあるのが普通である。し
たがって、スマート・カット・プロセスはこのような薄
層デバイスにうまく適合するものではない。
【００１２】ＳＯＩ構造を作るその他の方法はエッチン
グ停止層またはエッチング選択性の層を用いる。例え
ば、ＢＥＳＯＩ処理の或る形では厚さおよび均一性の制
御を改善するためにＣＭＰと共にエッチング停止層が用
いられる。しかしながら、従来のプロセスではエッチン
グおよびエッチング停止層がＣＭＰに加えて用いられ
る。
グ停止層またはエッチング選択性の層を用いる。例え
ば、ＢＥＳＯＩ処理の或る形では厚さおよび均一性の制
御を改善するためにＣＭＰと共にエッチング停止層が用
いられる。しかしながら、従来のプロセスではエッチン
グおよびエッチング停止層がＣＭＰに加えて用いられ
る。
【００１３】
【発明が解決しようとする課題】単結晶フィルムを作る
技術は十分に開発されているが、この技術につきまとう
幾つかの問題が残されている。或る特定の問題は、表面
粗さを除去するために研磨するので、デバイス層の最終
的厚さおよび均一性が容易に制御されないことである。
従って、スマート・カット・プロセスと同様であるが研
磨による厚さの変動を受けないようなプロセスに対する
必要性が存在する。また、シリコン製造と両立性があ
り，スマート・カット・プロセスとは関係なくＳＯＩデ
バイス層の均一性及び厚さが選択及び制御可能であるよ
うなプロセスに対する必要性がある。
技術は十分に開発されているが、この技術につきまとう
幾つかの問題が残されている。或る特定の問題は、表面
粗さを除去するために研磨するので、デバイス層の最終
的厚さおよび均一性が容易に制御されないことである。
従って、スマート・カット・プロセスと同様であるが研
磨による厚さの変動を受けないようなプロセスに対する
必要性が存在する。また、シリコン製造と両立性があ
り，スマート・カット・プロセスとは関係なくＳＯＩデ
バイス層の均一性及び厚さが選択及び制御可能であるよ
うなプロセスに対する必要性がある。
【００１４】
【課題を解決するための手段】本発明においては、エッ
チング停止層が出発基体のデバイス層の下に形成され
る。エッチング停止層を用いることにより、ＣＭＰの必
要性が避けられ、最終的なデバイスの厚さ、均一性、お
よび平滑性が付着されるフィルムによって決まることに
なる。このエッチング停止層は化学的蒸着（ＣＶＤ）ま
たはインプランテーションによって形成することができ
る。
チング停止層が出発基体のデバイス層の下に形成され
る。エッチング停止層を用いることにより、ＣＭＰの必
要性が避けられ、最終的なデバイスの厚さ、均一性、お
よび平滑性が付着されるフィルムによって決まることに
なる。このエッチング停止層は化学的蒸着（ＣＶＤ）ま
たはインプランテーションによって形成することができ
る。
【００１５】本発明において、後で半導体構造が形成さ
れる実質的に均一な厚さの薄い半導体層は、半導体基体
（この後シリコン（Ｓｉ）基体と呼ばれる）から成る第
１のウエハーを与え、第１のウエハーの上にエッチング
停止層を形成し、エッチング停止層の上にエピタキシャ
ル・デバイス層を形成し、デバイス層の上に接合層を形
成し、埋設層をその中に形成するためにシリコン基体中
にイオンをインプラントし、接合層を第２のウエハーに
接合し、第１および第２ウエハーを加熱し、埋設層に沿
って接合された第１および第２のウエハーを分離して第
２のウエハーが第１のウエハーからのＳｉからなる最上
部の表面層を持つようにし、最上部表面層およびエッチ
ング停止層を取り除き、これによりエピタキシャル・デ
バイス層の下にある部分が第２のウエハーに残って薄い
半導体層を形成するようにすることによって作られる。
れる実質的に均一な厚さの薄い半導体層は、半導体基体
（この後シリコン（Ｓｉ）基体と呼ばれる）から成る第
１のウエハーを与え、第１のウエハーの上にエッチング
停止層を形成し、エッチング停止層の上にエピタキシャ
ル・デバイス層を形成し、デバイス層の上に接合層を形
成し、埋設層をその中に形成するためにシリコン基体中
にイオンをインプラントし、接合層を第２のウエハーに
接合し、第１および第２ウエハーを加熱し、埋設層に沿
って接合された第１および第２のウエハーを分離して第
２のウエハーが第１のウエハーからのＳｉからなる最上
部の表面層を持つようにし、最上部表面層およびエッチ
ング停止層を取り除き、これによりエピタキシャル・デ
バイス層の下にある部分が第２のウエハーに残って薄い
半導体層を形成するようにすることによって作られる。
【００１６】本発明に含まれるもう１つの実施例は、エ
ッチング停止層をそれ程侵さない第１のエッチング剤の
中で最上部表面層をエッチングし、次にエピタキシャル
・デバイス層の残存部分をそれ程侵さない第２のエッチ
ング剤の中でエッチング停止層をエッチングすることを
含む。
ッチング停止層をそれ程侵さない第１のエッチング剤の
中で最上部表面層をエッチングし、次にエピタキシャル
・デバイス層の残存部分をそれ程侵さない第２のエッチ
ング剤の中でエッチング停止層をエッチングすることを
含む。
【００１７】本発明に含まれる更に別の実施例は、接合
層およびエピタキシャル・デバイス層をフォトリトグラ
フによりパターン化してエッチングし、これによりイオ
ン・インプラント・ステップの後にその中に開孔を形成
することを含む。
層およびエピタキシャル・デバイス層をフォトリトグラ
フによりパターン化してエッチングし、これによりイオ
ン・インプラント・ステップの後にその中に開孔を形成
することを含む。
【００１８】本発明の上述の態様及びその他の態様は添
付図面と共に以下の詳細な説明を考察することによって
明らかとなるであろう。
付図面と共に以下の詳細な説明を考察することによって
明らかとなるであろう。
【００１９】
【発明の実施の形態】本発明はスマート・カット・プロ
セスにおいてエッチング停止層を用いることによりその
改良を図る。エッチング停止層があるのでウエハーが分
離された後（図２のステップ１２５）化学的機械的研磨
（ＣＭＰ）が必要とされない。従って、製造された絶縁
体上のシリコン（ＳＯＩ）型の基体におけるデバイス層
の厚さおよび平滑度は、ＣＭＰのパラメータではなく、
蒸着層の均一度および平滑度、並びに湿式エッチングの
選択性によって決まる。これによりデバイス層の平滑度
および均一度が改善される。
セスにおいてエッチング停止層を用いることによりその
改良を図る。エッチング停止層があるのでウエハーが分
離された後（図２のステップ１２５）化学的機械的研磨
（ＣＭＰ）が必要とされない。従って、製造された絶縁
体上のシリコン（ＳＯＩ）型の基体におけるデバイス層
の厚さおよび平滑度は、ＣＭＰのパラメータではなく、
蒸着層の均一度および平滑度、並びに湿式エッチングの
選択性によって決まる。これによりデバイス層の平滑度
および均一度が改善される。
【００２０】図６は本発明による製造プロセスの例示的
１実施例の流れ図である。図７ないし図１３は、図６の
プロセス流れ図から選ばれたステップの対応する断面図
を示す。所望の配位を有する好適にはシリコンの単結晶
半導体ウエハー５００がステップ４００における出発点
として用いられる。出発ウエハー５００のどの部分も最
終的ＳＯＩ構造において残らないので、ウエハー５００
はデバイス級の品質を持つ必要はない。ウエハー５００
は１０15ないし１０18 不純物／ｃｍ3の範囲の低いドー
プ濃度を有するのが普通である。所定の組成および厚さ
の薄いエッチング停止層５０５がウエハー表面にエピタ
キシャルに成長される。エッチング停止層５０５は３．
９×１０-7ないし７．８×１０-5インチ（１００ないし
２０００Å）の範囲の厚さであることが好ましく、特に
約９．８×１０-7インチ（２５０Å）の厚さであること
が最も好ましい。エッチング停止材料は基体材料に比べ
てそのエッチングの振る舞いが選択性であるように選ば
れる。例えば、高濃度にドープされた（ｐ+またはｐ-）
シリコン層、シリコンーゲルマニウム（ＳｉＧｅ）層、
応力歪みＳｉ−Ｇｅ層、またはＧｅ層をエッチング停止
層として用いることができる。エッチング停止層５０５
は高濃度にドープされたＳｉ−ＧｅのＧｅ補償層である
ことが好ましい。ドーパント濃度は１０20ないし１０21
原子／ｃｍ3の範囲の硼素であることが好ましい。この
層は化学的蒸着（ＣＶＤ）プロセスを用いて付着される
のが好ましい。
１実施例の流れ図である。図７ないし図１３は、図６の
プロセス流れ図から選ばれたステップの対応する断面図
を示す。所望の配位を有する好適にはシリコンの単結晶
半導体ウエハー５００がステップ４００における出発点
として用いられる。出発ウエハー５００のどの部分も最
終的ＳＯＩ構造において残らないので、ウエハー５００
はデバイス級の品質を持つ必要はない。ウエハー５００
は１０15ないし１０18 不純物／ｃｍ3の範囲の低いドー
プ濃度を有するのが普通である。所定の組成および厚さ
の薄いエッチング停止層５０５がウエハー表面にエピタ
キシャルに成長される。エッチング停止層５０５は３．
９×１０-7ないし７．８×１０-5インチ（１００ないし
２０００Å）の範囲の厚さであることが好ましく、特に
約９．８×１０-7インチ（２５０Å）の厚さであること
が最も好ましい。エッチング停止材料は基体材料に比べ
てそのエッチングの振る舞いが選択性であるように選ば
れる。例えば、高濃度にドープされた（ｐ+またはｐ-）
シリコン層、シリコンーゲルマニウム（ＳｉＧｅ）層、
応力歪みＳｉ−Ｇｅ層、またはＧｅ層をエッチング停止
層として用いることができる。エッチング停止層５０５
は高濃度にドープされたＳｉ−ＧｅのＧｅ補償層である
ことが好ましい。ドーパント濃度は１０20ないし１０21
原子／ｃｍ3の範囲の硼素であることが好ましい。この
層は化学的蒸着（ＣＶＤ）プロセスを用いて付着される
のが好ましい。
【００２１】次に図７に示すように、選択された厚さお
よびドーパント濃度の薄いデバイス層５１０がエッチン
グ停止層５０５の上にエピタキシャルに付着される。エ
ッチング停止層５０５の選択は、高品質の格子位置の狂
いが少ないデバイス層５１０が付着されるようにエッチ
ング停止層５０５とデバイス層５１０との間の応力の不
整合を考慮に入れる必要がある。デバイス層５１０はＳ
ｉ、Ｓｉ−Ｇｅ、Ｇｅ、またはその他任意の化合物半導
体であって良い。この用途に用いられるＳｉ−Ｇｅ層は
５ないし３０原子パーセントのＧｅを含んでよい。デバ
イス層５１０の厚さは約３．９×１０-6インチ（１００
０Å）であることが好ましく、デバイスの応用上の必要
に応じて２×１０-6ないし２×１０-5インチ（５００な
いし５０００Å）の範囲であって良い。
よびドーパント濃度の薄いデバイス層５１０がエッチン
グ停止層５０５の上にエピタキシャルに付着される。エ
ッチング停止層５０５の選択は、高品質の格子位置の狂
いが少ないデバイス層５１０が付着されるようにエッチ
ング停止層５０５とデバイス層５１０との間の応力の不
整合を考慮に入れる必要がある。デバイス層５１０はＳ
ｉ、Ｓｉ−Ｇｅ、Ｇｅ、またはその他任意の化合物半導
体であって良い。この用途に用いられるＳｉ−Ｇｅ層は
５ないし３０原子パーセントのＧｅを含んでよい。デバ
イス層５１０の厚さは約３．９×１０-6インチ（１００
０Å）であることが好ましく、デバイスの応用上の必要
に応じて２×１０-6ないし２×１０-5インチ（５００な
いし５０００Å）の範囲であって良い。
【００２２】ステップ４０５でデバイス層５１０の表面
上に酸化物層５１５（即ち、接合層または誘電体層）が
形成される。接合層５１５はデバイス層５１０の一部を
熱的に酸化することによって形成されるのが好ましい
が、高品質の付着酸化物（熱酸化物と同様なもの）を用
いることもできる。図８はデバイス層５１０の一部が熱
的に酸化物層５１５に変換されており、層５１０の厚さ
が対応して減少していることを示す。厚さが減少したデ
バイス層を５１０’で示す。２酸化シリコンを付着する
ためには種々のＣＶＤおよび物理的付着プロセスを用い
ることができる。熱酸化によりデバイス層５１０をその
場で酸化物に変換するには炉での酸化または急速熱酸化
によって行うことができる。層５０５、５１０及び５１
５の合計厚さは約０．８×１０-5ないし４×１０-5イン
チ（２０００Åないし１μｍ）の範囲であるのが普通で
ある。
上に酸化物層５１５（即ち、接合層または誘電体層）が
形成される。接合層５１５はデバイス層５１０の一部を
熱的に酸化することによって形成されるのが好ましい
が、高品質の付着酸化物（熱酸化物と同様なもの）を用
いることもできる。図８はデバイス層５１０の一部が熱
的に酸化物層５１５に変換されており、層５１０の厚さ
が対応して減少していることを示す。厚さが減少したデ
バイス層を５１０’で示す。２酸化シリコンを付着する
ためには種々のＣＶＤおよび物理的付着プロセスを用い
ることができる。熱酸化によりデバイス層５１０をその
場で酸化物に変換するには炉での酸化または急速熱酸化
によって行うことができる。層５０５、５１０及び５１
５の合計厚さは約０．８×１０-5ないし４×１０-5イン
チ（２０００Åないし１μｍ）の範囲であるのが普通で
ある。
【００２３】ステップ４１０で、１０-16ないし２×１
０-17イオン／ｃｍ2 の濃度、５０ないし１５０ＫｅＶ
のインプランテーション・エネルギで基体５００に水素
イオンがインプラントされる。より大きな基体ではより
高い濃度を用いることができる。水素インプランテーシ
ョンは酸化物層５１５の最上部表面から約４×１０-5な
いし８×１０-5インチ（１ないし２μｍ）の深さの所に
水素が豊富な層５２０を形成する。エッチング停止層５
０５、デバイス層５１０及び表面酸化物層５１５の厚さ
は判っているので、インプラントされる水素のピークが
エッチング停止層の下の所望の深さの所に生じるように
適正なインプランテーション電圧を選択することができ
る。
０-17イオン／ｃｍ2 の濃度、５０ないし１５０ＫｅＶ
のインプランテーション・エネルギで基体５００に水素
イオンがインプラントされる。より大きな基体ではより
高い濃度を用いることができる。水素インプランテーシ
ョンは酸化物層５１５の最上部表面から約４×１０-5な
いし８×１０-5インチ（１ないし２μｍ）の深さの所に
水素が豊富な層５２０を形成する。エッチング停止層５
０５、デバイス層５１０及び表面酸化物層５１５の厚さ
は判っているので、インプラントされる水素のピークが
エッチング停止層の下の所望の深さの所に生じるように
適正なインプランテーション電圧を選択することができ
る。
【００２４】表面酸化物層５３５を有する支持ウエハー
基体５３０が与えられ、ステップ４１５で基体５００及
び５３０の両方ともＲＣＡクリーニング・プロセスのよ
うな普通の湿式処理を用いてクリーニングされる。クリ
ーニングにより層５１５及び５３５の表面から表面不純
物および粒子が取り除かれる。クリーニングその他の処
理は、層５１５及び５３５の表面に舞い落ちる粒子の数
を最小にするためクリーン・ルームで行われることが好
ましいことに留意されたい。
基体５３０が与えられ、ステップ４１５で基体５００及
び５３０の両方ともＲＣＡクリーニング・プロセスのよ
うな普通の湿式処理を用いてクリーニングされる。クリ
ーニングにより層５１５及び５３５の表面から表面不純
物および粒子が取り除かれる。クリーニングその他の処
理は、層５１５及び５３５の表面に舞い落ちる粒子の数
を最小にするためクリーン・ルームで行われることが好
ましいことに留意されたい。
【００２５】図９に示されるようにステップ４２０で、
層５１５及び５３５の表面は親水性により接合される。
親水性接合は露呈された表面をクリーニングし、表面を
濡らし、表面同士を互いに接触させ、そして表面同士を
押しつけ合うことにより行われる。親水性による接合は
室温で行われることが好ましい。
層５１５及び５３５の表面は親水性により接合される。
親水性接合は露呈された表面をクリーニングし、表面を
濡らし、表面同士を互いに接触させ、そして表面同士を
押しつけ合うことにより行われる。親水性による接合は
室温で行われることが好ましい。
【００２６】引き続きステップ４２５で、約４００ない
し６００℃の間の温度まで加熱することにより、接合さ
れたウエハーがアニールされる。この温度は約５００℃
で約３０ないし１２０分の間であることが好ましい。ア
ニールすることにより水酸化物相が形成され、水酸化物
相がリンクされ、この結果、図９に示すように基体５０
０の層５２０に沿って接合されたウエハーが割れたり、
または劈開されたりすることになる。これは２つの別個
の構造体をもたらす。１つは基体５００’で有り、これ
は本質的にウエハー５００である。もう１つは基体５３
０であり、これは層５０５、５１０’および５１５と共
に薄い最上部表面層５００”を有する。図１１は分離ス
テップの後のＳＯＩウエハーの構造を示す。層５００”
はインプラントの深さおよびデバイス、エッチング停止
層および酸化物層の厚さに基づいて約１×１０-5ないし
４×１０-5インチ（２５００Åないし１μｍ）の範囲の
厚さである。
し６００℃の間の温度まで加熱することにより、接合さ
れたウエハーがアニールされる。この温度は約５００℃
で約３０ないし１２０分の間であることが好ましい。ア
ニールすることにより水酸化物相が形成され、水酸化物
相がリンクされ、この結果、図９に示すように基体５０
０の層５２０に沿って接合されたウエハーが割れたり、
または劈開されたりすることになる。これは２つの別個
の構造体をもたらす。１つは基体５００’で有り、これ
は本質的にウエハー５００である。もう１つは基体５３
０であり、これは層５０５、５１０’および５１５と共
に薄い最上部表面層５００”を有する。図１１は分離ス
テップの後のＳＯＩウエハーの構造を示す。層５００”
はインプラントの深さおよびデバイス、エッチング停止
層および酸化物層の厚さに基づいて約１×１０-5ないし
４×１０-5インチ（２５００Åないし１μｍ）の範囲の
厚さである。
【００２７】次に、薄いシリコン層５１０’（デバイス
層）がまだ接合されている支持基体５３０を高温度（約
１０００℃）で約３０分ないし８時間の間アニールして
支持基体５３０及びデバイス層５１０’の間の接合を強
化することが好ましい。
層）がまだ接合されている支持基体５３０を高温度（約
１０００℃）で約３０分ないし８時間の間アニールして
支持基体５３０及びデバイス層５１０’の間の接合を強
化することが好ましい。
【００２８】ステップ４３０で薄い最上部表面層５０
０”を除去するため選択的な湿式エッチングが行われ
る。エッチングはエッチング停止層５０５によって停止
される。層５００”の形状または粗さおよび非均一性は
エッチングの選択性に応じて十分に低減される。１０倍
の中庸の選択性はエッチング停止層５０５の上で１０倍
だけ層５００”の粗さおよび非均一性を低減する。例え
ば、７．８×１０-7ないし１．２×１０-6インチ（２０
０ないし３００Å）の粗さはエッチング停止表面の上で
７．８×１０-7インチ（２０Å）以下まで低減されるで
あろう。水酸化カリウム（ＫＯＨ）または水酸化アンモ
ニウム（ＮＨ４ＯＨ）などの腐食性のエッチング溶液は
高濃度にドープされたＳｉまたはＳｉ−Ｇｅに比べて低
濃度にドープされたシリコンを１００対１またはそれ以
上の比率でエッチする（即ち、低濃度にドープされた基
体対エッチング停止層のエッチングの選択性は１００対
１である）。その後残存するエッチング停止層５０５は
ステップ４３５で湿式または乾式エッチングにより除去
される。選択性プロセスは好ましく、２倍と言う低い選
択性であっても有益である。図１３は例示的プロセスか
ら得られる完成ＳＯＩウエハーを研磨していない状態で
示す。またここでデバイス層の厚さはデバイス層の付着
の均一性およびエッチング停止層によって正確に制御さ
れている。
０”を除去するため選択的な湿式エッチングが行われ
る。エッチングはエッチング停止層５０５によって停止
される。層５００”の形状または粗さおよび非均一性は
エッチングの選択性に応じて十分に低減される。１０倍
の中庸の選択性はエッチング停止層５０５の上で１０倍
だけ層５００”の粗さおよび非均一性を低減する。例え
ば、７．８×１０-7ないし１．２×１０-6インチ（２０
０ないし３００Å）の粗さはエッチング停止表面の上で
７．８×１０-7インチ（２０Å）以下まで低減されるで
あろう。水酸化カリウム（ＫＯＨ）または水酸化アンモ
ニウム（ＮＨ４ＯＨ）などの腐食性のエッチング溶液は
高濃度にドープされたＳｉまたはＳｉ−Ｇｅに比べて低
濃度にドープされたシリコンを１００対１またはそれ以
上の比率でエッチする（即ち、低濃度にドープされた基
体対エッチング停止層のエッチングの選択性は１００対
１である）。その後残存するエッチング停止層５０５は
ステップ４３５で湿式または乾式エッチングにより除去
される。選択性プロセスは好ましく、２倍と言う低い選
択性であっても有益である。図１３は例示的プロセスか
ら得られる完成ＳＯＩウエハーを研磨していない状態で
示す。またここでデバイス層の厚さはデバイス層の付着
の均一性およびエッチング停止層によって正確に制御さ
れている。
【００２９】結果として得られるデバイス層５１０’は
蒸着された状態のデバイス層５１０の平滑度とほぼ同じ
平滑度を有し、仕上げを必要としない。エッチング停止
層５０５及びデバイス層５１０は蒸着層であるから、ウ
エハー全体にわたって非常に良好な均一度及び厚さの制
御が可能であり、これはこの例示的プロセスにおいても
当てはまる。
蒸着された状態のデバイス層５１０の平滑度とほぼ同じ
平滑度を有し、仕上げを必要としない。エッチング停止
層５０５及びデバイス層５１０は蒸着層であるから、ウ
エハー全体にわたって非常に良好な均一度及び厚さの制
御が可能であり、これはこの例示的プロセスにおいても
当てはまる。
【００３０】図１４は本発明による製造プロセスの別の
例示的実施例のプロセス流れ図を示す。図１４におい
て、プロセス・ステップは図６に関して述べたものと同
じであるが、接合における問題を除くために追加のプロ
セス・ステップが用いられている点だけが異なる。物理
的接合の品質は接合面にある粒子の存在および局部的な
ウエハーの歪みにより不利な影響を受ける。物理的接合
を作り上げるために相当な力でもってこれらの面を密に
接触させる場合でも高品質の表面が必要である。例え
ば、ウエハーの上に３、４個の粒子があってもウエハー
の大面積の密な接触が妨げられることがある。
例示的実施例のプロセス流れ図を示す。図１４におい
て、プロセス・ステップは図６に関して述べたものと同
じであるが、接合における問題を除くために追加のプロ
セス・ステップが用いられている点だけが異なる。物理
的接合の品質は接合面にある粒子の存在および局部的な
ウエハーの歪みにより不利な影響を受ける。物理的接合
を作り上げるために相当な力でもってこれらの面を密に
接触させる場合でも高品質の表面が必要である。例え
ば、ウエハーの上に３、４個の粒子があってもウエハー
の大面積の密な接触が妨げられることがある。
【００３１】この問題を最小にする１つの方法はフォト
リトグラフィおよびエッチング・プロセスを用いて酸化
物層５１５及びデバイス層５１０を、ここのチップ・サ
イズに相当する大きな表面アイランドまたは溝の形にパ
ターン化することである。これはウエハー上の個々の粒
子がそれが置かれた個々のアイランドに影響を与えるが
隣のアイランドには影響を与えないようにする。これ
は、１つの大きな領域の代わりに複数のより小さな領域
が取り付けられ、接合されると言う利点を与える。この
ようにして、デバイス・アイランドの大きな領域が首尾
良く転写されデバイスをつくるために使用できるように
なる。
リトグラフィおよびエッチング・プロセスを用いて酸化
物層５１５及びデバイス層５１０を、ここのチップ・サ
イズに相当する大きな表面アイランドまたは溝の形にパ
ターン化することである。これはウエハー上の個々の粒
子がそれが置かれた個々のアイランドに影響を与えるが
隣のアイランドには影響を与えないようにする。これ
は、１つの大きな領域の代わりに複数のより小さな領域
が取り付けられ、接合されると言う利点を与える。この
ようにして、デバイス・アイランドの大きな領域が首尾
良く転写されデバイスをつくるために使用できるように
なる。
【００３２】更に、窪んだ領域はクリーニングの間に粒
子のトラップとして働いて接合プロセスからの歩留まり
を高めるのに役立つ。更に、ウエハーの１つに局部的な
歪みがあると個々のチップの場所が失われることになる
が、デバイス層全体で場所が失われるわけではない。図
１４はプロセス・ステップについて図６と同じである
が、ステップ４１０がステップ６００と置き換えられる
点だけが異なる。ステップ６００において、追加のパタ
ーン化ステップが含まれている。アイランドまたは溝は
４×１０-5ないし８×１０-5インチ（１ないし２μｍ）
の深さにエッチングされるのが好ましい。溝は酸化物層
およびデバイス層を通り越してエッチングされることが
好ましいが、エッチング停止層５０５に入り込んでも良
い。
子のトラップとして働いて接合プロセスからの歩留まり
を高めるのに役立つ。更に、ウエハーの１つに局部的な
歪みがあると個々のチップの場所が失われることになる
が、デバイス層全体で場所が失われるわけではない。図
１４はプロセス・ステップについて図６と同じである
が、ステップ４１０がステップ６００と置き換えられる
点だけが異なる。ステップ６００において、追加のパタ
ーン化ステップが含まれている。アイランドまたは溝は
４×１０-5ないし８×１０-5インチ（１ないし２μｍ）
の深さにエッチングされるのが好ましい。溝は酸化物層
およびデバイス層を通り越してエッチングされることが
好ましいが、エッチング停止層５０５に入り込んでも良
い。
【００３３】本発明は、シリコン−ゲルマニウム（Ｓｉ
−Ｇｅ）、Ｇｅ、およびＳｉの薄層を層が蒸着されるに
つれて絶縁性基体上のサンドイッチ構造として形成する
有利な方法を提供する。例えば、Ｓｉ／ＳｉＧｅ／Ｓｉ
／ＳｉＯ2 の最終的構造を形成することを望むならば、
デバイス・ウエハーの上に高濃度にドープされたＳｉＧ
ｅエッチング停止層を付着し、これに続いてＳｉ／Ｓｉ
Ｇｅ／Ｓｉ層を付着する。最上部のシリコン層の一部が
接合を与えるために酸化されうる。その他のプロセス・
ステップは図６および図１４に関して述べたのと同じで
ある。ＳｉＧｅデバイス層は高周波トランジスタを形成
するのに望ましい。
−Ｇｅ）、Ｇｅ、およびＳｉの薄層を層が蒸着されるに
つれて絶縁性基体上のサンドイッチ構造として形成する
有利な方法を提供する。例えば、Ｓｉ／ＳｉＧｅ／Ｓｉ
／ＳｉＯ2 の最終的構造を形成することを望むならば、
デバイス・ウエハーの上に高濃度にドープされたＳｉＧ
ｅエッチング停止層を付着し、これに続いてＳｉ／Ｓｉ
Ｇｅ／Ｓｉ層を付着する。最上部のシリコン層の一部が
接合を与えるために酸化されうる。その他のプロセス・
ステップは図６および図１４に関して述べたのと同じで
ある。ＳｉＧｅデバイス層は高周波トランジスタを形成
するのに望ましい。
【００３４】本発明はスマート・カット・プロセスおよ
びＢＥＳＯＩプロセスの望ましい面を組み合わせてこれ
らプロセス単独で得られるものより均一性の優れた薄い
デバイスＳＯＩ層を実現する。本発明はＣＭＰの必要性
を除くためにエッチング停止層を使用してデバイス層の
厚さの正確な制御を実現する。デバイス層の均一性はス
マート・カット・プロセスまたはＣＭＰプロセスとは無
関係である。本発明はスマート・カット・プロセスのコ
スト的な利点を保って、それを均一な薄いデバイス層を
より容易にかつ高い信頼度で得るように拡張するもので
ある。本発明は平滑で均一なデバイス層を有するＳＯＩ
ウエハーを得るために分離後の研磨を何ら必要としな
い。本発明はスマート・カット・プロセスの限界を超え
てより良好な歩留まりを可能にし、デバイス層の厚さに
対してより良い制御を与える。
びＢＥＳＯＩプロセスの望ましい面を組み合わせてこれ
らプロセス単独で得られるものより均一性の優れた薄い
デバイスＳＯＩ層を実現する。本発明はＣＭＰの必要性
を除くためにエッチング停止層を使用してデバイス層の
厚さの正確な制御を実現する。デバイス層の均一性はス
マート・カット・プロセスまたはＣＭＰプロセスとは無
関係である。本発明はスマート・カット・プロセスのコ
スト的な利点を保って、それを均一な薄いデバイス層を
より容易にかつ高い信頼度で得るように拡張するもので
ある。本発明は平滑で均一なデバイス層を有するＳＯＩ
ウエハーを得るために分離後の研磨を何ら必要としな
い。本発明はスマート・カット・プロセスの限界を超え
てより良好な歩留まりを可能にし、デバイス層の厚さに
対してより良い制御を与える。
【００３５】本発明はある種の特定の実施例を参照して
説明されたが、本発明はここで示されたものに限定され
ることを意図するものではない。本発明の精神から逸脱
することなく、特許請求の範囲の均等物の範囲において
種々の変更が細部において加えられ得ることは言うまで
もない。
説明されたが、本発明はここで示されたものに限定され
ることを意図するものではない。本発明の精神から逸脱
することなく、特許請求の範囲の均等物の範囲において
種々の変更が細部において加えられ得ることは言うまで
もない。
【図１】従来型のＳＯＩウエハーの側面図を示す。
【図２】従来のスマート・カット・プロセスのプロセス
・ステップの流れ図を示す。
・ステップの流れ図を示す。
【図３】図２のプロセスに従って製造される従来のウエ
ハーの側面図である。
ハーの側面図である。
【図４】図２のプロセスに従って製造される従来のウエ
ハーの側面図である。
ハーの側面図である。
【図５】図２のプロセスに従って製造される従来のウエ
ハーの側面図である。
ハーの側面図である。
【図６】本発明による例示的製造プロセスのプロセス流
れ図を示す。
れ図を示す。
【図７】図６のプロセスに従って製造されるウエハーの
側面図である。
側面図である。
【図８】図６のプロセスに従って製造されるウエハーの
側面図である。
側面図である。
【図９】図６のプロセスに従って製造されるウエハーの
側面図である。
側面図である。
【図１０】図６のプロセスに従って製造されるウエハー
の側面図である。
の側面図である。
【図１１】図６のプロセスに従って製造されるウエハー
の側面図である。
の側面図である。
【図１２】図６のプロセスに従って製造されるウエハー
の側面図である。
の側面図である。
【図１３】図６のプロセスに従って製造されるウエハー
の側面図である。
の側面図である。
【図１４】本発明による別の例示的製造プロセスのプロ
セス流れ図を示す。
セス流れ図を示す。
５００：ウエハー ５０５：エッチング停止層 ５１０：デバイス層 ５１５：接合層 ５２０：水素が豊富な層 ５３０：支持ウエハー基体 ５３５：酸化物層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−142502（ＪＰ，Ａ) 特開 平９−162090（ＪＰ，Ａ) 特開 昭62−122148（ＪＰ，Ａ) 特開 平８−139297（ＪＰ，Ａ) 特開 平４−302160（ＪＰ，Ａ) 特開 平10−335616（ＪＰ，Ａ) 特表 平４−506587（ＪＰ，Ａ) 米国特許5374564（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/02 H01L 27/12 H01L 21/265
Claims (25)
- 【請求項１】後で半導体構造が形成される実質的に均一
な厚さの薄い半導体層を形成する方法であって、 半導体基体から成る第１のウエハーを与えるステップ
と、 第１のウエハーの上にエッチング停止層を形成するステ
ップと、 エッチング停止層の上にデバイス層を形成するステップ
と、 デバイス層の上に接合層を形成するステップと、 埋設層をその中に形成するために前記半導体基体中にイ
オンをインプラントするステップと、 接合層を第２のウエハーに接合するステップと、 第１および第２ウエハーを第１の温度に加熱するステッ
プと、 接合された第１および第２のウエハーを埋設層に沿って
分離して第２のウエハーが最上部の表面層を持つように
する分離ステップと、 最上部の表面層およびエッチング停止層を取り除くステ
ップと、 を含み、これによりデバイス層の下にある部分が第２の
ウエハーに残って薄い半導体層を形成するようにするこ
とを特徴とする方法。 - 【請求項２】前記分離ステップの後、前記最上部の表面
層を有する前記第２のウエハーを第２の温度まで加熱す
るステップを更に含む請求項１の方法。 - 【請求項３】第２のウエハーを加熱する前記ステップは
３０分ないし８時間の範囲にわたって１０００℃でアニ
ールすることを含む請求項２の方法。 - 【請求項４】前記半導体基体はシリコン（Ｓｉ）基体で
あり、前記イオンは水素イオンであり、前記埋設層は水
素およびシリコンから成る請求項１の方法。 - 【請求項５】前記水素イオンは５０ないし１５０ＫｅＶ
の範囲のエネルギ、および２×１０16ないし１×１０17
イオン／ｃｍ2の範囲の濃度でインプラントされる請求
項４の方法。 - 【請求項６】前記埋設層は前記接合層の最上部の表面の
１ないし２μｍの深さの所に形成される請求項１の方
法。 - 【請求項７】前記加熱するステップは３０分ないし１２
０分の範囲の間４００℃ないし６００℃の範囲の温度で
アニールすることを含む請求項１の方法。 - 【請求項８】前記接合層を前記第２のウエハーに接合す
る前記ステップは親水性接合である請求項１の方法。 - 【請求項９】前記半導体基体はＳｉ基体であり、前記接
合層を前記第２のウエハーに接合する前記ステップは、 前記第２のウエハーの露呈された表面上に２酸化シリコ
ンの層を形成するステップと、 前記接合層および前記２酸化シリコン層を濡らすステッ
プと、 前記接合層および前記２酸化シリコン層を接触させるス
テップと、 前記接合層および前記２酸化シリコン層を互いに押圧し
てその間に接合を形成するステップと、 を含む、請求項１の方法。 - 【請求項１０】前記最上部の表面層および前記エッチン
グ停止層を取り除く前記ステップは、 前記エッチング停止層をそれ程侵さない第１のエッチン
グ剤で前記最上部の表面層をエッチングするステップ
と、 前記デバイス層の残存部をそれ程侵さない第２のエッチ
ング剤で前記エッチング停止層をエッチングするステッ
プと、 を含む請求項１の方法。 - 【請求項１１】前記第１のエッチング剤は水酸化カリウ
ムまたは水酸化アンモニウムの溶液から成る請求項１０
の方法。 - 【請求項１２】前記最上部の表面層および前記エッチン
グ停止層を取り除く前記ステップは、１０対１以下の選
択性を持つ低い選択性のエッチング剤で前記最上部の表
面層を取り除き、続いて１０対１以下の選択性のエッチ
ング剤で前記エッチング停止層を取り除くことを含む請
求項１の方法。 - 【請求項１３】前記半導体基体はＳｉ基体であり、前記
エッチング停止層は高濃度にドープされたＳｉ層、シリ
コン−ゲルマニウム（Ｓｉ−Ｇｅ）層、応力歪みＳｉ−
Ｇｅ層、Ｇｅ層、およびＳｉ−ＧｅのＧｅで補償された
層の何れかである請求項１の方法。 - 【請求項１４】前記エッチング停止層は１０20ないし１
０21原子／ｃｍ3の範囲の濃度の硼素でドープされる請
求項１の方法。 - 【請求項１５】前記エッチング停止層の厚さは１００な
いし２０００Åの範囲である請求項１の方法。 - 【請求項１６】前記エッチング停止層の厚さは２５０Å
である請求項１５の方法。 - 【請求項１７】前記エッチング停止層を形成する前記ス
テップは化学的蒸着を用いる請求項１の方法。 - 【請求項１８】前記半導体基体はＳｉ基体であり、前記
デバイス層はＳｉ、Ｇｅ、またはＳｉ−Ｇｅの１つであ
る請求項１の方法。 - 【請求項１９】前記デバイス層は５ないし３０パーセン
トの範囲内の原子パーセントのＧｅを含むＳｉ−Ｇｅで
ある請求項１８の方法。 - 【請求項２０】前記半導体基体はＳｉ基体であり、前記
デバイス層はＳｉ、Ｇｅ、およびＳｉ−Ｇｅの内の少な
くとも１つである請求項１の方法。 - 【請求項２１】前記デバイス層の厚さは５００ないし５
０００Åの範囲内である請求項１の方法。 - 【請求項２２】前記デバイス層の厚さは１０００Åであ
る請求項２１の方法。 - 【請求項２３】前記接合層およびデバイス層をフォトリ
トグラフによりパターン化してエッチングし、これによ
り前記接合するステップの前に開孔を形成するステップ
を更に含む請求項１の方法。 - 【請求項２４】前記半導体基体はシリコンである請求項
１の方法。 - 【請求項２５】絶縁性構造体の上に薄いシリコン層を形
成する方法であって、 シリコン基体から成る第１のウエハーを与えるステップ
と、 第１のウエハーの上にエッチング停止層を形成するステ
ップと、 エッチング停止層の上にデバイス層を形成するステップ
と、 デバイス層の上に接合層を形成するステップと、 水素が豊富な埋設層をその中に形成するために前記シリ
コン基体中に水素イオンをインプラントするステップ
と、 第２のウエハーの露呈された表面上に２酸化シリコンの
層を形成するステップと、 前記接合層および前記２酸化シリコン層を濡らすステッ
プと、 前記接合層及び前記２酸化シリコン層を互いに接触させ
るステップと、 前記接合層及び前記２酸化シリコン層の間に親水性接合
を形成するために前記接合層及び前記２酸化シリコン層
を互いに押しつけるステップと、 前記接合された第１および第２ウエハーを第１の温度で
アニールするステップと、 接合された第１および第２のウエハーを前記埋設層に沿
って分離して第２のウエハーが前記第１のウエハーから
のＳｉから成る最上部の表面を有するようにする分離ス
テップと、 前記最上部の表面を有する前記第２のウエハーを第２の
温度でアニールするステップと、 前記エッチング停止層の残存部分をそれ程侵さない第１
のエッチング剤で前記最上部の表面層をエッチングする
ステップと、 前記デバイス層の残存部分をそれ程侵さない第２のエッ
チング剤で前記エッチング停止層をエッチングするステ
ップと、 を含み、これによりデバイス層の下にある部分が第２の
ウエハーに残って、前記絶縁性構造体の上に薄いシリコ
ン層を形成するようにすることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/920,117 US5882987A (en) | 1997-08-26 | 1997-08-26 | Smart-cut process for the production of thin semiconductor material films |
| US08/920117 | 1997-08-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121377A JPH11121377A (ja) | 1999-04-30 |
| JP3037934B2 true JP3037934B2 (ja) | 2000-05-08 |
Family
ID=25443197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10237751A Expired - Lifetime JP3037934B2 (ja) | 1997-08-26 | 1998-08-24 | 半導体材料薄膜の製造のための改良型スマート・カット・プロセス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5882987A (ja) |
| JP (1) | JP3037934B2 (ja) |
Families Citing this family (459)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7052941B2 (en) * | 2003-06-24 | 2006-05-30 | Sang-Yun Lee | Method for making a three-dimensional integrated circuit structure |
| US8018058B2 (en) * | 2004-06-21 | 2011-09-13 | Besang Inc. | Semiconductor memory device |
| US20050280155A1 (en) * | 2004-06-21 | 2005-12-22 | Sang-Yun Lee | Semiconductor bonding and layer transfer method |
| US8058142B2 (en) * | 1996-11-04 | 2011-11-15 | Besang Inc. | Bonded semiconductor structure and method of making the same |
| DE19648501A1 (de) * | 1996-11-22 | 1998-05-28 | Max Planck Gesellschaft | Verfahren für die lösbare Verbindung und anschließende Trennung reversibel gebondeter und polierter Scheiben sowie eine Waferstruktur und Wafer |
| US6191007B1 (en) * | 1997-04-28 | 2001-02-20 | Denso Corporation | Method for manufacturing a semiconductor substrate |
| US6251754B1 (en) * | 1997-05-09 | 2001-06-26 | Denso Corporation | Semiconductor substrate manufacturing method |
| US6033974A (en) * | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| US6291313B1 (en) | 1997-05-12 | 2001-09-18 | Silicon Genesis Corporation | Method and device for controlled cleaving process |
| US20070122997A1 (en) * | 1998-02-19 | 2007-05-31 | Silicon Genesis Corporation | Controlled process and resulting device |
| US5985742A (en) | 1997-05-12 | 1999-11-16 | Silicon Genesis Corporation | Controlled cleavage process and device for patterned films |
| US6027988A (en) * | 1997-05-28 | 2000-02-22 | The Regents Of The University Of California | Method of separating films from bulk substrates by plasma immersion ion implantation |
| US6150239A (en) * | 1997-05-31 | 2000-11-21 | Max Planck Society | Method for the transfer of thin layers monocrystalline material onto a desirable substrate |
| US6534380B1 (en) * | 1997-07-18 | 2003-03-18 | Denso Corporation | Semiconductor substrate and method of manufacturing the same |
| US6548382B1 (en) * | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| FR2766620B1 (fr) * | 1997-07-22 | 2000-12-01 | Commissariat Energie Atomique | Realisation de microstructures ou de nanostructures sur un support |
| FR2767604B1 (fr) * | 1997-08-19 | 2000-12-01 | Commissariat Energie Atomique | Procede de traitement pour le collage moleculaire et le decollage de deux structures |
| JP3324469B2 (ja) * | 1997-09-26 | 2002-09-17 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| JP2998724B2 (ja) * | 1997-11-10 | 2000-01-11 | 日本電気株式会社 | 張り合わせｓｏｉ基板の製造方法 |
| US6686623B2 (en) * | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| FR2773261B1 (fr) | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
| US6071795A (en) * | 1998-01-23 | 2000-06-06 | The Regents Of The University Of California | Separation of thin films from transparent substrates by selective optical processing |
| SG71903A1 (en) * | 1998-01-30 | 2000-04-18 | Canon Kk | Process of reclamation of soi substrate and reproduced substrate |
| JPH11233769A (ja) | 1998-02-12 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7227176B2 (en) | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
| JPH11307747A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| JP2000012864A (ja) * | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6291326B1 (en) | 1998-06-23 | 2001-09-18 | Silicon Genesis Corporation | Pre-semiconductor process implant and post-process film separation |
| US6054370A (en) * | 1998-06-30 | 2000-04-25 | Intel Corporation | Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer |
| US6271101B1 (en) | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
| DE19837944A1 (de) * | 1998-08-21 | 2000-02-24 | Asea Brown Boveri | Verfahren zur Fertigung eines Halbleiterbauelements |
| JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20040229443A1 (en) * | 1998-12-31 | 2004-11-18 | Bower Robert W. | Structures, materials and methods for fabrication of nanostructures by transposed split of ion cut materials |
| US20050124142A1 (en) * | 1998-12-31 | 2005-06-09 | Bower Robert W. | Transposed split of ion cut materials |
| US6534381B2 (en) * | 1999-01-08 | 2003-03-18 | Silicon Genesis Corporation | Method for fabricating multi-layered substrates |
| US6346459B1 (en) * | 1999-02-05 | 2002-02-12 | Silicon Wafer Technologies, Inc. | Process for lift off and transfer of semiconductor devices onto an alien substrate |
| US6255195B1 (en) * | 1999-02-22 | 2001-07-03 | Intersil Corporation | Method for forming a bonded substrate containing a planar intrinsic gettering zone and substrate formed by said method |
| FR2795866B1 (fr) * | 1999-06-30 | 2001-08-17 | Commissariat Energie Atomique | Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue |
| US6362075B1 (en) * | 1999-06-30 | 2002-03-26 | Harris Corporation | Method for making a diffused back-side layer on a bonded-wafer with a thick bond oxide |
| JP2001036054A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | Ｓｏｉ基板の製造方法 |
| US6323108B1 (en) * | 1999-07-27 | 2001-11-27 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication ultra-thin bonded semiconductor layers |
| US6221740B1 (en) | 1999-08-10 | 2001-04-24 | Silicon Genesis Corporation | Substrate cleaving tool and method |
| US6500732B1 (en) | 1999-08-10 | 2002-12-31 | Silicon Genesis Corporation | Cleaving process to fabricate multilayered substrates using low implantation doses |
| US6263941B1 (en) | 1999-08-10 | 2001-07-24 | Silicon Genesis Corporation | Nozzle for cleaving substrates |
| EP1212787B1 (en) * | 1999-08-10 | 2014-10-08 | Silicon Genesis Corporation | A cleaving process to fabricate multilayered substrates using low implantation doses |
| US6333202B1 (en) * | 1999-08-26 | 2001-12-25 | International Business Machines Corporation | Flip FERAM cell and method to form same |
| US6690043B1 (en) | 1999-11-26 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6566233B2 (en) | 1999-12-24 | 2003-05-20 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded wafer |
| US6291858B1 (en) * | 2000-01-03 | 2001-09-18 | International Business Machines Corporation | Multistack 3-dimensional high density semiconductor device and method for fabrication |
| US6633066B1 (en) * | 2000-01-07 | 2003-10-14 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
| US6544862B1 (en) * | 2000-01-14 | 2003-04-08 | Silicon Genesis Corporation | Particle distribution method and resulting structure for a layer transfer process |
| US6344417B1 (en) * | 2000-02-18 | 2002-02-05 | Silicon Wafer Technologies | Method for micro-mechanical structures |
| US6326285B1 (en) | 2000-02-24 | 2001-12-04 | International Business Machines Corporation | Simultaneous multiple silicon on insulator (SOI) wafer production |
| US6544837B1 (en) | 2000-03-17 | 2003-04-08 | International Business Machines Corporation | SOI stacked DRAM logic |
| US6635552B1 (en) | 2000-06-12 | 2003-10-21 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| KR100529742B1 (ko) * | 2000-08-01 | 2005-11-17 | 존 울프 인터내셔날 인코포레이티드 | 기판상의 박막 제조 방법 |
| US6573126B2 (en) * | 2000-08-16 | 2003-06-03 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
| US6395654B1 (en) * | 2000-08-25 | 2002-05-28 | Advanced Micro Devices, Inc. | Method of forming ONO flash memory devices using rapid thermal oxidation |
| US6429070B1 (en) | 2000-08-30 | 2002-08-06 | Micron Technology, Inc. | DRAM cell constructions, and methods of forming DRAM cells |
| US6524935B1 (en) * | 2000-09-29 | 2003-02-25 | International Business Machines Corporation | Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique |
| JP2002124652A (ja) * | 2000-10-16 | 2002-04-26 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| JP2002164520A (ja) * | 2000-11-27 | 2002-06-07 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
| US6420243B1 (en) | 2000-12-04 | 2002-07-16 | Motorola, Inc. | Method for producing SOI wafers by delamination |
| US6774010B2 (en) | 2001-01-25 | 2004-08-10 | International Business Machines Corporation | Transferable device-containing layer for silicon-on-insulator applications |
| US6699770B2 (en) | 2001-03-01 | 2004-03-02 | John Tarje Torvik | Method of making a hybride substrate having a thin silicon carbide membrane layer |
| US6613652B2 (en) * | 2001-03-14 | 2003-09-02 | Chartered Semiconductor Manufacturing Ltd. | Method for fabricating SOI devices with option of incorporating air-gap feature for better insulation and performance |
| US6940089B2 (en) | 2001-04-04 | 2005-09-06 | Massachusetts Institute Of Technology | Semiconductor device structure |
| JP2002305293A (ja) * | 2001-04-06 | 2002-10-18 | Canon Inc | 半導体部材の製造方法及び半導体装置の製造方法 |
| JP2004537161A (ja) * | 2001-04-11 | 2004-12-09 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | 高抵抗率ｃｚシリコンにおけるサーマルドナー生成の制御 |
| FR2823599B1 (fr) * | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
| US20050026432A1 (en) * | 2001-04-17 | 2005-02-03 | Atwater Harry A. | Wafer bonded epitaxial templates for silicon heterostructures |
| US7238622B2 (en) * | 2001-04-17 | 2007-07-03 | California Institute Of Technology | Wafer bonded virtual substrate and method for forming the same |
| WO2002084725A1 (en) * | 2001-04-17 | 2002-10-24 | California Institute Of Technology | A method of using a germanium layer transfer to si for photovoltaic applications and heterostructure made thereby |
| DE10124030A1 (de) | 2001-05-16 | 2002-11-21 | Atmel Germany Gmbh | Verfahren zur Herstellung eines Silizium-Wafers |
| DE10124038A1 (de) * | 2001-05-16 | 2002-11-21 | Atmel Germany Gmbh | Verfahren zur Herstellung vergrabener Bereiche |
| DE10124032B4 (de) * | 2001-05-16 | 2011-02-17 | Telefunken Semiconductors Gmbh & Co. Kg | Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer |
| US6956268B2 (en) * | 2001-05-18 | 2005-10-18 | Reveo, Inc. | MEMS and method of manufacturing MEMS |
| US7045878B2 (en) * | 2001-05-18 | 2006-05-16 | Reveo, Inc. | Selectively bonded thin film layer and substrate layer for processing of useful devices |
| US6759282B2 (en) | 2001-06-12 | 2004-07-06 | International Business Machines Corporation | Method and structure for buried circuits and devices |
| US6717213B2 (en) * | 2001-06-29 | 2004-04-06 | Intel Corporation | Creation of high mobility channels in thin-body SOI devices |
| US6566158B2 (en) | 2001-08-17 | 2003-05-20 | Rosemount Aerospace Inc. | Method of preparing a semiconductor using ion implantation in a SiC layer |
| US6875671B2 (en) * | 2001-09-12 | 2005-04-05 | Reveo, Inc. | Method of fabricating vertical integrated circuits |
| US7033910B2 (en) * | 2001-09-12 | 2006-04-25 | Reveo, Inc. | Method of fabricating multi layer MEMS and microfluidic devices |
| US7163826B2 (en) * | 2001-09-12 | 2007-01-16 | Reveo, Inc | Method of fabricating multi layer devices on buried oxide layer substrates |
| US6555451B1 (en) | 2001-09-28 | 2003-04-29 | The United States Of America As Represented By The Secretary Of The Navy | Method for making shallow diffusion junctions in semiconductors using elemental doping |
| US6593212B1 (en) | 2001-10-29 | 2003-07-15 | The United States Of America As Represented By The Secretary Of The Navy | Method for making electro-optical devices using a hydrogenion splitting technique |
| US7084046B2 (en) * | 2001-11-29 | 2006-08-01 | Shin-Etsu Handotai Co., Ltd. | Method of fabricating SOI wafer |
| JP2003168789A (ja) * | 2001-11-29 | 2003-06-13 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP2003205336A (ja) * | 2002-01-08 | 2003-07-22 | Tori Techno:Kk | 高力ステンレスボルト及びその製造法 |
| US6562127B1 (en) | 2002-01-16 | 2003-05-13 | The United States Of America As Represented By The Secretary Of The Navy | Method of making mosaic array of thin semiconductor material of large substrates |
| US20030230778A1 (en) * | 2002-01-30 | 2003-12-18 | Sumitomo Mitsubishi Silicon Corporation | SOI structure having a SiGe Layer interposed between the silicon and the insulator |
| US20050013996A1 (en) * | 2002-03-08 | 2005-01-20 | Hatfield Stephen F. | Hot melt pressure sensitive adhesives for disposable articles |
| WO2003079415A2 (en) * | 2002-03-14 | 2003-09-25 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| US6607969B1 (en) | 2002-03-18 | 2003-08-19 | The United States Of America As Represented By The Secretary Of The Navy | Method for making pyroelectric, electro-optical and decoupling capacitors using thin film transfer and hydrogen ion splitting techniques |
| US6645831B1 (en) * | 2002-05-07 | 2003-11-11 | Intel Corporation | Thermally stable crystalline defect-free germanium bonded to silicon and silicon dioxide |
| US7335545B2 (en) * | 2002-06-07 | 2008-02-26 | Amberwave Systems Corporation | Control of strain in device layers by prevention of relaxation |
| US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US7307273B2 (en) * | 2002-06-07 | 2007-12-11 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
| US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7157119B2 (en) * | 2002-06-25 | 2007-01-02 | Ppg Industries Ohio, Inc. | Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates |
| US7018910B2 (en) | 2002-07-09 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Transfer of a thin layer from a wafer comprising a buffer layer |
| FR2848334A1 (fr) * | 2002-12-06 | 2004-06-11 | Soitec Silicon On Insulator | Procede de fabrication d'une structure multicouche |
| FR2842349B1 (fr) * | 2002-07-09 | 2005-02-18 | Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon | |
| US7510949B2 (en) * | 2002-07-09 | 2009-03-31 | S.O.I.Tec Silicon On Insulator Technologies | Methods for producing a multilayer semiconductor structure |
| US6953736B2 (en) * | 2002-07-09 | 2005-10-11 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Process for transferring a layer of strained semiconductor material |
| FR2842650B1 (fr) * | 2002-07-17 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication de substrats notamment pour l'optique, l'electronique ou l'opto-electronique |
| KR100511656B1 (ko) * | 2002-08-10 | 2005-09-07 | 주식회사 실트론 | 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼 |
| US7427538B2 (en) * | 2002-08-16 | 2008-09-23 | Intel Corporation | Semiconductor on insulator apparatus and method |
| US7008857B2 (en) * | 2002-08-26 | 2006-03-07 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Recycling a wafer comprising a buffer layer, after having separated a thin layer therefrom |
| CN100557785C (zh) * | 2002-08-26 | 2009-11-04 | S.O.I.Tec绝缘体上硅技术公司 | 具有缓冲结构的晶片的再循环 |
| US7608927B2 (en) | 2002-08-29 | 2009-10-27 | Micron Technology, Inc. | Localized biasing for silicon on insulator structures |
| WO2004021420A2 (en) * | 2002-08-29 | 2004-03-11 | Massachusetts Institute Of Technology | Fabrication method for a monocrystalline semiconductor layer on a substrate |
| KR100473855B1 (ko) * | 2002-09-12 | 2005-03-10 | 주식회사 실트론 | 에스오아이 웨이퍼의 제조 방법 |
| US7508034B2 (en) * | 2002-09-25 | 2009-03-24 | Sharp Kabushiki Kaisha | Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device |
| US8187377B2 (en) * | 2002-10-04 | 2012-05-29 | Silicon Genesis Corporation | Non-contact etch annealing of strained layers |
| FR2845523B1 (fr) * | 2002-10-07 | 2005-10-28 | Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee | |
| FR2848336B1 (fr) * | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
| US20100133695A1 (en) * | 2003-01-12 | 2010-06-03 | Sang-Yun Lee | Electronic circuit with embedded memory |
| JP3944087B2 (ja) * | 2003-01-21 | 2007-07-11 | 株式会社東芝 | 素子形成用基板の製造方法 |
| TW200500290A (en) * | 2003-02-10 | 2005-01-01 | Reveo Inc | Micro-nozzle, nano-nozzle, manufacturing methods therefor, applications therefor |
| FR2851848B1 (fr) * | 2003-02-28 | 2005-07-08 | Soitec Silicon On Insulator | Relaxation a haute temperature d'une couche mince apres transfert |
| FR2851847B1 (fr) * | 2003-02-28 | 2005-10-14 | Soitec Silicon On Insulator | Relaxation d'une couche mince apres transfert |
| US20040192067A1 (en) * | 2003-02-28 | 2004-09-30 | Bruno Ghyselen | Method for forming a relaxed or pseudo-relaxed useful layer on a substrate |
| US7348260B2 (en) * | 2003-02-28 | 2008-03-25 | S.O.I.Tec Silicon On Insulator Technologies | Method for forming a relaxed or pseudo-relaxed useful layer on a substrate |
| US7018909B2 (en) | 2003-02-28 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Forming structures that include a relaxed or pseudo-relaxed layer on a substrate |
| US6911379B2 (en) * | 2003-03-05 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming strained silicon on insulator substrate |
| US6949451B2 (en) * | 2003-03-10 | 2005-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI chip with recess-resistant buried insulator and method of manufacturing the same |
| JP4509488B2 (ja) * | 2003-04-02 | 2010-07-21 | 株式会社Ｓｕｍｃｏ | 貼り合わせ基板の製造方法 |
| US6902962B2 (en) * | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
| US20100190334A1 (en) * | 2003-06-24 | 2010-07-29 | Sang-Yun Lee | Three-dimensional semiconductor structure and method of manufacturing the same |
| US8071438B2 (en) * | 2003-06-24 | 2011-12-06 | Besang Inc. | Semiconductor circuit |
| FR2856844B1 (fr) * | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
| FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
| US6833195B1 (en) | 2003-08-13 | 2004-12-21 | Intel Corporation | Low temperature germanium transfer |
| US7279369B2 (en) * | 2003-08-21 | 2007-10-09 | Intel Corporation | Germanium on insulator fabrication via epitaxial germanium bonding |
| WO2005024917A1 (ja) * | 2003-09-08 | 2005-03-17 | Sumco Corporation | 貼り合わせウェーハの製造方法 |
| FR2861497B1 (fr) * | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
| US7354815B2 (en) * | 2003-11-18 | 2008-04-08 | Silicon Genesis Corporation | Method for fabricating semiconductor devices using strained silicon bearing material |
| US20050116290A1 (en) * | 2003-12-02 | 2005-06-02 | De Souza Joel P. | Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers |
| WO2005060723A2 (en) * | 2003-12-02 | 2005-07-07 | California Institute Of Technology | Wafer bonded epitaxial templates for silicon heterostructures |
| US6992025B2 (en) * | 2004-01-12 | 2006-01-31 | Sharp Laboratories Of America, Inc. | Strained silicon on insulator from film transfer and relaxation by hydrogen implantation |
| WO2005093807A1 (en) * | 2004-03-01 | 2005-10-06 | S.O.I.Tec Silicon On Insulator Technologies | Oxidation process of a sige layer and applications thereof |
| US7282449B2 (en) * | 2004-03-05 | 2007-10-16 | S.O.I.Tec Silicon On Insulator Technologies | Thermal treatment of a semiconductor layer |
| FR2867307B1 (fr) * | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Traitement thermique apres detachement smart-cut |
| US20060014363A1 (en) * | 2004-03-05 | 2006-01-19 | Nicolas Daval | Thermal treatment of a semiconductor layer |
| FR2867310B1 (fr) * | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Technique d'amelioration de la qualite d'une couche mince prelevee |
| FR2868202B1 (fr) * | 2004-03-25 | 2006-05-26 | Commissariat Energie Atomique | Procede de preparation d'une couche de dioxyde de silicium par oxydation a haute temperature sur un substrat presentant au moins en surface du germanium ou un alliage sicicium- germanium. |
| US7202141B2 (en) * | 2004-03-29 | 2007-04-10 | J.P. Sercel Associates, Inc. | Method of separating layers of material |
| WO2005104192A2 (en) * | 2004-04-21 | 2005-11-03 | California Institute Of Technology | A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES |
| FR2870043B1 (fr) * | 2004-05-07 | 2006-11-24 | Commissariat Energie Atomique | Fabrication de zones actives de natures differentes directement sur isolant et application au transistor mos a simple ou double grille |
| ATE393473T1 (de) * | 2004-06-11 | 2008-05-15 | Soitec Silicon On Insulator | Verfahren zur herstellung eines verbundsubstrats |
| US6893936B1 (en) * | 2004-06-29 | 2005-05-17 | International Business Machines Corporation | Method of Forming strained SI/SIGE on insulator with silicon germanium buffer |
| US7094634B2 (en) * | 2004-06-30 | 2006-08-22 | International Business Machines Corporation | Structure and method for manufacturing planar SOI substrate with multiple orientations |
| WO2006015185A2 (en) * | 2004-07-30 | 2006-02-09 | Aonex Technologies, Inc. | GaInP/GaAs/Si TRIPLE JUNCTION SOLAR CELL ENABLED BY WAFER BONDING AND LAYER TRANSFER |
| US7560361B2 (en) * | 2004-08-12 | 2009-07-14 | International Business Machines Corporation | Method of forming gate stack for semiconductor electronic device |
| US7202124B2 (en) * | 2004-10-01 | 2007-04-10 | Massachusetts Institute Of Technology | Strained gettering layers for semiconductor processes |
| FR2876841B1 (fr) * | 2004-10-19 | 2007-04-13 | Commissariat Energie Atomique | Procede de realisation de multicouches sur un substrat |
| JP4617820B2 (ja) * | 2004-10-20 | 2011-01-26 | 信越半導体株式会社 | 半導体ウェーハの製造方法 |
| US7846759B2 (en) * | 2004-10-21 | 2010-12-07 | Aonex Technologies, Inc. | Multi-junction solar cells and methods of making same using layer transfer and bonding techniques |
| US7247545B2 (en) * | 2004-11-10 | 2007-07-24 | Sharp Laboratories Of America, Inc. | Fabrication of a low defect germanium film by direct wafer bonding |
| JP2006140187A (ja) * | 2004-11-10 | 2006-06-01 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
| DE102004057764B4 (de) * | 2004-11-30 | 2013-05-16 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement |
| US20060113603A1 (en) * | 2004-12-01 | 2006-06-01 | Amberwave Systems Corporation | Hybrid semiconductor-on-insulator structures and related methods |
| US7393733B2 (en) * | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
| KR100634528B1 (ko) * | 2004-12-03 | 2006-10-16 | 삼성전자주식회사 | 단결정 실리콘 필름의 제조방법 |
| JP2006173568A (ja) | 2004-12-14 | 2006-06-29 | Korea Electronics Telecommun | Ｓｏｉ基板の製造方法 |
| DE102004062290A1 (de) * | 2004-12-23 | 2006-07-06 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterchips |
| FR2880988B1 (fr) * | 2005-01-19 | 2007-03-30 | Soitec Silicon On Insulator | TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE |
| US10374120B2 (en) * | 2005-02-18 | 2019-08-06 | Koninklijke Philips N.V. | High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials |
| US20110143506A1 (en) * | 2009-12-10 | 2011-06-16 | Sang-Yun Lee | Method for fabricating a semiconductor memory device |
| US8367524B2 (en) * | 2005-03-29 | 2013-02-05 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| TW200707799A (en) * | 2005-04-21 | 2007-02-16 | Aonex Technologies Inc | Bonded intermediate substrate and method of making same |
| US7446350B2 (en) * | 2005-05-10 | 2008-11-04 | International Business Machine Corporation | Embedded silicon germanium using a double buried oxide silicon-on-insulator wafer |
| JP5128761B2 (ja) * | 2005-05-19 | 2013-01-23 | 信越化学工業株式会社 | Ｓｏｉウエーハの製造方法 |
| US7439108B2 (en) | 2005-06-16 | 2008-10-21 | International Business Machines Corporation | Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same |
| US7358164B2 (en) * | 2005-06-16 | 2008-04-15 | International Business Machines Corporation | Crystal imprinting methods for fabricating substrates with thin active silicon layers |
| US7473985B2 (en) * | 2005-06-16 | 2009-01-06 | International Business Machines Corporation | Hybrid oriented substrates and crystal imprinting methods for forming such hybrid oriented substrates |
| US7262112B2 (en) * | 2005-06-27 | 2007-08-28 | The Regents Of The University Of California | Method for producing dislocation-free strained crystalline films |
| US8007675B1 (en) * | 2005-07-11 | 2011-08-30 | National Semiconductor Corporation | System and method for controlling an etch process for a single crystal having a buried layer |
| US7635637B2 (en) * | 2005-07-25 | 2009-12-22 | Fairchild Semiconductor Corporation | Semiconductor structures formed on substrates and methods of manufacturing the same |
| US20070023850A1 (en) * | 2005-07-30 | 2007-02-01 | Chien-Hua Chen | Bonding surfaces together via plasma treatment on both surfaces with wet treatment on only one surface |
| FR2889887B1 (fr) * | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
| KR100676827B1 (ko) | 2005-09-02 | 2007-02-01 | 박재근 | 스트레인드 실리콘층을 포함하는 반도체 웨이퍼, 그의제조방법 및 그를 이용한 반도체 소자 |
| WO2007032632A1 (en) * | 2005-09-13 | 2007-03-22 | Hanvision Co., Ltd. | Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi- layer semiconductor device and the st |
| KR100653848B1 (ko) * | 2005-09-13 | 2006-12-05 | (주)한비젼 | 3차원 적층형 이미지 센서 및 그의 제조방법 |
| FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
| US7535089B2 (en) * | 2005-11-01 | 2009-05-19 | Massachusetts Institute Of Technology | Monolithically integrated light emitting devices |
| US20070252223A1 (en) * | 2005-12-05 | 2007-11-01 | Massachusetts Institute Of Technology | Insulated gate devices and method of making same |
| JP5042506B2 (ja) * | 2006-02-16 | 2012-10-03 | 信越化学工業株式会社 | 半導体基板の製造方法 |
| JP5128781B2 (ja) * | 2006-03-13 | 2013-01-23 | 信越化学工業株式会社 | 光電変換素子用基板の製造方法 |
| US20070243703A1 (en) * | 2006-04-14 | 2007-10-18 | Aonex Technololgies, Inc. | Processes and structures for epitaxial growth on laminate substrates |
| US7984408B2 (en) * | 2006-04-21 | 2011-07-19 | International Business Machines Corporation | Structures incorporating semiconductor device structures with reduced junction capacitance and drain induced barrier lowering |
| US7659178B2 (en) * | 2006-04-21 | 2010-02-09 | International Business Machines Corporation | Semiconductor device structures with reduced junction capacitance and drain induced barrier lowering and methods for fabricating such device structures and for fabricating a semiconductor-on-insulator substrate |
| FR2902233B1 (fr) * | 2006-06-09 | 2008-10-17 | Soitec Silicon On Insulator | Procede de limitation de diffusion en mode lacunaire dans une heterostructure |
| US20070298586A1 (en) * | 2006-06-21 | 2007-12-27 | Nissan Motor Co., Ltd. | Method of manufacturing semiconductor device |
| US8063397B2 (en) * | 2006-06-28 | 2011-11-22 | Massachusetts Institute Of Technology | Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission |
| US9362439B2 (en) | 2008-05-07 | 2016-06-07 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled shear region |
| US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
| US7811900B2 (en) * | 2006-09-08 | 2010-10-12 | Silicon Genesis Corporation | Method and structure for fabricating solar cells using a thick layer transfer process |
| US8293619B2 (en) | 2008-08-28 | 2012-10-23 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled propagation |
| US7442599B2 (en) * | 2006-09-15 | 2008-10-28 | Sharp Laboratories Of America, Inc. | Silicon/germanium superlattice thermal sensor |
| JP2008153411A (ja) * | 2006-12-18 | 2008-07-03 | Shin Etsu Chem Co Ltd | Ｓｏｉ基板の製造方法 |
| FR2910179B1 (fr) * | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
| CN101523581A (zh) * | 2007-01-10 | 2009-09-02 | 夏普株式会社 | 半导体装置的制造方法、显示装置的制造方法、半导体装置、半导体元件的制造方法以及半导体元件 |
| EP1975998A3 (en) * | 2007-03-26 | 2013-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a plurality of island-shaped SOI structures |
| EP1978554A3 (en) * | 2007-04-06 | 2011-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate comprising implantation and separation steps |
| US7732301B1 (en) | 2007-04-20 | 2010-06-08 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| JP5415676B2 (ja) * | 2007-05-30 | 2014-02-12 | 信越化学工業株式会社 | Ｓｏｉウェーハの製造方法 |
| US7989306B2 (en) * | 2007-06-29 | 2011-08-02 | International Business Machines Corporation | Method of forming alternating regions of Si and SiGe or SiGeC on a buried oxide layer on a substrate |
| US20090004426A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates |
| US20090004458A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Diffusion Control in Heavily Doped Substrates |
| US8138579B2 (en) * | 2007-06-29 | 2012-03-20 | International Business Machines Corporation | Structures and methods of forming SiGe and SiGeC buried layer for SOI/SiGe technology |
| TWI469252B (zh) * | 2007-07-20 | 2015-01-11 | Tien Hsi Lee | 薄膜製造方法 |
| US20090278233A1 (en) * | 2007-07-26 | 2009-11-12 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| US8101500B2 (en) * | 2007-09-27 | 2012-01-24 | Fairchild Semiconductor Corporation | Semiconductor device with (110)-oriented silicon |
| US7989305B2 (en) * | 2007-10-10 | 2011-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate using cluster ion |
| FR2922359B1 (fr) * | 2007-10-12 | 2009-12-18 | Commissariat Energie Atomique | Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire |
| FR2925221B1 (fr) * | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
| JP5452590B2 (ja) * | 2008-06-20 | 2014-03-26 | 天錫 李 | 薄膜製造方法 |
| CN101620983B (zh) * | 2008-06-20 | 2011-05-25 | 李天锡 | 薄膜制造方法 |
| US8330126B2 (en) * | 2008-08-25 | 2012-12-11 | Silicon Genesis Corporation | Race track configuration and method for wafering silicon solar substrates |
| US8039877B2 (en) * | 2008-09-09 | 2011-10-18 | Fairchild Semiconductor Corporation | (110)-oriented p-channel trench MOSFET having high-K gate dielectric |
| JP5444899B2 (ja) | 2008-09-10 | 2014-03-19 | ソニー株式会社 | 固体撮像装置の製造方法、および固体撮像装置の製造基板 |
| CN102239538A (zh) * | 2008-09-24 | 2011-11-09 | S.O.I.探测硅绝缘技术公司 | 形成经松弛半导体材料层、半导体结构、装置的方法及包含经松弛半导体材料层、半导体结构、装置的工程衬底 |
| JP2010114409A (ja) * | 2008-10-10 | 2010-05-20 | Sony Corp | Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置 |
| US8637383B2 (en) | 2010-12-23 | 2014-01-28 | Soitec | Strain relaxation using metal materials and related structures |
| US8278193B2 (en) | 2008-10-30 | 2012-10-02 | Soitec | Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same |
| JP2012510180A (ja) * | 2008-11-26 | 2012-04-26 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | シリコン−オン−インシュレータ構造体を処理する方法 |
| US20100176482A1 (en) | 2009-01-12 | 2010-07-15 | International Business Machine Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation |
| US20100176495A1 (en) * | 2009-01-12 | 2010-07-15 | International Business Machines Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers |
| US7767546B1 (en) * | 2009-01-12 | 2010-08-03 | International Business Machines Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer |
| US8198172B2 (en) * | 2009-02-25 | 2012-06-12 | Micron Technology, Inc. | Methods of forming integrated circuits using donor and acceptor substrates |
| US8362482B2 (en) * | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US8384426B2 (en) | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8258810B2 (en) | 2010-09-30 | 2012-09-04 | Monolithic 3D Inc. | 3D semiconductor device |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US9711407B2 (en) * | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US8395191B2 (en) * | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8754533B2 (en) * | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US8405420B2 (en) * | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US20110031997A1 (en) * | 2009-04-14 | 2011-02-10 | NuPGA Corporation | Method for fabrication of a semiconductor device and structure |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8329557B2 (en) * | 2009-05-13 | 2012-12-11 | Silicon Genesis Corporation | Techniques for forming thin films by implantation with reduced channeling |
| US20110048517A1 (en) * | 2009-06-09 | 2011-03-03 | International Business Machines Corporation | Multijunction Photovoltaic Cell Fabrication |
| US20100310775A1 (en) * | 2009-06-09 | 2010-12-09 | International Business Machines Corporation | Spalling for a Semiconductor Substrate |
| US8802477B2 (en) * | 2009-06-09 | 2014-08-12 | International Business Machines Corporation | Heterojunction III-V photovoltaic cell fabrication |
| US8633097B2 (en) | 2009-06-09 | 2014-01-21 | International Business Machines Corporation | Single-junction photovoltaic cell |
| US8703521B2 (en) * | 2009-06-09 | 2014-04-22 | International Business Machines Corporation | Multijunction photovoltaic cell fabrication |
| FR2947098A1 (fr) * | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
| WO2011025939A1 (en) * | 2009-08-28 | 2011-03-03 | Analog Devices, Inc. | Dual single-crystal backplate microphone system and method of fabricating same |
| US20110073967A1 (en) * | 2009-08-28 | 2011-03-31 | Analog Devices, Inc. | Apparatus and method of forming a mems acoustic transducer with layer transfer processes |
| US8569147B2 (en) * | 2009-10-02 | 2013-10-29 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| US8294159B2 (en) | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US8241931B1 (en) | 2009-10-19 | 2012-08-14 | Analog Devices, Inc. | Method of forming MEMS device with weakened substrate |
| US8587063B2 (en) * | 2009-11-06 | 2013-11-19 | International Business Machines Corporation | Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8298875B1 (en) | 2011-03-06 | 2012-10-30 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| KR101134819B1 (ko) | 2010-07-02 | 2012-04-13 | 이상윤 | 반도체 메모리 장치의 제조 방법 |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US20120037925A1 (en) * | 2010-08-10 | 2012-02-16 | Sheen Calvin W | Engineered Substrate for Light Emitting Diodes |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US8283215B2 (en) | 2010-10-13 | 2012-10-09 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US8618554B2 (en) | 2010-11-08 | 2013-12-31 | International Business Machines Corporation | Method to reduce ground-plane poisoning of extremely-thin SOI (ETSOI) layer with thin buried oxide |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| ITVI20110169A1 (it) | 2011-06-27 | 2012-12-28 | St Microelectronics Srl | Dispositivo elettronico flessibile e metodo per la fabbricazione dello stesso |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| CN102556950B (zh) * | 2012-02-07 | 2014-08-27 | 中国科学院光电技术研究所 | 一种基于三层结构的可调谐人工电磁材料及其制作方法 |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US9709740B2 (en) | 2012-06-04 | 2017-07-18 | Micron Technology, Inc. | Method and structure providing optical isolation of a waveguide on a silicon-on-insulator substrate |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9859112B2 (en) | 2013-07-18 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Bonded semiconductor structures |
| US9064789B2 (en) | 2013-08-12 | 2015-06-23 | International Business Machines Corporation | Bonded epitaxial oxide structures for compound semiconductor on silicon substrates |
| CN104425342B (zh) * | 2013-08-28 | 2017-08-15 | 中国科学院上海微系统与信息技术研究所 | 一种厚度可控的绝缘体上半导体材料的制备方法 |
| WO2015084858A1 (en) * | 2013-12-02 | 2015-06-11 | Stratio | Layer transfer technology for silicon carbide |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9570351B2 (en) * | 2015-07-09 | 2017-02-14 | Hewlett Packard Enterprise Development Lp | Reusable semiconductor substrates |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| CN108401468A (zh) | 2015-09-21 | 2018-08-14 | 莫诺利特斯3D有限公司 | 3d半导体器件和结构 |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| CN107154378B (zh) * | 2016-03-03 | 2020-11-20 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
| CN107154347B (zh) * | 2016-03-03 | 2020-11-20 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
| US20170330855A1 (en) * | 2016-05-13 | 2017-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and Method for Immersion Bonding |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11342498B2 (en) | 2018-01-08 | 2022-05-24 | Integrated Silicon Solution (cayman) Inc. | High density 3D magnetic random access memory (MRAM) cell integration using wafer cut and transfer |
| US10991617B2 (en) | 2018-05-15 | 2021-04-27 | Applied Materials, Inc. | Methods and apparatus for cleaving of semiconductor substrates |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| FR3116943B1 (fr) * | 2020-12-01 | 2023-01-13 | Commissariat A Lenergie Atomique Et Aux Energie Alternatives | Substrat donneur pour le transfert d’une couche mince et procede de transfert associe |
| CN112582332A (zh) * | 2020-12-08 | 2021-03-30 | 上海新昇半导体科技有限公司 | 一种绝缘体上硅结构及其方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4601779A (en) * | 1985-06-24 | 1986-07-22 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| JPS62122148A (ja) * | 1985-11-21 | 1987-06-03 | Toshiba Corp | 半導体基板 |
| US4735679A (en) * | 1987-03-30 | 1988-04-05 | International Business Machines Corporation | Method of improving silicon-on-insulator uniformity |
| US5013681A (en) * | 1989-09-29 | 1991-05-07 | The United States Of America As Represented By The Secretary Of The Navy | Method of producing a thin silicon-on-insulator layer |
| US5198371A (en) * | 1990-09-24 | 1993-03-30 | Biota Corp. | Method of making silicon material with enhanced surface mobility by hydrogen ion implantation |
| JPH04302160A (ja) * | 1991-03-29 | 1992-10-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| US5234535A (en) * | 1992-12-10 | 1993-08-10 | International Business Machines Corporation | Method of producing a thin silicon-on-insulator layer |
| US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
| JP2980497B2 (ja) * | 1993-11-15 | 1999-11-22 | 株式会社東芝 | 誘電体分離型バイポーラトランジスタの製造方法 |
| US5510277A (en) * | 1994-06-29 | 1996-04-23 | At&T Corp. | Surface treatment for silicon substrates |
| JPH08139297A (ja) * | 1994-09-14 | 1996-05-31 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ基板の製造方法 |
| FR2738671B1 (fr) * | 1995-09-13 | 1997-10-10 | Commissariat Energie Atomique | Procede de fabrication de films minces a materiau semiconducteur |
| CN1132223C (zh) * | 1995-10-06 | 2003-12-24 | 佳能株式会社 | 半导体衬底及其制造方法 |
-
1997
- 1997-08-26 US US08/920,117 patent/US5882987A/en not_active Expired - Lifetime
-
1998
- 1998-08-24 JP JP10237751A patent/JP3037934B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11121377A (ja) | 1999-04-30 |
| US5882987A (en) | 1999-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S202 | Request for registration of non-exclusive licence |
Free format text: JAPANESE INTERMEDIATE CODE: R315201 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 10 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 10 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110225 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 12 |
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