JP2004096044A

JP2004096044A - 基板及びその製造方法

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Publication number: JP2004096044A
Application number: JP2002258823A
Authority: JP
Inventors: Masataka Ito; 伊藤　正孝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-09-04
Filing date: 2002-09-04
Publication date: 2004-03-25

Abstract

【課題】薄い半導体層の下に部分的な絶縁層を有する基板における該半導体層の厚さを精密に制御可能な基板の製造方法を提供する。
【解決手段】分離層１０２と、分離層１０２の上に配置された半導体層１０３ａと、半導体層１０３から突出することなくかつ分離層１０２に接触しないように半導体層１０３ａ中に配置された部分的な絶縁層１０４とを有する第１基板１１０を作製する工程と、第１基板１１０の半導体層１０３ａが配置されている側の面に第２基板１２０を結合させて結合基板１３０を作製する工程と、結合基板１３０を分離層１０２の部分で分割する工程とを含む。
【選択図】図３Ｃ

Description

【０００１】
【発明の属する技術分野】
本発明は、基板及びその製造方法に係り、特に、内部に部分的な絶縁層を有する基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁層上に半導体層を有する基板が注目されている。このような基板は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板又はＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板と呼ばれる。後者は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板のうち半導体体層がシリコンで構成される基板である。Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板及びＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板は、共にＳＯＩ基板と呼ばれる。
【０００３】
ＳＯＩ基板の１つとして、半導体層或いはシリコン層の下の全体領域ではなく、部分的な領域にのみ絶縁層を有する基板が提案されている。これに関連する技術が特許第０２７７０８０８号公報（半導体基板及びその製造方法）及び特許第２７９４７０２号公報に開示されている。
【０００４】
特許第０２７７０８０８号公報に開示された製造方法では、図１に示すように、単結晶シリコン基板１の主表面の一部に選択酸化法によって絶縁膜２を形成し、次いで、エッチング液を使って絶縁膜２の表面を単結晶シリコン基板１の接合面１ａから後退させる。次いで、単結晶シリコン基板１の接合面１ａに単結晶シリコン基板４を接合し、その後、Ｙ−Ｙ面まで単結晶シリコン基板１を研削・研磨する。
【０００５】
特許第２７９４７０２号公報に開示された製造方法では、図２に示すように、シリコン基板２６にＮ^＋層２７を形成し、その上にパッドシリコン酸化膜２８を形成した後にＬＯＣＯＳ酸化法によってＬＯＣＯＳ領域３０を形成する。次いで、基板２６の主表面を鏡面研磨により平滑化し、その後、主表面に３１を接合する。
【０００６】
【特許文献１】
特許第０２７７０８０８号公報
【特許文献２】
特許第２７９４７０２号公報
【発明が解決しようとする課題】
特許第０２７７０８０８号公報に開示された製造方法では、２枚の基板１、４を接合した後に基板１のＹ−Ｙ面まで研削・研磨する。しかしながら、研削・研磨による薄化を所望の面（Ｙ−Ｙ面）で正確に停止させることは困難であり、一般的には、相当な加工誤差が生じ得る。そして、このような加工誤差によってＳＯＩ層の厚さ誤差が決定される。したがって、特許第０２７７０８０８号公報に開示された製造方法では、ＳＯＩ層の厚さを精密に制御することが困難である。
【０００７】
一方、特許第２７９４７０２号公報に開示された製造方法は、薄化を意図してない。したがって、特許第２７９４７０２号公報に開示された製造方法では、製造される最終基板において、デバイスを形成すべき部分が第１基板そのものであるので、その厚さが非常に厚く、一般的なＳＯＩ基板の優位性を享受することが難しい。すなわち、特許第２７９４７０２号公報に開示された製造方法によって得られる基板では、低消費電力、高速動作といったＳＯＩ基板の優位性を十分に発揮することができない。
【０００８】
本発明は、上記の考察を基礎としてなされたものであり、例えば、薄い半導体層の下に部分的な絶縁層を有する基板における該半導体層の厚さを精密に制御可能な基板の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る基板の製造方法は、分離層と、前記分離層の上に配置された半導体層と、前記半導体層から突出することなくかつ前記分離層に接触しないように前記半導体層中に配置された部分的な絶縁層とを有する第１基板を作製する工程と、前記第１基板の前記半導体層が配置されている側の面に第２基板を結合させて結合基板を作製する工程と、前記結合基板を前記分離層の部分で分割する工程とを含むことを特徴とする。
【００１０】
本発明の好適な実施の形態によれば、前記第１基板は、前記部分的な絶縁層が表面に露出した基板であることが好ましい。
【００１１】
本発明の好適な実施の形態によれば、前記第１基板は、前記部分的な絶縁層の表面の高さが前記半導体層の表面の高さとほぼ一致した基板であることが好ましい。
【００１２】
本発明の好適な実施の形態によれば、前記分離層は、陽極化成法により形成された多孔質層であることが好ましい。ここで、前記第１基板を作製する工程は、前記部分的な絶縁層を１１００℃以下の温度で形成する工程を含むことが好ましい。
【００１３】
或いは、本発明の他の好適な実施の形態によれば、前記分離層は、イオン注入により形成されたイオン注入層であることが好ましい。ここで、前記結合基板を分割する工程は、熱処理により前記イオン注入層の部分で前記結合基板を分割する工程を含み得る。この場合において、前記第１基板を作製する工程は、前記熱処理の温度よりも低い温度で前記部分的な絶縁層を形成する工程を含むことが好ましい。
【００１４】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程は、前記分離層上に第１半導体層を有する基板の前記第１半導体層上に前記部分的な絶縁層を形成する工程と、前記部分的な絶縁層の間に露出している前記第１半導体層及び前記部分的な絶縁層上に第２半導体層を形成する工程と、前記部分的な絶縁層が露出するまで前記第２半導体層の表層を除去する工程とを含むことが好ましい。ここで、前記表層を除去する工程は、化学機械的研磨（ＣＭＰ）工程を含むことが好ましい。
【００１５】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程は、前記分離層上に前記半導体層を有する基板の前記半導体層に凹部を形成する工程と、前記凹部に絶縁物質を埋め込んで前記部分的な絶縁層を形成する工程とを含むことが好ましい。ここで、前記部分的な絶縁層を形成する工程では、前記部分的な絶縁層の表面の高さが前記半導体層の表面の高さとほぼ一致するまで、前記凹部内に前記絶縁物質を堆積させることが好ましい。或いは、前記部分的な絶縁層として熱酸化膜を形成することもでき、この場合、前記凹部を形成する工程では、形成すべき前記熱酸化膜の厚さのほぼ０．５５倍の深さを有する凹部を形成することが好ましい。
【００１６】
【発明の実施の形態】
以下、図３Ａ〜図３Ｄを参照しながら本発明の好適な実施の形態の基板製造方法を説明する。
【００１７】
まず、図３Ａに示す工程において、単結晶シリコン基板等の基板１０１上に分離層１０２及び半導体層１０３を順に有する基板１００を作製する。
【００１８】
このような基板１００を作製する方法としては、例えば、ＥＬＴＲＡＮ法（「ＥＬＴＲＡＮ」は、商標）又はＳｍａｒｔ−Ｃｕｔ法（「Ｓｍａｒｔ　Ｃｕｔ」は、商標）が好適である。いずれの方法も、分離層を有する第１基板と、第２基板とを結合させて結合基板を作製し、その後、結合基板を分離層の部分で分割する方法であるが、両者は、分離層の形成方法が異なる。
【００１９】
まず、ＥＬＴＲＡＮ法を適用した基板１００の作製方法を説明する。ＥＬＴＲＡＮ法を適用した方法では、基板（シード基板）１０１として、例えばｐ＋型単結晶シリコン基板を準備し、その表面を陽極化成法によって多孔質化することにより、多孔質シリコンからなる分離層１０２を形成する。次いで、気相エピタキシャル法により、多孔質シリコンからなる分離層１０２上に非多孔質単結晶シリコンからなる半導体層１０３を成長させる。
【００２０】
一方、Ｓｍａｒｔ−Ｃｕｔ法を適用した方法では、基板（シード基板）１０１として、例えばｐ−型単結晶シリコン基板を準備し、その表面から水素イオン等のイオンを注入し、イオン注入層からなる分離層１０２と該分離層１０２上のｐ−型単結晶シリコンからなる半導体層１０３を同時に形成する。
【００２１】
次いで、図３Ｂに示す工程では、半導体層１０３ａから突出することなくかつ分離層１０２に接触しないように半導体層１０３ａ中に配置された部分的な絶縁層１０４を形成し、これにより第１基板１１０を得る。ここで、部分的な絶縁層とは、基板１００の全面ではなく、一部に形成された絶縁層を言う。この部分的な絶縁層１０４を形成する工程において、半導体層１０３の全部又は一部を構成部分として含む半導体層１０３ａが形成される。この工程では、半導体層１０３の上に別の半導体層（第２半導体層）を形成する工程を実施しその結果として半導体層１０３ａを得てもよいし、半導体層（第１半導体層）１０３上に別の半導体層（第２半導体層）を形成する工程を伴わずに半導体層１０３ａを得てもよい。
【００２２】
部分的な絶縁層１０４が半導体層１０３ａから突出していると、すなわち、基板１１０の表面に対して部分的な絶縁層１０４が凸状になっていると、続く結合工程（はり合わせ工程）において、半導体層１０３ａと第２基板１２０とが接触しないので、結合不良（接合不良）が生じ得る。そこで、前述のように、半導体層１０３ａから突出しないように部分的な絶縁層１０４を形成することが好ましく、更には、半導体層１０３ａの表面高さと部分的な絶縁層１０４の表面高さとを一致（この場合、基板１１０の表面は平坦になる）させることが好ましい。
【００２３】
また、部分的な絶縁層１０４は、その下部が分離層１０２に接触しないように形成される。これは、部分的な絶縁層１０４と分離層１０２との間の半導体層１０３ａが最終的にＳＯＩ層となるためである。
【００２４】
部分的な絶縁層１０４を有する第１基板１１０の具体的な作製方法については後述する。
【００２５】
図３Ｃに示す工程では、半導体層１０３ａの表面から突出していない部分的な絶縁層１０４を有する第１基板１１０の該表面に第２基板（ハンドル基板）１２０を結合（接合）させて結合基板（はり合わせ基板）１３０を作製する。ここで、必要に応じて、結合強度を高めるために結合基板１３０に熱処理等を施してもよい。第２基板１２０としては、典型的には、単結晶シリコン基板又はその表面にＳｉＯ_２層等の絶縁層を形成した基板を採用することができる。しかしながら、第２基板１２０は、それ以外の基板、例えば、絶縁性基板（例えば、ガラス基板）であってもよい。
【００２６】
図３Ｄに示す工程では、結合基板１３０を分離層１０２の部分で２枚の基板に分割する。この分割は、例えば、流体を使って行うことができる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１０２に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法において、流体として水を利用する方法は、ウォータージェット法と呼ばれる。更に、上記の分割は、例えば、結合基板３０に熱処理を施すことによっても実施することができる。このような熱処理による分割は、分離層１０２としてイオン注入層を形成した場合に特に有効である。更に、上記の分割は、例えば、固体の楔等の部材を分離層１０２に挿入することによっても実施することができる。
【００２７】
図３Ｄに示す工程では、分割後に第２基板１２０上に残った分離層１０２の一部をその下地の半導体層１０３ａに対して選択的にエッチングして除去する。その後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して基板表面を平坦化してもよい。
【００２８】
ここで、ＥＬＴＲＡＮ法を適用した方法では、分離層１０２が形成された後に該分離層１０２を有する基板が１１００℃よりも高い温度の環境に置かれた場合には、該分離層１０２の構造が変化し、分割工程（結合基板を分割する工程）や選択エッチング工程（分割後の残留多孔質層の除去工程）において、分割不良やエッチング不良等の支障が生じる場合が有る。したがって、部分的な絶縁層の形成工程を含む各工程を１１００℃以下の温度環境下で実施することが好ましい。
【００２９】
また、Ｓｍａｒｔ−Ｃｕｔ法を適用した方法では、典型的には、結合基板を所定温度まで加熱する熱処理により、イオン注入層の部分で結合基板が２枚の基板に分割される。したがって、Ｓｍａｒｔ−Ｃｕｔ法を適用した場合は、意図しない分割を避けるために、部分的な絶縁層の形成工程を含む各工程は、結合基板を分割するための熱処理温度以下の環境下で実施すべきである。
【００３０】
以上のような本発明の好適な実施の形態による基板製造方法によれば、部分的な絶縁層１０４上の半導体層１０３ａや第２基板１２０上の半導体層１０３ａの厚さは、機械的な加工を伴う研削・研磨工程ではなく、半導体層１０３の形成工程（図３Ａ参照）及び部分的な絶縁層１０４の形成工程（図３Ｂ参照）において決定される。このような工程における膜厚制御は、極めて精度が高いことが知られている。したがって、この基板製造方法によれば、部分的な絶縁層１０４上の半導体層１０３ａや第２基板１２０上の半導体層１０３ａの厚さを精密に制御することができるとともに、それらの膜厚均一性を向上させることができる。すなわち、この基板製造方法によれば、例えば２００ｎｍ以下のような薄い半導体層の下に部分的な絶縁層を有する基板における該半導体層の厚さを精密に制御することができる。
【００３１】
以下では、図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の具体例を説明する。
【００３２】
［第１基板の製造方法１］
図４Ａ〜図４Ｅを参照しながら図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第１実施形態を説明する。
【００３３】
まず、図４Ａに示す工程では、図３Ａに示す基板１００の表面に、部分的な絶縁層１０４を形成すべき領域に開口を有するマスク層２０１を形成する。マスク層２０１としては、例えば窒化シリコン堆積膜等が好適である。マスク層２０１は、基板１００の全面にマスク材を堆積させた後に、それを周知のフォトリソグラフィー工程（フォトレジスト塗布、露光、現像、エッチング）によりパターニングすることにより形成することができる。
【００３４】
次いで、図４Ｂに示す工程では、マスク層２０１の開口部に部分的な絶縁層１０４を形成する。部分的な絶縁層１０４は、例えば、マスク層２０１が形成された基板１００を酸素又は水蒸気雰囲気中で高温処理することにより、熱酸化膜として形成することができる。或いは、部分的な絶縁層１０４は、マスク層２０１の開口部に選択的にシリコン酸化膜等の絶縁層を堆積させることによって形成してもよい。
【００３５】
次いで、図４Ｃに示す工程では、マスク層２０１を除去する。
【００３６】
次いで、図４Ｄに示す工程では、基板の全面に第２半導体層２１２を堆積する。第２半導体層２１２としては、下地の半導体層（第１半導体層）２１１（１０３）が単結晶シリコン層である場合、単結晶シリコン層を気相エピタキシャル法により堆積することが好ましい。この際、典型的には、シリコン酸化膜等からなる絶縁層１０４上には、単結晶シリコンは成長せずに多結晶シリコン層が形成される。しかしながら、このような多結晶シリコン層は、続く研磨工程で除去することができる。
【００３７】
次いで、図４Ｅに示す工程では、第２半導体層２１２の表面を研磨する。この研磨は、図示のＺ−Ｚ面で停止させる。これにより、表面が平坦な第１基板１１０、すなわち、部分的な絶縁層１０４の表面と半導体層１０３ａの表面とが一致した第１基板１１０が得られる。なお、この実施形態では、半導体層１０３ａは、第１半導体層２１１（半導体層１０３を加工した層）と第２半導体層２１２ａとで構成される。
【００３８】
ここで、この研磨工程では、上記のように、部分的な絶縁層１０４の膜厚不均一性を防止するために、図示のＺ−Ｚ面が表面に露出した状態、すなわち部分的な絶縁層１０４の上端が露出した状態で研磨を停止させる選択的研磨方法を用いることが好ましい。特に、第２半導体層２１２としてシリコンを用い、部分的な絶縁層１０４としてシリコン酸化膜を用いる場合には、シリコンの研磨レートが高くシリコン酸化膜に対する研磨レートが極めて低い化学機械的研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）を採用することにより、部分的な絶縁層１０４の上端で確実に研磨を停止させることができる。
【００３９】
以上の工程により、半導体層１０３ａから突出することなくかつ分離層１０２に接触しないように半導体層１０３ａ中に配置された部分的な絶縁層１０４を形成することができる。
【００４０】
［第１基板の製造方法２］
図５Ａ〜図５Ｅを参照しながら図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第２実施形態を説明する。
【００４１】
まず、図５Ａに示す工程では、図３Ａに示す基板１００の半導体層１０３の全面に絶縁層３０１を形成し、更にその上にマスク層３０２を形成する。絶縁層３０１としては、例えば、熱酸化膜や堆積膜を採用することができる。マスク層３０２は、例えば、スピンコート法等で塗布したフォトレジスト層を周知のフォトリソグラフィー技術でパターニングすることにより形成することができる。
【００４２】
次いで、図５Ｂに示す工程では、マスク層３０２をエッチングマスクとして、絶縁層３０１を部分的に除去して、部分的な絶縁層１０４を形成する。
【００４３】
次いで、図５Ｃに示す工程では、マスク層３０２を除去する。
【００４４】
次いで、図５Ｄに示す工程では、基板の全面に第２半導体層３０３を堆積する。第２半導体層３０３としては、下地の半導体層（第１半導体層）１０３が単結晶シリコン層である場合、単結晶シリコン層を気相エピタキシャル法により堆積することが好ましい。この際、典型的には、シリコン酸化膜等からなる絶縁層１０４上には、単結晶シリコンは成長せずに多結晶シリコン層が形成される。しかしながら、このような多結晶シリコン層は、続く研磨工程で除去することができる。
【００４５】
次いで、図５Ｅに示す工程では、第２半導体層３０３の表面を研磨する。この研磨は、図示のＺ−Ｚ面で停止させる。これにより、表面が平坦な第１基板１１０、すなわち、部分的な絶縁層１０４の表面と半導体層１０３ａの表面とが一致した第１基板１１０が得られる。なお、この実施形態では、半導体層１０３ａは、第１半導体層１０３と第２半導体層３０３ａで構成される。
【００４６】
ここで、この研磨工程では、上記のように、部分的な絶縁層１０４の膜厚不均一性を防止するために、図示のＺ−Ｚ面が表面に露出した状態、すなわち部分的な絶縁層１０４の上端が露出した状態で研磨を停止させる選択的研磨方法を用いることが好ましい。特に、第２半導体層３０３としてシリコンを用い、部分的な絶縁層１０４としてシリコン酸化膜を用いる場合には、シリコンの研磨レートが高くシリコン酸化膜に対する研磨レートが極めて低い化学機械的研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）を採用することにより、部分的な絶縁層１０４の上端で確実に研磨を停止させることができる。
【００４７】
以上の工程により、半導体層１０３ａから突出することなくかつ分離層１０２に接触しないように半導体層１０３ａ中に配置された部分的な絶縁層１０４を形成することができる。
【００４８】
この第２の実施形態によれば、別にマスク層を堆積することなくフォトレジスト層をそのままマスク層として用いることができるので、製造コストの低減効果が得られる。
【００４９】
［第１基板の製造方法３］
図６Ａ〜図６Ｄを参照しながら図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第３実施形態を説明する。
【００５０】
まず、図６Ａに示す工程では、図３Ａに示す基板１００を準備する。
【００５１】
次いで、図６Ｂに示す工程では、基板１００の表面にマスク層４０１を形成する。マスク層４０１は、例えば、第２の実施形態と同様に、周知のフォトリソグラフィー工程を適用して形成することができる。
【００５２】
次いで、図６Ｃに示す工程では、マスク層４０１の開口部に露出している半導体層１０３をエッチングして半導体層１０３（１０３ａ）に凹部４１０を形成する。凹部４１０の深さは、部分的な絶縁層１０４として堆積膜を形成する場合には、形成すべき部分的な絶縁層１０４の膜厚と等しくすることが好ましい。一方、部分的な絶縁層１０４として熱酸化膜を形成する場合には、凹部４１０は、熱酸化時の半導体層１０３ａの膜厚減少を考慮して、形成すべき部分的な絶縁層１０４の厚さに０．５５を乗じた深さとすることが好ましい。
【００５３】
次いで、図６Ｄに示す工程では、凹部４１０に選択的に絶縁層を成長させて部分的な絶縁層１０４を形成する。前述のように、絶縁層１０４は、堆積膜であってもよいし、熱酸化膜であってもよい。或いは、特に凹部４１０に絶縁材料を埋め込むことなく、第１基板と第２基板との結合後に生じる凹部４１０による空隙を絶縁層（絶縁体）として用いてもよい。この場合、図６Ｄに図示されている絶縁層１０４は、固体物質が存在しない空間と考えればよい。
【００５４】
このように、この実施形態では、部分的な絶縁層１０４の形成前に、形成すべき部分的な絶縁層１０４の厚さに応じた凹部４１０を形成し、部分的な絶縁層１０４が予定する厚さに達する時点で部分的な絶縁層１０４の成長を停止させるので、部分的な絶縁層１０４の形成後に基板の表面に凸部が生じない。
【００５５】
図６Ｄに示す工程では、表面のマスク材４０１を除去する。
【００５６】
以上の工程により、半導体層１０３ａから突出することなくかつ分離層１０２に接触しないように半導体層１０３ａ中に配置された部分的な絶縁層１０４を形成することができる。
【００５７】
なお、上記の方法では半導体層１０３に凹部４１０を形成するために半導体層１０３の表面に加工を施したが、例えば、分離層１０２を形成する前の半導体基板１０１の表面に凹部を形成し、結果として、分離層１０２の形成後に半導体層１０３の表面に凹部４１０が形成されるようにしてもよい。この場合において、ＥＬＴＲＡＮ法の応用においては、多孔質シリコンである分離層１０２の表面に凹部を形成し、その上にエピタキシャル成長による半導体層１０３を形成することにより、結果として半導体層１０３の表面に凹部が形成されるようにしてもよい。
【００５８】
以上のような本発明の好適な実施の形態による基板製造方法によれば、部分的な絶縁層１０４上の半導体層１０３ａや第２基板１２０上の半導体層１０３ａの厚さは、機械的な加工を伴う研削・研磨工程ではなく、半導体層１０３の形成工程（図３Ａ参照）及び部分的な絶縁層１０４の形成工程（図３Ｂ参照）において決定される。したがって、この基板製造方法によれば、部分的な絶縁層１０４上の半導体層１０３ａや第２基板１２０上の半導体層１０３ａの厚さを精密に制御することができるとともに、それらの膜厚均一性を向上させることができる。すなわち、この基板製造方法によれば、例えば２００ｎｍ以下のような薄い半導体層の下に部分的な絶縁層を有する基板における該半導体層の厚さを精密に制御することができる。
【００５９】
【発明の効果】
本発明によれば、例えば、薄い半導体層の下に部分的な絶縁層を有する基板における該半導体層の厚さを精密に制御することができる。
【図面の簡単な説明】
【図１】特許第０２７７０８０８号公報に開示された製造方法を説明するための図である。
【図２】特許第２７９４７０２号公報に開示された製造方法を説明するための図である。
【図３Ａ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図３Ｂ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図３Ｃ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図３Ｄ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図４Ａ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第１実施形態を説明する図である。
【図４Ｂ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第１実施形態を説明する図である。
【図４Ｃ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第１実施形態を説明する図である。
【図４Ｄ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第１実施形態を説明する図である。
【図４Ｅ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第１実施形態を説明する図である。
【図５Ａ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第２実施形態を説明する図である。
【図５Ｂ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第２実施形態を説明する図である。
【図５Ｃ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第２実施形態を説明する図である。
【図５Ｄ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第２実施形態を説明する図である。
【図５Ｅ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第２実施形態を説明する図である。
【図６Ａ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第３実施形態を説明する図である。
【図６Ｂ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第３実施形態を説明する図である。
【図６Ｃ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第３実施形態を説明する図である。
【図６Ｄ】図３Ｂに示す部分的な絶縁層を有する第１基板の製造方法の第３実施形態を説明する図である。
【符号の説明】
１００　基板
１０１　基板（シード基板）
１０２　分離層
１０３　半導体層（第１半導体層）
１０３ａ　半導体層
１０４　部分的な絶縁層
１１０　第１基板
１２０　第２基板（ハンドル基板）
１３０　結合基板
２０１　マスク層
２１１　半導体層（第１半導体層）
２１２、２１２ａ　第２半導体層
３０１　絶縁層
３０２　マスク層
３０３、３０３ａ　第２半導体層
４０１　マスク層
４１０　凹部

Claims

基板の製造方法であって、
分離層と、前記分離層の上に配置された半導体層と、前記半導体層から突出することなくかつ前記分離層に接触しないように前記半導体層中に配置された部分的な絶縁層とを有する第１基板を作製する工程と、
前記第１基板の前記半導体層が配置されている側の面に第２基板を結合させて結合基板を作製する工程と、
前記結合基板を前記分離層の部分で分割する工程と、
を含むことを特徴とする基板の製造方法。
前記第１基板は、前記部分的な絶縁層が表面に露出した基板であることを特徴とする請求項１に記載の基板の製造方法。
前記第１基板は、前記部分的な絶縁層の表面の高さが前記半導体層の表面の高さとほぼ一致した基板であることを特徴とする請求項１に記載の基板の製造方法。
前記分離層は、陽極化成法により形成された多孔質層であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の基板の製造方法。
前記第１基板を作製する工程は、前記部分的な絶縁層を１１００℃以下の温度で形成する工程を含むことを特徴とする請求項４に記載の製造方法。
前記分離層は、イオン注入により形成されたイオン注入層であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の基板の製造方法。
前記結合基板を分割する工程は、熱処理により前記イオン注入層の部分で前記結合基板を分割する工程を含み、
前記第１基板を作製する工程は、前記熱処理の温度よりも低い温度で前記部分的な絶縁層を形成する工程を含むことを特徴とする請求項６に記載の基板の製造方法。
前記第１基板を作製する工程は、
前記分離層上に第１半導体層を有する基板の前記第１半導体層上に前記部分的な絶縁層を形成する工程と、
前記部分的な絶縁層の間に露出している前記第１半導体層及び前記部分的な絶縁層上に第２半導体層を形成する工程と、
前記部分的な絶縁層が露出するまで前記第２半導体層の表層を除去する工程と、
を含むことを特徴とする請求項１乃至請求項７のいずれか１項に記載の基板の製造方法。
前記表層を除去する工程は、化学機械的研磨（ＣＭＰ）工程を含むことを特徴とする請求項８に記載の基板の製造方法。
前記第１基板を作製する工程は、
前記分離層上に前記半導体層を有する基板の前記半導体層に凹部を形成する工程と、
前記凹部に絶縁物質を埋め込んで前記部分的な絶縁層を形成する工程と、
を含むことを特徴とする請求項１乃至請求項７のいずれか１項に記載の基板の製造方法。
前記部分的な絶縁層を形成する工程では、前記部分的な絶縁層の表面の高さが前記半導体層の表面の高さとほぼ一致するまで、前記凹部内に前記絶縁物質を堆積させることを特徴とする請求項１０に記載の基板の製造方法。
前記部分的な絶縁層は熱酸化膜であり、
前記凹部を形成する工程では、形成すべき前記熱酸化膜の厚さのほぼ０．５５倍の深さを有する凹部を形成することを特徴とする請求項１０に記載の基板の製造方法。
請求項１乃至請求項１２のいずれか１項に記載の製造方法により製造され得る基板。