KR20210108073A - Soi 기판 제조 방법 - Google Patents

Soi 기판 제조 방법 Download PDF

Info

Publication number
KR20210108073A
KR20210108073A KR1020200022835A KR20200022835A KR20210108073A KR 20210108073 A KR20210108073 A KR 20210108073A KR 1020200022835 A KR1020200022835 A KR 1020200022835A KR 20200022835 A KR20200022835 A KR 20200022835A KR 20210108073 A KR20210108073 A KR 20210108073A
Authority
KR
South Korea
Prior art keywords
single crystal
crystal silicon
epitaxial layer
layer
silicon epitaxial
Prior art date
Application number
KR1020200022835A
Other languages
English (en)
Other versions
KR102533585B1 (ko
Inventor
박진원
Original Assignee
(주)더숨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)더숨 filed Critical (주)더숨
Priority to KR1020200022835A priority Critical patent/KR102533585B1/ko
Priority to CN202080003712.2A priority patent/CN113133326A/zh
Priority to PCT/KR2020/014917 priority patent/WO2021096114A1/ko
Priority to TW109139038A priority patent/TWI758942B/zh
Publication of KR20210108073A publication Critical patent/KR20210108073A/ko
Application granted granted Critical
Publication of KR102533585B1 publication Critical patent/KR102533585B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/22—Sandwich processes
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 SOI 기판 제조 방법에 관한 것으로서, (a) 제1 단결정 실리콘 기판의 일면 상에 실리콘 박리층을 형성하는 단계; (b) 실리콘 박리층 상에 제1 단결정 실리콘 에피택셜층을 형성하는 단계; (c) 제1 단결정 실리콘 에피택셜층의 일면 상에 복수의 절연 패턴을 형성하는 단계; (d) 제1 단결정 실리콘 에피택셜층 및 절연 패턴 상에 제2 단결정 실리콘 에피택셜층을 형성하는 단계; (e) 제2 단결정 실리콘 에피택셜층의 일면을 평탄화하는 단계; (f) 적어도 제2 단결정 실리콘 에피택셜층의 상부에 제1 산화층을 형성하는 단계; (g) 제1 단결정 실리콘 기판 및 표면 상에 제2 산화층이 형성된 제2 단결정 실리콘 기판을 접합하는 단계; (h) 실리콘 박리층에 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계; (i) 제1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

SOI 기판 제조 방법 {PRODUCING METHOD OF SILICON ON INSULATOR SUBSTRATE}
본 발명은 SOI 기판 제조 방법에 관한 것이다. 보다 상세하게는, 표면 균일도가 우수하고, 제조 공정을 단순하여 생산성을 향상시킬 수 있는 SOI 기판 제조 방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 웨이퍼를 대신하여 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이러한 SOI 기판 웨이퍼 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소로 인하여, 고속 동작이 가능한 장점을 갖는다.
종래에는, SOI 웨이퍼를 제조하기 위한 방법으로서, SIMOX(Seperation by Implanted Oxygen)법, Smart Cut 등의 방법이 있다. SIMOX는 산소 이온주입을 이용하고, 실리콘 층의 결정성 복구를 위해 고온 열처리를 수행하며, 실리콘 층과 매몰 산화막의 두께가 얇게 형성되므로 thin-SOI 기판의 제조에 유리한 것으로 평가되는 반면, 제조 시간이 길게 되는 단점이 있다. Smart Cut은 실리콘 웨이퍼 위에 열 산화막을 성장시킨 후, 산화막을 통과하도록 수소 이온을 주입하여 분리될 층을 형성하며, 다른 실리콘 웨이퍼의 접합 후 이온 주입 부분을 경계로 하여 실리콘 기판을 분리하여 SOI 웨이퍼를 제조한다. 이 방법은 제조 공정은 단순한 편이나, 이온 주입 부분의 경계의 표면 균일도가 우수하지 않은 단점이 있다.
따라서, 제조 공정을 단순화 하면서도 표면 균일도가 우수한 SOI 기판의 제조 방법이 필요한 실정이다.
한편, 도 1은 종래의 SOI 제조 프로세스를 나타내는 개념도이다. 종래의 SOI 웨이퍼들은 전면에 SOI가 형성된 상태에서, 포토레지스트/식각 공정 등을 통해 액티브(active) SOI 영역을 형성하는 것이 일반적이다. 이에, 액티브 SOI를 형성하기 위한 별도의 공정이 필요하므로, 생산성이 낮아지고, 액티브 SOI 영역을 형성하는 과정에서 SOI의 품질이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있는 SOI 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 SOI 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 상기의 목적은, (a) 제1 단결정 실리콘 기판의 일면 상에 실리콘 박리층을 형성하는 단계; (b) 실리콘 박리층 상에 제1 단결정 실리콘 에피택셜층을 형성하는 단계; (c) 제1 단결정 실리콘 에피택셜층의 일면 상에 복수의 절연 패턴을 형성하는 단계; (d) 제1 단결정 실리콘 에피택셜층 및 절연 패턴 상에 제2 단결정 실리콘 에피택셜층을 형성하는 단계; (e) 제2 단결정 실리콘 에피택셜층의 일면을 평탄화하는 단계; (f) 적어도 제2 단결정 실리콘 에피택셜층의 상부에 제1 산화층을 형성하는 단계; (g) 제1 단결정 실리콘 기판 및 표면 상에 제2 산화층이 형성된 제2 단결정 실리콘 기판을 접합하는 단계; (h) 실리콘 박리층에 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계; (i) 제1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계를 포함하는, SOI 기판 제조 방법에 의해 달성된다.
본 발명의 일 실시예에 따르면, (f) 단계에서, 제1 산화층은 절연 패턴의 높이보다 낮은 높이까지 평탄화된 제2 단결정 실리콘 에피택셜층의 홈부에 형성할 수 있다.
본 발명의 일 실시예에 따르면, (f) 단계에서, 제1 산화층은 절연 패턴의 높이보다 낮은 높이까지 평탄화된 제2 단결정 실리콘 에피택셜층의 홈부 및 절연 패턴 상부에 형성할 수 있다.
본 발명의 일 실시예에 따르면, (f) 단계와 (g) 단계 사이에, 제1 산화층의 두께를 감축하며 평탄화하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 절연 패턴은 산화 실리콘, 질화 실리콘 중 적어도 어느 하나의 재질일 수 있다.
본 발명의 일 실시예에 따르면, (e) 단계의 평탄화는 H2 어닐링, Ar 어닐링 또는 CMP 방법으로 수행할 수 있다.
본 발명의 일 실시예에 따르면, (h) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 실리콘 박리층을 절단하고, 제1 단결정 실리콘 기판을 분리 제거하는 단계일 수 있다.
본 발명의 일 실시예에 따르면, (i) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축할 수 있다.
본 발명의 일 실시예에 따르면, 절연 패턴이 두께 감축의 스톱퍼(stopper)로 기능할 수 있다.
상기와 같이 구성된 본 발명에 따르면, 처음부터 active 영역에만 SOI 층을 형성할 수 있는 효과가 있다.
또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 종래의 SOI process를 나타내는 개념도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 SOI 기판의 제조 과정을 나타내는 개략도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 SOI 기판의 제조 과정을 나타내는 개략도이다. 도 2 내지 도 10은 SOI 기판의 일부분에 대한 측단면도를 나타내지만, 실제 SOI 기판(10)은 이보다 큰 스케일일 수 있으며, 절연 패턴(140)은 평면상에서 가로, 세로 방향으로 더 많은 수의 복수 패턴이 이격되어 형성될 수 있음을 밝혀둔다.
본 발명의 SOI 기판 제조 방법은, (a) 제1 단결정 실리콘 기판(110)의 일면 상에 실리콘 박리층(120)을 형성하는 단계, (b) 실리콘 박리층(120) 상에 제1 단결정 실리콘 에피택셜층(130)을 형성하는 단계, (c) 제1 단결정 실리콘 에피택셜층(130)의 일면 상에 복수의 절연 패턴(140)을 형성하는 단계, (d) 제1 단결정 실리콘 에피택셜층(130) 및 절연 패턴(140) 상에 제2 단결정 실리콘 에피택셜층(1150')을 형성하는 단계, (e) 제2 단결정 실리콘 에피택셜층(150')의 일면을 평탄화(P)하는 단계, (f) 적어도 제2 단결정 실리콘 에피택셜층(150)의 상부(V)에 제1 산화층(160)을 형성하는 단계, (g) 제1 단결정 실리콘 기판(110) 및 표면 상에 제2 산화층(220)이 형성된 제2 단결정 실리콘 기판(210)을 접합하는 단계, (h) 실리콘 박리층(120)에 에너지를 인가(S)하여 제1 단결정 실리콘 기판(110)을 분리 제거하는 단계, (i) 제1 단결정 실리콘 에피택셜층(150)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)하는 단계를 포함하는 것을 특징으로 한다. 그리하여, 별도의 공정없이 액티브 SOI 영역이 형성된 SOI 기판을 제조하는 방법을 제공할 수 있다.
먼저, 도 2를 참조하면, 제1 단결정 실리콘 기판(110)을 준비할 수 있다. 제1 단결정 실리콘 기판(110)은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다.
이어서, 제1 단결정 실리콘 기판(110)의 일면(예를 들어, 상부면) 상에 실리콘 박리층(120)[다공질 실리콘층(porous silicon)]을 형성할 수 있다. 양극 반응(anodizing) 등의 공지의 방법을 사용하여 제1 단결정 실리콘 기판(110) 상에 실리콘 박리층(120)을 형성할 수 있다.
다음으로, 도 3을 참조하면, 실리콘 박리층(120) 상에 제1 단결정 실리콘 에피택셜층(130)을 형성할 수 있다. 제1 단결정 실리콘 에피택셜층(130)은 공지의 에피택셜 방법을 사용하여 형성할 수 있다. 실리콘 박리층(120)의 일면(예를 들어, 상부면)으로부터 제1 단결정 실리콘 에피택셜층(130)이 형성될 수 있다. 일 실시예에 따르면, 제1 단결정 실리콘 에피택셜층(130)은 약 0.5~1 ㎛의 두께로 형성될 수 있다.
이어서, 제1 단결정 실리콘 에피택셜층(130)의 일면(예를 들어, 상부면) 상에 복수의 절연 패턴(140)을 형성할 수 있다. 절연 패턴(140)은 실리콘 산화물(silicon oxide) 재질인 것이 바람직하나, 이에 제한되는 것은 아니며 실리콘 질화물 재질을 사용할 수도 있다. 절연 패턴은 증착, 프린팅 등 공지의 박막 형성 방법을 제한없이 사용하여 형성할 수 있다.
복수의 절연 패턴(140)은 상호 간격을 이루어 형성될 수 있다. 후술할 제1, 2 단결정 실리콘 에피택셜층(130, 150)에 대한 두께 감축의 스톱퍼(stopper) 역할을 하는 목적의 범위 및 액티브 SOI 영역들을 분리해내는 목적의 범위라면, 제1 단결정 실리콘 에피택셜층(130)의 일면 상에서 일 방향으로 평행하게 형성되거나, 교차되도록 형성되는 등, 복수의 절연 패턴(140)이 형성되는 형태에 대해서는 제한이 없다. 일 실시예에 따르면, 절연 패턴(140)은 제1 단결정 실리콘 에피택셜층(130) 상에 약 30nm의 두께, 약 5~10㎛의 폭을 가지고 형성될 수 있다.
다음으로, 도 4를 참조하면, 제1 단결정 실리콘 에피택셜층(130) 및 절연 패턴(140) 상에 제2 단결정 실리콘 에피택셜층(150')을 형성할 수 있다. 제2 단결정 실리콘 에피택셜층(150')은 공지의 에피택셜 방법을 사용하여 형성할 수 있다. 제1 단결정 실리콘 에피택셜층(130)의 노출된 면으로부터 제2 단결정 실리콘 에피택셜층(150')이 형성될 수 있다. 일 실시예에 따르면, 제2 단결정 실리콘 에피택셜층(150')은 약 10~50 nm의 두께로 형성될 수 있다.
다음으로, 제2 단결정 실리콘 에피택셜층(150')을 평탄화(P) 할 수 있다. 여기서 평탄화(P)는 제2 단결정 실리콘 에피택셜층(150')의 일면(상면)을 경면화 하면서 동시에 제2 단결정 실리콘 에피택셜층(150')의 상부를 일부 제거하여 두께를 얇게 감축(150' -> 150)시키는 것을 의미한다. 평탄화(P)는 CMP(Chemical Mechanical Polishing), 수소 열처리(H2 anneal), 아르곤 열처리(Ar anneal)를 통해 수행하는 것이 바람직하나, 이에 제한되지 않는다.
제2 단결정 실리콘 에피택셜층(150')이 평탄화(P)되어 두께 편차가 줄어듦과 동시에 두께가 얇게 감축(150' -> 150)될 수 있다. 평탄화(P)는 적어도 절연 패턴(140)을 제거할 정도까지는 수행되지 않고, 절연 패턴(140)이 스톱퍼(stopper)로 기능하여 절연 패턴(140)의 높이까지 수행될 수 있다[도 5의 (a) 참조]. 일 실시예에 따르면, 1,100 ~ 1,150℃의 수소 열처리, 1,200℃의 아르곤 열처리 또는 CMP를 통해, 제2 단결정 실리콘 에피택셜층(150')이 약 30 nm 정도의 두께를 가지도록 할 수 있다.
하지만, 도 5의 (a)처럼 제2 단결정 실리콘 에피택셜층(150)이 정확하게 절연 패턴(140)의 높이와 동일한 수준으로 감축되도록 평탄화를 수행하기는 쉽지 않다. 도 5의 (b)에 도시된 바와 같이, 평탄화 공정 후에 제2 단결정 실리콘 에피택셜층(150)이 절연 패턴(140)과 동일 선상의 높이를 가지지 않고, 디싱(dishing)되어 더 움푹파이게 될 수 있다. 이 경우, 제2 단결정 실리콘 에피택셜층(150)의 상부에는 빈 공간(V)이 생기고, 상부면의 표면이 경면이 아니기 때문에, 도 7에서 후술할 제2 단결정 실리콘 기판(210)과의 접합이 잘 되지 않는 문제점이 발생할 수 있다.
따라서, 본 발명은 제2 단결정 실리콘 에피택셜층(150)의 평탄화(P) 이후에 제1 산화층(160)을 더 형성하는 것을 특징으로 한다.
도 6의 (a)를 참조하면, 제2 단결정 실리콘 에피택셜층(150) 및 절연 패턴(140)의 상부에 제1 산화층(160)을 형성할 수 있다. 또는, 도 6의 (b)를 참조하면, 적어도 제2 단결정 실리콘 에피택셜층(150)의 상부(V)에 제1 산화층(160')을 형성할 수 있다. 제1 산화층(160)은 열 산화(thermal oxidation), CVD 등 공지의 박막 형성 방법을 통해 형성할 수 있다. 일 실시예에 따르면, 도 6의 (a)는 CVD 방법을 통해 제2 단결정 실리콘 에피택셜층(150) 및 절연 패턴(140)의 상부에 제1 산화층(160)을 형성한 것이고, 도 6의 (b)는 열 산화 방법을 통해 제2 단결정 실리콘 에피택셜층(150)의 상부에 제1 산화층(160')을 형성한 것에 대응할 수 있다. 일 실시예에 따르면, 제1 산화층(160, 160')은 약 10nm ~ 20nm의 두께로 형성될 수 있다.
도 6의 (a)에서 제1 산화층(160)은 제2 단결정 실리콘 에피택셜층(150)의 빈 공간(V)을 채움과 동시에 제2 단결정 실리콘 에피택셜층(150) 및 절연 패턴(140)의 상부에 평평하게 형성될 수 있다. 또는, 제1 산화층(160)을 형성한 후에 CMP 공정 등을 더 수행하여 제1 산화층(160)을 평평하게 할 수 있다. 도 6의 (b)에서 제1 산화층(160')은 제2 단결정 실리콘 에피택셜층(150)의 빈 공간(V)을 채우면서 제2 단결정 실리콘 에피택셜층(150)의 상부에 평평하게 형성될 수 있다.
다음으로, 도 7을 참조하면, 제2 단결정 실리콘 기판(210)을 준비할 수 있다. 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 같은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다. 또한, 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 동일한 크기, 형태를 가지는 것이 바람직하나, 이에 제한되지 않는다.
한편, 제2 단결정 실리콘 기판(210)은 복수의 제1 단결정 실리콘 기판(110)의 면적을 합한 것과 대응하는 면적을 가질 수도 있다. 이 경우, 제2 단결정 실리콘 기판(210)에 도 6의 실리콘 박리층(120), 제1 단결정 실리콘 에피택셜층(130), 절연 패턴(140), 제2 단결정 실리콘 에피택셜층(160) 및 제1 산화층(160)이 형성된 제1 단결정 실리콘 기판(110)을 일정 간격을 두고 복수개 접합하여 후속 공정을 진행할 수도 있다.
제2 단결정 실리콘 기판(210)은 표면 상에 제2 산화층(220)이 형성된 것이 바람직하다. 제2 산화층(220)은 공지의 박막 형성 방법을 통해 제2 단결정 실리콘 기판(210)의 표면 상에 형성될 수 있다. 일 실시예에 따르면, 제2 산화층(220)은 약 10nm ~ 20nm의 두께로 형성될 수 있다.
다음으로, 제1 단결정 실리콘 기판(110)과 제2 단결정 실리콘 기판(210)을 접합(bonding)할 수 있다. 제1 단결정 실리콘 기판(110)과 제2 단결정 실리콘 기판(210)의 표면이 상호 접합되는 것은 아니며, 제1, 2 단결정 실리콘 에피택셜층(130, 150) 및 제1, 2 산화층(160, 220)을 매개하여 접합될 수 있다. 진공, 불활성 가스 등의 환경 하에서 수백~ ℃의 온도로 열처리를 통해 접합을 수행할 수 있다. 제1 산화층(160)과 제2 산화층(220)의 재질이 동일하므로 계면에서 접합이 보다 잘 수행될 수 있다. 또한, 접합이 완료된 후에 산화층(230: 160, 220)[도 8 참조]은 SOI 기판(100)에서 절연체(insulator)로서 작용할 수 있다.
다음으로, 도 8을 참조하면, 실리콘 박리층(120)에 에너지를 인가(S)하여 제1 단결정 실리콘 기판(110)을 분리제거할 수 있다. 에너지의 인가(S)는 워터젯(water-jet) 방법으로 수행될 수 있다. 또는, 에너지의 인가(S)는 진동, 충격 등을 인가하는 기계적 충격(mechanical shock, mechanical lift) 방법으로 수행될 수 있다. 실리콘 박리층(120)은 다공성(porous) 특성 때문에 측면에서 에너지가 인가(S)되면 쉽게 절단될 수 있다. 실리콘 박리층(120)이 절단되면서 제1 단결정 실리콘 기판(110)이 분리될 수 있다. 본 발명은 제1 단결정 실리콘 기판(110)의 일면에 잔류한 다공질 실리콘을 세정제거함으로써 재사용이 가능한 이점이 있다.
다음으로, 도 9를 참조하면, 제1 단결정 실리콘 에피택셜층(130)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)할 수 있다. 제1 단결정 실리콘 에피택셜층(130)의 일면은 절연 패턴(140) 및 제2 단결정 실리콘 에피택셜층(150)이 형성된 면이고, 타면은 실리콘 박리층(120)이 절단되어 실리콘 박리층(120')이 잔류하는 면에 대응한다. 즉, 제1 단결정 실리콘 기판(110)이 분리된 후에, 잔존하는 실리콘 박리층(120') 및 제1 단결정 실리콘 에피택셜층(130)을 제거함과 동시에 제2 단결정 실리콘 에피택셜층(150)의 타면(도 9에서 상면)을 평탄화(G)할 수 있다.
제1 단결정 실리콘 에피택셜층(130)은 ㎛ 스케일의 두께를 가지므로, 빠르게 두께를 감축할 수 있는 방법을 사용할 필요가 있다. 이를 고려하여, 잔존 실리콘 박리층(120') 제거 및 제1 단결정 실리콘 에피택셜층(130) 두께 감축 및 제거(G)는 그라인딩(grinding), 폴리싱(polishing), 식각(etching) 등의 방법을 사용할 수 있다. 일 예로, ㎛ 단위의 두께까지는 1차로 러프하게 그라인딩을 수행한 후, ㎛에서 nm 수준의 두께까지는 2차로 CMP, 식각을 사용하여 미세하게 두께 감축을 컨트롤 할 수 있다.
두께 감축 및 제거(G)는 절연 패턴(140)이 형성된 부분까지 수행하는 것이 바람직하다. 즉, 절연 패턴(140)의 산화물, 질화물이 두께 감축의 스톱퍼(stopper) 역할을 할 수 있다.
도 10을 참조하면, 두께 감축 및 제거(G) 후에 SOI 기판(100)의 제조를 완료할 수 있다. 절연 패턴(140)은 제2 단결정 실리콘 에피택셜층(150)을 구획하고, 구획된 제2 단결정 실리콘 에피택셜층(150)의 각 영역들은 액티브 SOI로 사용될 수 있다. 이후에, 반도체, 메모리 형성 공정을 더 수행할 수 있다.
위와 같이 본 발명은, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있고, 표면 균일도가 우수한 SOI 기판을 제조할 수 있으며, 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.
100: SOI 기판
110: 제1 단결정 실리콘 기판
120: 실리콘 박리층
130: 제1 단결정 실리콘 에피택셜층
140: 절연 패턴
150: 제2 단결정 실리콘 에피택셜층
160: 제1 산화층
210: 제2 단결정 실리콘 기판
220: 제2 산화층
230: 산화층

Claims (9)

  1. (a) 제1 단결정 실리콘 기판의 일면 상에 실리콘 박리층을 형성하는 단계;
    (b) 실리콘 박리층 상에 제1 단결정 실리콘 에피택셜층을 형성하는 단계;
    (c) 제1 단결정 실리콘 에피택셜층의 일면 상에 복수의 절연 패턴을 형성하는 단계;
    (d) 제1 단결정 실리콘 에피택셜층 및 절연 패턴 상에 제2 단결정 실리콘 에피택셜층을 형성하는 단계;
    (e) 제2 단결정 실리콘 에피택셜층의 일면을 평탄화하는 단계;
    (f) 적어도 제2 단결정 실리콘 에피택셜층의 상부에 제1 산화층을 형성하는 단계;
    (g) 제1 단결정 실리콘 기판 및 표면 상에 제2 산화층이 형성된 제2 단결정 실리콘 기판을 접합하는 단계;
    (h) 실리콘 박리층에 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계;
    (i) 제1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계
    를 포함하는, SOI 기판 제조 방법.
  2. 제1항에 있어서,
    (f) 단계에서, 제1 산화층은 절연 패턴의 높이보다 낮은 높이까지 평탄화된 제2 단결정 실리콘 에피택셜층의 홈부에 형성하는, SOI 기판 제조 방법.
  3. 제1항에 있어서,
    (f) 단계에서, 제1 산화층은 절연 패턴의 높이보다 낮은 높이까지 평탄화된 제2 단결정 실리콘 에피택셜층의 홈부 및 절연 패턴 상부에 형성하는, SOI 기판 제조 방법.
  4. 제1항에 있어서,
    (f) 단계와 (g) 단계 사이에, 제1 산화층의 두께를 감축하며 평탄화하는 단계를 더 포함하는, SOI 기판 제조 방법.
  5. 제1항에 있어서,
    절연 패턴은 산화 실리콘, 질화 실리콘 중 적어도 어느 하나의 재질인, SOI 기판 제조 방법.
  6. 제1항에 있어서,
    (e) 단계의 평탄화는 H2 어닐링, Ar 어닐링 또는 CMP 방법으로 수행하는, SOI 기판 제조 방법.
  7. 제1항에 있어서,
    (h) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 실리콘 박리층을 절단하고, 제1 단결정 실리콘 기판을 분리 제거하는 단계인, SOI 기판 제조 방법.
  8. 제1항에 있어서,
    (i) 단계에서, 절연 패턴이 형성된 부분까지 두께를 감축하는, SOI 기판 제조 방법.
  9. 제8항에 있어서,
    절연 패턴이 두께 감축의 스톱퍼(stopper)로 기능하는, SOI 기판 제조 방법.
KR1020200022835A 2019-11-11 2020-02-25 Soi 기판 제조 방법 KR102533585B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200022835A KR102533585B1 (ko) 2020-02-25 2020-02-25 Soi 기판 제조 방법
CN202080003712.2A CN113133326A (zh) 2019-11-11 2020-10-29 Soi衬底的制造方法
PCT/KR2020/014917 WO2021096114A1 (ko) 2019-11-11 2020-10-29 Soi 기판 제조 방법
TW109139038A TWI758942B (zh) 2019-11-11 2020-11-09 Soi襯底的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200022835A KR102533585B1 (ko) 2020-02-25 2020-02-25 Soi 기판 제조 방법

Publications (2)

Publication Number Publication Date
KR20210108073A true KR20210108073A (ko) 2021-09-02
KR102533585B1 KR102533585B1 (ko) 2023-05-18

Family

ID=77794200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200022835A KR102533585B1 (ko) 2019-11-11 2020-02-25 Soi 기판 제조 방법

Country Status (1)

Country Link
KR (1) KR102533585B1 (ko)

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055121A (ko) * 1997-12-27 1999-07-15 김영환 반도체 소자 제조 방법
JP2000252354A (ja) * 1999-03-01 2000-09-14 Sony Corp 埋め込み絶縁膜を有する基板の製造方法
JP2000331899A (ja) * 1999-05-21 2000-11-30 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP2000349148A (ja) * 1999-06-08 2000-12-15 Sony Corp 半導体層を有する基板の製造方法
KR20010004046A (ko) * 1999-06-28 2001-01-15 김영환 에스오아이 기판의 제조방법
JP2001015591A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法・半導体装置
KR20010045390A (ko) * 1999-11-04 2001-06-05 박종섭 이중막 실리콘 기판의 제조 방법
JP2002057310A (ja) * 2000-08-08 2002-02-22 Sony Corp Ｓｏｉ基板の作製方法
JP2004040093A (ja) * 2002-07-05 2004-02-05 Samsung Electronics Co Ltd Ｓｏｉウェーハ及びその製造方法
JP2004096044A (ja) * 2002-09-04 2004-03-25 Canon Inc 基板及びその製造方法
KR20050025591A (ko) * 2002-07-29 2005-03-14 신에쯔 한도타이 가부시키가이샤 Ｓｏｉ 웨이퍼의 제조방법
KR20050043137A (ko) * 2003-11-05 2005-05-11 동부아남반도체 주식회사 에피택셜 실리콘을 이용한 반도체 소자 및 그 제조 방법
KR20050060170A (ko) * 2003-12-16 2005-06-22 한국전자통신연구원 Ｓｏｉ 웨이퍼 제조 방법
KR20060067092A (ko) * 2004-12-14 2006-06-19 한국전자통신연구원 Ｓｏｉ 기판의 제조방법
JP2006202968A (ja) * 2005-01-20 2006-08-03 Sharp Corp 半導体装置の製造方法
JP2008109105A (ja) * 2006-09-19 2008-05-08 Commiss Energ Atom 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造
KR20080101864A (ko) * 2006-02-15 2008-11-21 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 기판 및 ｓｏｉ 기판의 제조 방법
JP2017220503A (ja) * 2016-06-06 2017-12-14 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055121A (ko) * 1997-12-27 1999-07-15 김영환 반도체 소자 제조 방법
JP2000252354A (ja) * 1999-03-01 2000-09-14 Sony Corp 埋め込み絶縁膜を有する基板の製造方法
JP2000331899A (ja) * 1999-05-21 2000-11-30 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP2000349148A (ja) * 1999-06-08 2000-12-15 Sony Corp 半導体層を有する基板の製造方法
KR20010004046A (ko) * 1999-06-28 2001-01-15 김영환 에스오아이 기판의 제조방법
JP2001015591A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法・半導体装置
KR20010045390A (ko) * 1999-11-04 2001-06-05 박종섭 이중막 실리콘 기판의 제조 방법
JP2002057310A (ja) * 2000-08-08 2002-02-22 Sony Corp Ｓｏｉ基板の作製方法
JP2004040093A (ja) * 2002-07-05 2004-02-05 Samsung Electronics Co Ltd Ｓｏｉウェーハ及びその製造方法
KR20050025591A (ko) * 2002-07-29 2005-03-14 신에쯔 한도타이 가부시키가이샤 Ｓｏｉ 웨이퍼의 제조방법
JP2004096044A (ja) * 2002-09-04 2004-03-25 Canon Inc 基板及びその製造方法
KR20050043137A (ko) * 2003-11-05 2005-05-11 동부아남반도체 주식회사 에피택셜 실리콘을 이용한 반도체 소자 및 그 제조 방법
KR20050060170A (ko) * 2003-12-16 2005-06-22 한국전자통신연구원 Ｓｏｉ 웨이퍼 제조 방법
KR20060067092A (ko) * 2004-12-14 2006-06-19 한국전자통신연구원 Ｓｏｉ 기판의 제조방법
JP2006202968A (ja) * 2005-01-20 2006-08-03 Sharp Corp 半導体装置の製造方法
KR20080101864A (ko) * 2006-02-15 2008-11-21 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 기판 및 ｓｏｉ 기판의 제조 방법
JP2008109105A (ja) * 2006-09-19 2008-05-08 Commiss Energ Atom 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造
JP2017220503A (ja) * 2016-06-06 2017-12-14 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
KR102533585B1 (ko) 2023-05-18

Similar Documents

Publication Publication Date Title
KR101145074B1 (ko) 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
US7928436B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
TWI291711B (en) Substrate and manufacturing method therefor
US7348257B2 (en) Process for manufacturing wafers of semiconductor material by layer transfer
KR19980080687A (ko) 기판 및 그 제작방법
JP2004247610A (ja) 基板の製造方法
KR19980071515A (ko) 절연층 및 반도체층 사이의 접촉 없이 서로 접착된 반도체웨이퍼로부터 제조되는 적층기판 및 그 제조방법
CN117012636A (zh) 半导体膜层的厚度控制方法、半导体器件及其制造方法
KR100596093B1 (ko) 에스오아이 웨이퍼의 제조 방법
KR102533585B1 (ko) Soi 기판 제조 방법
KR102204732B1 (ko) Soi 기판 제조 방법
KR102546554B1 (ko) 멀티 soi 기판 제조 방법 및 멀티 soi 기판
KR102466929B1 (ko) 부분 soi 기판 및 그 제조 방법
KR20210156507A (ko) Soi 기판 제조 방법
KR20220001720A (ko) Soi 기판 제조 방법
TWI758942B (zh) Soi襯底的製造方法
KR20220099675A (ko) Soi 기판 제조 방법
KR20220003226A (ko) Soi 기판 제조 방법
KR20220100385A (ko) Soi 기판 제조 방법
KR20210009113A (ko) Soi 기판 제조 방법
KR20210009112A (ko) Soi 기판 제조 방법
KR20210056831A (ko) Soi 기판 제조 방법
JP3754818B2 (ja) 半導体基板の作製方法
JP2004096044A (ja) 基板及びその製造方法
CN114725003A (zh) Soi基板的制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal