KR20010004046A - 에스오아이 기판의 제조방법 - Google Patents

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Abstract

본 발명은 에스오아이(SOI : Silicon On Insulator) 기판의 제조방법에 관한 것으로, 보다 상세하게는, 균일한 두께의 반도체층을 얻을 수 있는 에스오아이 기판의 제조방법에 관한 것이다. 본 발명의 에스오아이 기판의 제조방법은, 본 발명의 SOI 기판의 제조방법은, 벌크 실리콘으로 이루어진 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 산화막 및 질화막을 차례로 증착하는 단계; 액티브 영역에 해당하는 반도체 기판 부분이 노출되도록, 상기 질화막 및 산화막을 패터닝하는 단계; 노출된 반도체 기판 부분 상에 상기 산화막의 상부 표면과 같은 높이로 실리콘 에피층을 성장시키는 단계; 상기 실리콘 에피층 및 산화막 상에 매몰산화막을 증착하는 단계; 상기 매몰산화막 상에 베이스 기판을 본딩시키는 단계; 상기 실리콘 에피층이 노출되도록, 상기 질화막을 연마정지층으로 하는 1차 화학적기계연마 공정으로 상기 반도체 기판을 연마·제거하는 단계; 상기 질화막을 제거하는 단계; 상기 산화막을 연마정지층으로 하는 2차 화학적기계연마 공정으로 상기 실리콘 에피층의 표면을 연마하는 단계를 포함하여 이루어진다.

Description

에스오아이 기판의 제조방법{Method of manufacturing SOI substrate}
본 발명은 에스오아이(SOI : Silicon On Insulator) 기판의 제조방법에 관한 것으로, 보다 상세하게는, 균일한 두께의 반도체층을 얻을 수 있는 에스오아이 기판의 제조방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 기판을 대신하여 에스오아이(SOI) 기판을 이용한 반도체 집적 기술이 주목되고 있다.
SOI 기판은 지지 수단인 베이스 기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조로서, 이러한 SOI 기판 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소에 따른 전전력 및 고속 동작이 가능한 장점을 갖는다.
상기한 SOI 기판을 제조하기 위한 방법으로서, 산소 이온주입을 이용하는 SIMOX(seperation by implanted oxygen)법과 두장의 실리콘 기판을 매몰산화막의 개재하에 본딩시키는 본딩법이 이용되어져 왔다. 그런데, SIMOX법을 이용한 SOI 기판의 제조방법은 소자가 형성될 반도체층의 두께 조절이 어렵고, 특히, 제조 시간이 길다는 단점이 있기 때문에, 최근에는, 본딩법을 이용한 SOI 기판의 제조방법이 주로 이용되고 있다.
본딩법을 이용한 SOI 기판의 제조방법을 간략하게 설명하면, 우선, 지지 수단인 베이스 기판, 또는, 반도체층을 얻기 위한 반도체 기판 중에서 어느 하나의 기판에 매몰산화막을 형성하고, 이어서, 매몰산화막의 개재하에 베이스 기판과 반도체 기판을 본딩시킨다. 그리고나서, 반도체 기판 후면의 일부 두께를 공지된 기술인 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 제거하여 소자가 형성될 반도체층을 얻으며, 이 결과로, SOI 기판을 완성한다.
한편, 상기와 같은 본딩법을 이용한 SOI 기판의 제조방법에 있어서는, CMP 공정시에 연마정지층이 없기 때문에, 원하는 두께의 반도체층을 얻는데, 곤란함이 있었다. 따라서, 이러한 문제를 해결하기 위하여, 반도체 기판 내에 트렌치형의 소자 분리막을 구비시키고, 이후, 상기 트렌치형 소자 분리막을 연마정지층으로 하는 CMP 공정을 수행하여, 원하는 두께의 반도체층이 얻어지도록 하는 방법이 제안되었다.
도 1a 및 도 1b는 종래 기술에 따른 SOI 기판의 제조방법을 설명하기 위한 공정 단면도로서, 이를 참조해서 그 제조방법을 설명하도록 한다.
우선, 도 1a에 도시된 바와 같이, 벌크 실리콘으로 이루어진 반도체 기판(1)을 마련하고, 상기 반도체 기판(1)의 표면에 트렌치형의 소자분리막(2)을 형성한다. 여기서, 상기 트렌치형의 소자분리막(2)은 소자들간의 소자분리는 물론, 후속의 CMP 공정에서 연마정지층으로 사용하기 위한 층이다. 이어서, 트렌치형 소자분리막(2) 형성된 반도체 기판(1) 상에 매몰산화막(3)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 매몰산화막(3) 상에 베이스 기판(4)을 본딩시키고, 이어서, 트렌치형 소자분리막(2)을 연마정지층으로 하는 CMP 공정으로 반도체 기판의 후면을 연마하여, 소자가 형성될 반도체층(1a)을 형성한다.
그러나, 상기와 같은 종래 기술에 따른 SOI 기판의 제조방법은, 다음과 같은 문제점이 있다.
일반적으로, SOI 기판 상에 형성되는 반도체 소자의 특성은 반도체층의 두께 균일도에 크게 의존한다. 따라서, 본딩법을 이용하여 SOI 기판을 제조할 경우에는 반도체층의 두께 균일도를 확보하는 것이 무엇보다 중요하다. 그런데, 상기한 바와 같은 종래 기술에서는 트렌치형의 소자분리막을 연마정지층으로 하여 CMP 공정을 수행하기 때문에, 반도체층의 두께 균일도를 양호하게 만들 수 있지만, 도 1b에 도시된 바와 같이, 상대적으로 넓은 액티브 영역을 제공하는 반도체층(1a)에서는 그 표면이 함몰되는 디싱(dishing) 현상이 발생하게 되고, 이러한 디싱 현상에 의해 반도체층(1a)의 두께 균일도가 저하됨으로써, 소자 특성의 향상을 기대할 수 없게 됨은 물론, 후속 공정, 예컨데, 노광 공정 등의 어려움이 초래되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 디싱의 발생없이 균일한 두께의 반도체층을 얻을 수 있는 SOI 기판의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 에스오아이 기판의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 에스오아이 기판의 제조방법을 설명하기 위한 각 공정별 단면도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 에스오아이 기판의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 기판 12 : 산화막
12a : 하부 산화막 12b : 상부 산화막
13 : 질화막 13a : 하부 질화막
13b : 상부 질화막 14 : 실리콘 에피층
15 : 매몰산화막 16 : 베이스 기판
D : 디싱
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 기판의 제조방법은, 벌크 실리콘으로 이루어진 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 산화막 및 질화막을 차례로 증착하는 단계; 액티브 영역에 해당하는 반도체 기판 부분이 노출되도록, 상기 질화막 및 산화막을 패터닝하는 단계; 노출된 반도체 기판 부분 상에 상기 산화막의 상부 표면과 같은 높이로 실리콘 에피층을 성장시키는 단계; 상기 실리콘 에피층 및 산화막 상에 매몰산화막을 증착하는 단계; 상기 매몰산화막 상에 베이스 기판을 본딩시키는 단계; 상기 실리콘 에피층이 노출되도록, 상기 질화막을 연마정지층으로 하는 1차 화학적기계연마 공정으로 상기 반도체 기판을 연마·제거하는 단계; 상기 질화막을 제거하는 단계; 상기 산화막을 연마정지층으로 하는 2차 화학적기계연마 공정으로 상기 실리콘 에피층의 표면을 연마하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 질화막 및 산화막을 연마정지층으로 하여 2회에 걸쳐 CMP 공정을 수행하기 때문에, 반도체층으로 되는 실리콘 에피층의 표면에서 디싱이 발생되는 것을 효과적으로 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 SOI 기판의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 벌크 실리콘으로 이루어진 반도체 기판(11)을 마련하고, 상기 반도체 기판(11) 상에 10∼100㎚ 두께의 질화막(12) 및 100∼300㎚ 두께의 산화막(13)을 차례로 증착한다.
다음으로, 도 2b에 도시된 바와 같이, 포토 공정으로 액티브 영역에 해당하는 반도체 기판(11) 부분만을 노출시키도록, 산화막(13) 및 질화막(12)을 패터닝하고, 이어서, 노출된 반도체 기판(11) 부분 상에 선택적 에피텍셜 성장법을 이용해서 상기 산화막(13)의 상부 표면과 같은 높이로 실리콘 에피층(14)을 성장시킨다.
그 다음, 도 2c에 도시된 바와 같이, 실리콘 에피층(14) 및 산화막(13) 상에 본딩 매개체가 되는 매몰산화막(15), 예컨데, BPSG막을 증착하고, 상기 매몰산화막(15) 상에 베이스 기판(16)을 본딩시킨다.
여기서, 도 2c는 도 2b의 도면을 상·하 대칭되게 나타낸 것이다.
다음으로, 도 2d에 도시된 바와 같이, 질화막(12)을 연마정지층으로하는 1차 CMP 공정을 수행하여 반도체 기판(11)을 연마·제거한다. 이때, 실리콘 에피층(14)의 표면에는 디싱(D)이 발생하게 된다.
계속해서, 도 2e에 도시된 바와 같이, 습식 식각 공정으로 질화막을 제거하고, 이어서, 도 2f에 도시된 바와 같이, 산화막(13)을 연마정지층으로하는 2차 CMP 공정을 수행하여 실리콘 에피층(14)을 연마한다. 이때, 전 단계 공정에서 실리콘 에피층(14)의 표면에 발생된 디싱은 제거된다. 따라서, 최종적으로 얻게 되는 실리콘 에피층(14)의 표면에는 디싱이 없기 때문에, 균일한 두께의 반도체층을 갖는 SOI 기판을 얻을 수 있게 된다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 SOI 기판의 제조방법을 설명하기 위한 도면으로서, 이를 설명하면 다음과 같다. 여기서, 도 2와 동일한 부분은 동일한 도면부호로 나타내며, 동일한 구성 요소에 대한 설명은 생략하고, 상이한 구성 요소에 대해서만 설명하도록 한다.
먼저, 도 3a에 도시된 바와 같이, 연마정지층으로 사용하기 위한 산화막(12a, 12b) 및 질화막(13a, 13b)을 각각 2층씩 번갈아 적층시킨다. 그리고나서, 상부 질화막(13b)을 연마정지층으로 하는 1차 CMP 공정을 통해 반도체 기판(도시안됨)을 연마·제거한다. 이때, 실리콘 에피층(14)의 표면에는 디싱이 발생된다.
그런다음, 도 3b에 도시된 바와 같이, 상부 질화막을 제거하고, 이어서, 실리콘 에피층(14)의 표면에 발생된 디싱을 제거하기 위하여, 도 3c에 도시된 바와 같이, 상부 산화막(12b)을 습식 식각으로 제거한 상태에서, 하부 질화막(13a)을 연마정지층으로 하는 2차 CMP 공정을 수행한다. 이 결과, 실리콘 에피층의 표면에 발생된 디싱은 제거되며, 이에 따라, 반도체층으로 되는 균일한 두께의 실리콘 에피층(14)이 얻어진다.
이 실시예에서는 이전 실시예와 마찬가지로 2회의 CMP 공정을 통해 균일한 두께의 반도체층을 얻지만, 산화막 보다 실리콘막과의 연마 선택비가 우수한 질화막을 이용하여 CMP 공정을 수행하기 때문에, 보다 균일도가 향상된 반도체층을 얻을 수 있다.
이상에서와 같이, 본 발명은 질화막 및 산화막을 연마정지층으로 하여 2회에 걸쳐 CMP 공정을 수행하기 때문에, 반도체층으로 되는 실리콘 에피층의 표면에서 디싱이 발생되는 것을 효과적으로 방지할 수 있다.
따라서, 반도체층의 두께 균일도를 증가시킬 수 있기 때문에, 소자 특성의 향상을 기대할 수 있으며, 아울러, 이러한 SOI 기판 상에 반도체 소자를 제조하는 경우에 있어서 제조 공정의 수율 및 신뢰성도 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (4)

  1. 벌크 실리콘으로 이루어진 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 산화막 및 질화막을 차례로 증착하는 단계;
    액티브 영역에 해당하는 반도체 기판 부분이 노출되도록, 상기 질화막 및 산화막을 패터닝하는 단계;
    노출된 반도체 기판 부분 상에 상기 산화막의 상부 표면과 같은 높이로 실리콘 에피층을 성장시키는 단계;
    상기 실리콘 에피층 및 산화막 상에 매몰산화막을 증착하는 단계;
    상기 매몰산화막 상에 베이스 기판을 본딩시키는 단계;
    상기 실리콘 에피층이 노출되도록, 상기 질화막을 연마정지층으로 하는 1차 화학적기계연마 공정으로 상기 반도체 기판을 연마·제거하는 단계;
    상기 질화막을 제거하는 단계;
    상기 산화막을 연마정지층으로 하는 2차 화학적기계연마 공정으로 상기 실리콘 에피층의 표면을 연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스오아이 기판의 제조방법.
  2. 제 1 항에 있어서, 상기 질화막은 10∼100㎚ 두께로 증착하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
  3. 제 1 항에 있어서, 상기 산화막은 100∼300㎚ 두께로 증착하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
  4. 제 1 항에 있어서, 상기 질화막 및 산화막은 2층씩 번갈아 적층시키는 것을 특징으로 하는 에스오아이 기판의 제조방법.
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