JPH1050824A - Ｓｏｉ基板の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 一定の厚さのシリコンデバイス層を有し、追
加的な工程なしで一定の厚さを有するシリコンデバイス
層を形成して数率を向上させ得るＳＯＩ基板の製造方法
を提供することである。 【解決手段】 均一のシリコンデバイス層を有しＳＯＩ
基板の製造方法が開示される。開示された本発明は素子
分離膜はデバイス用シリコン基板の所定部分に形成され
て、素子分離膜が形成されたデバイス用シリコン基板面
及び/ またはハンドリング基板上部に埋設酸化膜が形成
されて、デバイス用シリコン基板とハンドリング基板は
埋設酸化膜を間においてボンディングされて、デバイス
用シリコン基板は素子分離膜が露出されるまで除去され
て、シリコンデバイス層が形成される。
加的な工程なしで一定の厚さを有するシリコンデバイス
層を形成して数率を向上させ得るＳＯＩ基板の製造方法
を提供することである。 【解決手段】 均一のシリコンデバイス層を有しＳＯＩ
基板の製造方法が開示される。開示された本発明は素子
分離膜はデバイス用シリコン基板の所定部分に形成され
て、素子分離膜が形成されたデバイス用シリコン基板面
及び/ またはハンドリング基板上部に埋設酸化膜が形成
されて、デバイス用シリコン基板とハンドリング基板は
埋設酸化膜を間においてボンディングされて、デバイス
用シリコン基板は素子分離膜が露出されるまで除去され
て、シリコンデバイス層が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ(Silicon-o
n-Insulator)基板の製造方法に関し、特に、素子を形成
するシリコン層が均一になるようにしたＳＯＩ基板の製
造方法に関する。
n-Insulator)基板の製造方法に関し、特に、素子を形成
するシリコン層が均一になるようにしたＳＯＩ基板の製
造方法に関する。
【０００２】
【従来の技術】一般に、ＣＭＯＳトランジスタの製造工
程では、素子分離領域が、素子間の分離およびＣＭＯＳ
トランジスタのラッチアップ現象を防止するために、大
面積を確保することが必要である。この際、増加される
分離領域は、チップ面積を減少させ、高集積化すること
を阻害する要素になる。
程では、素子分離領域が、素子間の分離およびＣＭＯＳ
トランジスタのラッチアップ現象を防止するために、大
面積を確保することが必要である。この際、増加される
分離領域は、チップ面積を減少させ、高集積化すること
を阻害する要素になる。
【０００３】このような問題点を解決するためのＳＯＩ
技術が提案された。これは、シリコンハンドリング基板
と、デバイス用シリコン基板との間に、所定の厚さの埋
設絶縁層をサンドイッチして、ＳＯＩ基板を完全な素子
分離構造として、ＣＭＯＳトランジスタのラッチアップ
を防止して、素子の高速動作を可能とする。
技術が提案された。これは、シリコンハンドリング基板
と、デバイス用シリコン基板との間に、所定の厚さの埋
設絶縁層をサンドイッチして、ＳＯＩ基板を完全な素子
分離構造として、ＣＭＯＳトランジスタのラッチアップ
を防止して、素子の高速動作を可能とする。
【０００４】ＳＯＩ基板を形成する方法のうち一つは、
シリコン基板内に酸素イオンを注入するＳＩＭＯＸ (
Separation by ImplantedOXygen ) 技術である。し
かし、このＳＩＭＯＸ技術は、酸素をイオン注入する工
程で、デバイス形成面に転位が発生され易しく、デバイ
ス形成される層の厚さを、正確に調節できないという欠
点を有するため、多量の漏洩電流が発生される。
シリコン基板内に酸素イオンを注入するＳＩＭＯＸ (
Separation by ImplantedOXygen ) 技術である。し
かし、このＳＩＭＯＸ技術は、酸素をイオン注入する工
程で、デバイス形成面に転位が発生され易しく、デバイ
ス形成される層の厚さを、正確に調節できないという欠
点を有するため、多量の漏洩電流が発生される。
【０００５】従来、シリコン基板をシリコンハンドリン
グ基板に結合する場合、絶縁層がいずれかのシリコン基
板に形成され、デバイス用シリコン基板をエッチバック
して、シリコン層を形成するＢＥＳＯＩ ( Bond and
Etch-backSOI ) 技術が提案されている。
グ基板に結合する場合、絶縁層がいずれかのシリコン基
板に形成され、デバイス用シリコン基板をエッチバック
して、シリコン層を形成するＢＥＳＯＩ ( Bond and
Etch-backSOI ) 技術が提案されている。
【０００６】従来のＢＥＳＯＩ技術は、図６の（Ａ）に
示されたように、シリコンからなるデバイス用シリコン
基板１とハンドリング基板２とが用意される。埋設絶縁
層３は、デバイス用シリコン基板１またはハンドリング
基板２の中、いずれか一つに対して、酸化によって、形
成される。
示されたように、シリコンからなるデバイス用シリコン
基板１とハンドリング基板２とが用意される。埋設絶縁
層３は、デバイス用シリコン基板１またはハンドリング
基板２の中、いずれか一つに対して、酸化によって、形
成される。
【０００７】図６の（Ｂ）に示されるように、デバイス
用シリコン基板１とハンドリング基板２とは、埋設酸化
膜３を間において、融解 ( fusion ) ボンディング
される。
用シリコン基板１とハンドリング基板２とは、埋設酸化
膜３を間において、融解 ( fusion ) ボンディング
される。
【０００８】大部分のデバイス用シリコン基板１は、グ
ラインディングおよびラッピング(grinding, lapping )
によって除去された後、高い精密度で、化学的、機械
的に研磨され、シリコンデバイス層１Ａを形成する。そ
の後、図６の（Ｃ）に示されるように、素子分離膜４
が、シリコンデバイス層１Ａのアクティーブ領域を限定
するために形成され、ＳＯＩ基板１００を形成する。
ラインディングおよびラッピング(grinding, lapping )
によって除去された後、高い精密度で、化学的、機械
的に研磨され、シリコンデバイス層１Ａを形成する。そ
の後、図６の（Ｃ）に示されるように、素子分離膜４
が、シリコンデバイス層１Ａのアクティーブ領域を限定
するために形成され、ＳＯＩ基板１００を形成する。
【０００９】しかし、上記のように、シリコンデバイス
層１Ａを形成するための化学的、機械的な研磨工程の
際、研磨停止点を正確に調節し難く、シリコンデバイス
層１１Ａの厚さが一定しないようになり、半導体デバイ
スの屈伏点を低下する問題点がある。
層１Ａを形成するための化学的、機械的な研磨工程の
際、研磨停止点を正確に調節し難く、シリコンデバイス
層１１Ａの厚さが一定しないようになり、半導体デバイ
スの屈伏点を低下する問題点がある。
【００１０】このような問題点を解決するために、従来
の他のＢＥＳＯＩ方法が図７に示されている。図７の
（Ａ）に示されたように、例えば、高濃度不純物がドー
ピングされたエッチング停止膜１４と、デバイスが形成
されるシリコンデバイス層１５とが、エピタクシャル方
式で、デバイス用シリコン基板１１に順次的に形成され
る。
の他のＢＥＳＯＩ方法が図７に示されている。図７の
（Ａ）に示されたように、例えば、高濃度不純物がドー
ピングされたエッチング停止膜１４と、デバイスが形成
されるシリコンデバイス層１５とが、エピタクシャル方
式で、デバイス用シリコン基板１１に順次的に形成され
る。
【００１１】図７の（Ｂ）に示されるように、デバイス
用シリコン基板１１が、埋設絶縁層１３が形成されるハ
ンドリング基板１２にボンディングされる。そして、デ
バイス基板１１が、グラインディングおよびラッピング
工程によって、２０〜５０μｍ程が残るように、除去さ
れ、残っているシリコン基板１１とエッチング停止膜が
選択的に化学的、機械的な研磨法で除去されると、一定
厚さのシリコンデバイス層１５が形成される。その後、
図７の（Ｃ）のように、アクティブ領域を限定するため
に、フィールド酸化膜１６が形成されて、ＳＯＩ基板２
００が構成される。
用シリコン基板１１が、埋設絶縁層１３が形成されるハ
ンドリング基板１２にボンディングされる。そして、デ
バイス基板１１が、グラインディングおよびラッピング
工程によって、２０〜５０μｍ程が残るように、除去さ
れ、残っているシリコン基板１１とエッチング停止膜が
選択的に化学的、機械的な研磨法で除去されると、一定
厚さのシリコンデバイス層１５が形成される。その後、
図７の（Ｃ）のように、アクティブ領域を限定するため
に、フィールド酸化膜１６が形成されて、ＳＯＩ基板２
００が構成される。
【００１２】しかし、上記のような方法は、一定の厚さ
を有するシリコンデバイス層１５を形成して、屈伏点を
向上させることができるが、エッチング停止膜１４とシ
リコンデバイス層１５を別途に形成する工程を実行する
ことによって、工程段階が増大されるという短所も持っ
ていた。
を有するシリコンデバイス層１５を形成して、屈伏点を
向上させることができるが、エッチング停止膜１４とシ
リコンデバイス層１５を別途に形成する工程を実行する
ことによって、工程段階が増大されるという短所も持っ
ていた。
【００１３】
【発明が解決しようとする課題】本発明の主な目的は、
一定の厚さのシリコンデバイス層を有するＳＯＩ基板の
製造方法を提供することである。また、本発明の他の目
的は、追加的な工程なしで一定の厚さを有するシリコン
デバイス層を形成して、半導体デバイスの屈伏点を向上
させることができるＳＯＩ基板の製造方法を提供するこ
とである。
一定の厚さのシリコンデバイス層を有するＳＯＩ基板の
製造方法を提供することである。また、本発明の他の目
的は、追加的な工程なしで一定の厚さを有するシリコン
デバイス層を形成して、半導体デバイスの屈伏点を向上
させることができるＳＯＩ基板の製造方法を提供するこ
とである。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＳＯＩ基板の製造方法では、デバイス用
シリコン基板とハンドリング基板を提供する工程と、前
記デバイス用シリコン基板に素子分離膜を形成する工程
と、前記素子分離膜が形成されたデバイス用シリコン基
板上に第１埋設酸化膜を形成する工程と、前記ハンドリ
ング基板上に第２埋設酸化膜を形成する工程と、前記第
１および第２埋設酸化膜の表面がコンタクトされるよう
に、デバイス用シリコン基板とハンドリング基板をボン
ディングする工程と、前記デバイス用シリコン基板をエ
ッチングして、シリコンデバイス層を形成する工程とを
含むことを特徴とする。また、本発明の実施の形態によ
れば、前記デバイス用シリコン基板の所定部分に素子分
離膜を形成する工程が、デバイス用シリコン基板上に素
子分離予定領域が露出されるように、フォトレジストパ
ターンを形成する工程と、前記露出されたシリコン基板
を所定深さほどエッチングして、トレンチを形成する工
程と、前記フォトレジストパターンを除去する工程と、
前記デバイス用シリコン基板上にトレンチが埋立される
ほどの厚さで酸化膜を形成する工程と、前記酸化膜をエ
ッチバックしてトレンチ内に素子分離膜を形成する工程
とを含む。また、本発明の他の実施の形態によれば、前
記シリコンデバイスが、前記デバイス用シリコン基板を
グラインディングおよびラッピングした後、素子分離膜
が露出されるまで、化学的、機械的に研磨して、形成さ
れる。また、本発明の更に他の実施の形態によれば、前
記シリコンデバイス層が、前記デバイス用シリコンをグ
ラインディングおよびラッピングした後、素子分離膜が
露出されるまで、エッチバックして、形成される。
めに、本発明のＳＯＩ基板の製造方法では、デバイス用
シリコン基板とハンドリング基板を提供する工程と、前
記デバイス用シリコン基板に素子分離膜を形成する工程
と、前記素子分離膜が形成されたデバイス用シリコン基
板上に第１埋設酸化膜を形成する工程と、前記ハンドリ
ング基板上に第２埋設酸化膜を形成する工程と、前記第
１および第２埋設酸化膜の表面がコンタクトされるよう
に、デバイス用シリコン基板とハンドリング基板をボン
ディングする工程と、前記デバイス用シリコン基板をエ
ッチングして、シリコンデバイス層を形成する工程とを
含むことを特徴とする。また、本発明の実施の形態によ
れば、前記デバイス用シリコン基板の所定部分に素子分
離膜を形成する工程が、デバイス用シリコン基板上に素
子分離予定領域が露出されるように、フォトレジストパ
ターンを形成する工程と、前記露出されたシリコン基板
を所定深さほどエッチングして、トレンチを形成する工
程と、前記フォトレジストパターンを除去する工程と、
前記デバイス用シリコン基板上にトレンチが埋立される
ほどの厚さで酸化膜を形成する工程と、前記酸化膜をエ
ッチバックしてトレンチ内に素子分離膜を形成する工程
とを含む。また、本発明の他の実施の形態によれば、前
記シリコンデバイスが、前記デバイス用シリコン基板を
グラインディングおよびラッピングした後、素子分離膜
が露出されるまで、化学的、機械的に研磨して、形成さ
れる。また、本発明の更に他の実施の形態によれば、前
記シリコンデバイス層が、前記デバイス用シリコンをグ
ラインディングおよびラッピングした後、素子分離膜が
露出されるまで、エッチバックして、形成される。
【００１５】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら、より詳しく説明す
る。図１において、デバイス用シリコン基板２０とハン
ドリング基板２５とが用意されて、パッド酸化膜２１と
シリコン窒化膜２２とが、デバイスシリコン基板２０
に、順次的に積層される。続けて、パッド酸化膜２１と
シリコン窒化膜２２は、デバイス用シリコン基板２０の
素子分離予定領域が露出されるように、パターニングさ
れる。
態について、図面を参照しながら、より詳しく説明す
る。図１において、デバイス用シリコン基板２０とハン
ドリング基板２５とが用意されて、パッド酸化膜２１と
シリコン窒化膜２２とが、デバイスシリコン基板２０
に、順次的に積層される。続けて、パッド酸化膜２１と
シリコン窒化膜２２は、デバイス用シリコン基板２０の
素子分離予定領域が露出されるように、パターニングさ
れる。
【００１６】図２に示されたように、フィールド酸化膜
２３は、露出されたデバイス用シリコン基板２０に熱酸
化によって形成されて、パッド酸化膜２１とシリコン窒
化膜２２が除去される。ここで、デバイス用シリコン基
板２０内への酸化される深さｄは、約０．１〜０．５μ
ｍになるようにする。
２３は、露出されたデバイス用シリコン基板２０に熱酸
化によって形成されて、パッド酸化膜２１とシリコン窒
化膜２２が除去される。ここで、デバイス用シリコン基
板２０内への酸化される深さｄは、約０．１〜０．５μ
ｍになるようにする。
【００１７】そして、図３に示されるように、デバイス
用シリコン基板２０およびハンドリング基板２５上に
は、埋設酸化膜２４Ａ、２４Ｂが所定厚さで形成され
る。ここでは、埋設酸化膜２４Ａ、２４Ｂを、デバイス
用シリコン基板２０およびハンドリング基板２５中のー
つの基板上にのみ形成することもできる。この際、デバ
イス用シリコン基板２０上に形成された埋設酸化膜（例
えば、２４Ａ）は、フィールド酸化膜２３によって、ト
ポロジーを有する。このトポロジーを除去するために、
埋設酸化膜２４Ａを化学的、機械的に研磨することで、
デバイス用シレコン基板２３は平坦な表面を備える。
用シリコン基板２０およびハンドリング基板２５上に
は、埋設酸化膜２４Ａ、２４Ｂが所定厚さで形成され
る。ここでは、埋設酸化膜２４Ａ、２４Ｂを、デバイス
用シリコン基板２０およびハンドリング基板２５中のー
つの基板上にのみ形成することもできる。この際、デバ
イス用シリコン基板２０上に形成された埋設酸化膜（例
えば、２４Ａ）は、フィールド酸化膜２３によって、ト
ポロジーを有する。このトポロジーを除去するために、
埋設酸化膜２４Ａを化学的、機械的に研磨することで、
デバイス用シレコン基板２３は平坦な表面を備える。
【００１８】その後、図４に示されたように、デバイス
用シリコン基板２０とハンドリング基板２５とは、埋設
酸化膜２４Ａ、２４Ｂが接触されるように、ボンディン
グされる。デバイス用シリコン基板２０は、所定厚さを
有するようにグラインディングおよびラッピングされ
る。続けて、フィールド酸化膜２３がエッチング停止膜
に用いられ、残っているデバイス用シリコン基板２０
が、フィールド酸化膜２３表面が露出されるように、化
学的、機械的に研磨されて、一定な厚さを有するシリコ
ンデバイス層２０Ａを形成する。
用シリコン基板２０とハンドリング基板２５とは、埋設
酸化膜２４Ａ、２４Ｂが接触されるように、ボンディン
グされる。デバイス用シリコン基板２０は、所定厚さを
有するようにグラインディングおよびラッピングされ
る。続けて、フィールド酸化膜２３がエッチング停止膜
に用いられ、残っているデバイス用シリコン基板２０
が、フィールド酸化膜２３表面が露出されるように、化
学的、機械的に研磨されて、一定な厚さを有するシリコ
ンデバイス層２０Ａを形成する。
【００１９】別にエッチングジ停止膜の形成工程なし
で、フィールド酸化膜をエッチング停止膜として用い
て、シリコンデバイス層を形成することによって、追加
の工程ないで、一定の厚さを有するシリコンデバイス層
を備えたＳＯＩ基板３００を形成することもできる。
で、フィールド酸化膜をエッチング停止膜として用い
て、シリコンデバイス層を形成することによって、追加
の工程ないで、一定の厚さを有するシリコンデバイス層
を備えたＳＯＩ基板３００を形成することもできる。
【００２０】図５の（Ａ）〜（Ｃ）は、本発明の他の実
施の形態例を説明するためのものであって、図５の
（Ａ）において、デバイス用シリコン基板３０とハンド
リング基板３５とが用意される。トレンチＴを形成する
ために、デバイス用シリコン基板３０の上に素子分離予
定領域が露出されるように、フォトレジストパターン
（図示せず）が形成される。
施の形態例を説明するためのものであって、図５の
（Ａ）において、デバイス用シリコン基板３０とハンド
リング基板３５とが用意される。トレンチＴを形成する
ために、デバイス用シリコン基板３０の上に素子分離予
定領域が露出されるように、フォトレジストパターン
（図示せず）が形成される。
【００２１】このフォトレジストパターンを用いて、デ
バイス用シリコン基板３０は、異方性エッチング方式に
よって、所定厚さにエッチングされ、トレンチＴが形成
される。ここで、トレンチＴの厚さは、デバイスが形成
されるシリコンデバイス層の厚さを調節することにな
り、それは、好ましくは、０．１〜０．５μｍ程になる
ようにする。
バイス用シリコン基板３０は、異方性エッチング方式に
よって、所定厚さにエッチングされ、トレンチＴが形成
される。ここで、トレンチＴの厚さは、デバイスが形成
されるシリコンデバイス層の厚さを調節することにな
り、それは、好ましくは、０．１〜０．５μｍ程になる
ようにする。
【００２２】そして、フォトレジストパターンが除去さ
れる。酸化膜３１はトレンチＴが充分に埋立られる程の
厚さで、デバイス用シリコン基板３０に形成される。
れる。酸化膜３１はトレンチＴが充分に埋立られる程の
厚さで、デバイス用シリコン基板３０に形成される。
【００２３】その後、図５の（Ｂ）に示したように、酸
化膜３１はデバイス用シリコン基板３０の表面が露出さ
れるまでエッチバックされ、トレンチＴ内に埋設される
トレンチ素子分離膜３１Ｂが形成される。続けて、埋設
酸化膜が、デバイス用シリコン基板３０および／または
ハンドリング基板３５上に、熱酸化によって形成され
る。
化膜３１はデバイス用シリコン基板３０の表面が露出さ
れるまでエッチバックされ、トレンチＴ内に埋設される
トレンチ素子分離膜３１Ｂが形成される。続けて、埋設
酸化膜が、デバイス用シリコン基板３０および／または
ハンドリング基板３５上に、熱酸化によって形成され
る。
【００２４】その後、図５の（Ｃ）に示したように、デ
バイス用シリコン基板２０とハンドリング基板２５と
は、埋設酸化膜３２Ａ、３２Ｂが接触されるように、公
知の方式によってボンディングされる。続けて、デバイ
ス用シリコン基板３０が、所定厚さが残るように、グラ
インディングおよびラッピングされた後、トレンチ素子
分離膜３１Ｂ表面が露出されるまで、化学的、機械的に
研磨されて、均一の厚さを有するシリコンデバイス層３
０Ａを形成する。従って、追加的な工程なしで、一定の
厚さを有するシリコンデバイス層を形成して、屈伏点を
向上させたＳＯＩ基板４００を形成する。
バイス用シリコン基板２０とハンドリング基板２５と
は、埋設酸化膜３２Ａ、３２Ｂが接触されるように、公
知の方式によってボンディングされる。続けて、デバイ
ス用シリコン基板３０が、所定厚さが残るように、グラ
インディングおよびラッピングされた後、トレンチ素子
分離膜３１Ｂ表面が露出されるまで、化学的、機械的に
研磨されて、均一の厚さを有するシリコンデバイス層３
０Ａを形成する。従って、追加的な工程なしで、一定の
厚さを有するシリコンデバイス層を形成して、屈伏点を
向上させたＳＯＩ基板４００を形成する。
【００２５】以上、詳記した実施の形態では、デバイス
用シリコン基板をグラインディングおよびラッピングし
た後、化学的、機械的な研磨方式によって、平坦で、均
一の厚さを有するシリコンデバイス層を形成したが、本
発明は、エッチバック方式でも平坦で、均一の厚さを有
するシリコンデバイス層を形成することができる。
用シリコン基板をグラインディングおよびラッピングし
た後、化学的、機械的な研磨方式によって、平坦で、均
一の厚さを有するシリコンデバイス層を形成したが、本
発明は、エッチバック方式でも平坦で、均一の厚さを有
するシリコンデバイス層を形成することができる。
【００２６】なお、上述において、本発明の特定の実施
の形態について説明したが、本明細書に記載した特許請
求の範囲を逸脱しない限り、当業者によって、本発明に
種々の変更を加え得ることは勿論である。
の形態について説明したが、本明細書に記載した特許請
求の範囲を逸脱しない限り、当業者によって、本発明に
種々の変更を加え得ることは勿論である。
【００２７】
【発明の効果】従って、本発明によれば、ボンディング
工程の以前に素子分離膜を形成して、この素子分離膜を
エッチング停止膜として用い、デバイス基板をエッチン
グしてシリコンデバイス層を形成することによって、別
にエッチング停止膜を形成する工程なしで、均一の厚さ
を有するシリコンデバイス層を形成することができる。
工程の以前に素子分離膜を形成して、この素子分離膜を
エッチング停止膜として用い、デバイス基板をエッチン
グしてシリコンデバイス層を形成することによって、別
にエッチング停止膜を形成する工程なしで、均一の厚さ
を有するシリコンデバイス層を形成することができる。
【図１】本発明の実施の形態として、ＳＯＩ基板の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】同じく、上記説明のための断面図である。
【図３】同じく、上記説明のための断面図である。
【図４】同じく、上記説明のための断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の他の実施の形態を
説明するための断面図である。
説明するための断面図である。
【図６】（Ａ）〜（Ｃ）は、従来のＢＥＳＯＩ技術によ
るＳＯＩ基板の製造方法を説明するための断面図であ
る。
るＳＯＩ基板の製造方法を説明するための断面図であ
る。
【図７】（Ａ）〜（Ｃ）は、従来の他のＳＯＩ基板の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
２０、３０ デバイス用シリコン基板 ２１ パッド酸化膜 ２２ シリコン室化膜 ２３ フィールド酸化膜 ２４Ａ、２４Ｂ、３２Ａ、３２Ｂ 埋設酸化膜 ２５、３５ ハンドリング基板 ３０Ａ シリコンデバイス層 ３１ 酸化膜 ３１Ｂ トレンチ素子分離膜 ３００、４００ シリコンデバイス層を備えるＳＯＩ基
板
板
Claims (12)
- 【請求項１】 ＳＯＩ基板の製造方法であって、 デバイス用シリコン基板とハンドリング基板を提供する
工程と、 前記デバイス用シリコン基板に素子分離膜を形成する工
程と、 前記素子分離膜が形成されたデバイス用シリコン基板上
に第１埋設酸化膜を形成する工程と、 前記ハンドリング基板上部に第２埋設酸化膜を形成する
工程と、 前記第１及び第２埋設酸化膜の表面がコンテックトされ
るようにデバイス用シリコン基板とハンドリング基板を
ボンディングする工程と、 前記デバイス用シリコン基板をエッチングして、シリコ
ンデバイス層を形成する工程とを含むことを特徴とする
ＳＯＩ基板の製造方法。 - 【請求項２】 前記デバイス用シリコン基板の所定部分
に素子分離膜を形成する工程は、デバイス用シリコン基
板上部にペッド酸化膜と、シリコン室化膜を積層する工
程と、前記素子分離予定領域が露出されるようにシリコ
ン室化膜と、ペッド酸化膜を所定部分除去する工程と、
露出されたデバイス用シリコン基板を酸化してフィール
ド酸化膜を形成する工程とを含むことを特徴とする請求
項１に記載のＳＯＩ基板の製造方法。 - 【請求項３】 前記シリコンデバイス層の厚さは、前記
酸化工程でデバイス用シリコン基板の酸化の深さによっ
て調節されることを特徴とする請求項２に記載のＳＯＩ
基板の製造方法。 - 【請求項４】 前記フィールド酸化膜を、デバイス用シ
リコン基板内部への酸化された深さが０．１〜０．５μ
ｍになるように、形成することを特徴とする請求項３に
記載のＳＯＩ基板の製造方法。 - 【請求項５】 前記デバイス用シリコン基板の所定部分
に素子分離膜を形成する工程が、デバイス用シリコン基
板上部に素子分離予定領域が露出されるようにフォトレ
ジストパターンを形成する工程と、前記露出されたシリ
コン基板を所定深さほどエッチングしてトレンチを形成
する工程と、前記フォトレジストパターンを除去する工
程と、前記デバイス用シリコン基板上部にトレンチが埋
立されるほどの厚さで酸化膜を形成する工程と、前記酸
化膜をエッチバックしてトレンチ内に素子分離膜を形成
する工程とを含むことを特徴とする請求項１に記載のＳ
ＯＩ基板の製造方法。 - 【請求項６】 前記酸化膜をエッチバックする工程は、
シリコン基板表面が露出されるまでエッチングすること
を特徴とする請求項５に記載のＳＯＩ基板の製造方法。 - 【請求項７】 前記シリコンデバイス層の厚さは、トレ
ンチ深さによって調節されることを特徴とする請求項５
に記載のＳＯＩ基板の製造方法。 - 【請求項８】 前記トレンチを、０．１〜０．５μｍの
深さになるように形成することを特徴とする請求項７に
記載のＳＯＩ基板の製造方法。 - 【請求項９】 前記第１および第２埋設酸化膜は、デバ
イス用シリコン基板とハンドリング基板を熱酸化して形
成することを特徴とする請求項１に記載のＳＯＩ基板の
製造方法。 - 【請求項１０】 前記シリコンデバイス層を形成する工
程で、素子分離膜はエッチング停止膜として作用するこ
とを特徴とする請求項１に記載のＳＯＩ基板の製造方
法。 - 【請求項１１】 前記シリコンデバイス層は、前記デバ
イス用シリコン基板を研削およびラッピングした後、素
子分離膜が露出されるまで化学的、機械的に研磨して形
成することを特徴とする請求項１に記載のＳＯＩ基板の
製造方法。 - 【請求項１２】 前記シリコンデバイス層は、前記デバ
イス用シリコンを研削およびラッピングした後、素子分
離膜が露出されるまでエッチバックして形成することを
特徴とする請求項１に記載のＳＯＩ基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P69452 | 1995-12-30 | ||
| KR1019950069452A KR970052020A (ko) | 1995-12-30 | 1995-12-30 | 에스 오 아이 기판 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050824A true JPH1050824A (ja) | 1998-02-20 |
Family
ID=19448450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8357090A Pending JPH1050824A (ja) | 1995-12-30 | 1996-12-26 | Ｓｏｉ基板の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH1050824A (ja) |
| KR (1) | KR970052020A (ja) |
| CN (1) | CN1078737C (ja) |
| DE (1) | DE19653199A1 (ja) |
| GB (1) | GB2309826B (ja) |
| TW (1) | TW348302B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010056788A (ko) * | 1999-12-16 | 2001-07-04 | 박종섭 | 에스오아이 기판의 제조방법 |
| CN102148183B (zh) * | 2011-03-10 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | 具有阶梯型氧化埋层的soi的形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180070A (ja) * | 1989-12-08 | 1991-08-06 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH03201548A (ja) * | 1989-12-28 | 1991-09-03 | Nippon Soken Inc | 誘電体分離型半導体基板の製造方法 |
| JPH0563069A (ja) * | 1991-08-30 | 1993-03-12 | Nippondenso Co Ltd | 誘電体分離領域を有する半導体基板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719839B2 (ja) * | 1989-10-18 | 1995-03-06 | 株式会社東芝 | 半導体基板の製造方法 |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| KR950000106B1 (ko) * | 1992-01-08 | 1995-01-09 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| US6103598A (en) * | 1995-07-13 | 2000-08-15 | Canon Kabushiki Kaisha | Process for producing semiconductor substrate |
-
1995
- 1995-12-30 KR KR1019950069452A patent/KR970052020A/ko not_active Application Discontinuation
-
1996
- 1996-12-19 TW TW085115676A patent/TW348302B/zh not_active IP Right Cessation
- 1996-12-19 DE DE19653199A patent/DE19653199A1/de not_active Ceased
- 1996-12-26 JP JP8357090A patent/JPH1050824A/ja active Pending
- 1996-12-27 GB GB9626980A patent/GB2309826B/en not_active Expired - Lifetime
- 1996-12-30 CN CN96123936A patent/CN1078737C/zh not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03180070A (ja) * | 1989-12-08 | 1991-08-06 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH03201548A (ja) * | 1989-12-28 | 1991-09-03 | Nippon Soken Inc | 誘電体分離型半導体基板の製造方法 |
| JPH0563069A (ja) * | 1991-08-30 | 1993-03-12 | Nippondenso Co Ltd | 誘電体分離領域を有する半導体基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9626980D0 (en) | 1997-02-12 |
| GB2309826A (en) | 1997-08-06 |
| CN1162836A (zh) | 1997-10-22 |
| CN1078737C (zh) | 2002-01-30 |
| DE19653199A1 (de) | 1997-07-03 |
| GB2309826B (en) | 2000-07-05 |
| KR970052020A (ko) | 1997-07-29 |
| TW348302B (en) | 1998-12-21 |
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