JPH03270254A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03270254A JPH03270254A JP7151290A JP7151290A JPH03270254A JP H03270254 A JPH03270254 A JP H03270254A JP 7151290 A JP7151290 A JP 7151290A JP 7151290 A JP7151290 A JP 7151290A JP H03270254 A JPH03270254 A JP H03270254A
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Landscapes
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
８０１基板のｍｉ化を行なう方法に関し、素子基板の厚
さを均一に製造することを目的とし、 絶縁層表面に重ねて設けられる半導体層の表面から、該
絶縁層に達する溝を形成する工程と、狭溝の少なくとも
底面に被酸化膜を形成する工程と、狭溝の底部以外の前
記半導体層上に、耐酸化膜を形成する工程と、該溝底部
に露出した該被酸化膜を酸化して前記絶縁層に達する酸
化膜を形成する工程と、相記耐酸化膜を除去する工程と
、前記酸化膜が研削されたことが検出されるまで、前記
半導体層が研削する工程とを有する。
さを均一に製造することを目的とし、 絶縁層表面に重ねて設けられる半導体層の表面から、該
絶縁層に達する溝を形成する工程と、狭溝の少なくとも
底面に被酸化膜を形成する工程と、狭溝の底部以外の前
記半導体層上に、耐酸化膜を形成する工程と、該溝底部
に露出した該被酸化膜を酸化して前記絶縁層に達する酸
化膜を形成する工程と、相記耐酸化膜を除去する工程と
、前記酸化膜が研削されたことが検出されるまで、前記
半導体層が研削する工程とを有する。
本発明は、Ｓｏｌ基板の薄膜化を行なう方法に関する。
Ｓｏｌ基板はシリコン支持基板とシリコン素子基板とを
その間に酸化シリコン等の層間酸化膜を介して貼合わせ
た構成とされており、例えば、下層のシリコン支持基板
へもトランジスタの形成が可能であること等から現在精
力的に研究されている。この場合、特に、高速動作を対
象とした装置では薄膜Ｓｏｌ基板が適している。そこで
、素子基板の方をボリシング又はエツチングして薄膜化
するが、良質のトランジスタを形成するには素子基板の
厚さを均一に製造する必要がある。
その間に酸化シリコン等の層間酸化膜を介して貼合わせ
た構成とされており、例えば、下層のシリコン支持基板
へもトランジスタの形成が可能であること等から現在精
力的に研究されている。この場合、特に、高速動作を対
象とした装置では薄膜Ｓｏｌ基板が適している。そこで
、素子基板の方をボリシング又はエツチングして薄膜化
するが、良質のトランジスタを形成するには素子基板の
厚さを均一に製造する必要がある。
従来、ＳＯＩ基板を製造する場合、第２図に小す如く、
５００μｍ以上の厚さのシリコン基板１゜２ａを酸化シ
リコンの層間酸化膜３を介して貼合わせ、素子基板とな
るシリコン基板２ａの方をボリシング又はエツチングし
て薄膜化した素子基板２を形成する。しかる後、周知の
方法によって素子基板２にトランジスタ領域等を形成す
る。
５００μｍ以上の厚さのシリコン基板１゜２ａを酸化シ
リコンの層間酸化膜３を介して貼合わせ、素子基板とな
るシリコン基板２ａの方をボリシング又はエツチングし
て薄膜化した素子基板２を形成する。しかる後、周知の
方法によって素子基板２にトランジスタ領域等を形成す
る。
一般に、素子基板２を作成する方のシリコン基板２ａは
削りしろを大きくとってあり、又、その厚さのばらつき
が大きい。従来の方法は、シリコン基板２ａをボリシン
グ又はエツチングによって素子基板２とする際のポリシ
ンゲストツバ又はエツチングストッパがないため、つま
り、ボリシング又はエツチングを停止する際の目安がな
いため、例えば、ウェハ上のある部分５では素子基板２
がなくなって、下地の層間酸化膜３が露出し、ある部分
では素子基板２が残っているというように素子基板２の
膜厚にばらつきを生じ、ここに良質のトランジスタを形
成できない問題点があった。
削りしろを大きくとってあり、又、その厚さのばらつき
が大きい。従来の方法は、シリコン基板２ａをボリシン
グ又はエツチングによって素子基板２とする際のポリシ
ンゲストツバ又はエツチングストッパがないため、つま
り、ボリシング又はエツチングを停止する際の目安がな
いため、例えば、ウェハ上のある部分５では素子基板２
がなくなって、下地の層間酸化膜３が露出し、ある部分
では素子基板２が残っているというように素子基板２の
膜厚にばらつきを生じ、ここに良質のトランジスタを形
成できない問題点があった。
本発明は、素子基板の厚さを均一に製造できる半導体装
置の製造方法を提供することを目的とする。
置の製造方法を提供することを目的とする。
前記問題点は、絶縁層表面に重ねて設けられる半導体層
の表面から、該絶縁層に遭する溝を形成する工程と、次
いで、狭溝の少なくとも底面に被酸化膜を形成する工程
と、次いで、狭溝の底部以外の前記半導体層上に、耐酸
化膜を形成する工程と、次いで、該溝底部に露出した該
被酸化膜を酸化して前記絶縁層に達する酸化膜を形成す
る工程と、次いで、前記耐酸化膜を除去する工程と、次
いで前記酸化膜が研削されたことが検出されるまで、前
記半導体層が研削する工程とを有する半導体装置の製造
方法によって解決される。
の表面から、該絶縁層に遭する溝を形成する工程と、次
いで、狭溝の少なくとも底面に被酸化膜を形成する工程
と、次いで、狭溝の底部以外の前記半導体層上に、耐酸
化膜を形成する工程と、次いで、該溝底部に露出した該
被酸化膜を酸化して前記絶縁層に達する酸化膜を形成す
る工程と、次いで、前記耐酸化膜を除去する工程と、次
いで前記酸化膜が研削されたことが検出されるまで、前
記半導体層が研削する工程とを有する半導体装置の製造
方法によって解決される。
本発明では、溝底部に形成された酸化膜をストッパにし
て半導体基板（素子基板となる）を薄膜化しているので
、素子基板となる方の半導体基板の厚さにばらつきがあ
っても素子基板の膜厚を均一にできる。
て半導体基板（素子基板となる）を薄膜化しているので
、素子基板となる方の半導体基板の厚さにばらつきがあ
っても素子基板の膜厚を均一にできる。
第１図は本発明の一実施例の￥ｉ造■程図を示す。
同図（Ａ）に示す如く、シリコン基板（支持基板）５と
例えば３μｍの厚さのシリコン基板６ａ（素子基板にな
る）とをその間に酸化シリコンの層間酸化膜７を介して
貼合わせたＳｏｌ基板がある。
例えば３μｍの厚さのシリコン基板６ａ（素子基板にな
る）とをその間に酸化シリコンの層間酸化膜７を介して
貼合わせたＳｏｌ基板がある。
先ず、通常のフォトリソグラフィにて例えば１００μｍ
の開口幅を有するレジストパターン（図示せず）をシリ
コン基板６ａの表面に形成し、このレジストパターンを
マスクにして溝８を形成しくシリコン基板６ａの破線部
分がなくなる）、層間酸化膜７が露出した時点で溝形成
を停止する。
の開口幅を有するレジストパターン（図示せず）をシリ
コン基板６ａの表面に形成し、このレジストパターンを
マスクにして溝８を形成しくシリコン基板６ａの破線部
分がなくなる）、層間酸化膜７が露出した時点で溝形成
を停止する。
次に、同図（Ｂ）に示す如く、表面全面に多結晶シリコ
ン膜（被酸化膜）９を形成し、続いてその表面全面に窒
化シリコン膜（耐酸化膜）１０を例えば１０００Ａ形成
する。次に、通常のフォトリソグラフィにて溝８よりも
５μ和狭い開口幅をもつレジストパターン（図示せず〉
を形成し、このレジストパターンをマスクにして１１１
８底部の窒化シリコン１１１０をエツチングして多結晶
シリコン膜９を露出する。このエツチングにより、同図
（Ｂ）に示す破線部分がなくなる。
ン膜（被酸化膜）９を形成し、続いてその表面全面に窒
化シリコン膜（耐酸化膜）１０を例えば１０００Ａ形成
する。次に、通常のフォトリソグラフィにて溝８よりも
５μ和狭い開口幅をもつレジストパターン（図示せず〉
を形成し、このレジストパターンをマスクにして１１１
８底部の窒化シリコン１１１０をエツチングして多結晶
シリコン膜９を露出する。このエツチングにより、同図
（Ｂ）に示す破線部分がなくなる。
次に、溝８底部に露出した多結晶シリコン膜９を２００
０人の厚さに酸化して同図（Ｃ）に示す酸化膜１１とし
、Ｈ３ＰＯ４処理で窒化シリコン膜１０を除去する。続
いて、酸化膜１１をストッパにしてシリコン基板６ａ・
をボリシングし、同図（Ｄ）に示す素子基板６を得る。
０人の厚さに酸化して同図（Ｃ）に示す酸化膜１１とし
、Ｈ３ＰＯ４処理で窒化シリコン膜１０を除去する。続
いて、酸化膜１１をストッパにしてシリコン基板６ａ・
をボリシングし、同図（Ｄ）に示す素子基板６を得る。
このボリシングの際、最初のうちはシリコン基板６ａの
みをボリシングしているのでその研磨速度は比較的速く
、続いて激化膜１１とシリコン基板６ａとの両方をボリ
シングすることになるのでその研磨速度が比較的遅くな
る。そこで、この研磨速度が変化したタイミングを検出
してボリシングを停止するようにすれば、均一の厚さの
素子基板６を形成することができる。従って、ボクシン
グ前のシリコン基板６ａの厚さにばらつきがあっても均
一の膜厚の素子基板６を形成できる。この場合、酸化膜
１１の厚さを種々設定することにより、所望の厚さの素
子基板を形成することができる。
みをボリシングしているのでその研磨速度は比較的速く
、続いて激化膜１１とシリコン基板６ａとの両方をボリ
シングすることになるのでその研磨速度が比較的遅くな
る。そこで、この研磨速度が変化したタイミングを検出
してボリシングを停止するようにすれば、均一の厚さの
素子基板６を形成することができる。従って、ボクシン
グ前のシリコン基板６ａの厚さにばらつきがあっても均
一の膜厚の素子基板６を形成できる。この場合、酸化膜
１１の厚さを種々設定することにより、所望の厚さの素
子基板を形成することができる。
なお、図では各部分の形状を明確にするために誇張を以
て描いであるが、満８の形状は極く小さく、従って、最
終的には溝８内に酸化膜１や多結晶シリコン１１９が残
るが、ウェハ全体からみればこれは極く僅かであり、ト
ランジスタの形成には何ら支障ない。
て描いであるが、満８の形状は極く小さく、従って、最
終的には溝８内に酸化膜１や多結晶シリコン１１９が残
るが、ウェハ全体からみればこれは極く僅かであり、ト
ランジスタの形成には何ら支障ない。
（発明の効果）
以上説明した如く、本発明によれば、溝底部に形成され
た酸化膜をストッパにして半導体基板（素子基板）を薄
膜化しているので、半導体基板の厚さにばらつきがあっ
ても素子基板の膜厚を均一にできる。
た酸化膜をストッパにして半導体基板（素子基板）を薄
膜化しているので、半導体基板の厚さにばらつきがあっ
ても素子基板の膜厚を均一にできる。
第１図は本発明の一実施例の製造工程図、第２図は一般
のＳｏｌ基板の構造図である。 図において、 ５はシリコン基板（支持基板）、 ６はシリコン基板（素子基板）、 ６ａは素子基板になるシリコン基板、 ７は瞬間酸化膜、 ８は溝、 ９は多結晶シリコン膜〈被酸化１ｇす、１０は窒化シリ
コン膜（耐酸化膜〉、 １１は酸化膜 を不す。
のＳｏｌ基板の構造図である。 図において、 ５はシリコン基板（支持基板）、 ６はシリコン基板（素子基板）、 ６ａは素子基板になるシリコン基板、 ７は瞬間酸化膜、 ８は溝、 ９は多結晶シリコン膜〈被酸化１ｇす、１０は窒化シリ
コン膜（耐酸化膜〉、 １１は酸化膜 を不す。
Claims (1)
- 絶縁層（７）表面に重ねて設けられる半導体層（６ａ
）の表面から、該絶縁層（７）に達する溝（８）を形成
する工程と、次いで、該溝（８）の少なくとも底面に被
酸化膜（９）を形成する工程と、次いで、該溝（８）の
底部以外の前記半導体層（６ａ）上に、耐酸化膜（１０
）を形成する工程と、次いで、該溝（８）底部に露出し
た該被酸化膜（９）を酸化して前記絶縁層（７）に達す
る酸化膜（１１）を形成する工程と、次いで、前記耐酸
化膜（１０）を除去する工程と、次いで、前記酸化膜（
１１）が研削されたことが検出されるまで、前記半導体
層（６ａ）が研削する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151290A JPH03270254A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7151290A JPH03270254A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270254A true JPH03270254A (ja) | 1991-12-02 |
Family
ID=13462834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7151290A Pending JPH03270254A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270254A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160088A (ja) * | 1991-12-05 | 1993-06-25 | Fujitsu Ltd | 半導体基板の製造方法およびそれに用いる製造装置 |
| JPH0621206A (ja) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | シリコン・メサの形成方法、集積回路の形成方法 |
| US5561076A (en) * | 1992-04-02 | 1996-10-01 | Nec Corporation | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
| US8130305B2 (en) | 2008-07-28 | 2012-03-06 | Panasonic Corporation | Solid-state image sensing device and method for fabricating the same |
| WO2021237784A1 (zh) * | 2020-05-26 | 2021-12-02 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管及其制备方法、显示面板 |
-
1990
- 1990-03-20 JP JP7151290A patent/JPH03270254A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160088A (ja) * | 1991-12-05 | 1993-06-25 | Fujitsu Ltd | 半導体基板の製造方法およびそれに用いる製造装置 |
| US5561076A (en) * | 1992-04-02 | 1996-10-01 | Nec Corporation | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
| JPH0621206A (ja) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | シリコン・メサの形成方法、集積回路の形成方法 |
| US8130305B2 (en) | 2008-07-28 | 2012-03-06 | Panasonic Corporation | Solid-state image sensing device and method for fabricating the same |
| WO2021237784A1 (zh) * | 2020-05-26 | 2021-12-02 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管及其制备方法、显示面板 |
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