JP2831745B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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    • Y10S148/135—Removal of substrate

Description

【発明の詳細な説明】 〔概要〕 半導体装置及びその製造方法に関し、 ポリシングストッパー層を用いて素子形成層をダレが
ほとんど生じないように安定にかつ高精度に形成するこ
とができる半導体装置及びその製造方法を提供すること
を目的とし、 下地の膜上に形成された半導体層に開口部が形成さ
れ、該開口部内のみに、かつ該半導体層との間に隙間を
有するように該半導体層をポリシングする際のストッパ
ーとなるポリシングストッパー層が形成され、該ポリシ
ングストッパー層と該半導体層との間の該隙間に該半導
体層とポリシングレートが等しいかほぼ同等で、かつ該
ポリシングストッパー層よりもポリシングレートの速い
埋め込み層が少なくも１層以上埋め込まれているように
構成し、又は、下地の膜上に開口部を有する半導体層を
形成する工程と、該開口部内のみに、かつ該半導体層と
の間の隙間を有するように該半導体層をポリシングする
際のストッパーとなるポリシングストッパー層を形成す
る工程と、該隙間を覆うように該ポリシングストッパー
層から該半導体層上に該半導体層とポリシングレートが
等しいかほぼ同等の埋め込み層を形成する工程と、該ポ
リシングストッパー層を用い、該埋め込み層及び該半導
体層をポリシングすることにより該隙間に該埋め込み層
を埋め込むように構成し、又は、下地の膜上に開口部を
有する半導体層を形成する工程と、該開口部から該半導
体層上に該半導体層とポリシングレートが等しいかほぼ
同等の第１の埋め込み層を形成する工程と、該開口部内
のみの該第１の埋め込み層上に、かつ該半導体層との間
に隙間を有するように該半導体層をポリシングする際の
ストッパーとなるポリシングストッパー層を形成する工
程と、該隙間を覆うように該ポリシングストッパー層か
ら該第１の埋め込み層上に、該半導体層とポリシングレ
ートが等しいかほぼ同等の第２の埋め込み層を形成する
工程と、該ポリシングストッパー層を用い、該第１、第
２の埋め込み層及び該半導体層をポリシングすることに
より該隙間に該第１、第２の埋め込み層を埋め込む工程
とを含むように構成し、又は、下地の膜上に開口部を有
する半導体層を形成する工程と、該開口部から該半導体
層上に該半導体層とポリシングレートが等しいかほぼ同
等の第１の埋め込み層を形成する工程と、該開口部内の
みに、かつ該半導体層との間に隙間を有するように該第
１の埋め込み層を選択的に酸化して、該半導体層をポリ
シングする際のストッパーとなるポリシングストーパー
層を形成する工程と、該隙間を覆うように該ポリシング
ストッパー層から第１の埋め込み層上に該半導体層とポ
リシングレートが等しいかほぼ同等の第２の埋め込み層
を形成する工程と、該ポリシングストッパー層を用い、
該第１、第２の埋め込み層及び該半導体層をポリシング
することにより該隙間に該第１、第２の埋め込み層を埋
め込む工程とを含むように構成する。
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法に係り、例え
ばSOI基板を有する半導体装置及びその製造方法に適用
することができ、特に、ポリシングストッパー層を用い
て半導体層をポリシングする際、半導体層を安定にかつ
高精度にポリシングすることができる半導体装置及びそ
の製造方法に関する。
本発明は、SOI基板を有する半導体装置及びその製造
方法に限定されものではないが、特にSOI基板を有する
場合に好ましく適用することができるのでSOI基板を有
する場合を例に挙げて説明する。
近時、少なくとも、半導体層を一層以上含んだ２種類
以上の異なる層からの基板、例えばSOI基板を半導体装
置に適用すると、素子間をほぼ完全にアイソレーション
化することができるため、素子の高速化、CMOS等でのラ
ッチアップ特性の改善による高集積化及びソフト・エラ
ー低減が計れることが知られている。
そして、例えばSOI基板の素子形成層を薄膜化すると
上記効果を高めることができ、特に拡散層の広がりを抑
えることができ容量を減少させて高速化を計ることがで
きるため、素子形成層の薄膜化が望まれている。
上記SOI構造の形成方法としては、半導体層内にイオ
ン注入により酸素を導入して絶縁層を形成するSIMOX法
や絶縁層上に素子形成層となるポリシリコン層を成長し
アニール処理によって再結晶化させる方法、あるいは２
枚のSiウエハを用意し、片方のSiウエハに酸化膜（絶縁
膜）を形成してこれを熱接着する方法等が挙げられる。
これらのうち、貼り合わせ熱接着させる方法はSIMOX法
や再結晶化させる方法よりも素子形成層の結晶性が良好
であるという利点があり注目されている。
上記した貼り合わせ熱接着による方法は、素子形成層
を薄膜化するためにポリシングにより表面を削る方法を
採っているが、この方法では、素子形成層の厚さの精度
が悪くなるという問題があった。これは薄膜化される程
顕著になる傾向がある。特に、近時、薄膜化の傾向があ
り600〜700μｍ程度のウエハを0.1〜５μｍ程度まで薄
膜化する要求がでてきており、最悪の場合、素子形成層
が部分的に全て削られてしまい、部分的絶縁層が露出さ
れてしまい、安定に素子形成層を薄膜化して形成するこ
とができなくなってきていた。
上記問題を解決する手段としては、素子形成層下の絶
縁層まで届く開口部の中にのみ希望する厚さ程度の、素
子形成層をポリシングする際のストッパーとなるポリシ
ングストッパー層を形成した後、素子形成層のポリシン
グを行い素子形成層の厚さ精度を上げる方法が知られて
いる。
〔従来の技術〕
ポリシングストッパー層を用いて素子形成層をポリシ
ングする従来技術について以下、具体的に図面を用いて
説明する。
第７図（ａ）、（ｂ）は従来の半導体装置の製造方法
の一例を説明する図である。図示例はSOI基板を有する
半導体装置に適用する場合である。
これらの図において、31は例えばSiからなる支持基
板、32は例えばSiO2からなる絶縁層、33は例えばシリコ
ンからなり素子が形成される半導体層、34は半導体層33
に形成された開口部、35は半導体層33をポリシングする
際のストッパーとなるポリシングストッパー層、36は半
導体層33とポリシングストッパー層35間に発生する隙間
である。
次に、その製造方法について説明する。
ここでは、貼り合わせ熱接着による場合を例に挙げて
説明する。
まず、第７図（ａ）に示すように、絶縁層32が形成さ
れた支持基板31と半導体層33を貼り合わせ熱接着した
後、研削又は研磨して薄膜化した後、例えばRIEにより
半導体層33を選択的にエッチングして開口部34を形成す
る。この時、絶縁層32が露出する。次いで、例えばCVD
法により開口部34を覆うようにSiO2を堆積した後、例え
ばRIEによりSiO2を選択的にエッチングして開口部34内
にポリシングストッパー層35を形成する。この時、半導
体層33とポリシングストッパー層35間に隙間36が発生す
る。
次に、第７図（ｂ）に示すように、ポリシングストッ
パー層35を用い、半導体層33をポリシングする。この
時、ポリシングストッパー層35表面でポリシングを止め
ることができ、ポリシングストッパー層35と膜厚の等し
い半導体層33を得ることができる。ここでのポリシング
はSiO2からなるポリシングストッパー層35とシリコンか
らなる半導体層33とのポリシング選択比の違いを利用し
ており、ポリシングストッパー層35の膜厚をコントロー
ルすることによりポリシングした際の半導体層33の膜厚
をコントロールしている。そして、ポリシングされた半
導体層33にMOSトランジスタ等の素子を形成することに
より半導体装置を得ることができる。
上記のように、貼り合わせ接着した後にポリシングス
トッパー層35を形成する等各種プロセス工程を行ってい
るが、貼り合わせ接着する前に予め半導体層33にポリシ
ングストッパー層35を形成する等各種プロセス工程を行
う方法も考えられる。しかし、この方法では貼り付ける
面が汚れたり傷が付いたりする等、貼り合わせ接着して
も剥がれ易いという問題がある。このため、貼り合わせ
接着した後にポリシングストッパー層35を形成してお
り、この方法によれば剥がれ難いという利点がある。
次に、ポリシングストッパー層にレジストを用いてセ
ルフアライン的に形成する従来技術について説明する。
なお、この方法については特開平１−136328号公報に記
載されている。
第８図（ａ）〜（ｃ）は従来の半導体装置の製造方法
の他の一例を説明する図である。
この図において、第７図と同一符号は同一または相当
部分を示し、41は開口部34内のシリコン酸化膜35a上に
形成された開口部、42は開口部41内に埋め込まれたレジ
スト膜である。
次に、その製造方法について説明する。
ここでも絶縁層32の形成から開口部34の形成までは第
７図の従来法と同様であるので省略する。開口部34形成
後の工程から説明する。
まず、第８図（ａ）に示す如く開口部34形成後、例え
ばCVD法により開口部34内から半導体層33上にまでSiO2
を堆積してシリコン酸化膜35aを形成する。この時、開
口部34内のシリコン酸化膜35a上に開口部41が形成され
る。次いで、開口部41内にレジスト膜42を埋め込む。
次に、第８図（ｂ）に示すように、例えばRIEにより
レジスト膜42をマスクとしてシリコン酸化膜35aをエッ
チングしてポリシングストッパー層35を形成する。
次に、第８図（ｃ）に示すように、レジスト膜42を除
去した後、ポリシングストッパー層35を用い、半導体層
33をポリシングする。この時、ポリシングストッパー層
35表面でポリシングを止めることができ、ポリシングス
トッパー層35と膜厚の等しい半導体層33を得ることがで
きる。そして、ポリシングさせた半導体層33にMOSトラ
ンジスタ等の素子を形成することにより半導体装置を得
ることができる。
上記のように、レジスト膜42をマスクとしてシリコン
酸化膜35aをエッチングする際、レジスト膜42下面でジ
ャストエッチングすることにより半導体層33とポリシン
グストッパー層35間に隙間をなくし、隙間のない状態で
半導体層33のポリシングを行えば半導体層33がダレてし
まうという問題を解消することができる。
〔発明が解決しようとする課題〕
上記した第７図（ａ）（ｂ）で説明した従来例では、
ポリシングストッパー層35の成長膜厚を保つ必要性か
ら、開口部34内部にのみポリシングストッパー層35を残
さなければならないため、ホトリソグラフィーによるパ
ターニングおよびエッチングを行っている。しかしなが
ら、ホトリソグラフィーでの位置合わせ余裕の必要性か
ら素子形成層33とポリシングストッパー層35との間に隙
間36が発生する。位置合わせ余裕を考慮しているのは、
半導体層33上にポリシングストッパー層35を形成したく
ないためである。そして、この状態で素子形成層33のポ
リシングを行うと、素子形成層33の表面に広範囲に隙間
36を中心として、なだらかなへこみが発生してしまう。
具体的には、半導体層33をポリシングする際、半導体層
33とポリシングストッパー層35との間のに隙間36がある
ため、第９図（ａ）に示すように、半導体層33の角の部
分のポリシングレートが速くなり、ダレ37（傾斜部）が
付いてしまい、ダレ37の付いた部分の膜厚が所望の膜厚
よりも薄くなってしまい、半導体層33を安定に薄膜化し
て形成することができず、安定した素子特性を得ること
ができないという問題があった。
仮にダレ37の付いた所望の膜厚よりも薄い部分を素子
形成層として使用した場合、その部分にもソース・ドレ
イン拡散層等を形成するため拡散層の深さが不均一にな
りトランジスタ特性が不均一になるという問題があっ
た。
なお、理想的には第７図（ｂ）に示す如くポリシング
された半導体層33の角は削られないで、半導体層33側面
が絶縁層32に対して垂直であるのが望ましい。
上記問題を解決する手段としては半導体層33をポリシ
ングする際、研磨布の硬いものを使ってポリシングすれ
ばよいと考えられるが、これでも上記問題を解決するに
は不十分であり、幅（第９図に示すＸ部）で100μｍ程
度のダレ37が発生していた。
また、上記した第８図（ａ）〜（ｃ）で説明した従来
例では、レジスト膜42をマスクとしてポリシングストッ
パー層35をシリコン酸化膜35aをエッチングして形成す
る際、エッチングのバラツキが生じ易く、安定かつ高精
度に半導体層33の薄膜化を行うことができないという問
題があった。具体的には、エッチングには面内分布があ
り、コントロールエッチングで止めることになるため、
レジスト膜42下でジャストエッチングするのが非常に困
難であり、レジスト膜42をマスクとしてポリシングスト
ッパー層35をエッチングすると、第９図（ｂ）に示す如
く、ポリシングストッパー層35がアンダーエッチングさ
れると、半導体層33上のSiO2はエッチングされるが、開
口部34内の半導体層33側壁全体のSiO2がエッチングされ
ず、余分なところまでポリシングストッパー層35が残っ
て形成されてしまったり、第９図（ｃ）に示す如くポリ
シングストッパー層35がオーバーエッチングされると、
レジスト膜42下のSiO2までエッチングされポリシングス
トッパー層35と半導体層33間に隙間36が発生してしま
う。上記アンダーエッチングの場合には半導体層33のポ
リシングの際にポリシングストッパー層35の突出部が折
れて、ウエハに傷を与えてしまったりする。また、上記
オーバーエッチングの場合はポリシングストッパー層35
と半導体層33間に結局隙間36が発生してしまうため、半
導体層33のポリシングを行うと結局半導体層33がダレて
しまう。
そこで本発明は、ポリシングストッパー層を用いてダ
レがほとんど生じないように素子形成層を安定にかつ高
精度に形成することができる半導体装置及びその製造方
法を提供することを目的としている。
〔課題を解決するための手段〕
第１の発明による半導体装置は上記目的達成のため、
下地の膜２上に形成された半導体層３に開口部４が形成
され、該開口部４内のみに、かつ該半導体層３との間に
隙間６、6aを有するように該半導体層３をポリシングす
る際のストッパーとなるポリシングストッパー層５が形
成され、該ポリシングストッパー層５と該半導体層３と
の間の該隙間６、6aに該半導体層３とポリシングレート
が等しいかほぼ同等で、かつ該ポリシングストッパー層
５よりもポリシングレートの速い埋め込み層７、7a、7b
が少なくとも１層以上埋め込まれているものである。
第２の発明による半導体装置の製造方法は、下地の膜
２上に開口部４を有する半導体層３を形成する工程と、
該開口部４内のみに、かつ該半導体層３との間に隙間６
を有するように該半導体層３をポリシングする際のスト
ッパーとなるポリシングストッパー層５を形成する工程
と、該隙間６を覆うように該ポリシングストッパー層５
から該半導体層３上に該半導体層とポリシングレートが
等しいかほぼ同等の埋め込み層７を形成する工程と、該
ポリシングストッパー層５を用い、該埋め込み層７及び
該半導体層３をポリシングすることにより該隙間６に該
埋め込み層７を埋め込む工程とを含むものである。
第３の発明による半導体装置の製造方法は、下地の膜
２上に開口部４を有する半導体層３を形成する工程と、
該開口部４から該半導体層３上に該半導体層３とポリシ
ングレートが等しいかほぼ同等の第１の埋め込み層7aを
形成する工程と、該開口部４内にのみの該第１の埋め込
み層7a上に、かつ該半導体層３との間に隙間6aを有する
ように該半導体層３をポリシングする際のストッパーと
なるポリシングストッパー層５を形成する工程と、該隙
間6aを覆うように該ポリシングストッパー層５から該第
１の埋め込み層7a上に、該半導体層３とポリシングレー
トが等しいかほぼ同等の第２の埋め込み層7bを形成する
工程と、該ポリシングストッパー層５を用い、該第１、
第２の埋め込み層7a 7b及び該半導体層３をポリシング
することにより該隙間６、6aに該第１、第２の埋め込み
層7a、7bを埋め込む工程とを含むものである。
第４の発明による半導体装置の製造方法は、下地の膜
２上に開口部４を有する半導体層３を形成する工程と、
該開口部４から該半導体層３上に該半導体層３とポリシ
ングレートが等しいかほぼ同等の第１の埋め込み層7aを
形成する工程と、該開口部４内のみに、かつ該半導体層
３との間に隙間6aを有するように該第１の埋め込み層7a
を選択的に酸化して、該半導体層３をポリシングする際
のストッパーとなるポリシングストッパー層５を形成す
る工程と、該隙間6aを覆うように該ポリシングストッパ
ー層５から第１の埋め込み層7a上に該半導体層３とポリ
シングレートが等しいかほぼ同等の第２の埋め込み層7b
を形成する工程と、該ポリシングストッパー層５を用
い、該第１、第２の埋め込み層7a、7b及び該半導体層３
をポリシングすることにより該隙間６、6aに該第１、第
２の埋め込み層7a、7bを埋め込む工程とを含むものであ
る。
本発明においては、埋め込み層７、7a、7bは半導体層
３とポリシングレートが等しいかほぼ同等で、かつポリ
シングストッパー層５よりもポリシングレートが速けれ
ばよく、好ましくは半導体層３とポリシングレートが等
しい場合であり、この場合、埋め込み層７、7a、7b及び
半導体層３を良好に均一にポリシングすることができ
る。また、半導体層３とポリシングレートがほぼ同等の
場合であってもよく、ポリシングする際半導体層３にダ
レが生じないように均一に埋め込み層７、7a、7bと半導
体層３がポリシングすることができればよい。
本発明においては、開口部４内に形成したポリシング
ストッパー層５と埋め込み層７、7a、7bをダイシングラ
イン領域に形成される場合であってもよく、この場合、
ウエハに広く均一なポリシングストッパー層５を形成す
ることができるため、より好ましく安定したえポリシン
グによる薄膜化を行うことができる。更には、ポリシン
グストッパー層５と埋め込み層７、7a、7bを素子分離領
域にまで形成すると更に安定した薄膜化を行うことがで
きる。
本発明においては、埋め込み層７、7a、7bを熱酸化に
よって形成したシリコン酸化膜にする場合であってもよ
く、この場合、半導体層３側面を絶縁膜（シリコン酸化
膜）で覆うことができ、絶縁性能が向上するという点で
好ましい。そして、チップ（IC）毎に島状の素子形成領
域が得られ、素子形成領域を絶縁膜で囲むことができる
ため、素子のリーク電流の減少等の特性向上を促進でき
好ましい。
本発明において、ポリシングストッパー層５の形成方
法はパターニング及びエッチング技術を用いて行えばよ
く、例えばリフトオフ法を用いてパターニングする場合
であってもよい。この場合、低温プロセスで行うことが
でき、熱的ストレスを緩和することができ好ましい。ま
た、ポリシングストッパー層５としては、半導体層３と
埋め込み層７、7a、7bよりもポリシングレートが遅いも
のであればよく、例えば半導体層３と埋め込み層７、7
a、7bをポリシリコンで構成した場合、ポリシングスト
ッパー層５としてはシリコン酸化膜、シリコンカーバイ
ド、シリコン窒化膜等が挙げられる。
〔作用〕
第１の発明は、下地の膜２上に形成された半導体層３
に開口部４が形成され、開口部４内のみに、かつ半導体
層３との間に隙間６、6aを有するように半導体層３をポ
リシングする際のストッパーとなるポリシングストッパ
ー層５が形成され、ポリシングストッパー層５と半導体
層３との間の隙間６、6aに半導体層３とポリシングレー
トが等しいかほぼ同等で、かつポリシングストッパー層
５よりもポリシングレートの速い埋め込み層７、7a、7b
が少なくとも１層以上埋め込まれているように構成す
る。
第２の発明は、下地の膜２上に開口部４を有する半導
体層３を形成され、開口部４内のみに、かつ半導体層３
との間に隙間６を有するように半導体層３をポリシング
する際のストッパーとなるポリシングストッパー層５が
形成され、隙間６を覆うようにポリシングストッパー層
５から半導体層３上に半導体層３とポリシングレートが
等しいかほぼ同等の埋め込み層７が形成された後、ポリ
シングストッパー層５を用い、埋め込み層７及び半導体
層３をポリシングすることにより隙間６に埋め込み層７
が埋め込まれるものである。
第３の発明は、下地の膜２上に開口部４を有する半導
体層３を形成され、開口部４から半導体層３上に半導体
層３とポリシングレートが等しいかほぼ同等の第１の埋
め込み層7aが形成され、開口部４内のみに、かつ半導体
層３との間に隙間6aを有するように半導体層３をポリシ
ングする際のストッパーとなるポリシングストッパー層
５が形成され、隙間6aを覆うようにポリシングストッパ
ー層５から第１の埋め込み層7a上に半導体３とポリシン
グレートが等しいかほぼ同等の第２の埋め込み層7bが形
成された後、ポリシングストッパー層５を用い、第１、
第２の埋め込み層7a、7b及び半導体層３をポリシングす
ることにより隙間６、6aに第１、第２の埋め込み層7a、
7bが埋め込まれるものである。
第４の発明は、下地の膜２上に開口部４を有する半導
体層３が形成され、開口部４から半導体層３上に半導体
層３とポリシングレートが等しいかほぼ同等の第１の埋
め込み層7aが形成され、開口部４内のみに、かつ半導体
層３との間に隙間6aを有するように第１の埋め込み層7a
を選択的に酸化して、半導体層３をポリシングする際の
ストッパーとなるポリシングストッパー層５が形成さ
れ、隙間6aを覆うようにポリシングストッパー層５から
第１の埋め込み層7aまでに半導体層３とポリシングレー
トが等しいかほぼ同等の第２の埋め込み層7bが形成され
た後、ポリシングストッパー層５を用い、第１、第２の
埋め込み層7a、7b及び半導体層３をポリシングすること
により隙間６、6aに第１、第２の埋め込み層7a、7bが埋
め込まれるものである。
したがって、第１〜第４の発明によればポリシングス
トッパー層５と半導体層３間の隙間６、6aに半導体層３
とポリシングレートが等しい埋め込み層７、7a、7bを埋
め込みんだ後に埋め込み層７、7a、7b及び半導体層３を
ポリシングしているため、半導体層３及び埋め込み層
７、7a、7bに対してポリシングレートが遅いポリシング
ストッパー層５表面でポリシングを止めることができ、
半導体層３と埋め込み層７、7a、7bはポリシングレート
が等しい（または同等）ため均一にポリシングすること
ができ、半導体層３にダレをほとんど生じないようにす
ることができる。しかも、ポリシングストッパー層５の
膜厚をコントロールすることによりポリシングした際の
半導体層３の膜厚を適宜コントロールすることができ
る。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第１図及び第２図は本発明に係る半導体装置及びその
製造方法の一実施例を説明する図であり、第１図は一実
施例の構造を示す断面図、第２図（ａ）〜（ｄ）は一実
施例の製造方法を説明する図である。図示例の半導体装
置はSOI基板を有する半導体装置に適用する場合であ
る。
これらの図において、１は例えばSiからなる支持基
板、２は例えばSiO2からなる絶縁層、３は例えばシリコ
ンからなり素子が形成される半導体層、４は半導体層３
に形成された開口部、５は半導体層３をポリシングする
際のストッパーとなるポリシングストッパー層で、SiO2
等のシリコン酸化膜からなっている。６は半導体層３と
ポリシングストッパー層５間に発生する隙間、７は例え
ばポリシリコンからなる埋め込み層、８は例えばSiO2か
らなるフィールド酸化膜、９はMOSトランジスタ等の活
性素子である。
次に、その製造方法について説明する。
ここでは貼り合わせ熱接着よる場合を例に挙げて説明
する。
まず、第２図（ａ）に示すように、絶縁層２が形成さ
れた支持基板１と膜厚が例えば500μｍの半導体層３を
貼り合わせ熱接着した後、研削又は研磨して薄膜化して
２μｍ程度の厚さにした後、例えば塩素系ガスを用いた
RIEにより半導体層３を選択的にエッチングして開口部
４を形成する。この際のエッチングは下地のSiO2からな
る絶縁層２に対して高選択比でエッチングされるのが望
ましく、RIEに限らず等方性エッチングでもよい。特
に、エッチング残を生じないためには等方性エッチング
を用いることが好ましい。
次に、第２図（ｂ）に示すように、例えばCVD法によ
り開口部４を覆うようにSiO2を膜厚が例えば3000Åで堆
積した後、例えば沸素系ガスを用いたRIEによりSiO2を
選択的にエッチングして開口部４内のみに半導体層３を
ポリシングする際のストッパーとなるポリシングストッ
パー層５を形成する。この際、半導体層３とポリシング
ストッパー層５間に幅が例えば0.1〜１μｍの隙間６が
発生する。
次に、第２図（ｃ）に示すように、例えばCVD法によ
り隙間６を覆うようにポリシングストッパー層５から半
導体層３上にポリシリコンを堆積して膜厚が例えば1000
Å〜２μｍで半導体層３とポリシングレートが等しい埋
め込み層７を形成する。
次に、第２図（ｄ）に示すように、ポリシングストッ
パー層５を用い、埋め込み層７及び半導体層３をポリシ
ングすることにより隙間６に埋め込み層７を埋め込む。
この時、半導体層３と埋め込み層７はポリシングレート
が同等なため均一にポリシングされていき、ポリシング
ストッパー層５表面でポリシングを止めることができ
る。これによりポリシングストッパー層５の膜厚で決ま
る膜厚が例えば3000Åの半導体層３を得ることができ
る。
そして、フィールド酸化により半導体層３及び埋め込
み層７を選択的に酸化してフィールド酸化膜８を形成し
た後、通常のMOSトランジスタの製造工程によりMOSトラ
ンジスタ等の活性素子９を形成することにより、第１図
に示すような構造の半導体装置を得ることができる。
すなわち、上記実施例では、ポリシングストッパー層
５と半導体層３間の隙間６に半導体層３とポリシングレ
ートが等しい埋め込み層７を埋め込んだ後に埋め込み層
７及び半導体層３をポリシングしているため、半導体層
３及び埋め込み層７に対してポリシングレートが遅いポ
リシングストッパー層５表面でポリシングを止めること
ができ、半導体層３と埋め込み層７はポリシングレート
が等しいため均一にポリシングすることができ、半導体
層３にダレをほとんど生じないようにすることができ
る。しかも、ポリシングストッパー層５の膜厚をコント
ロールすることによりポリシングした際の半導体層３の
膜厚を適宜コントロールすることができる。
第３図及び第４図は本発明に係る半導体装置及びその
製造方法の他の実施例を説明する図であり、第３図は他
の実施例の構造を示す断面図、第４図（ａ）〜（ｄ）は
他の実施例の製造方法を説明する図である。図示しない
半導体装置はSOI基板を有する半導体装置に適用する場
合である。
これらの図において、第１図及び第２図と同一符号は
同一または相当部分を示し、6aはポリシングストッパー
層５と例えばポリシリコンからなる第１の埋め込み層7a
間に発生する隙間で、この隙間6aには例えばポリシリコ
ンからなる第２の埋め込み層7bが埋め込まれている。
次に、その製造方法について説明する。
ここでも絶縁層２の形成から開口部４の形成までは第
２図の実施例と同様であるので省略し、開口部４形成後
の工程から説明する。
第４図（ａ）に示す如く半導体層３に開口部４を形成
した後、第４図（ｂ）に示すように、例えばCVD法によ
り開口部４から半導体層３上にまでポリシリコンを堆積
して半導体層３とポリシングレートが等しい膜厚が例え
ば1000Åの第１の埋め込み層7aを形成する。次いで、例
えばCVD法により第１の埋め込み層7aを介して開口部４
を覆うようにSiO2を膜厚が例えば2000Å堆積した後、例
えば沸素系ガスを用いたRIEによりSiO2を選択的にエッ
チングして開口部４内のみの第１の埋め込み層7a上にポ
リシングストッパー層５を形成する。この時、ポリシン
グストッパー層５と半導体層３間の隙間６内には第１の
埋め込み層7aが形成され、第１の埋め込み層7aとポリシ
ングストッパー層５間に隙間6aが発生する。
次に、第４図（ｃ）に示すように、例えばCVD法によ
り隙間6aを覆うようにポリシングストッパー層５から第
１の埋め込み層7a上にポリシリコンを堆積して半導体層
３とポリシングレートが等しい膜厚が例えば1000Å〜２
μｍの第２の埋め込み層7bを形成する。
次に、第４図（ｄ）に示すように、ポリシングストッ
パー層５を用い、第１の埋め込み層7a、第２の埋め込み
層7b及び半導体層３をポリシングすることにより隙間
６、6aに第１の埋め込み層7a、第２の埋め込み層7bを埋
め込む。この時、第１の埋め込み層7a、第２の埋め込み
層7b及び半導体層３がポリシングレートが等しいため均
一にポリシングされていき、ポリシングストッパー層５
表面でポリシングを止めることができる。これによれば
ポリシングストッパー層５及び第１の埋め込み層7aの膜
厚で決まる膜厚が例えば3000Åの半導体層３を得ること
ができる。
そして、フィールド酸化により半導体層３及び埋め込
み層７を選択的に酸化してフィールド酸化膜８を形成し
た後、通常のMOSトランジスタの製造工程によりMOSトラ
ンジスタ等の活性素子９を形成することにより、第３図
に示すような構造の半導体装置を得ることができる。
すなわち、上記実施例では、ポリシングストッパー層
５と半導体層３間の隙間６、6aに半導体層３とポリシン
グレートが等しい第１の埋め込み層7a、第２の埋め込み
層7bを埋め込んだ後に第１の埋め込み層7a、第２の埋め
込み層7b及び半導体層３をポリシングしているため、第
１の埋め込み層7a、第２の埋め込み層7b及び半導体層３
に対してポリシングレートが遅いポリシングストッパー
層５表面でポリシングを止めることができ、前述のよう
に第１の埋め込み層7a、第２の埋め込み層7b及び半導体
層３はポリシングレートが等しいため均一にポリシング
することができ、半導体層３にダレをほとんど生じない
ようにすることができる。しかも、ポリシングストッパ
ー層５の膜厚をコントロールすることによりポリシング
した際の半導体層３の膜厚を適宜コントロールすること
ができる。そして、第１の埋め込み層7aはポリシングス
トッパー層５を形成する際のエッチング時のストッパー
となっているため、第２図の実施例よりも更に安定かつ
高精度化を図ることができるという利点がある。
なお、上記各実施例では、ポリシングストッパー層５
をCVD法によるシリコン酸化膜で構成する場合について
説明したが、熱酸化によるシリコン酸化膜で構成する場
合であってもよく、具体的にはSiO2の代わりにポリシリ
コンを全面に成長し、このポリシリコンを熱酸化してシ
リコン酸化膜を形成した後、このシリコン酸化膜をパタ
ーニングして形成すればよい。この場合、CVDSiO2で構
成したポリシングストッパー層５よりも膜が緻密で硬さ
等の耐性に優れ半導体層３をポリシングする際のストッ
パーとして良好に制御することができ、好ましい。ま
た、次の実施例のように耐酸化性膜を用いて選択酸化を
行ってポリシングストッパー層５を形成する場合であっ
てもよい。以下、具体的に図面を用いて説明する。
第５図及び第６図は本発明に係る半導体装置及びその
製造方法の他の実施例を説明する図であり、第５図は他
の実施例の構造を示す断面図、第６図（ａ）〜（ｄ）は
他の実施例の製造方法を説明する図である。図示例の半
導体装置ではSOI基板を有する半導体装置に適用する場
合である。
これらの図において、第１図〜第４図と同一符号は同
一または相当部分を示し、11は例えばSi3N4からなる耐
酸化性膜である。
次に、その製造方法について説明する。
ここでも、絶縁層２の形成から開口部４の形成までは
第２図の実施例と同様であるので省略する。開口部４形
成後の工程から説明する。
第６図（ａ）に示す如く、半導体層３に開口部４を形
成した後、第６図（ｂ）に示すように、例えばCVD法に
より開口部４から半導体層３上にまでポリシリコンを堆
積して半導体層３とポリシングレートが等しい膜厚が例
えば1500Åの第１の埋め込み層7aを形成する。次いで、
通常のホトリソグラフィー及び例えば沸素系ガスを用い
たRIEにより第１の埋め込み層7a上にSi3N4からなる耐酸
化性膜11を形成した後、熱酸化により耐酸化性膜11をマ
スクとして開口部４内のみに、かつ半導体層３との間に
隙間6aを有するように第１の埋め込み層7aを選択的に酸
化して、半導体層３をポリシングする際のストッパーと
なる膜厚が例えば3000Åのポリシングストッパー層５を
形成する。この時、半導体層３とポリシングストッパー
層５間の隙間６内には第１の埋め込み層7aが形成され、
第１の埋め込み層7aとポリシングストッパー層５間の隙
間6aには耐酸化性膜11が形成されている。
次に、第６図に示すように、例えばウエットエッチン
グにより耐酸化性膜11を除去した後、例えばCVD法によ
り隙間6aを覆うようにポリシングストッパー層５から第
１の埋め込み層7a上にポリシリコンを堆積して半導体層
３とポリシングレートが等しい膜厚が例えば1000Å〜２
μｍの第２の埋め込み層7bを形成する。
次に、第６図（ｄ）に示すように、ポリシングストッ
パー層５を用い、第１の埋め込み層7a、第２の埋め込み
層7b及び半導体層３をポリシングすることにより、隙間
６、6aに第１の埋め込み層7a、第２の埋め込み層7bを埋
め込む。この時、第１の埋め込み層7a、第２の埋め込み
層7b及び半導体層３がポリシングレートが等しいため均
一にポリシングされていき、ポリシングストッパー層５
表面でポリシングを止めることができる。これによりポ
リシングストッパー層５の膜厚で決まる膜厚が例えば30
00Åの半導体層３を得ることができる。
そして、フィールド酸化により半導体層３及び埋め込
み層７を選択的に酸化してフィールド酸化膜８を形成し
た後、通常のMOSトランジスタの製造工程によりMOSトラ
ンジスタ等の活性素子９を形成することにより第５図に
示すような構造の半導体装置を得ることができる。
すなわち、上記実施例では、ポリシングストッパー層
５と半導体層３間の隙間６、6aに半導体層３とポリシン
グレートが等しい第１の埋め込み層7a、第２の埋め込み
層7bを埋め込んだ後に、第１の埋め込み層7a、第２の埋
め込み層7b及び半導体層３をポリシングしているため、
第１の埋め込み層7a、第２の埋め込み層7b及び半導体層
３に対してポリシングレートが遅いポリシングストッパ
ー層５表面でポリシングを止めることができ、前述のよ
うに第１の埋め込み層7a、第２の埋め込み層7b及び半導
体層３はポリシングレートが等しいため均一にポリシン
グすることができ、半導体層３にダレをほとんど生じな
いようにすることができる。しかも、ポリシングストッ
パー層５の膜厚をコントロールすることによりポリシン
グした際の半導体装置３の膜厚を適宜コントロールする
ことができる。
〔発明の効果〕
本発明によれば、ポリシングストッパー層を用いてダ
レがほとんど生じないように素子形成層を安定にかつ高
精度に形成することができ、安定かつ高信頼度の半導体
装置を形成することができるという効果がある。
【図面の簡単な説明】
第１図及び第２図は本発明に係る半導体装置及びその製
造方法の一実施例を説明する図であり、 第１図は一実施例の構造を示す断面図、 第２図は一実施例の製造方法を説明する図、 第３図〜第６図は本発明に係る半導体装置及びその製造
方法の他の実施例を説明す図であり、 第３図及び第５図は他の実施例の構造を示す断面図、 第４図及び第６図は他の実施例の製造方法を説明する
図、 第７図は従来例の一例の製造方法を説明する図、 第８図は従来例の他の一例の製造方法を説明する図、 第９図は従来例の課題を説明する図である。 １……支持基板、 ２……絶縁層、 ３……半導体層、 ４……開口部、 ５……ポリシングストッパー層、 ６、6a……隙間、 ７……埋め込み層、 7a……第１の埋め込み層、 7b……第２の埋め込み層、 ８……フィールド酸化膜、 ９……活性素子、 11……耐酸化性膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松谷 毅 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 今岡 和典 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−122525（ＪＰ，Ａ) 特開 平２−28925（ＪＰ，Ａ) 特開 平２−177435（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/304

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】下地の膜（２）上に形成された半導体層
    （３）に開口部（４）が形成され、該開口部（４）内の
    みに、かつ該半導体層（３）との間に隙間（６、6a）を
    有するように該半導体層（３）をポリシングする際のス
    トッパーとなるポリシングストッパー層（５）が形成さ
    れ、該ポリシングストッパー層（５）と該半導体層
    （３）との間の該隙間（６、6a）に該半導体層（３）と
    ポリシングレートが等しいかほぼ同等で、かつ該ポリシ
    ングストッパー層（５）よりもポリシングレートの速い
    埋め込み層（７、7a、7b）が少なくも１層以上埋め込ま
    れていることを特徴とする半導体装置。
  2. 【請求項２】前記開口部（４）内に形成したポリシング
    ストッパー層（５）と埋め込み層（７、7a、7b）がダイ
    シングライン領域に形成されていることを特徴とする請
    求項１記載の半導体装置。
  3. 【請求項３】埋め込み層（７、7a、7b）の少なくとも一
    部が熱酸化で形成されたシリコン酸化膜であることを特
    徴とする請求項１、２記載の半導体装置。
  4. 【請求項４】下地の膜（２）上に開口部（４）を有する
    半導体層（３）を形成する工程と、 該開口部（４）内のみに、かつ該半導体層（３）との間
    に隙間（６）を有するように該半導体層（３）をポリシ
    ングする際のストッパーとなるポリシングストッパー層
    （５）を形成する工程と、 該隙間（６）を覆うように該ポリシングストッパー層
    （５）から該半導体層（３）上に該半導体層（３）とポ
    リシングレートが等しいかほぼ同等の埋め込み層（７）
    を形成する工程と、 該ポリシングストッパー層（５）を用い、該埋め込み層
    （７）及び該半導体層（３）をポリシングすることによ
    り該隙間（６）に該埋め込み層（７）を埋め込む工程と
    を含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】下地の膜（２）上に開口部（４）を有する
    半導体層（３）を形成する工程と、 該開口部（４）から該半導体層（３）上に該半導体層
    （３）とポリシングレートが等しいかほぼ同等の第１の
    埋め込み層（7a）を形成する工程と、 該開口部（４）内のみの該第１の埋め込み層（7a）上
    に、かつ該半導体層（３）との間に隙間（6a）を有する
    ように該半導体層（３）をポリシングする際のストッパ
    ーとなるポリシングストッパー層（５）を形成する工程
    と、 該隙間（6a）を覆うように該ポリシングストッパー層
    （５）から該第１の埋め込み層（7a）上に、該半導体層
    （３）とポリシングレートが等しいかほぼ同等の第２の
    埋め込み層（7b）を形成する工程と、 該ポリシングストッパー層（５）を用い、該第１、第２
    の埋め込み層（7a、7b）及び該半導体層（３）をポリシ
    ングすることにより該隙間（６、6a）に該第１、第２の
    埋め込み層（7a、7b）を埋め込む工程とを含むことを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】下地の膜（２）上に開口部（４）を有する
    半導体層（３）を形成する工程と、 該開口部（４）から該半導体層（３）上に該半導体層
    （３）とポリシングレートが等しいかほぼ同等の第１の
    埋め込み層（7a）を形成する工程と、 該開口部（４）内のみに、かつ該半導体層（３）との間
    に隙間（6a）を有するように該第１の埋め込み層（7a）
    を選択的に酸化して、該半導体層（３）をポリシングす
    る際のストッパーとなるポリシングストッパー層（５）
    を形成する工程と、 該隙間（6a）を覆うように該ポリシングストッパー層
    （５）から第１の埋め込み層（7a）上に該半導体層
    （３）とポリシングレートが等しいかほぼ同等の第２の
    埋め込み層（7b）を形成する工程と、 該ポリシングストッパー層（５）を用い、該第１、第２
    の埋め込み層（7a、7b）及び該半導体層（３）をポリシ
    ングすることにより該隙間（６、6a）に該第１、第２の
    埋め込み層（7a、7b）を埋め込む工程とを含むことを特
    徴とする半導体装置の製造方法。
JP1283514A 1989-10-31 1989-10-31 半導体装置及びその製造方法 Expired - Lifetime JP2831745B2 (ja)

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