JP3060714B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【０００１】
【産業上の利用分野】 本発明は半導体集積回路の製造
方法に関するものであり、詳しくはコロイダルシリカス
ラリーを用いたポリッシングによる半導体集積回路の表
面平坦化方法に関するものである。
方法に関するものであり、詳しくはコロイダルシリカス
ラリーを用いたポリッシングによる半導体集積回路の表
面平坦化方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路を構成する半導体
素子の微細化により、サブミクロンあるいはそれ以下の
パターン形成が必要とされている。例えば、６４ＭｂＤ
ＲＡＭ用のパターン幅０．４μｍのＡｌ配線を形成する
場合を述べると、スパッタ装置を利用してＡｌ膜をシリ
コン基板全面に成長した後、Ａｌ膜上にレジストを塗布
し、ｉ線ステッパー（波長：３６５ｎｍ）を用いた露光
それに続く現像により０．４μｍ幅のレジストパターン
を形成する。さらに、このレジストパターンをマスクと
してＡｌスパッタ膜をドライエッチングし、Ａｌ配線膜
を形成している。
素子の微細化により、サブミクロンあるいはそれ以下の
パターン形成が必要とされている。例えば、６４ＭｂＤ
ＲＡＭ用のパターン幅０．４μｍのＡｌ配線を形成する
場合を述べると、スパッタ装置を利用してＡｌ膜をシリ
コン基板全面に成長した後、Ａｌ膜上にレジストを塗布
し、ｉ線ステッパー（波長：３６５ｎｍ）を用いた露光
それに続く現像により０．４μｍ幅のレジストパターン
を形成する。さらに、このレジストパターンをマスクと
してＡｌスパッタ膜をドライエッチングし、Ａｌ配線膜
を形成している。
【０００３】ところで、縮小投影露光装置を利用する場
合、フォトリソグラフィー工程により得られるレジスト
パターンの実用解像度Ｒおよび露光する表面の段差に対
するフォーカスマージンＭは、それぞれ式（１）および
式（２）で与えられる。
合、フォトリソグラフィー工程により得られるレジスト
パターンの実用解像度Ｒおよび露光する表面の段差に対
するフォーカスマージンＭは、それぞれ式（１）および
式（２）で与えられる。
【０００４】 Ｒ＝０．６λ／ＮＡ ・・・（１） Ｍ＝０．５λ／（ＮＡ）2 ・・・（２） ＮＡ：光学系の開口数、 λ：露光波長 このため、微細なレジストパターン形成には使用光源の
短波長化および光学系の開口数の増大化が必要とされ
る。一方、その光学系の開口数の増大化にともなって露
光表面の段差に対するフォーカスマージンＭが急激に減
少する。実際の半導体集積回路表面には下地パターンに
依存したいろいろな大きさおよび高さの段差があるが、
このフォーカスマージンの減少のため、半導体集積回路
表面上への微細レジストパターンの形成が困難になる。
また、ここでは詳しくは述べないが、垂直に近いような
急な段差上の薄膜（たとえば、スパッタＡｌ膜）をドラ
イエッチングすることも、微細化が進むほど著しく困難
になる。
短波長化および光学系の開口数の増大化が必要とされ
る。一方、その光学系の開口数の増大化にともなって露
光表面の段差に対するフォーカスマージンＭが急激に減
少する。実際の半導体集積回路表面には下地パターンに
依存したいろいろな大きさおよび高さの段差があるが、
このフォーカスマージンの減少のため、半導体集積回路
表面上への微細レジストパターンの形成が困難になる。
また、ここでは詳しくは述べないが、垂直に近いような
急な段差上の薄膜（たとえば、スパッタＡｌ膜）をドラ
イエッチングすることも、微細化が進むほど著しく困難
になる。
【０００５】このように、６４ＭｂＤＲＡＭ以降の２５
６ＭｂＤＲＡＭあるいは１ＧｂＤＲＡＭと微細化が進む
に従って、パターンを形成しようとする表面に存在する
段差の低減、言い替えれば表面平坦化が必要となる。
６ＭｂＤＲＡＭあるいは１ＧｂＤＲＡＭと微細化が進む
に従って、パターンを形成しようとする表面に存在する
段差の低減、言い替えれば表面平坦化が必要となる。
【０００６】そこで、以下に、この表面平坦化に関する
従来技術として代表的なリフロー平坦化法およびエッチ
バック平坦化法について簡単にそれぞれの長短を説明し
た後、本発明と特に関係の深い平坦化ポリッシング法の
従来技術について詳細に述べる。 （ａ）リフロー平坦化法 図１９〜図２０に、ＢＰＳＧ膜をリフロー膜として用い
た場合の平坦化プロセス概略図を示す。まず、例えばス
タッフ容量ポリシリパターン１５等の下地凸パターン２
上に、ＢＰＳＧ膜４を成膜する（図１９）。ＢＰＳＧ膜
４の成長はステップカバーレッジの良さから、Ｏ3 −Ｔ
ＥＯＳ−ＴＭＰ−ＴＭＢ（Ｏ3 ：オゾン、ＴＥＯＳ：テ
トラテトキシシラン、ＴＭＰ：トリエチルフォスフェイ
ト、ＴＭＢ：トリエチルボレイト）をガス源として用い
る常圧ＣＶＤ法を用いる場合が多い（沼沢ら、月刊Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８９年 １
１月号、ｐｐ７４−７７）。次に、９００℃程度で加熱
してＢＰＳＧ膜をリフローさせる（図２０）。このＢＰ
ＳＧ膜が高温中で流動するメカニズムは、表面自由エネ
ルギーが最小になるようにＢＰＳＧ膜表面の段差が平坦
化されていく物質移動の現象である（例えば、カーン
（Ｗ．Ｋｅｒｎ）ら、ソリッドステート・テクノロジー
（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ）６
月号、１９８５年、１７１頁〜１７９頁）。
従来技術として代表的なリフロー平坦化法およびエッチ
バック平坦化法について簡単にそれぞれの長短を説明し
た後、本発明と特に関係の深い平坦化ポリッシング法の
従来技術について詳細に述べる。 （ａ）リフロー平坦化法 図１９〜図２０に、ＢＰＳＧ膜をリフロー膜として用い
た場合の平坦化プロセス概略図を示す。まず、例えばス
タッフ容量ポリシリパターン１５等の下地凸パターン２
上に、ＢＰＳＧ膜４を成膜する（図１９）。ＢＰＳＧ膜
４の成長はステップカバーレッジの良さから、Ｏ3 −Ｔ
ＥＯＳ−ＴＭＰ−ＴＭＢ（Ｏ3 ：オゾン、ＴＥＯＳ：テ
トラテトキシシラン、ＴＭＰ：トリエチルフォスフェイ
ト、ＴＭＢ：トリエチルボレイト）をガス源として用い
る常圧ＣＶＤ法を用いる場合が多い（沼沢ら、月刊Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８９年 １
１月号、ｐｐ７４−７７）。次に、９００℃程度で加熱
してＢＰＳＧ膜をリフローさせる（図２０）。このＢＰ
ＳＧ膜が高温中で流動するメカニズムは、表面自由エネ
ルギーが最小になるようにＢＰＳＧ膜表面の段差が平坦
化されていく物質移動の現象である（例えば、カーン
（Ｗ．Ｋｅｒｎ）ら、ソリッドステート・テクノロジー
（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ）６
月号、１９８５年、１７１頁〜１７９頁）。
【０００７】このリフロー法はプロセスが容易である点
が、最大の長所である。しかしながら、リフローするの
に高温熱処理が必要なため、ディープサブミクロンまで
微細化が進むと、下層に存在するトランジスタ特性に悪
影響を及ぼす恐れがある。当然のことながら、多層金属
配線形成用層間絶縁膜の平坦化に適用することはできな
い。また、図２０に示したように、リフロー後、凸パタ
ーン密集領域内部２７の表面を平坦化することはできる
が、凸パターン密集領域と凸パターンのない周辺領域と
の境界部分の段差や孤立パターン２８による段差を効果
的に除去することはできない（ｈ0 ＝ｈ）。 （ｂ）エッチバック平坦化法 エッチバック法は、スピンコーティングによる塗布膜の
なめらかな表面トポロジーの転写を利用する（例えば、
１９８８年６月号、日経マイクロデバイス、ｐｐ３３−
４６）。図２１から図２３に、エッチバック法による平
坦化プロセスの概略図を示す。まず、下地デバイス層１
上にＡｌ配線パターン１８等の凸パターン２上に、ＣＶ
Ｄ法によりＳｉＯ2 膜３を成膜した後（図２１）、レジ
ストあるいはＳＯＧ（スピン−オン−グラス）２９をス
ピンコーティングする（図２２）。このとき、塗布膜２
９はＳｉＯ2 膜３表面の段差を飲み込むなめらかな表面
トポロジーを持つ（例えば、スティルワゴン（Ｌ．Ｅ．
Ｓｔｉｌｌｗａｇｏｕ）ら、１９８７年、ジャーナル・
オブ・エレクトロケミカル・ソサイエティ（Ｊ．Ｅｌｅ
ｃｔｒｏｃｈｅｍ．Ｓｏｃ．）第１３４巻 第８号、２
０３０頁。しかる後、ＳｉＯ2 ３と塗布膜２９とのエッ
チング速度が等しくなるようなエッチングガス条件で、
ドライエッチングすることにより、塗布膜２９のなめら
かな表面トポロジーをＳｉＯ2 膜３表面に転写する（図
２３）。
が、最大の長所である。しかしながら、リフローするの
に高温熱処理が必要なため、ディープサブミクロンまで
微細化が進むと、下層に存在するトランジスタ特性に悪
影響を及ぼす恐れがある。当然のことながら、多層金属
配線形成用層間絶縁膜の平坦化に適用することはできな
い。また、図２０に示したように、リフロー後、凸パタ
ーン密集領域内部２７の表面を平坦化することはできる
が、凸パターン密集領域と凸パターンのない周辺領域と
の境界部分の段差や孤立パターン２８による段差を効果
的に除去することはできない（ｈ0 ＝ｈ）。 （ｂ）エッチバック平坦化法 エッチバック法は、スピンコーティングによる塗布膜の
なめらかな表面トポロジーの転写を利用する（例えば、
１９８８年６月号、日経マイクロデバイス、ｐｐ３３−
４６）。図２１から図２３に、エッチバック法による平
坦化プロセスの概略図を示す。まず、下地デバイス層１
上にＡｌ配線パターン１８等の凸パターン２上に、ＣＶ
Ｄ法によりＳｉＯ2 膜３を成膜した後（図２１）、レジ
ストあるいはＳＯＧ（スピン−オン−グラス）２９をス
ピンコーティングする（図２２）。このとき、塗布膜２
９はＳｉＯ2 膜３表面の段差を飲み込むなめらかな表面
トポロジーを持つ（例えば、スティルワゴン（Ｌ．Ｅ．
Ｓｔｉｌｌｗａｇｏｕ）ら、１９８７年、ジャーナル・
オブ・エレクトロケミカル・ソサイエティ（Ｊ．Ｅｌｅ
ｃｔｒｏｃｈｅｍ．Ｓｏｃ．）第１３４巻 第８号、２
０３０頁。しかる後、ＳｉＯ2 ３と塗布膜２９とのエッ
チング速度が等しくなるようなエッチングガス条件で、
ドライエッチングすることにより、塗布膜２９のなめら
かな表面トポロジーをＳｉＯ2 膜３表面に転写する（図
２３）。
【０００８】このエッチバック法は高温熱処理を必要と
しないため多層金属配線形成用層間絶縁膜の平坦化にも
適用できること等の特徴がある。しかしながら、エッチ
バック開始直後ではウェーハ全面が塗布膜２９で覆われ
ていた状態から、エッチバック終了直前にはウェーハ全
面がＳｉＯ2 膜３で覆われている状態まで、塗布膜２９
とＳｉＯ2 ３の存在比が変化するため、ＳｉＯ2 と塗布
膜とのエッチバック速度が常に等しくなるようなエッチ
ングガス条件の選定が難しいといった問題がある。さら
に、リフロー法と同じく、凸パターン密集領域２７と凸
パターンのない周辺領域と境界部分の段差や孤立パター
ン２８による段差を効果的に除去することはできない
（ｈ0 ＝ｈ）。 （ｃ）平坦化ポリッシング技術 リフロー法やエッチバック法のように、ＢＰＳＧ膜ある
いはスピンコーティング膜の表面流動を利用する場合に
は、凸パターン密集領域２７と凸パターンのない周辺領
域との境界部分の段差や孤立パターン２８による段差を
効果的に除去することはできない（ｈ0 ＝ｈ）。すなわ
ち、すべての領域を平坦化するには、原則的にすべての
表面凸パターンを機械的にポリッシング除去するしかな
い。
しないため多層金属配線形成用層間絶縁膜の平坦化にも
適用できること等の特徴がある。しかしながら、エッチ
バック開始直後ではウェーハ全面が塗布膜２９で覆われ
ていた状態から、エッチバック終了直前にはウェーハ全
面がＳｉＯ2 膜３で覆われている状態まで、塗布膜２９
とＳｉＯ2 ３の存在比が変化するため、ＳｉＯ2 と塗布
膜とのエッチバック速度が常に等しくなるようなエッチ
ングガス条件の選定が難しいといった問題がある。さら
に、リフロー法と同じく、凸パターン密集領域２７と凸
パターンのない周辺領域と境界部分の段差や孤立パター
ン２８による段差を効果的に除去することはできない
（ｈ0 ＝ｈ）。 （ｃ）平坦化ポリッシング技術 リフロー法やエッチバック法のように、ＢＰＳＧ膜ある
いはスピンコーティング膜の表面流動を利用する場合に
は、凸パターン密集領域２７と凸パターンのない周辺領
域との境界部分の段差や孤立パターン２８による段差を
効果的に除去することはできない（ｈ0 ＝ｈ）。すなわ
ち、すべての領域を平坦化するには、原則的にすべての
表面凸パターンを機械的にポリッシング除去するしかな
い。
【０００９】このポリッシング技術として、コロイダル
シリカスラリーを用いるシリコン基板の鏡面処理技術
（アーノ・ヘンリー・ハーゾクら、特願昭４９−１３６
６５号）とともに、トレンチ素子分離埋め込み酸化膜層
形成に代表されるシリコン基板の凹部への酸化膜埋め込
みポリッシング技術（１９９１年、リンデンベルガー
（Ｗ．Ｓ．Ｌｉｕｄｅｎｂｅｒｇｅｒ）ら、ＶＬＳＩテ
クノロジー・シンポジューム、テクニカル・ダイジェス
ト（１９９１ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙＳｙｍ
ｐｏｓｉｕｍ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、
第８９頁、あるいは、ダバリら、１９８９年 アイ・イ
ー・イーイー、インターナショナル・デバイス・ミーテ
ィング、テクニカル・ダイジェスト（ＩＥＥＥ １９８
９ ＩＥＤＭ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、
第６１〜６４頁、が広く知られているが、近年層間絶縁
膜表面の凸パターン平坦化にポリッシング技術を適用す
る試みが報告されている（１９９１年、ウッテチトゥ
（Ｒ．Ｒ．Ｕｔｔｅｃｈｔ）ら、アイ・イー・イーイ
ー、ブイ・ミック会議 予稿集（Ｐｒｏｃ．１９９１
ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ）、第２０頁〜２６
頁）。
シリカスラリーを用いるシリコン基板の鏡面処理技術
（アーノ・ヘンリー・ハーゾクら、特願昭４９−１３６
６５号）とともに、トレンチ素子分離埋め込み酸化膜層
形成に代表されるシリコン基板の凹部への酸化膜埋め込
みポリッシング技術（１９９１年、リンデンベルガー
（Ｗ．Ｓ．Ｌｉｕｄｅｎｂｅｒｇｅｒ）ら、ＶＬＳＩテ
クノロジー・シンポジューム、テクニカル・ダイジェス
ト（１９９１ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙＳｙｍ
ｐｏｓｉｕｍ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、
第８９頁、あるいは、ダバリら、１９８９年 アイ・イ
ー・イーイー、インターナショナル・デバイス・ミーテ
ィング、テクニカル・ダイジェスト（ＩＥＥＥ １９８
９ ＩＥＤＭ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、
第６１〜６４頁、が広く知られているが、近年層間絶縁
膜表面の凸パターン平坦化にポリッシング技術を適用す
る試みが報告されている（１９９１年、ウッテチトゥ
（Ｒ．Ｒ．Ｕｔｔｅｃｈｔ）ら、アイ・イー・イーイ
ー、ブイ・ミック会議 予稿集（Ｐｒｏｃ．１９９１
ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ）、第２０頁〜２６
頁）。
【００１０】図２４に、金属配線上の酸化膜の平坦化ポ
リッシング工程を説明する工程断面図を示す。まず、シ
リコンデバイス上に金属配線層１８を形成し（図２４
（ａ））、プラズマＣＶＤ法により酸化膜１９を成長さ
せる（図２４（ｂ））。この酸化膜表面には、下地金属
配線パターン１８の存在に対応した凸部５がある。加重
を加えながら、このシリコン基板をポリッシングパッド
の張られている回転ポリッシング定盤に押し当てると同
時に、加工液としてコロイダルシリカスラリーを滴下す
る。この時、酸化膜表面凸部５の加工圧力が平坦部と比
較して局部的に大きくなるため、凸部５の加工速度が相
対的に大きくなる。この性質により、酸化膜表面が平坦
化される。酸化膜平坦化後、ビアホール２１を形成し
（図２４（ｃ））、さらに新たな金属配線を形成する。
リッシング工程を説明する工程断面図を示す。まず、シ
リコンデバイス上に金属配線層１８を形成し（図２４
（ａ））、プラズマＣＶＤ法により酸化膜１９を成長さ
せる（図２４（ｂ））。この酸化膜表面には、下地金属
配線パターン１８の存在に対応した凸部５がある。加重
を加えながら、このシリコン基板をポリッシングパッド
の張られている回転ポリッシング定盤に押し当てると同
時に、加工液としてコロイダルシリカスラリーを滴下す
る。この時、酸化膜表面凸部５の加工圧力が平坦部と比
較して局部的に大きくなるため、凸部５の加工速度が相
対的に大きくなる。この性質により、酸化膜表面が平坦
化される。酸化膜平坦化後、ビアホール２１を形成し
（図２４（ｃ））、さらに新たな金属配線を形成する。
【００１１】このように、従来広く知られている平坦化
ポリッシング法は、絶縁膜表面凸パターンを機械的に除
去する方法である。また、高温熱処理を必要としない低
温プロセスであるため多層金属配線形成用層間絶縁膜の
平坦化を行うことができ、ドライエッチング装置や高度
のエッチング条件出しを必要としない比較的安価かつ容
易なプロセスであることがその最大の特徴である。
ポリッシング法は、絶縁膜表面凸パターンを機械的に除
去する方法である。また、高温熱処理を必要としない低
温プロセスであるため多層金属配線形成用層間絶縁膜の
平坦化を行うことができ、ドライエッチング装置や高度
のエッチング条件出しを必要としない比較的安価かつ容
易なプロセスであることがその最大の特徴である。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の平坦化ポリッシング法にはいくつかの重大な問
題がある。重大な問題点とは、平坦化加工特性のパター
ンサイズ依存性、基板面内加工量ばらつきに関するもの
である。以下に、各々の問題点について説明する。 第１の課題：平坦化加工特性のパターンサイズ依存性 まず、ポリッシングによる酸化膜表面の平坦化は、酸化
膜凸部の加工圧力の局部的な増大に起因している。例え
ば、幅の等しい複数個のパターンを含む下地デバイス上
に形成されたシリコン酸化膜１９をポリッシングする場
合（図２５（ａ））、パターン上の酸化膜凸部５の加工
速度Ｖp はパターンのない平坦領域の加工速度Ｖ0 より
も等しく大きい。このため、加工速度の経過とともに酸
化膜表面は均一に平坦化されてゆく（図２５（ｂ））。
ここで、この従来の平坦化ポリッシング法の場合、加工
時間の経過とともにパターンのない平坦領域の酸化膜も
加工速度Ｖ0 で除去されることと、酸化膜表面凸部の平
坦化に必要な時間はＶ0 に対する凸部加工速度Ｖp の相
対加工速度（Ｖp ／Ｖ0 ）に依存することに注意する必
要がある。すなわち、この（Ｖp ／Ｖ0 ）が大きければ
大きいほど、短時間で凸部はポリッシング除去され、平
坦な酸化膜表面が得られる。
た従来の平坦化ポリッシング法にはいくつかの重大な問
題がある。重大な問題点とは、平坦化加工特性のパター
ンサイズ依存性、基板面内加工量ばらつきに関するもの
である。以下に、各々の問題点について説明する。 第１の課題：平坦化加工特性のパターンサイズ依存性 まず、ポリッシングによる酸化膜表面の平坦化は、酸化
膜凸部の加工圧力の局部的な増大に起因している。例え
ば、幅の等しい複数個のパターンを含む下地デバイス上
に形成されたシリコン酸化膜１９をポリッシングする場
合（図２５（ａ））、パターン上の酸化膜凸部５の加工
速度Ｖp はパターンのない平坦領域の加工速度Ｖ0 より
も等しく大きい。このため、加工速度の経過とともに酸
化膜表面は均一に平坦化されてゆく（図２５（ｂ））。
ここで、この従来の平坦化ポリッシング法の場合、加工
時間の経過とともにパターンのない平坦領域の酸化膜も
加工速度Ｖ0 で除去されることと、酸化膜表面凸部の平
坦化に必要な時間はＶ0 に対する凸部加工速度Ｖp の相
対加工速度（Ｖp ／Ｖ0 ）に依存することに注意する必
要がある。すなわち、この（Ｖp ／Ｖ0 ）が大きければ
大きいほど、短時間で凸部はポリッシング除去され、平
坦な酸化膜表面が得られる。
【００１３】しかしながら、この凸部の相対加工速度
（Ｖp ／Ｖ0 ）はそのパターンサイズに依存する。図２
６に、実験により求めた凸部の相対加工速度（Ｖp ／Ｖ
0 ）のパターンサイズｌの依存性を示す。ここでは、高
さ５０００Ａで、幅が１μｍ〜２５μｍのストライプ状
のポリシリコンパターン上のＢＰＳＧ膜を、コロイダル
シリカスラリーを用いてポリッシングした場合の結果を
示した。パターン幅の増加により、凸部の相対加工速度
が低下していることがわかる。実験データの解析の結
果、｛（Ｖp ／Ｖ0 ）−１｝がｌ0 . 3 3 に比例し、例
えばパターン幅１μｍでは（Ｖp ／Ｖ0 ）が２０であっ
たものが、パターン幅１０μｍで１０、パターン幅５０
０μｍでは３程度まで低下することが予測された。
（Ｖp ／Ｖ0 ）はそのパターンサイズに依存する。図２
６に、実験により求めた凸部の相対加工速度（Ｖp ／Ｖ
0 ）のパターンサイズｌの依存性を示す。ここでは、高
さ５０００Ａで、幅が１μｍ〜２５μｍのストライプ状
のポリシリコンパターン上のＢＰＳＧ膜を、コロイダル
シリカスラリーを用いてポリッシングした場合の結果を
示した。パターン幅の増加により、凸部の相対加工速度
が低下していることがわかる。実験データの解析の結
果、｛（Ｖp ／Ｖ0 ）−１｝がｌ0 . 3 3 に比例し、例
えばパターン幅１μｍでは（Ｖp ／Ｖ0 ）が２０であっ
たものが、パターン幅１０μｍで１０、パターン幅５０
０μｍでは３程度まで低下することが予測された。
【００１４】このように凸部の相対加工速度がそのパタ
ーンサイズに依存することは、すなわちポリッシングに
よる表面平坦化速度にパターンサイズ依存性があること
を意味する。この様子を模試的に示したのが、図２７で
ある。パターンのない領域の酸化膜の加工速度をＶ0 、
パターンＩ、ＩＩ、ＩＩＩ上の加工速度をそれぞれ
Ｖ1 、Ｖ2 およびＶ3 とすると（図２７（ａ））、Ｖ0
＜Ｖ3 ＜Ｖ2 ＜Ｖ1 となる関係により、例えばパターン
Ｉ上の酸化膜が平坦化されるｔ1 時間加工したとしても
（図２７（ｂ））、パターンＩＩおよびＩＩＩ上には依
然として表面段差が存在する。さらに、加工を続けてパ
ターンＩＩおよびＩＩＩ上の段差を除去すると（図２７
（ｃ））、パターンのない領域の酸化膜が薄くなり、パ
ターンＩの一部が酸化膜表面上に現れてしなう場合もあ
る。このように、実際の半導体集積回路表面のようにい
ろいろな大きさの凸パターンの依存する場合、加工時間
の最適化が非常に困難となる。
ーンサイズに依存することは、すなわちポリッシングに
よる表面平坦化速度にパターンサイズ依存性があること
を意味する。この様子を模試的に示したのが、図２７で
ある。パターンのない領域の酸化膜の加工速度をＶ0 、
パターンＩ、ＩＩ、ＩＩＩ上の加工速度をそれぞれ
Ｖ1 、Ｖ2 およびＶ3 とすると（図２７（ａ））、Ｖ0
＜Ｖ3 ＜Ｖ2 ＜Ｖ1 となる関係により、例えばパターン
Ｉ上の酸化膜が平坦化されるｔ1 時間加工したとしても
（図２７（ｂ））、パターンＩＩおよびＩＩＩ上には依
然として表面段差が存在する。さらに、加工を続けてパ
ターンＩＩおよびＩＩＩ上の段差を除去すると（図２７
（ｃ））、パターンのない領域の酸化膜が薄くなり、パ
ターンＩの一部が酸化膜表面上に現れてしなう場合もあ
る。このように、実際の半導体集積回路表面のようにい
ろいろな大きさの凸パターンの依存する場合、加工時間
の最適化が非常に困難となる。
【００１５】さらに、パターンサイズが大きくなると平
坦化の効率が低下することも、実用上問題を生じる場合
がある。図２８に、ＤＲＡＭの製造工程において、スタ
ック容量ポリシリコン１５および容量プレート配線１６
上のＢＰＳＧ膜４をリフローした後の断面模試図であ
る。たとえば、６４ＭｂＤＲＡＭでは、高さ５０００Ａ
〜８０００Ａ程度のスタック容量セルの密集した幅４６
０μｍ程度のメモリーセル領域と、幅５０μｍ程度のセ
ンスアンプを含む周辺回路領域とが規則的に繰り返され
た構造を持つ。このような構造体上にＢＰＳＧ膜を成長
後リフローさせると、メモリセル領域内あるいは周辺回
路領域内の凹凸は平坦化され、周辺回路領域に対してメ
モリーセル領域全体がなめらかに盛り上がった状態とな
る。このメモリーセル領域と周辺回路領域との大きな初
期段差（ｈ0 ）が、ＢＰＳＧ膜上にアルミ配線を形成を
困難なものにしている。ところで、従来の平坦化ポリッ
シングによりこの初期段差の除去を試みたとしても、メ
モリーセル領域１７上の凸領域が大きいため平坦な周辺
回路領域１６との相対加工速度（Ｖm e m o r y ／Ｖ
p e r i m e t e r ）が大きくならず、効率よく段差ｈ
0 を除去することはできない。さらに、加工を続ける
と、周辺領域のＢＰＳＧ膜厚（ｈ’B P ）が小さくなり
すぎる恐れがある。
坦化の効率が低下することも、実用上問題を生じる場合
がある。図２８に、ＤＲＡＭの製造工程において、スタ
ック容量ポリシリコン１５および容量プレート配線１６
上のＢＰＳＧ膜４をリフローした後の断面模試図であ
る。たとえば、６４ＭｂＤＲＡＭでは、高さ５０００Ａ
〜８０００Ａ程度のスタック容量セルの密集した幅４６
０μｍ程度のメモリーセル領域と、幅５０μｍ程度のセ
ンスアンプを含む周辺回路領域とが規則的に繰り返され
た構造を持つ。このような構造体上にＢＰＳＧ膜を成長
後リフローさせると、メモリセル領域内あるいは周辺回
路領域内の凹凸は平坦化され、周辺回路領域に対してメ
モリーセル領域全体がなめらかに盛り上がった状態とな
る。このメモリーセル領域と周辺回路領域との大きな初
期段差（ｈ0 ）が、ＢＰＳＧ膜上にアルミ配線を形成を
困難なものにしている。ところで、従来の平坦化ポリッ
シングによりこの初期段差の除去を試みたとしても、メ
モリーセル領域１７上の凸領域が大きいため平坦な周辺
回路領域１６との相対加工速度（Ｖm e m o r y ／Ｖ
p e r i m e t e r ）が大きくならず、効率よく段差ｈ
0 を除去することはできない。さらに、加工を続ける
と、周辺領域のＢＰＳＧ膜厚（ｈ’B P ）が小さくなり
すぎる恐れがある。
【００１６】このように、ポリッシングによる酸化膜表
面の平坦化が表面凹凸に対応する加工圧力の局部的な分
布に依存する結果、従来のポリッシング法では凸部のパ
ターンサイズが大きくなるほど平坦化速度が遅くなり、
いろいろな大きさのパターンから構成される集積回路表
面内すべての領域を平坦化することが困難であるという
重大な問題がある。 第２の課題：基板面内加工量のばらつき コロイダシリカスラリーを用いたポリッシングの場合、
一般に、ウェーハ周辺部の加工速度が中心部と比較して
５〜１０％ほど大きい加工速度分布を示す。例えば（図
２９）、シリコン基板上に形成された初期膜厚ｔ0 のＢ
ＰＳＧ膜４をポリッシングすると、周辺部の膜圧ｔ
p e r i m e t e r は中心部の膜厚ｔc e nt e r より
も小さくなる。当然のことながら、周辺部に位置する段
差も中心部に位置するものよりも小さくなる。
面の平坦化が表面凹凸に対応する加工圧力の局部的な分
布に依存する結果、従来のポリッシング法では凸部のパ
ターンサイズが大きくなるほど平坦化速度が遅くなり、
いろいろな大きさのパターンから構成される集積回路表
面内すべての領域を平坦化することが困難であるという
重大な問題がある。 第２の課題：基板面内加工量のばらつき コロイダシリカスラリーを用いたポリッシングの場合、
一般に、ウェーハ周辺部の加工速度が中心部と比較して
５〜１０％ほど大きい加工速度分布を示す。例えば（図
２９）、シリコン基板上に形成された初期膜厚ｔ0 のＢ
ＰＳＧ膜４をポリッシングすると、周辺部の膜圧ｔ
p e r i m e t e r は中心部の膜厚ｔc e nt e r より
も小さくなる。当然のことながら、周辺部に位置する段
差も中心部に位置するものよりも小さくなる。
【００１７】このように、従来のポリッシング方法で
は、必然的に膜厚および表面段差にウェーハ面内分布が
生じ、ポリッシング後のコンタクトホール形成のための
ドライエッチングが困難になる。特に、使用するシリコ
ン基板の大口径化に伴って、この基板面内の加工量およ
び平坦化効率のばらつきは、実用上ますます重大な問題
となる。
は、必然的に膜厚および表面段差にウェーハ面内分布が
生じ、ポリッシング後のコンタクトホール形成のための
ドライエッチングが困難になる。特に、使用するシリコ
ン基板の大口径化に伴って、この基板面内の加工量およ
び平坦化効率のばらつきは、実用上ますます重大な問題
となる。
【００１８】本発明の目的は、リフロー法やエッチバッ
ク法にはない優れた特徴を有する平坦化ポリッシングに
おいて、平坦化速度のパターンサイズ依存性やウェーハ
面内分布や下地デバイスへの金属汚染を排除することに
ある。
ク法にはない優れた特徴を有する平坦化ポリッシングに
おいて、平坦化速度のパターンサイズ依存性やウェーハ
面内分布や下地デバイスへの金属汚染を排除することに
ある。
【００１９】
【課題を解決するための手段】本発明は、表面に凸部の
ある絶縁膜上の前記凸部の存在しない領域を、少なくと
も前記絶縁膜よりもポリッシング速度の遅い材料でかつ
前記凸部の高さよりも薄いポリッシング保護膜で覆い、
しかる後前記絶縁膜が前記ポリッシング保護膜よりもポ
リッシング速度が速いことを利用して、選択的に前記絶
縁膜上の凸部を除去するポリッシング方法である。
ある絶縁膜上の前記凸部の存在しない領域を、少なくと
も前記絶縁膜よりもポリッシング速度の遅い材料でかつ
前記凸部の高さよりも薄いポリッシング保護膜で覆い、
しかる後前記絶縁膜が前記ポリッシング保護膜よりもポ
リッシング速度が速いことを利用して、選択的に前記絶
縁膜上の凸部を除去するポリッシング方法である。
【００２０】また本発明は、スタック容量セルが密集し
ているメモリーセル領域と周辺回路領域とが繰り返し並
んでいるメモリー半導体素子上のＢＰＳＧ膜をリフロー
する工程と、前記ＢＰＳＧ膜よりもポリッシング速度が
遅くしかも前記スタック容量セルの高さよりも薄いポリ
ッシング保護膜で前記メモリーセル領域以外を覆う工程
と、ポリッシングを施す工程を備えることを特徴とした
メモリ素子表面平坦化方法である。また本発明は、第１
の金属配線上に層間絶縁膜を形成する工程と、前記層間
絶縁膜よりもポリッシング速度が遅くしかも前記金属配
線の高さよりも薄いポリッシング保護膜で前記配線部以
外の領域を覆う工程と、ポリッシングを施すことにより
前記層間絶縁膜表面を平坦化する工程と、前記層間絶縁
膜にビアホールを形成する工程と、第２の金属配線を形
成する工程とを備えることを特徴とする多層金属配線層
形成方法である。
ているメモリーセル領域と周辺回路領域とが繰り返し並
んでいるメモリー半導体素子上のＢＰＳＧ膜をリフロー
する工程と、前記ＢＰＳＧ膜よりもポリッシング速度が
遅くしかも前記スタック容量セルの高さよりも薄いポリ
ッシング保護膜で前記メモリーセル領域以外を覆う工程
と、ポリッシングを施す工程を備えることを特徴とした
メモリ素子表面平坦化方法である。また本発明は、第１
の金属配線上に層間絶縁膜を形成する工程と、前記層間
絶縁膜よりもポリッシング速度が遅くしかも前記金属配
線の高さよりも薄いポリッシング保護膜で前記配線部以
外の領域を覆う工程と、ポリッシングを施すことにより
前記層間絶縁膜表面を平坦化する工程と、前記層間絶縁
膜にビアホールを形成する工程と、第２の金属配線を形
成する工程とを備えることを特徴とする多層金属配線層
形成方法である。
【００２１】また本発明は半導体基板上に形成された表
面に凸部を有する絶縁膜の前記凸部以外の領域を、前記
絶縁膜よりもポリッシング速度が遅いポリッシング保護
膜で覆う工程と、前記基板をポリッシングして前記絶縁
膜の凸部を選択的に除去するポリッシング工程と、を有
する半導体集積回路の製造方法である。
面に凸部を有する絶縁膜の前記凸部以外の領域を、前記
絶縁膜よりもポリッシング速度が遅いポリッシング保護
膜で覆う工程と、前記基板をポリッシングして前記絶縁
膜の凸部を選択的に除去するポリッシング工程と、を有
する半導体集積回路の製造方法である。
【００２２】また本発明は、半導体基板上に形成された
表面に凸部を有する絶縁膜の前記凸部以外の領域を、前
記凸部と凸部以外の領域との段差よりも小さい所定の厚
さを有し、前記絶縁膜よりもポリッシング速度が遅いポ
リッシング保護膜で覆う工程と、前記基板をポリッシン
グして前記絶縁膜の凸部を選択的に薄層化し、前記絶縁
膜の前記凸部と凸部以外の領域との段差を前記ポリッシ
ング保護膜の前記所定の厚さ以下とするポリッシング工
程と、を有する半導体集積回路の製造方法である。
表面に凸部を有する絶縁膜の前記凸部以外の領域を、前
記凸部と凸部以外の領域との段差よりも小さい所定の厚
さを有し、前記絶縁膜よりもポリッシング速度が遅いポ
リッシング保護膜で覆う工程と、前記基板をポリッシン
グして前記絶縁膜の凸部を選択的に薄層化し、前記絶縁
膜の前記凸部と凸部以外の領域との段差を前記ポリッシ
ング保護膜の前記所定の厚さ以下とするポリッシング工
程と、を有する半導体集積回路の製造方法である。
【００２３】
【００２４】
【実施例】（その１）次に、実施例について図面を参照
して説明する。本実施例は、コロイダルシリカスラリー
を用いたポリッシングにおいて、ポリッシングされる材
料の種類により、その加工速度が異なる性質を積極的に
利用して絶縁膜凸部を平坦化する方法である。
して説明する。本実施例は、コロイダルシリカスラリー
を用いたポリッシングにおいて、ポリッシングされる材
料の種類により、その加工速度が異なる性質を積極的に
利用して絶縁膜凸部を平坦化する方法である。
【００２５】図１は、プラズマＣＶＤ法によるＢＰＳＧ
膜（８５０℃リフロー熱処理をしたもの）、シリコン熱
酸化膜およびＬＰ−ＣＶＤ法（減圧ＣＶＤ）法によるＳ
ｉ3Ｎ4 膜の加工時間と加工量の関係を示したものであ
る。なお、加工圧力が０．５ｋｇ／ｃｍ2 、ポリッシン
グ定盤およびウェーハ回転速度が３５ｒｐｍとした場
合、Ｓｉ3 Ｎ4 膜の加工速度は１５０［Ａ／ｍｉｎ］、
ＳｉＯ2 膜は７６０［Ａ／ｍｉｎ］、ＢＰＳＧ膜は１３
００［Ａ／ｍｉｎ］であり、すなわち、Ｓｉ3 Ｎ4 膜の
加工速度はＢＰＳＧ膜の約８分の１であった。
膜（８５０℃リフロー熱処理をしたもの）、シリコン熱
酸化膜およびＬＰ−ＣＶＤ法（減圧ＣＶＤ）法によるＳ
ｉ3Ｎ4 膜の加工時間と加工量の関係を示したものであ
る。なお、加工圧力が０．５ｋｇ／ｃｍ2 、ポリッシン
グ定盤およびウェーハ回転速度が３５ｒｐｍとした場
合、Ｓｉ3 Ｎ4 膜の加工速度は１５０［Ａ／ｍｉｎ］、
ＳｉＯ2 膜は７６０［Ａ／ｍｉｎ］、ＢＰＳＧ膜は１３
００［Ａ／ｍｉｎ］であり、すなわち、Ｓｉ3 Ｎ4 膜の
加工速度はＢＰＳＧ膜の約８分の１であった。
【００２６】図２から図３は、図１に示したＢＰＳＧ膜
とＳｉ3 Ｎ4 膜との加工速度の差を利用した平坦化ポリ
ッシングの原理を説明したものである。ここでは、デバ
イス層１上にポリシリコン配線層等の下地凸パターン２
上にＣＶＤ法によりＳｉＯ2膜３およびＢＰＳＧ膜４が
形成されており、下地凸パターン２に対応したＢＰＳＧ
膜表面の凸部５を平坦化除去する場合の実施例である。
まず、図２に示すようにＢＰＳＧ膜４上にＬＰ−ＣＶＤ
法によりポリッシング保護膜としてＳｉ3 Ｎ4膜６を形
成し、フォトリソグラフィーおよびドライエッチングに
よりＢＰＳＧ膜表面の凸部５上のＳｉ3 Ｎ4 膜６を除去
する。このときＳｉ3 Ｎ4 膜６が凸部５にかからないよ
う、少し広めにＳｉ3 Ｎ4 膜６を除去するとよい。Ｓｉ
3 Ｎ4 膜６の成長膜厚は、Ｓｉ3 Ｎ4 膜とＢＰＳＧ膜と
の相対加工速度およびＢＰＳＧ膜表面の凸部の高さに依
存する。例えば、Ｓｉ3 Ｎ4 膜の加工速度がＢＰＳＧ膜
の約８分の１であり、かつ凸部５の高さが８０００Ａの
場合、Ｓｉ3 Ｎ4 膜６の成長膜厚は１０００Ａ〜１５０
０Ａ程度でよい。図２に示したシリコン基板をコロイダ
ルシリカスラリーを用いてポリッシングすると（図
３）、Ｓｉ3 Ｎ4 膜６の存在しないＢＰＳＧ膜表面の凸
部のみが選択的にポリッシング除去され、一方、ＢＰＳ
Ｇ膜表面の凸部以外の領域はＳｉ3 Ｎ4 膜６に保護され
ているため加工は進行しない。ポリッシング後、Ｓｉ3
Ｎ4 膜６をエッチング除去して得られるＢＰＳＧ膜表面
は平坦なものになる。
とＳｉ3 Ｎ4 膜との加工速度の差を利用した平坦化ポリ
ッシングの原理を説明したものである。ここでは、デバ
イス層１上にポリシリコン配線層等の下地凸パターン２
上にＣＶＤ法によりＳｉＯ2膜３およびＢＰＳＧ膜４が
形成されており、下地凸パターン２に対応したＢＰＳＧ
膜表面の凸部５を平坦化除去する場合の実施例である。
まず、図２に示すようにＢＰＳＧ膜４上にＬＰ−ＣＶＤ
法によりポリッシング保護膜としてＳｉ3 Ｎ4膜６を形
成し、フォトリソグラフィーおよびドライエッチングに
よりＢＰＳＧ膜表面の凸部５上のＳｉ3 Ｎ4 膜６を除去
する。このときＳｉ3 Ｎ4 膜６が凸部５にかからないよ
う、少し広めにＳｉ3 Ｎ4 膜６を除去するとよい。Ｓｉ
3 Ｎ4 膜６の成長膜厚は、Ｓｉ3 Ｎ4 膜とＢＰＳＧ膜と
の相対加工速度およびＢＰＳＧ膜表面の凸部の高さに依
存する。例えば、Ｓｉ3 Ｎ4 膜の加工速度がＢＰＳＧ膜
の約８分の１であり、かつ凸部５の高さが８０００Ａの
場合、Ｓｉ3 Ｎ4 膜６の成長膜厚は１０００Ａ〜１５０
０Ａ程度でよい。図２に示したシリコン基板をコロイダ
ルシリカスラリーを用いてポリッシングすると（図
３）、Ｓｉ3 Ｎ4 膜６の存在しないＢＰＳＧ膜表面の凸
部のみが選択的にポリッシング除去され、一方、ＢＰＳ
Ｇ膜表面の凸部以外の領域はＳｉ3 Ｎ4 膜６に保護され
ているため加工は進行しない。ポリッシング後、Ｓｉ3
Ｎ4 膜６をエッチング除去して得られるＢＰＳＧ膜表面
は平坦なものになる。
【００２７】次に、本発明によりＢＰＳＧ膜とＳｉ3 Ｎ
4 膜との加工速度の差を利用した平坦化ポリッシングに
より、従来のポリッシング技術が抱えていた３つの課題
をいかに解決したかについて述べる。
4 膜との加工速度の差を利用した平坦化ポリッシングに
より、従来のポリッシング技術が抱えていた３つの課題
をいかに解決したかについて述べる。
【００２８】図４〜図７は、従来のポリッシングの第１
の課題であった平坦化加工特性のパターンサイズ依存性
を解決するために、本発明を適用した場合の実施例を示
したものである。まず、図４に示すがごとくパターンサ
イズの小さな凸部７とパターンサイズの大きな凸部８と
が存在するＢＰＳＧ膜表面４において、凸部以外の領域
Ｓｉ3 Ｎ4 膜６を形成する。このシリコン基板をポリッ
シングすると、図５に示すがごとく、パターンサイズの
小さな凸部７の加工速度が大きな凸部８よりも速いた
め、パターンサイズの小さな凸部７が先に除去される。
小さなＢＰＳＧ膜表面の凸部７はＳｉ3 Ｎ4 膜６に囲ま
れているため、その後小さなＢＰＳＧ膜表面凸部７の加
工速度はＳｉ3 Ｎ4 膜６と同じになる。さらに、ポリッ
シングを続けて行くと（図６）、大きなＢＰＳＧ膜表面
凸部８が除去される。なお、表面凸部のない領域のＢＰ
ＳＧ膜はＳｉ3 Ｎ4 膜６に保護されているため、ポリッ
シングされない。その後Ｓｉ3 Ｎ4 膜６をエッチング除
去することにより（図７）、いろいろな大きさの凸パタ
ーンがある場合であっても、一様に平坦なＢＰＳＧ膜を
えることができるわけである。なお、ここに示した実施
例では、ＢＰＳＧ膜上のすべての凸部をポリッシングし
た後（図６）、ＢＰＳＧ膜表面に残るＳｉ3 Ｎ4 膜６を
エッチングにより除去したが、このままポリッシングを
続けてＳｉ3 Ｎ4 膜６を除去してもよい。
の課題であった平坦化加工特性のパターンサイズ依存性
を解決するために、本発明を適用した場合の実施例を示
したものである。まず、図４に示すがごとくパターンサ
イズの小さな凸部７とパターンサイズの大きな凸部８と
が存在するＢＰＳＧ膜表面４において、凸部以外の領域
Ｓｉ3 Ｎ4 膜６を形成する。このシリコン基板をポリッ
シングすると、図５に示すがごとく、パターンサイズの
小さな凸部７の加工速度が大きな凸部８よりも速いた
め、パターンサイズの小さな凸部７が先に除去される。
小さなＢＰＳＧ膜表面の凸部７はＳｉ3 Ｎ4 膜６に囲ま
れているため、その後小さなＢＰＳＧ膜表面凸部７の加
工速度はＳｉ3 Ｎ4 膜６と同じになる。さらに、ポリッ
シングを続けて行くと（図６）、大きなＢＰＳＧ膜表面
凸部８が除去される。なお、表面凸部のない領域のＢＰ
ＳＧ膜はＳｉ3 Ｎ4 膜６に保護されているため、ポリッ
シングされない。その後Ｓｉ3 Ｎ4 膜６をエッチング除
去することにより（図７）、いろいろな大きさの凸パタ
ーンがある場合であっても、一様に平坦なＢＰＳＧ膜を
えることができるわけである。なお、ここに示した実施
例では、ＢＰＳＧ膜上のすべての凸部をポリッシングし
た後（図６）、ＢＰＳＧ膜表面に残るＳｉ3 Ｎ4 膜６を
エッチングにより除去したが、このままポリッシングを
続けてＳｉ3 Ｎ4 膜６を除去してもよい。
【００２９】図８〜図１０は、従来のポリッシングの第
２の課題であったウェーハ面内加工量のばらつきが、本
発明でいかに解決されるかを示したものである。まず、
図８に示すようにシリコン基板の周辺部９および中心部
１０の凸部のあるＢＰＳＧ膜膜６の凸部以外の領域にポ
リッシング保護膜としてＳｉ3 Ｎ4 膜６を形成する。一
般に、コロイダルシリカを用いたポリッシングでは基板
周辺部のポリッシング速度が相対的に速いため、まず周
辺部の凸部９が選択的に除去される（図９）。ただし、
周辺部の凸部９はＳｉ3 Ｎ4 膜６に囲まれているため、
ポリッシングを続けたとしても、そのポリッシング速度
はＳｉ3 Ｎ4 膜６と同じになる。さらに、ポリッシング
を続けると中心部の凸部が除去され（図１０）、基板全
体に渡って一様に平坦化されたＢＰＳＧ膜６を得ること
ができる。
２の課題であったウェーハ面内加工量のばらつきが、本
発明でいかに解決されるかを示したものである。まず、
図８に示すようにシリコン基板の周辺部９および中心部
１０の凸部のあるＢＰＳＧ膜膜６の凸部以外の領域にポ
リッシング保護膜としてＳｉ3 Ｎ4 膜６を形成する。一
般に、コロイダルシリカを用いたポリッシングでは基板
周辺部のポリッシング速度が相対的に速いため、まず周
辺部の凸部９が選択的に除去される（図９）。ただし、
周辺部の凸部９はＳｉ3 Ｎ4 膜６に囲まれているため、
ポリッシングを続けたとしても、そのポリッシング速度
はＳｉ3 Ｎ4 膜６と同じになる。さらに、ポリッシング
を続けると中心部の凸部が除去され（図１０）、基板全
体に渡って一様に平坦化されたＢＰＳＧ膜６を得ること
ができる。
【００３０】従来のコロイダルシリカスラリーを用い
て、デバイスのないシリコン基板の鏡面ポリッシングを
行う場合には、コロイダルシリカ粒子内部あるいは分散
媒中にアルカリ金属や遷移金属が含まれていたとして
も、ポリッシング後シリコンウェーハ表面層数ミクロン
をエッチング除去することによりシリコン基板への金属
汚染を完全に無くすことが可能であった。一般に、コロ
イダルシリカ粒子内部あるいは分散媒には、微量（数ｐ
ｐｍ）程度のＮａが含まれている。
て、デバイスのないシリコン基板の鏡面ポリッシングを
行う場合には、コロイダルシリカ粒子内部あるいは分散
媒中にアルカリ金属や遷移金属が含まれていたとして
も、ポリッシング後シリコンウェーハ表面層数ミクロン
をエッチング除去することによりシリコン基板への金属
汚染を完全に無くすことが可能であった。一般に、コロ
イダルシリカ粒子内部あるいは分散媒には、微量（数ｐ
ｐｍ）程度のＮａが含まれている。
【００３１】ところが、多層金属配線形成用層間絶縁膜
（ＣＶＤ−ＳｉＯ2 膜等）を平坦化ポリッシングする場
合、デバイス形成シリコン基板のポリッシング表面をエ
ッチング除去できる量も限界がある。このため、アルカ
リ金属や遷移金属が層間絶縁膜である酸化膜を突き抜
け、ＭＯＳＦＥＴのしきい値電圧が移動する恐れがある
といった重大な問題がある。すなわち、コロイダルシリ
カスラリーを用いた多層金属配線形成用層間絶縁膜の平
坦化ポリッシングの場合、Ｎａ等の汚染物質のゲッタリ
ング層が必要になるが従来の方法ではいっさい考慮され
ていない。
（ＣＶＤ−ＳｉＯ2 膜等）を平坦化ポリッシングする場
合、デバイス形成シリコン基板のポリッシング表面をエ
ッチング除去できる量も限界がある。このため、アルカ
リ金属や遷移金属が層間絶縁膜である酸化膜を突き抜
け、ＭＯＳＦＥＴのしきい値電圧が移動する恐れがある
といった重大な問題がある。すなわち、コロイダルシリ
カスラリーを用いた多層金属配線形成用層間絶縁膜の平
坦化ポリッシングの場合、Ｎａ等の汚染物質のゲッタリ
ング層が必要になるが従来の方法ではいっさい考慮され
ていない。
【００３２】本発明による平坦化ポリッシングを適用す
る表面段差のある絶縁膜としてＢＰＳＧ膜とすれば、Ｂ
ＰＳＧ膜の持つ金属のゲッタリング効果により（カーン
Ｗ．Ｋｅｒｎ）ら、”Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓｅｓｆｏｒ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔｓ”．ソリッド ステート テクノ
ロジ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇ
ｙ）／Ｊｕｎｅ １９８５．ｐ１７１）、アルカリ金属
や遷移金属の酸化膜突き抜けの影響によるＭＯＳＦＥＴ
のしきい値電圧が移動する恐れを回避することができ
る。なお、ＢＰＳＧ膜が下地に埋めこまれているＳｉＯ
2 膜表面を本発明によるポリッシングを用いて平坦化し
た場合であっても、埋め込まれているＢＰＳＧ膜のゲッ
タリング効果を利用できることは自明である。
る表面段差のある絶縁膜としてＢＰＳＧ膜とすれば、Ｂ
ＰＳＧ膜の持つ金属のゲッタリング効果により（カーン
Ｗ．Ｋｅｒｎ）ら、”Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓｅｓｆｏｒ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔｓ”．ソリッド ステート テクノ
ロジ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇ
ｙ）／Ｊｕｎｅ １９８５．ｐ１７１）、アルカリ金属
や遷移金属の酸化膜突き抜けの影響によるＭＯＳＦＥＴ
のしきい値電圧が移動する恐れを回避することができ
る。なお、ＢＰＳＧ膜が下地に埋めこまれているＳｉＯ
2 膜表面を本発明によるポリッシングを用いて平坦化し
た場合であっても、埋め込まれているＢＰＳＧ膜のゲッ
タリング効果を利用できることは自明である。
【００３３】なお、平坦化する膜としてＢＰＳＧ膜以外
にＳｉＯ2 、ＢＳＧ、ＰＳＧあるいはそれらの積層膜等
でもよいことは自明である。
にＳｉＯ2 、ＢＳＧ、ＰＳＧあるいはそれらの積層膜等
でもよいことは自明である。
【００３４】さらに、ポリッシング保護膜として、上述
した実施例ではＳｉ3 Ｎ4 膜を用いたが、ポリッシング
する絶縁膜よりも硬度が高く、その加工速度が遅い材料
ならばいいわけで、たとえばアルミナ膜（Ａｌ
2 Ｏ3 ）、窒素チタン膜（ＴｉＮ）、ダイアモンド膜で
もよいことは自明である。さらに、ポリッシング膜上に
Ｓｉ3Ｎ4 膜、アルミナ膜（Ａｌ2 Ｏ3 ）、窒素チタン
膜（ＴｉＮ）あるいはダイアモンド膜を成膜した多層膜
等をポリッシング保護膜として用いてよいことも自明で
ある。また、本実施例ではＢＰＳＧ膜をリフローした
が、必ずしもリフローは必要ではない。（その２）次
に、本発明による平坦化ポリッシングをメモリ半導体素
子に製造工程に適用した実施例について述べる。図１１
は、例えば高さ８０００Ａのスタック容量ポリシリコン
１５を利用するＤＲＡＭの製造工程のうち、容量プレー
トポリシリ配線１５’まで形成したシリコン基板上にＢ
ＰＳＧ膜（膜厚：ｈB P 1 ＝１００００Ａ〜１２０００
Ａ）の形成工程およびそのリフロー工程まで終了した状
態の断面模試図である。実際のＤＲＡＭにおいて、スタ
ック容量ポリシリコン１５の密集するメモリセル領域１
７と周辺回路領域１６とが交互に繰り返された構造とな
っており、メモリセル領域上のＢＰＳＧ膜４は、周辺回
路領域１６上と比較して８０００Ａ〜１００００Ａ程度
盛り上がっている。まお、ＢＰＳＧ膜厚（ｈB P1 ）は
８０００Ａ〜１２０００Ａ程度である。このＢＰＳＧ膜
４上に１０００Ａ〜１５００ＡのＳｉ3 Ｎ4 膜を成膜
し、メモリセル領域のＳｉ3 Ｎ4 膜６を除去する。この
ような構造を持ったシリコン基板をポリッシングすると
（図１２）、メモリセル領域１７上のＢＰＳＧ膜４のみ
が選択的に除去される。さらに、周辺回路領域上のＳｉ
3 Ｎ4 膜６を除去することにより、ＤＲＡＭ全面に渡っ
て平坦なＢＰＳＧ膜４を得ることができる。なお、周辺
回路領域１６のＢＰＳＧ膜４はＳｉ3 Ｎ4 膜６の存在に
より加工されないため、周辺回路領域のＢＰＳＧ膜
（ｈ’B P 1 ）は８０００Ａ〜１２０００Ａと厚い。そ
こでＳｉ3 Ｎ4 膜６を除去してＢＰＳＧ膜４の表面を、
基板全面に渡って一様にエッチングあるいは通常のポリ
ッシングにより一部除去して薄くする工程を行ってもよ
い。なお、本実施例においてもＢＰＳＧ膜のリフローは
必ずしも必要ではない。
した実施例ではＳｉ3 Ｎ4 膜を用いたが、ポリッシング
する絶縁膜よりも硬度が高く、その加工速度が遅い材料
ならばいいわけで、たとえばアルミナ膜（Ａｌ
2 Ｏ3 ）、窒素チタン膜（ＴｉＮ）、ダイアモンド膜で
もよいことは自明である。さらに、ポリッシング膜上に
Ｓｉ3Ｎ4 膜、アルミナ膜（Ａｌ2 Ｏ3 ）、窒素チタン
膜（ＴｉＮ）あるいはダイアモンド膜を成膜した多層膜
等をポリッシング保護膜として用いてよいことも自明で
ある。また、本実施例ではＢＰＳＧ膜をリフローした
が、必ずしもリフローは必要ではない。（その２）次
に、本発明による平坦化ポリッシングをメモリ半導体素
子に製造工程に適用した実施例について述べる。図１１
は、例えば高さ８０００Ａのスタック容量ポリシリコン
１５を利用するＤＲＡＭの製造工程のうち、容量プレー
トポリシリ配線１５’まで形成したシリコン基板上にＢ
ＰＳＧ膜（膜厚：ｈB P 1 ＝１００００Ａ〜１２０００
Ａ）の形成工程およびそのリフロー工程まで終了した状
態の断面模試図である。実際のＤＲＡＭにおいて、スタ
ック容量ポリシリコン１５の密集するメモリセル領域１
７と周辺回路領域１６とが交互に繰り返された構造とな
っており、メモリセル領域上のＢＰＳＧ膜４は、周辺回
路領域１６上と比較して８０００Ａ〜１００００Ａ程度
盛り上がっている。まお、ＢＰＳＧ膜厚（ｈB P1 ）は
８０００Ａ〜１２０００Ａ程度である。このＢＰＳＧ膜
４上に１０００Ａ〜１５００ＡのＳｉ3 Ｎ4 膜を成膜
し、メモリセル領域のＳｉ3 Ｎ4 膜６を除去する。この
ような構造を持ったシリコン基板をポリッシングすると
（図１２）、メモリセル領域１７上のＢＰＳＧ膜４のみ
が選択的に除去される。さらに、周辺回路領域上のＳｉ
3 Ｎ4 膜６を除去することにより、ＤＲＡＭ全面に渡っ
て平坦なＢＰＳＧ膜４を得ることができる。なお、周辺
回路領域１６のＢＰＳＧ膜４はＳｉ3 Ｎ4 膜６の存在に
より加工されないため、周辺回路領域のＢＰＳＧ膜
（ｈ’B P 1 ）は８０００Ａ〜１２０００Ａと厚い。そ
こでＳｉ3 Ｎ4 膜６を除去してＢＰＳＧ膜４の表面を、
基板全面に渡って一様にエッチングあるいは通常のポリ
ッシングにより一部除去して薄くする工程を行ってもよ
い。なお、本実施例においてもＢＰＳＧ膜のリフローは
必ずしも必要ではない。
【００３５】図１３〜１４は、前記した実施例と比較し
て、メモリー半導体素子全面に成長するＢＰＳＧの膜厚
を６０００Ａ〜８０００Ａと少なくし、周辺回路領域上
のＢＰＳＧ膜（ｈB P 2 ）が厚くならないように配慮し
た実施例である。このため、周辺回路領域のＢＰＳＧ膜
４上には図１１〜１２に示した実施例の場合よりも厚い
２０００Ａ〜３０００ＡのＳｉ3 Ｎ4 膜６’を形成す
る。なお、このような厚いポリッシング保護膜として、
膜厚１５００Ａのポリシリコン上に１５００ＡのＳｉ3
Ｎ4 膜を積層したような多層膜を用いてもよい。その
後、ポリッシングによりメモリセル領域上のＢＰＳＧ膜
を選択的に除去し、さらにＳｉ3 Ｎ4 膜６’を除去する
（図１４）。これらの工程により、周辺領域に対して初
期段差としてｈ0 （８０００Ａ〜１００００Ａ）であっ
たものが、段差ｈ（２０００Ａ〜３０００Ａ）にまで低
減される。この場合、周辺回路上のＢＰＳＧ膜は６００
０Ａ〜８０００Ａとなる。
て、メモリー半導体素子全面に成長するＢＰＳＧの膜厚
を６０００Ａ〜８０００Ａと少なくし、周辺回路領域上
のＢＰＳＧ膜（ｈB P 2 ）が厚くならないように配慮し
た実施例である。このため、周辺回路領域のＢＰＳＧ膜
４上には図１１〜１２に示した実施例の場合よりも厚い
２０００Ａ〜３０００ＡのＳｉ3 Ｎ4 膜６’を形成す
る。なお、このような厚いポリッシング保護膜として、
膜厚１５００Ａのポリシリコン上に１５００ＡのＳｉ3
Ｎ4 膜を積層したような多層膜を用いてもよい。その
後、ポリッシングによりメモリセル領域上のＢＰＳＧ膜
を選択的に除去し、さらにＳｉ3 Ｎ4 膜６’を除去する
（図１４）。これらの工程により、周辺領域に対して初
期段差としてｈ0 （８０００Ａ〜１００００Ａ）であっ
たものが、段差ｈ（２０００Ａ〜３０００Ａ）にまで低
減される。この場合、周辺回路上のＢＰＳＧ膜は６００
０Ａ〜８０００Ａとなる。
【００３６】図１１〜１２および図１３〜１４に示した
実施例からわかるように、メモリセル領域上および周辺
回路領域上の許容されるそれぞれのＢＰＳＧ膜厚と、周
辺回路領域とメモリセル領域との段差の許容値により、
平坦化するＢＰＳＧ膜４およびポリッシング保護膜であ
るＳｉ3 Ｎ4 膜６の厚さを適宜変化させることが肝要で
ある。
実施例からわかるように、メモリセル領域上および周辺
回路領域上の許容されるそれぞれのＢＰＳＧ膜厚と、周
辺回路領域とメモリセル領域との段差の許容値により、
平坦化するＢＰＳＧ膜４およびポリッシング保護膜であ
るＳｉ3 Ｎ4 膜６の厚さを適宜変化させることが肝要で
ある。
【００３７】さらに、上述した実施例では、周辺回路領
域上のＢＰＳＧ膜全面にポリッシング保護膜（Ｓｉ3 Ｎ
4 膜）を形成したが、周辺回路領域内のゲート電極配線
１２あるいはビット線１４直上のポリッシング保護膜
（Ｓｉ3 Ｎ4 膜）を除去しておけば、本発明によるポリ
ッシングによりメモリセル領域のＢＰＳＧ膜を除去する
と同時に、周辺回路領域内のゲート電極配線１２あるい
はビット線１４の存在に起因したＢＰＳＧ膜表面の凸部
を除去もできることは自明である。さらに、上述した実
施例では、リフロー後のＢＰＳＧ膜をポリッシングした
場合を示したが、ポリッシング後ＢＰＳＧ膜のリフロー
を行ってもよい。
域上のＢＰＳＧ膜全面にポリッシング保護膜（Ｓｉ3 Ｎ
4 膜）を形成したが、周辺回路領域内のゲート電極配線
１２あるいはビット線１４直上のポリッシング保護膜
（Ｓｉ3 Ｎ4 膜）を除去しておけば、本発明によるポリ
ッシングによりメモリセル領域のＢＰＳＧ膜を除去する
と同時に、周辺回路領域内のゲート電極配線１２あるい
はビット線１４の存在に起因したＢＰＳＧ膜表面の凸部
を除去もできることは自明である。さらに、上述した実
施例では、リフロー後のＢＰＳＧ膜をポリッシングした
場合を示したが、ポリッシング後ＢＰＳＧ膜のリフロー
を行ってもよい。
【００３８】（その３）次に、本発明による平坦化ポリ
ッシングを３層アルミ配線形成に適用した実施例につい
て、図１５〜図１８を用いて説明する。図１５は、第１
アルミ配線１８上にプラズマＣＶＤ法により第１の層間
絶縁膜（ＳｉＯ2 ）１９が形成されたシリコンデバイス
基板の断面模試図であり、下地に第１アルミ配線１８な
い領域のＢＰＳＧ膜表面にはポリッシング保護膜である
第１のＳｉ3 Ｎ4 膜２０が形成されている。このシリコ
ン基板に本発明による平坦化ポリッシングを施し（図１
６）、第１のアルミ配線１８の存在に対応した第１の層
間絶縁膜１９の凸部を選択的に除去する。第１のＳｉ3
Ｎ4 膜２０を除去した後、第１のビアホール２１および
第２アルミ配線２２を形成する。しかる後、第２の層間
絶縁膜２３およびポリッシング保護膜である第２のＳｉ
3 Ｎ4 膜２４を形成する（図１７）。さらに、平坦化ポ
リッシングを施して第２のアルミ配線２２の存在に対応
した第２の層間絶縁膜２３の凸部を除去し、第２のＳｉ
3 Ｎ4 膜２４を除去した後、第２のビアホール２５およ
び第３のアルミ配線２６を形成する（図１８）。さらに
これらの工程を繰り返すことにより、さらに多層構造配
線形成が可能であることは自明である。
ッシングを３層アルミ配線形成に適用した実施例につい
て、図１５〜図１８を用いて説明する。図１５は、第１
アルミ配線１８上にプラズマＣＶＤ法により第１の層間
絶縁膜（ＳｉＯ2 ）１９が形成されたシリコンデバイス
基板の断面模試図であり、下地に第１アルミ配線１８な
い領域のＢＰＳＧ膜表面にはポリッシング保護膜である
第１のＳｉ3 Ｎ4 膜２０が形成されている。このシリコ
ン基板に本発明による平坦化ポリッシングを施し（図１
６）、第１のアルミ配線１８の存在に対応した第１の層
間絶縁膜１９の凸部を選択的に除去する。第１のＳｉ3
Ｎ4 膜２０を除去した後、第１のビアホール２１および
第２アルミ配線２２を形成する。しかる後、第２の層間
絶縁膜２３およびポリッシング保護膜である第２のＳｉ
3 Ｎ4 膜２４を形成する（図１７）。さらに、平坦化ポ
リッシングを施して第２のアルミ配線２２の存在に対応
した第２の層間絶縁膜２３の凸部を除去し、第２のＳｉ
3 Ｎ4 膜２４を除去した後、第２のビアホール２５およ
び第３のアルミ配線２６を形成する（図１８）。さらに
これらの工程を繰り返すことにより、さらに多層構造配
線形成が可能であることは自明である。
【００３９】上述した実施例では、説明を簡略化するた
め平坦化ポリッシングを行う層間絶縁膜にプラズマＣＶ
ＤによるＳｉＯ2 膜を用いた場合を示したが、コロイダ
ルシリカスラリー中に含まれるＮａのゲッタリング効果
のあるＢＰＳＧ膜を用いることも可能であるし、より実
用的にはプラズマＣＶＤによるＳｉＯ2 膜下にＢＰＳＧ
ゲッタリング層が埋め込まれた構造を有する層間絶縁膜
を平坦化ポリッシングすることも可能である。このよう
なＢＰＳＧ膜等のゲッタリング層を多層配線形成用層間
絶縁膜に用いることにより、下地ＭＯＳＦＥＴのしきい
値電圧の変動を抑制することができる。
め平坦化ポリッシングを行う層間絶縁膜にプラズマＣＶ
ＤによるＳｉＯ2 膜を用いた場合を示したが、コロイダ
ルシリカスラリー中に含まれるＮａのゲッタリング効果
のあるＢＰＳＧ膜を用いることも可能であるし、より実
用的にはプラズマＣＶＤによるＳｉＯ2 膜下にＢＰＳＧ
ゲッタリング層が埋め込まれた構造を有する層間絶縁膜
を平坦化ポリッシングすることも可能である。このよう
なＢＰＳＧ膜等のゲッタリング層を多層配線形成用層間
絶縁膜に用いることにより、下地ＭＯＳＦＥＴのしきい
値電圧の変動を抑制することができる。
【００４０】さらに、上述した実施例では、配線層とし
てアルミニウムを用いたが、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｇｌ等のアルミ系配線ポリシリコン配線、
ポリサイド配線あるいは銅配線を用いた場合にも適用で
きることも自明である。
てアルミニウムを用いたが、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−
Ｃｕ、Ａｌ−Ｇｌ等のアルミ系配線ポリシリコン配線、
ポリサイド配線あるいは銅配線を用いた場合にも適用で
きることも自明である。
【００４１】
【発明の効果】以上示したように、本発明による半導体
基板の製造方法は、表面に凸部のある絶縁膜上の前記凸
部以外の領域を、少なくとも前記絶縁膜よりもポリッシ
ング速度が遅くしかも前記凸部の高さよりも薄いポリッ
シング保護膜で覆い、しかる後前記絶縁膜が前記ポリッ
シング保護膜よりもポリッシング速度が速いことを利用
して、選択的に前記絶縁膜上の凸部を除去しているた
め、ポリッシングにともなうパターンサイズ依存性やウ
ェーハ面内分布を考慮することなく、容易に絶縁膜表面
を平坦化できる。
基板の製造方法は、表面に凸部のある絶縁膜上の前記凸
部以外の領域を、少なくとも前記絶縁膜よりもポリッシ
ング速度が遅くしかも前記凸部の高さよりも薄いポリッ
シング保護膜で覆い、しかる後前記絶縁膜が前記ポリッ
シング保護膜よりもポリッシング速度が速いことを利用
して、選択的に前記絶縁膜上の凸部を除去しているた
め、ポリッシングにともなうパターンサイズ依存性やウ
ェーハ面内分布を考慮することなく、容易に絶縁膜表面
を平坦化できる。
【００４２】また、本発明による平坦化ポリッシング法
は、凸パターン密集領域と周辺領域との境界部分の段差
や孤立凸パターンによる段差を効果的に除去するといっ
た、リフロー法、エッチバック法や従来の平坦化ポリッ
シングにはない優れた効果を有し、次工程で絶縁膜上に
パターン形成する際の露光フォーカスマージンを確保で
きる等のＬＳＩ製造歩留まりを著しく改善できる効果も
ある。特に、スタック容量セルが密集しているメモリー
セル領域と周辺回路領域とが繰り返し並んでいるメモリ
ー半導体素子上の絶縁膜表面を平坦化において、メモリ
ーセル領域と周辺回路領域との段差を有効に除去する方
法に有利であり、次工程である絶縁膜上への微細配線を
著しく容易にし、大容量メモリデバイスの構造コストを
大幅に引き下げるものである。
は、凸パターン密集領域と周辺領域との境界部分の段差
や孤立凸パターンによる段差を効果的に除去するといっ
た、リフロー法、エッチバック法や従来の平坦化ポリッ
シングにはない優れた効果を有し、次工程で絶縁膜上に
パターン形成する際の露光フォーカスマージンを確保で
きる等のＬＳＩ製造歩留まりを著しく改善できる効果も
ある。特に、スタック容量セルが密集しているメモリー
セル領域と周辺回路領域とが繰り返し並んでいるメモリ
ー半導体素子上の絶縁膜表面を平坦化において、メモリ
ーセル領域と周辺回路領域との段差を有効に除去する方
法に有利であり、次工程である絶縁膜上への微細配線を
著しく容易にし、大容量メモリデバイスの構造コストを
大幅に引き下げるものである。
【００４３】また、マイクロプロセッサー等で必要とな
る多層金属配線形成用層間絶縁膜の平坦化にも有効であ
り、特に本発明では、層間絶縁膜にＢＰＳＧゲッタリン
グ層を埋め込んだ構造としたため、コロイダルシリカス
ラリー中に含まれるＮａのゲッタリングし、Ｎａの拡散
に伴う下地ＭＯＳＦＥＴのしきい値電圧の移動を抑制す
ることができるという効果を有する。
る多層金属配線形成用層間絶縁膜の平坦化にも有効であ
り、特に本発明では、層間絶縁膜にＢＰＳＧゲッタリン
グ層を埋め込んだ構造としたため、コロイダルシリカス
ラリー中に含まれるＮａのゲッタリングし、Ｎａの拡散
に伴う下地ＭＯＳＦＥＴのしきい値電圧の移動を抑制す
ることができるという効果を有する。
【図１】ポリッシング速度に及ぼす材料の種類の影響を
示す図。
示す図。
【図２】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法を説明するための断
面模試図。
発明による平坦化ポリッシング方法を説明するための断
面模試図。
【図３】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法を説明するための断
面模試図。
発明による平坦化ポリッシング方法を説明するための断
面模試図。
【図４】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図５】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図６】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図７】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図８】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法の基板面内均一性改
善効果を説明するための断面模試図。
発明による平坦化ポリッシング方法の基板面内均一性改
善効果を説明するための断面模試図。
【図９】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた本
発明による平坦化ポリッシング方法の基板面内均一性改
善効果を説明するための断面模試図。
発明による平坦化ポリッシング方法の基板面内均一性改
善効果を説明するための断面模試図。
【図１０】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法の基板面内均一性
改善効果を説明するための断面模試図。
本発明による平坦化ポリッシング方法の基板面内均一性
改善効果を説明するための断面模試図。
【図１１】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図１２】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図１３】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図１４】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図１５】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図１６】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図１７】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図１８】ポリッシング保護膜（Ｓｉ3 Ｎ4 ）を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図１９】ＢＰＳＧ膜をリフロー膜とした場合の平坦化
プロセスを示す断面模試図。
プロセスを示す断面模試図。
【図２０】ＢＰＳＧ膜をリフロー膜とした場合の平坦化
プロセスを示す断面模試図。
プロセスを示す断面模試図。
【図２１】エッチバック法による平坦化プロセスを示す
断面模試図。
断面模試図。
【図２２】エッチバック法による平坦化プロセスを示す
断面模試図。
断面模試図。
【図２３】エッチバック法による平坦化プロセスを示す
断面模試図。
断面模試図。
【図２４】従来のポリッシング方法による金属配線上の
酸化膜の平坦化プロセスを示す断面模試図。
酸化膜の平坦化プロセスを示す断面模試図。
【図２５】従来のポリッシング方法による大きさの等し
い凸パターンの平坦化プロセスを示す断面模試図。
い凸パターンの平坦化プロセスを示す断面模試図。
【図２６】平坦部に対する凸パターンの相対加工速度
（Ｖp ／Ｖ0 ）の依存性を示す図。 Ｖp ：凸パターンの加工速度 Ｖ0 ：平坦部の加工速度
（Ｖp ／Ｖ0 ）の依存性を示す図。 Ｖp ：凸パターンの加工速度 Ｖ0 ：平坦部の加工速度
【図２７】従来のポリッシング方法による大きさのこと
なる凸パターンの平坦化プロセスを示す断面模試図。
なる凸パターンの平坦化プロセスを示す断面模試図。
【図２８】従来のポリッシング方法によるスタック容量
ポリシリコン上のＢＰＳＧ膜の平坦化プロセスを示す断
面模試図。
ポリシリコン上のＢＰＳＧ膜の平坦化プロセスを示す断
面模試図。
【図２９】従来のポリッシング方法による基板面内平坦
化加工速度分布を説明する断面模試図。
化加工速度分布を説明する断面模試図。
１ デバイス層 ２ 下地凸パターン ３ ＳｉＯ2 ４ ＢＰＳＧ膜 ５ 表面凸パターン ６ ポリッシング保護膜（Ｓｉ3 Ｎ4 ） ７ パターンサイズの小さな凸部 ８ パターンサイズの大きな凸部 ９ 基板周辺部の凸パターン １０ 基板中央の凸パターン １１ 素子分離酸化膜 １２ ゲート電極（ワード）配線 １３ 局所ポリシリ配線 １４ ポリサイド（ビット）配線 １５ スタック容量ポリシリコン配線 １５’ 容量プレートポリシリ配線 １６ 周辺回路領域 １７ メモリセル領域 １８ 第１アルミ配線 １９ 第１の層間絶縁膜 ２０ 第１のポリッシング保護膜（Ｓｉ3 Ｎ4 ） ２１ 第１のビアホール ２２ 第２のアルミ配線 ２３ 第２の層間絶縁膜 ２４ 第２のポリッシング保護膜（第２のＳｉ3 Ｎ4 ） ２５ 第２のビアホール ２６ 第３のアルミ配線 ２７ 凸パターン密集領域 ２８ 孤立パターン ２９ レジストあるいはＳＯＧ塗布膜
Claims (13)
- 【請求項１】 表面に凸部のある絶縁膜上の前記凸部以
外の領域を、少なくとも前記絶縁膜よりもポリッシング
速度が遅くしかも前記凸部の高さよりも薄いポリッシン
グ保護膜で覆い、しかる後前記絶縁膜が前記ポリッシン
グ保護膜よりもポリッシング速度が速いことを利用し
て、選択的に前記絶縁膜上の凸部を除去するポリッシン
グ方法。 - 【請求項２】 スタック容量セルが密集しているメモリ
ーセル領域と周辺回路領域とが繰り返し並んでいるメモ
リー半導体素子上のＢＰＳＧ膜をリフローする工程と、
前記ＢＰＳＧ膜よりもポリッシング速度が遅くしかも前
記スタック容量セルの高さよりも薄いポリッシング保護
膜で前記メモリーセル領域以外を覆う工程と、ポリッシ
ングを施す工程を備えることを特徴としたメモリ素子表
面平坦化方法。 - 【請求項３】 第１の金属配線上に層間絶縁膜を形成す
る工程と、前記層間絶縁膜よりもポリッシング速度が遅
くしかも前記金属配線の高さよりも薄いポリッシング保
護膜で前記配線部以外の領域を覆う工程と、ポリッシン
グを施すことにより前記層間絶縁膜表面を平坦化する工
程と、前記層間絶縁膜にビアホールを形成する工程と、
第２の金属配線を形成する工程とを備えることを特徴と
する多層金属配線層形成方法。 - 【請求項４】 半導体基板上に形成された表面に凸部を
有する絶縁膜の前記凸部以外の領域を、前記絶縁膜より
もポリッシング速度が遅いポリッシング保護膜で覆う工
程と、 前記基板をポリッシングして前記絶縁膜の凸部を選択的
に除去するポリッシング工程と、 を有する半導体集積回路の製造方法。 - 【請求項５】 半導体基板上に形成された表面に凸部を
有する絶縁膜の前記凸部以外の領域を、前記凸部と凸部
以外の領域との段差よりも小さい所定の厚さを有し、前
記絶縁膜よりもポリッシング速度が遅いポリッシング保
護膜で覆う工程と、 前記基板をポリッシングして前記絶縁膜の凸部を選択的
に薄層化し、前記絶縁膜の前記凸部と凸部以外の領域と
の段差を前記ポリッシング保護膜の前記所定の厚さ以下
とするポリッシング工程と、 を有する半導体集積回路の製造方法。 - 【請求項６】 前記絶縁膜をリフローする工程をさらに
有する請求項４または５に記載の半導体集積回路の製造
方法。 - 【請求項７】 前記ポリッシング工程の後に、前記ポリ
ッシング保護膜を除去する工程をさらに有する請求項４
または５に記載の半導体集積回路の製造方法。 - 【請求項８】 前記絶縁膜は層間絶縁膜である請求項４
から請求項７のいずれかに記載の半導体集積回路の製造
方法。 - 【請求項９】 前記絶縁膜は容量セルが密集したメモリ
素子領域と周辺回路領域とを有する半導体基板上に形成
されたものであり、前記絶縁膜表面の凸部は前記メモリ
素子領域上に形成されたものである請求項４から請求項
７のいずれかに記載の半導体集積回路の製造方法。 - 【請求項１０】 前記絶縁膜は第１の配線層を形成後の
半導体基板上に形成されたものであり、当該絶縁膜の表
面には前記第１の配線層において配線が存在する場所に
対応して凸部が形成されているものであることを特徴と
する請求項４から請求項７のいずれかに記載の半導体集
積回路の製造方法。 - 【請求項１１】 前記絶縁膜はＳｉＯ2 膜、ＢＳＧ膜、
ＰＳＧ膜、ＢＰＳＧ膜、またはこれらの積層膜であるこ
とを特徴とする請求項４から請求項１０のいずれかに記
載の半導体集積回路の製造方法。 - 【請求項１２】 前記絶縁膜はゲッタリング効果を有す
る第１の絶縁膜と、該第１の絶縁膜とは異なる材料より
なる第２の絶縁膜との積層膜であることを特徴とする請
求項４から請求項１０のいずれかに記載の半導体集積回
路の製造方法。 - 【請求項１３】 前記ポリッシング保護膜はＳｉ 3 Ｎ 4
膜、Ａｌ 2 Ｏ 3 膜、ＴｉＮ膜、またはダイヤモンド膜であ
ることを特徴とする請求項４から請求項１０のいずれか
に記載の半導体集積回路の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111962B2 (ja) | 1992-11-27 | 1995-11-29 | 日本電気株式会社 | 選択平坦化ポリッシング方法 |
| JP2738291B2 (ja) * | 1994-02-14 | 1998-04-08 | 日本電気株式会社 | 機械・化学研磨方法および研磨装置 |
| JP2914166B2 (ja) * | 1994-03-16 | 1999-06-28 | 日本電気株式会社 | 研磨布の表面処理方法および研磨装置 |
| JP3300203B2 (ja) * | 1995-07-04 | 2002-07-08 | 松下電器産業株式会社 | 半導体マスク装置、その製造方法及び半導体装置の製造方法 |
| JP3230986B2 (ja) * | 1995-11-13 | 2001-11-19 | 株式会社東芝 | ポリッシング方法、半導体装置の製造方法及び半導体製造装置。 |
| US5967030A (en) | 1995-11-17 | 1999-10-19 | Micron Technology, Inc. | Global planarization method and apparatus |
| JP3027941B2 (ja) * | 1996-05-14 | 2000-04-04 | 日本電気株式会社 | 誘電体容量素子を用いた記憶装置及び製造方法 |
| KR100200713B1 (ko) * | 1996-06-25 | 1999-06-15 | 윤종용 | 반도체 장치의 제조 방법 |
| JP3265199B2 (ja) * | 1996-09-30 | 2002-03-11 | 株式会社東芝 | 化学的機械研磨法、化学的機械研磨法に用いる研磨剤および半導体装置の製造方法 |
| US5792707A (en) * | 1997-01-27 | 1998-08-11 | Chartered Semiconductor Manufacturing Ltd. | Global planarization method for inter level dielectric layers of integrated circuits |
| US6316363B1 (en) | 1999-09-02 | 2001-11-13 | Micron Technology, Inc. | Deadhesion method and mechanism for wafer processing |
| US6331488B1 (en) * | 1997-05-23 | 2001-12-18 | Micron Technology, Inc. | Planarization process for semiconductor substrates |
| US5915175A (en) * | 1997-06-27 | 1999-06-22 | Siemens Aktiengesellschaft | Mitigation of CMP-induced BPSG surface damage by an integrated anneal and silicon dioxide deposition |
| US6080672A (en) * | 1997-08-20 | 2000-06-27 | Micron Technology, Inc. | Self-aligned contact formation for semiconductor devices |
| US5880007A (en) * | 1997-09-30 | 1999-03-09 | Siemens Aktiengesellschaft | Planarization of a non-conformal device layer in semiconductor fabrication |
| US6149696A (en) * | 1997-11-06 | 2000-11-21 | Komag, Inc. | Colloidal silica slurry for NiP plated disk polishing |
| US6159076A (en) * | 1998-05-28 | 2000-12-12 | Komag, Inc. | Slurry comprising a ligand or chelating agent for polishing a surface |
| US6036586A (en) * | 1998-07-29 | 2000-03-14 | Micron Technology, Inc. | Apparatus and method for reducing removal forces for CMP pads |
| US6218316B1 (en) | 1998-10-22 | 2001-04-17 | Micron Technology, Inc. | Planarization of non-planar surfaces in device fabrication |
| US7045435B1 (en) | 1998-11-03 | 2006-05-16 | Mosel Vitelic Inc | Shallow trench isolation method for a semiconductor wafer |
| JP2000141215A (ja) | 1998-11-05 | 2000-05-23 | Sony Corp | 平坦化研磨装置及び平坦化研磨方法 |
| KR100508080B1 (ko) * | 1998-11-13 | 2005-10-26 | 삼성전자주식회사 | 반도체 장치의 자기정렬 실리사이드 형성 방법 |
| TW429579B (en) * | 1999-08-23 | 2001-04-11 | Taiwan Semiconductor Mfg | Manufacturing method of inter-layer dielectric |
| US6136688A (en) * | 1999-10-20 | 2000-10-24 | Vanguard International Semiconductor Corporation | High stress oxide to eliminate BPSG/SiN cracking |
| US6518172B1 (en) | 2000-08-29 | 2003-02-11 | Micron Technology, Inc. | Method for applying uniform pressurized film across wafer |
| US7307021B1 (en) * | 2000-10-02 | 2007-12-11 | National Semiconductor Corporation | Method for planarizing a thin film |
| US6664188B2 (en) * | 2001-07-26 | 2003-12-16 | Terence M. Thomas | Semiconductor wafer with a resistant film |
| US6548399B1 (en) * | 2001-11-20 | 2003-04-15 | Intel Corporation | Method of forming a semiconductor device using a carbon doped oxide layer to control the chemical mechanical polishing of a dielectric layer |
| US7169696B2 (en) * | 2003-06-24 | 2007-01-30 | California Institute Of Technology | Method for making a system for selecting one wire from a plurality of wires |
| KR20050008364A (ko) * | 2003-07-15 | 2005-01-21 | 삼성전자주식회사 | 층간절연막 평탄화 방법 |
| KR100640525B1 (ko) * | 2004-12-29 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 라인 형성 방법 |
| KR100790869B1 (ko) * | 2006-02-16 | 2008-01-03 | 삼성전자주식회사 | 단결정 기판 및 그 제조방법 |
| US20080157289A1 (en) * | 2006-12-27 | 2008-07-03 | Spansion Llc | Method to achieve a low cost transistor isolation dielectric process module with improved process control, process cost, and yield potential |
| JP2009158749A (ja) * | 2007-12-27 | 2009-07-16 | Ricoh Co Ltd | 化学機械研磨方法及び化学機械研磨装置 |
| US8580690B2 (en) * | 2011-04-06 | 2013-11-12 | Nanya Technology Corp. | Process of planarizing a wafer with a large step height and/or surface area features |
| JP6346124B2 (ja) * | 2015-06-02 | 2018-06-20 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
| US9997562B1 (en) * | 2017-03-14 | 2018-06-12 | Globalfoundries Singapore Pte. Ltd. | Mram memory device and manufacturing method thereof |
| KR20210063527A (ko) | 2019-11-22 | 2021-06-02 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102243082B1 (ko) | 2020-08-28 | 2021-04-21 | 주식회사 라원건설 | 차열성 방수제 조성물과 이를 이용한 차열성 구조물 방수공법 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3990925A (en) * | 1975-03-31 | 1976-11-09 | Bell Telephone Laboratories, Incorporated | Removal of projections on epitaxial layers |
| US4762728A (en) * | 1985-04-09 | 1988-08-09 | Fairchild Semiconductor Corporation | Low temperature plasma nitridation process and applications of nitride films formed thereby |
| US4662064A (en) * | 1985-08-05 | 1987-05-05 | Rca Corporation | Method of forming multi-level metallization |
| US4671851A (en) * | 1985-10-28 | 1987-06-09 | International Business Machines Corporation | Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique |
| US4735679A (en) * | 1987-03-30 | 1988-04-05 | International Business Machines Corporation | Method of improving silicon-on-insulator uniformity |
| JPS63269535A (ja) * | 1987-04-27 | 1988-11-07 | Fuji Electric Co Ltd | 半導体素子表面の平坦化法 |
| JP2699359B2 (ja) * | 1987-11-20 | 1998-01-19 | ソニー株式会社 | 半導体基板の製造方法 |
| JPH01216537A (ja) * | 1988-02-25 | 1989-08-30 | Nec Corp | 半導体装置の製造方法 |
| GB2216336A (en) * | 1988-03-30 | 1989-10-04 | Philips Nv | Forming insulating layers on substrates |
| US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| JP2855639B2 (ja) * | 1989-03-09 | 1999-02-10 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH02271617A (ja) * | 1989-04-13 | 1990-11-06 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH0636414B2 (ja) * | 1989-08-17 | 1994-05-11 | 信越半導体株式会社 | 半導体素子形成用基板の製造方法 |
| JP2779659B2 (ja) * | 1989-09-19 | 1998-07-23 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH03108356A (ja) * | 1989-09-21 | 1991-05-08 | Fujitsu Ltd | 半導体基板の製造方法 |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| JP2831745B2 (ja) * | 1989-10-31 | 1998-12-02 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5094972A (en) * | 1990-06-14 | 1992-03-10 | National Semiconductor Corp. | Means of planarizing integrated circuits with fully recessed isolation dielectric |
| US5139608A (en) * | 1991-04-01 | 1992-08-18 | Motorola, Inc. | Method of planarizing a semiconductor device surface |
| US5245213A (en) * | 1991-10-10 | 1993-09-14 | Sgs-Thomson Microelectronics, Inc. | Planarized semiconductor product |
| US5246884A (en) * | 1991-10-30 | 1993-09-21 | International Business Machines Corporation | Cvd diamond or diamond-like carbon for chemical-mechanical polish etch stop |
| US5498565A (en) * | 1991-11-29 | 1996-03-12 | Sony Corporation | Method of forming trench isolation having polishing step and method of manufacturing semiconductor device |
| JP2833305B2 (ja) * | 1991-12-05 | 1998-12-09 | 富士通株式会社 | 半導体基板の製造方法 |
| US5314843A (en) * | 1992-03-27 | 1994-05-24 | Micron Technology, Inc. | Integrated circuit polishing method |
| US5204280A (en) * | 1992-04-09 | 1993-04-20 | International Business Machines Corporation | Process for fabricating multiple pillars inside a dram trench for increased capacitor surface |
| US5334281A (en) * | 1992-04-30 | 1994-08-02 | International Business Machines Corporation | Method of forming thin silicon mesas having uniform thickness |
| US5272117A (en) * | 1992-12-07 | 1993-12-21 | Motorola, Inc. | Method for planarizing a layer of material |
| US5262346A (en) * | 1992-12-16 | 1993-11-16 | International Business Machines Corporation | Nitride polish stop for forming SOI wafers |
| US5264395A (en) * | 1992-12-16 | 1993-11-23 | International Business Machines Corporation | Thin SOI layer for fully depleted field effect transistors |
-
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