JP3060714B2 - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JP3060714B2 JP4094677A JP9467792A JP3060714B2 JP 3060714 B2 JP3060714 B2 JP 3060714B2 JP 4094677 A JP4094677 A JP 4094677A JP 9467792 A JP9467792 A JP 9467792A JP 3060714 B2 JP3060714 B2 JP 3060714B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】 本発明は半導体集積回路の製造
方法に関するものであり、詳しくはコロイダルシリカス
ラリーを用いたポリッシングによる半導体集積回路の表
面平坦化方法に関するものである。
【0002】
【従来の技術】近年、半導体集積回路を構成する半導体
素子の微細化により、サブミクロンあるいはそれ以下の
パターン形成が必要とされている。例えば、64MbD
RAM用のパターン幅0.4μmのAl配線を形成する
場合を述べると、スパッタ装置を利用してAl膜をシリ
コン基板全面に成長した後、Al膜上にレジストを塗布
し、i線ステッパー(波長:365nm)を用いた露光
それに続く現像により0.4μm幅のレジストパターン
を形成する。さらに、このレジストパターンをマスクと
してAlスパッタ膜をドライエッチングし、Al配線膜
を形成している。
【0003】ところで、縮小投影露光装置を利用する場
合、フォトリソグラフィー工程により得られるレジスト
パターンの実用解像度Rおよび露光する表面の段差に対
するフォーカスマージンMは、それぞれ式(1)および
式(2)で与えられる。
【0004】 R=0.6λ/NA ・・・(1) M=0.5λ/(NA)2 ・・・(2) NA:光学系の開口数、 λ:露光波長 このため、微細なレジストパターン形成には使用光源の
短波長化および光学系の開口数の増大化が必要とされ
る。一方、その光学系の開口数の増大化にともなって露
光表面の段差に対するフォーカスマージンMが急激に減
少する。実際の半導体集積回路表面には下地パターンに
依存したいろいろな大きさおよび高さの段差があるが、
このフォーカスマージンの減少のため、半導体集積回路
表面上への微細レジストパターンの形成が困難になる。
また、ここでは詳しくは述べないが、垂直に近いような
急な段差上の薄膜(たとえば、スパッタAl膜)をドラ
イエッチングすることも、微細化が進むほど著しく困難
になる。
【0005】このように、64MbDRAM以降の25
6MbDRAMあるいは1GbDRAMと微細化が進む
に従って、パターンを形成しようとする表面に存在する
段差の低減、言い替えれば表面平坦化が必要となる。
【0006】そこで、以下に、この表面平坦化に関する
従来技術として代表的なリフロー平坦化法およびエッチ
バック平坦化法について簡単にそれぞれの長短を説明し
た後、本発明と特に関係の深い平坦化ポリッシング法の
従来技術について詳細に述べる。 (a)リフロー平坦化法 図19〜図20に、BPSG膜をリフロー膜として用い
た場合の平坦化プロセス概略図を示す。まず、例えばス
タッフ容量ポリシリパターン15等の下地凸パターン2
上に、BPSG膜4を成膜する(図19)。BPSG膜
4の成長はステップカバーレッジの良さから、O3 −T
EOS−TMP−TMB(O3 :オゾン、TEOS:テ
トラテトキシシラン、TMP:トリエチルフォスフェイ
ト、TMB:トリエチルボレイト)をガス源として用い
る常圧CVD法を用いる場合が多い(沼沢ら、月刊Se
miconductor World 1989年 1
1月号、pp74−77)。次に、900℃程度で加熱
してBPSG膜をリフローさせる(図20)。このBP
SG膜が高温中で流動するメカニズムは、表面自由エネ
ルギーが最小になるようにBPSG膜表面の段差が平坦
化されていく物質移動の現象である(例えば、カーン
(W.Kern)ら、ソリッドステート・テクノロジー
(Solid State Technology)6
月号、1985年、171頁〜179頁)。
【0007】このリフロー法はプロセスが容易である点
が、最大の長所である。しかしながら、リフローするの
に高温熱処理が必要なため、ディープサブミクロンまで
微細化が進むと、下層に存在するトランジスタ特性に悪
影響を及ぼす恐れがある。当然のことながら、多層金属
配線形成用層間絶縁膜の平坦化に適用することはできな
い。また、図20に示したように、リフロー後、凸パタ
ーン密集領域内部27の表面を平坦化することはできる
が、凸パターン密集領域と凸パターンのない周辺領域と
の境界部分の段差や孤立パターン28による段差を効果
的に除去することはできない(h0 =h)。 (b)エッチバック平坦化法 エッチバック法は、スピンコーティングによる塗布膜の
なめらかな表面トポロジーの転写を利用する(例えば、
1988年6月号、日経マイクロデバイス、pp33−
46)。図21から図23に、エッチバック法による平
坦化プロセスの概略図を示す。まず、下地デバイス層1
上にAl配線パターン18等の凸パターン2上に、CV
D法によりSiO2 膜3を成膜した後(図21)、レジ
ストあるいはSOG(スピン−オン−グラス)29をス
ピンコーティングする(図22)。このとき、塗布膜2
9はSiO2 膜3表面の段差を飲み込むなめらかな表面
トポロジーを持つ(例えば、スティルワゴン(L.E.
Stillwagou)ら、1987年、ジャーナル・
オブ・エレクトロケミカル・ソサイエティ(J.Ele
ctrochem.Soc.)第134巻 第8号、2
030頁。しかる後、SiO2 3と塗布膜29とのエッ
チング速度が等しくなるようなエッチングガス条件で、
ドライエッチングすることにより、塗布膜29のなめら
かな表面トポロジーをSiO2 膜3表面に転写する(図
23)。
【0008】このエッチバック法は高温熱処理を必要と
しないため多層金属配線形成用層間絶縁膜の平坦化にも
適用できること等の特徴がある。しかしながら、エッチ
バック開始直後ではウェーハ全面が塗布膜29で覆われ
ていた状態から、エッチバック終了直前にはウェーハ全
面がSiO2 膜3で覆われている状態まで、塗布膜29
とSiO2 3の存在比が変化するため、SiO2 と塗布
膜とのエッチバック速度が常に等しくなるようなエッチ
ングガス条件の選定が難しいといった問題がある。さら
に、リフロー法と同じく、凸パターン密集領域27と凸
パターンのない周辺領域と境界部分の段差や孤立パター
ン28による段差を効果的に除去することはできない
(h0 =h)。 (c)平坦化ポリッシング技術 リフロー法やエッチバック法のように、BPSG膜ある
いはスピンコーティング膜の表面流動を利用する場合に
は、凸パターン密集領域27と凸パターンのない周辺領
域との境界部分の段差や孤立パターン28による段差を
効果的に除去することはできない(h0 =h)。すなわ
ち、すべての領域を平坦化するには、原則的にすべての
表面凸パターンを機械的にポリッシング除去するしかな
い。
【0009】このポリッシング技術として、コロイダル
シリカスラリーを用いるシリコン基板の鏡面処理技術
(アーノ・ヘンリー・ハーゾクら、特願昭49−136
65号)とともに、トレンチ素子分離埋め込み酸化膜層
形成に代表されるシリコン基板の凹部への酸化膜埋め込
みポリッシング技術(1991年、リンデンベルガー
(W.S.Liudenberger)ら、VLSIテ
クノロジー・シンポジューム、テクニカル・ダイジェス
ト(1991 VLSI TechnologySym
posium.Technical Digest)、
第89頁、あるいは、ダバリら、1989年 アイ・イ
ー・イーイー、インターナショナル・デバイス・ミーテ
ィング、テクニカル・ダイジェスト(IEEE 198
9 IEDM.Technical Digest)、
第61〜64頁、が広く知られているが、近年層間絶縁
膜表面の凸パターン平坦化にポリッシング技術を適用す
る試みが報告されている(1991年、ウッテチトゥ
(R.R.Uttecht)ら、アイ・イー・イーイ
ー、ブイ・ミック会議 予稿集(Proc.1991
VMIC Conference)、第20頁〜26
頁)。
【0010】図24に、金属配線上の酸化膜の平坦化ポ
リッシング工程を説明する工程断面図を示す。まず、シ
リコンデバイス上に金属配線層18を形成し(図24
(a))、プラズマCVD法により酸化膜19を成長さ
せる(図24(b))。この酸化膜表面には、下地金属
配線パターン18の存在に対応した凸部5がある。加重
を加えながら、このシリコン基板をポリッシングパッド
の張られている回転ポリッシング定盤に押し当てると同
時に、加工液としてコロイダルシリカスラリーを滴下す
る。この時、酸化膜表面凸部5の加工圧力が平坦部と比
較して局部的に大きくなるため、凸部5の加工速度が相
対的に大きくなる。この性質により、酸化膜表面が平坦
化される。酸化膜平坦化後、ビアホール21を形成し
(図24(c))、さらに新たな金属配線を形成する。
【0011】このように、従来広く知られている平坦化
ポリッシング法は、絶縁膜表面凸パターンを機械的に除
去する方法である。また、高温熱処理を必要としない低
温プロセスであるため多層金属配線形成用層間絶縁膜の
平坦化を行うことができ、ドライエッチング装置や高度
のエッチング条件出しを必要としない比較的安価かつ容
易なプロセスであることがその最大の特徴である。
【0012】
【発明が解決しようとする課題】しかしながら、上述し
た従来の平坦化ポリッシング法にはいくつかの重大な問
題がある。重大な問題点とは、平坦化加工特性のパター
ンサイズ依存性、基板面内加工量ばらつきに関するもの
である。以下に、各々の問題点について説明する。 第1の課題:平坦化加工特性のパターンサイズ依存性 まず、ポリッシングによる酸化膜表面の平坦化は、酸化
膜凸部の加工圧力の局部的な増大に起因している。例え
ば、幅の等しい複数個のパターンを含む下地デバイス上
に形成されたシリコン酸化膜19をポリッシングする場
合(図25(a))、パターン上の酸化膜凸部5の加工
速度Vp はパターンのない平坦領域の加工速度V0 より
も等しく大きい。このため、加工速度の経過とともに酸
化膜表面は均一に平坦化されてゆく(図25(b))。
ここで、この従来の平坦化ポリッシング法の場合、加工
時間の経過とともにパターンのない平坦領域の酸化膜も
加工速度V0 で除去されることと、酸化膜表面凸部の平
坦化に必要な時間はV0 に対する凸部加工速度Vp の相
対加工速度(Vp /V0 )に依存することに注意する必
要がある。すなわち、この(Vp /V0 )が大きければ
大きいほど、短時間で凸部はポリッシング除去され、平
坦な酸化膜表面が得られる。
【0013】しかしながら、この凸部の相対加工速度
(Vp /V0 )はそのパターンサイズに依存する。図2
6に、実験により求めた凸部の相対加工速度(Vp /V
0 )のパターンサイズlの依存性を示す。ここでは、高
さ5000Aで、幅が1μm〜25μmのストライプ状
のポリシリコンパターン上のBPSG膜を、コロイダル
シリカスラリーを用いてポリッシングした場合の結果を
示した。パターン幅の増加により、凸部の相対加工速度
が低下していることがわかる。実験データの解析の結
果、{(Vp /V0 )−1}がl0 . 3 3 に比例し、例
えばパターン幅1μmでは(Vp /V0 )が20であっ
たものが、パターン幅10μmで10、パターン幅50
0μmでは3程度まで低下することが予測された。
【0014】このように凸部の相対加工速度がそのパタ
ーンサイズに依存することは、すなわちポリッシングに
よる表面平坦化速度にパターンサイズ依存性があること
を意味する。この様子を模試的に示したのが、図27で
ある。パターンのない領域の酸化膜の加工速度をV0
パターンI、II、III上の加工速度をそれぞれ
1 、V2 およびV3 とすると(図27(a))、V0
<V3 <V2 <V1 となる関係により、例えばパターン
I上の酸化膜が平坦化されるt1 時間加工したとしても
(図27(b))、パターンIIおよびIII上には依
然として表面段差が存在する。さらに、加工を続けてパ
ターンIIおよびIII上の段差を除去すると(図27
(c))、パターンのない領域の酸化膜が薄くなり、パ
ターンIの一部が酸化膜表面上に現れてしなう場合もあ
る。このように、実際の半導体集積回路表面のようにい
ろいろな大きさの凸パターンの依存する場合、加工時間
の最適化が非常に困難となる。
【0015】さらに、パターンサイズが大きくなると平
坦化の効率が低下することも、実用上問題を生じる場合
がある。図28に、DRAMの製造工程において、スタ
ック容量ポリシリコン15および容量プレート配線16
上のBPSG膜4をリフローした後の断面模試図であ
る。たとえば、64MbDRAMでは、高さ5000A
〜8000A程度のスタック容量セルの密集した幅46
0μm程度のメモリーセル領域と、幅50μm程度のセ
ンスアンプを含む周辺回路領域とが規則的に繰り返され
た構造を持つ。このような構造体上にBPSG膜を成長
後リフローさせると、メモリセル領域内あるいは周辺回
路領域内の凹凸は平坦化され、周辺回路領域に対してメ
モリーセル領域全体がなめらかに盛り上がった状態とな
る。このメモリーセル領域と周辺回路領域との大きな初
期段差(h0 )が、BPSG膜上にアルミ配線を形成を
困難なものにしている。ところで、従来の平坦化ポリッ
シングによりこの初期段差の除去を試みたとしても、メ
モリーセル領域17上の凸領域が大きいため平坦な周辺
回路領域16との相対加工速度(Vm e m o r y /V
p e r i m e t e r )が大きくならず、効率よく段差h
0 を除去することはできない。さらに、加工を続ける
と、周辺領域のBPSG膜厚(h’B P )が小さくなり
すぎる恐れがある。
【0016】このように、ポリッシングによる酸化膜表
面の平坦化が表面凹凸に対応する加工圧力の局部的な分
布に依存する結果、従来のポリッシング法では凸部のパ
ターンサイズが大きくなるほど平坦化速度が遅くなり、
いろいろな大きさのパターンから構成される集積回路表
面内すべての領域を平坦化することが困難であるという
重大な問題がある。 第2の課題:基板面内加工量のばらつき コロイダシリカスラリーを用いたポリッシングの場合、
一般に、ウェーハ周辺部の加工速度が中心部と比較して
5〜10%ほど大きい加工速度分布を示す。例えば(図
29)、シリコン基板上に形成された初期膜厚t0 のB
PSG膜4をポリッシングすると、周辺部の膜圧t
p e r i m e t e r は中心部の膜厚tc e nt e r より
も小さくなる。当然のことながら、周辺部に位置する段
差も中心部に位置するものよりも小さくなる。
【0017】このように、従来のポリッシング方法で
は、必然的に膜厚および表面段差にウェーハ面内分布が
生じ、ポリッシング後のコンタクトホール形成のための
ドライエッチングが困難になる。特に、使用するシリコ
ン基板の大口径化に伴って、この基板面内の加工量およ
び平坦化効率のばらつきは、実用上ますます重大な問題
となる。
【0018】本発明の目的は、リフロー法やエッチバッ
ク法にはない優れた特徴を有する平坦化ポリッシングに
おいて、平坦化速度のパターンサイズ依存性やウェーハ
面内分布や下地デバイスへの金属汚染を排除することに
ある。
【0019】
【課題を解決するための手段】本発明は、表面に凸部の
ある絶縁膜上の前記凸部の存在しない領域を、少なくと
も前記絶縁膜よりもポリッシング速度の遅い材料でかつ
前記凸部の高さよりも薄いポリッシング保護膜で覆い、
しかる後前記絶縁膜が前記ポリッシング保護膜よりもポ
リッシング速度が速いことを利用して、選択的に前記絶
縁膜上の凸部を除去するポリッシング方法である。
【0020】また本発明は、スタック容量セルが密集し
ているメモリーセル領域と周辺回路領域とが繰り返し並
んでいるメモリー半導体素子上のBPSG膜をリフロー
する工程と、前記BPSG膜よりもポリッシング速度が
遅くしかも前記スタック容量セルの高さよりも薄いポリ
ッシング保護膜で前記メモリーセル領域以外を覆う工程
と、ポリッシングを施す工程を備えることを特徴とした
メモリ素子表面平坦化方法である。また本発明は、第1
の金属配線上に層間絶縁膜を形成する工程と、前記層間
絶縁膜よりもポリッシング速度が遅くしかも前記金属配
線の高さよりも薄いポリッシング保護膜で前記配線部以
外の領域を覆う工程と、ポリッシングを施すことにより
前記層間絶縁膜表面を平坦化する工程と、前記層間絶縁
膜にビアホールを形成する工程と、第2の金属配線を形
成する工程とを備えることを特徴とする多層金属配線層
形成方法である。
【0021】また本発明は半導体基板上に形成された表
面に凸部を有する絶縁膜の前記凸部以外の領域を、前記
絶縁膜よりもポリッシング速度が遅いポリッシング保護
膜で覆う工程と、前記基板をポリッシングして前記絶縁
膜の凸部を選択的に除去するポリッシング工程と、を有
する半導体集積回路の製造方法である。
【0022】また本発明は、半導体基板上に形成された
表面に凸部を有する絶縁膜の前記凸部以外の領域を、前
記凸部と凸部以外の領域との段差よりも小さい所定の厚
さを有し、前記絶縁膜よりもポリッシング速度が遅いポ
リッシング保護膜で覆う工程と、前記基板をポリッシン
グして前記絶縁膜の凸部を選択的に薄層化し、前記絶縁
膜の前記凸部と凸部以外の領域との段差を前記ポリッシ
ング保護膜の前記所定の厚さ以下とするポリッシング工
程と、を有する半導体集積回路の製造方法である。
【0023】
【0024】
【実施例】(その1)次に、実施例について図面を参照
して説明する。本実施例は、コロイダルシリカスラリー
を用いたポリッシングにおいて、ポリッシングされる材
料の種類により、その加工速度が異なる性質を積極的に
利用して絶縁膜凸部を平坦化する方法である。
【0025】図1は、プラズマCVD法によるBPSG
膜(850℃リフロー熱処理をしたもの)、シリコン熱
酸化膜およびLP−CVD法(減圧CVD)法によるS
34 膜の加工時間と加工量の関係を示したものであ
る。なお、加工圧力が0.5kg/cm2 、ポリッシン
グ定盤およびウェーハ回転速度が35rpmとした場
合、Si3 4 膜の加工速度は150[A/min]、
SiO2 膜は760[A/min]、BPSG膜は13
00[A/min]であり、すなわち、Si3 4 膜の
加工速度はBPSG膜の約8分の1であった。
【0026】図2から図3は、図1に示したBPSG膜
とSi3 4 膜との加工速度の差を利用した平坦化ポリ
ッシングの原理を説明したものである。ここでは、デバ
イス層1上にポリシリコン配線層等の下地凸パターン2
上にCVD法によりSiO2膜3およびBPSG膜4が
形成されており、下地凸パターン2に対応したBPSG
膜表面の凸部5を平坦化除去する場合の実施例である。
まず、図2に示すようにBPSG膜4上にLP−CVD
法によりポリッシング保護膜としてSi3 4膜6を形
成し、フォトリソグラフィーおよびドライエッチングに
よりBPSG膜表面の凸部5上のSi3 4 膜6を除去
する。このときSi3 4 膜6が凸部5にかからないよ
う、少し広めにSi3 4 膜6を除去するとよい。Si
3 4 膜6の成長膜厚は、Si3 4 膜とBPSG膜と
の相対加工速度およびBPSG膜表面の凸部の高さに依
存する。例えば、Si3 4 膜の加工速度がBPSG膜
の約8分の1であり、かつ凸部5の高さが8000Aの
場合、Si3 4 膜6の成長膜厚は1000A〜150
0A程度でよい。図2に示したシリコン基板をコロイダ
ルシリカスラリーを用いてポリッシングすると(図
3)、Si3 4 膜6の存在しないBPSG膜表面の凸
部のみが選択的にポリッシング除去され、一方、BPS
G膜表面の凸部以外の領域はSi3 4 膜6に保護され
ているため加工は進行しない。ポリッシング後、Si3
4 膜6をエッチング除去して得られるBPSG膜表面
は平坦なものになる。
【0027】次に、本発明によりBPSG膜とSi3
4 膜との加工速度の差を利用した平坦化ポリッシングに
より、従来のポリッシング技術が抱えていた3つの課題
をいかに解決したかについて述べる。
【0028】図4〜図7は、従来のポリッシングの第1
の課題であった平坦化加工特性のパターンサイズ依存性
を解決するために、本発明を適用した場合の実施例を示
したものである。まず、図4に示すがごとくパターンサ
イズの小さな凸部7とパターンサイズの大きな凸部8と
が存在するBPSG膜表面4において、凸部以外の領域
Si3 4 膜6を形成する。このシリコン基板をポリッ
シングすると、図5に示すがごとく、パターンサイズの
小さな凸部7の加工速度が大きな凸部8よりも速いた
め、パターンサイズの小さな凸部7が先に除去される。
小さなBPSG膜表面の凸部7はSi3 4 膜6に囲ま
れているため、その後小さなBPSG膜表面凸部7の加
工速度はSi3 4 膜6と同じになる。さらに、ポリッ
シングを続けて行くと(図6)、大きなBPSG膜表面
凸部8が除去される。なお、表面凸部のない領域のBP
SG膜はSi3 4 膜6に保護されているため、ポリッ
シングされない。その後Si3 4 膜6をエッチング除
去することにより(図7)、いろいろな大きさの凸パタ
ーンがある場合であっても、一様に平坦なBPSG膜を
えることができるわけである。なお、ここに示した実施
例では、BPSG膜上のすべての凸部をポリッシングし
た後(図6)、BPSG膜表面に残るSi3 4 膜6を
エッチングにより除去したが、このままポリッシングを
続けてSi3 4 膜6を除去してもよい。
【0029】図8〜図10は、従来のポリッシングの第
2の課題であったウェーハ面内加工量のばらつきが、本
発明でいかに解決されるかを示したものである。まず、
図8に示すようにシリコン基板の周辺部9および中心部
10の凸部のあるBPSG膜膜6の凸部以外の領域にポ
リッシング保護膜としてSi3 4 膜6を形成する。一
般に、コロイダルシリカを用いたポリッシングでは基板
周辺部のポリッシング速度が相対的に速いため、まず周
辺部の凸部9が選択的に除去される(図9)。ただし、
周辺部の凸部9はSi3 4 膜6に囲まれているため、
ポリッシングを続けたとしても、そのポリッシング速度
はSi3 4 膜6と同じになる。さらに、ポリッシング
を続けると中心部の凸部が除去され(図10)、基板全
体に渡って一様に平坦化されたBPSG膜6を得ること
ができる。
【0030】従来のコロイダルシリカスラリーを用い
て、デバイスのないシリコン基板の鏡面ポリッシングを
行う場合には、コロイダルシリカ粒子内部あるいは分散
媒中にアルカリ金属や遷移金属が含まれていたとして
も、ポリッシング後シリコンウェーハ表面層数ミクロン
をエッチング除去することによりシリコン基板への金属
汚染を完全に無くすことが可能であった。一般に、コロ
イダルシリカ粒子内部あるいは分散媒には、微量(数p
pm)程度のNaが含まれている。
【0031】ところが、多層金属配線形成用層間絶縁膜
(CVD−SiO2 膜等)を平坦化ポリッシングする場
合、デバイス形成シリコン基板のポリッシング表面をエ
ッチング除去できる量も限界がある。このため、アルカ
リ金属や遷移金属が層間絶縁膜である酸化膜を突き抜
け、MOSFETのしきい値電圧が移動する恐れがある
といった重大な問題がある。すなわち、コロイダルシリ
カスラリーを用いた多層金属配線形成用層間絶縁膜の平
坦化ポリッシングの場合、Na等の汚染物質のゲッタリ
ング層が必要になるが従来の方法ではいっさい考慮され
ていない。
【0032】本発明による平坦化ポリッシングを適用す
る表面段差のある絶縁膜としてBPSG膜とすれば、B
PSG膜の持つ金属のゲッタリング効果により(カーン
W.Kern)ら、”Borophosphosili
cate Glassesfor Integrate
d Circuits”.ソリッド ステート テクノ
ロジ(Solid State Technolog
y)/June 1985.p171)、アルカリ金属
や遷移金属の酸化膜突き抜けの影響によるMOSFET
のしきい値電圧が移動する恐れを回避することができ
る。なお、BPSG膜が下地に埋めこまれているSiO
2 膜表面を本発明によるポリッシングを用いて平坦化し
た場合であっても、埋め込まれているBPSG膜のゲッ
タリング効果を利用できることは自明である。
【0033】なお、平坦化する膜としてBPSG膜以外
にSiO2 、BSG、PSGあるいはそれらの積層膜等
でもよいことは自明である。
【0034】さらに、ポリッシング保護膜として、上述
した実施例ではSi3 4 膜を用いたが、ポリッシング
する絶縁膜よりも硬度が高く、その加工速度が遅い材料
ならばいいわけで、たとえばアルミナ膜(Al
2 3 )、窒素チタン膜(TiN)、ダイアモンド膜で
もよいことは自明である。さらに、ポリッシング膜上に
Si34 膜、アルミナ膜(Al2 3 )、窒素チタン
膜(TiN)あるいはダイアモンド膜を成膜した多層膜
等をポリッシング保護膜として用いてよいことも自明で
ある。また、本実施例ではBPSG膜をリフローした
が、必ずしもリフローは必要ではない。(その2)次
に、本発明による平坦化ポリッシングをメモリ半導体素
子に製造工程に適用した実施例について述べる。図11
は、例えば高さ8000Aのスタック容量ポリシリコン
15を利用するDRAMの製造工程のうち、容量プレー
トポリシリ配線15’まで形成したシリコン基板上にB
PSG膜(膜厚:hB P 1 =10000A〜12000
A)の形成工程およびそのリフロー工程まで終了した状
態の断面模試図である。実際のDRAMにおいて、スタ
ック容量ポリシリコン15の密集するメモリセル領域1
7と周辺回路領域16とが交互に繰り返された構造とな
っており、メモリセル領域上のBPSG膜4は、周辺回
路領域16上と比較して8000A〜10000A程度
盛り上がっている。まお、BPSG膜厚(hB P1 )は
8000A〜12000A程度である。このBPSG膜
4上に1000A〜1500AのSi3 N4 膜を成膜
し、メモリセル領域のSi3 N4 膜6を除去する。この
ような構造を持ったシリコン基板をポリッシングすると
(図12)、メモリセル領域17上のBPSG膜4のみ
が選択的に除去される。さらに、周辺回路領域上のSi
3 4 膜6を除去することにより、DRAM全面に渡っ
て平坦なBPSG膜4を得ることができる。なお、周辺
回路領域16のBPSG膜4はSi3 4 膜6の存在に
より加工されないため、周辺回路領域のBPSG膜
(h’B P 1 )は8000A〜12000Aと厚い。そ
こでSi3 4 膜6を除去してBPSG膜4の表面を、
基板全面に渡って一様にエッチングあるいは通常のポリ
ッシングにより一部除去して薄くする工程を行ってもよ
い。なお、本実施例においてもBPSG膜のリフロー
必ずしも必要ではない。
【0035】図13〜14は、前記した実施例と比較し
て、メモリー半導体素子全面に成長するBPSGの膜厚
を6000A〜8000Aと少なくし、周辺回路領域上
のBPSG膜(hB P 2 )が厚くならないように配慮し
た実施例である。このため、周辺回路領域のBPSG膜
4上には図11〜12に示した実施例の場合よりも厚い
2000A〜3000AのSi3 4 膜6’を形成す
る。なお、このような厚いポリッシング保護膜として、
膜厚1500Aのポリシリコン上に1500AのSi3
4 膜を積層したような多層膜を用いてもよい。その
後、ポリッシングによりメモリセル領域上のBPSG膜
を選択的に除去し、さらにSi3 4 膜6’を除去する
(図14)。これらの工程により、周辺領域に対して初
期段差としてh0 (8000A〜10000A)であっ
たものが、段差h(2000A〜3000A)にまで低
減される。この場合、周辺回路上のBPSG膜は600
0A〜8000Aとなる。
【0036】図11〜12および図13〜14に示した
実施例からわかるように、メモリセル領域上および周辺
回路領域上の許容されるそれぞれのBPSG膜厚と、周
辺回路領域とメモリセル領域との段差の許容値により、
平坦化するBPSG膜4およびポリッシング保護膜であ
るSi3 4 膜6の厚さを適宜変化させることが肝要で
ある。
【0037】さらに、上述した実施例では、周辺回路領
域上のBPSG膜全面にポリッシング保護膜(Si3
4 膜)を形成したが、周辺回路領域内のゲート電極配線
12あるいはビット線14直上のポリッシング保護膜
(Si3 4 膜)を除去しておけば、本発明によるポリ
ッシングによりメモリセル領域のBPSG膜を除去する
と同時に、周辺回路領域内のゲート電極配線12あるい
はビット線14の存在に起因したBPSG膜表面の凸部
を除去もできることは自明である。さらに、上述した実
施例では、リフロー後のBPSG膜をポリッシングした
場合を示したが、ポリッシング後BPSG膜のリフロー
を行ってもよい。
【0038】(その3)次に、本発明による平坦化ポリ
ッシングを3層アルミ配線形成に適用した実施例につい
て、図15〜図18を用いて説明する。図15は、第1
アルミ配線18上にプラズマCVD法により第1の層間
絶縁膜(SiO2 )19が形成されたシリコンデバイス
基板の断面模試図であり、下地に第1アルミ配線18な
い領域のBPSG膜表面にはポリッシング保護膜である
第1のSi3 4 膜20が形成されている。このシリコ
ン基板に本発明による平坦化ポリッシングを施し(図1
6)、第1のアルミ配線18の存在に対応した第1の層
間絶縁膜19の凸部を選択的に除去する。第1のSi3
4 膜20を除去した後、第1のビアホール21および
第2アルミ配線22を形成する。しかる後、第2の層間
絶縁膜23およびポリッシング保護膜である第2のSi
3 4 膜24を形成する(図17)。さらに、平坦化ポ
リッシングを施して第2のアルミ配線22の存在に対応
した第2の層間絶縁膜23の凸部を除去し、第2のSi
3 4 膜24を除去した後、第2のビアホール25およ
び第3のアルミ配線26を形成する(図18)。さらに
これらの工程を繰り返すことにより、さらに多層構造配
線形成が可能であることは自明である。
【0039】上述した実施例では、説明を簡略化するた
め平坦化ポリッシングを行う層間絶縁膜にプラズマCV
DによるSiO2 膜を用いた場合を示したが、コロイダ
ルシリカスラリー中に含まれるNaのゲッタリング効果
のあるBPSG膜を用いることも可能であるし、より実
用的にはプラズマCVDによるSiO2 膜下にBPSG
ゲッタリング層が埋め込まれた構造を有する層間絶縁膜
を平坦化ポリッシングすることも可能である。このよう
なBPSG膜等のゲッタリング層を多層配線形成用層間
絶縁膜に用いることにより、下地MOSFETのしきい
値電圧の変動を抑制することができる。
【0040】さらに、上述した実施例では、配線層とし
てアルミニウムを用いたが、Al−Si、Al−Si−
Cu、Al−Gl等のアルミ系配線ポリシリコン配線、
ポリサイド配線あるいは銅配線を用いた場合にも適用で
きることも自明である。
【0041】
【発明の効果】以上示したように、本発明による半導体
基板の製造方法は、表面に凸部のある絶縁膜上の前記凸
部以外の領域を、少なくとも前記絶縁膜よりもポリッシ
ング速度が遅くしかも前記凸部の高さよりも薄いポリッ
シング保護膜で覆い、しかる後前記絶縁膜が前記ポリッ
シング保護膜よりもポリッシング速度が速いことを利用
して、選択的に前記絶縁膜上の凸部を除去しているた
め、ポリッシングにともなうパターンサイズ依存性やウ
ェーハ面内分布を考慮することなく、容易に絶縁膜表面
を平坦化できる。
【0042】また、本発明による平坦化ポリッシング法
は、凸パターン密集領域と周辺領域との境界部分の段差
や孤立凸パターンによる段差を効果的に除去するといっ
た、リフロー法、エッチバック法や従来の平坦化ポリッ
シングにはない優れた効果を有し、次工程で絶縁膜上に
パターン形成する際の露光フォーカスマージンを確保で
きる等のLSI製造歩留まりを著しく改善できる効果も
ある。特に、スタック容量セルが密集しているメモリー
セル領域と周辺回路領域とが繰り返し並んでいるメモリ
ー半導体素子上の絶縁膜表面を平坦化において、メモリ
ーセル領域と周辺回路領域との段差を有効に除去する方
法に有利であり、次工程である絶縁膜上への微細配線を
著しく容易にし、大容量メモリデバイスの構造コストを
大幅に引き下げるものである。
【0043】また、マイクロプロセッサー等で必要とな
る多層金属配線形成用層間絶縁膜の平坦化にも有効であ
り、特に本発明では、層間絶縁膜にBPSGゲッタリン
グ層を埋め込んだ構造としたため、コロイダルシリカス
ラリー中に含まれるNaのゲッタリングし、Naの拡散
に伴う下地MOSFETのしきい値電圧の移動を抑制す
ることができるという効果を有する。
【図面の簡単な説明】
【図1】ポリッシング速度に及ぼす材料の種類の影響を
示す図。
【図2】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法を説明するための断
面模試図。
【図3】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法を説明するための断
面模試図。
【図4】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図5】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図6】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図7】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法の凸パターンサイズ
依存性回避効果を説明するための断面模試図。
【図8】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法の基板面内均一性改
善効果を説明するための断面模試図。
【図9】ポリッシング保護膜(Si3 4 )を用いた本
発明による平坦化ポリッシング方法の基板面内均一性改
善効果を説明するための断面模試図。
【図10】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法の基板面内均一性
改善効果を説明するための断面模試図。
【図11】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図12】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図13】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図14】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法によりメモリ半導
体素子表面の平坦化プロセスを説明するための断面模試
図。
【図15】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図16】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図17】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図18】ポリッシング保護膜(Si3 4 )を用いた
本発明による平坦化ポリッシング方法により多層配線形
成プロセスを説明するための断面模試図。
【図19】BPSG膜をリフロー膜とした場合の平坦化
プロセスを示す断面模試図。
【図20】BPSG膜をリフロー膜とした場合の平坦化
プロセスを示す断面模試図。
【図21】エッチバック法による平坦化プロセスを示す
断面模試図。
【図22】エッチバック法による平坦化プロセスを示す
断面模試図。
【図23】エッチバック法による平坦化プロセスを示す
断面模試図。
【図24】従来のポリッシング方法による金属配線上の
酸化膜の平坦化プロセスを示す断面模試図。
【図25】従来のポリッシング方法による大きさの等し
い凸パターンの平坦化プロセスを示す断面模試図。
【図26】平坦部に対する凸パターンの相対加工速度
(Vp /V0 )の依存性を示す図。 Vp :凸パターンの加工速度 V0 :平坦部の加工速度
【図27】従来のポリッシング方法による大きさのこと
なる凸パターンの平坦化プロセスを示す断面模試図。
【図28】従来のポリッシング方法によるスタック容量
ポリシリコン上のBPSG膜の平坦化プロセスを示す断
面模試図。
【図29】従来のポリッシング方法による基板面内平坦
化加工速度分布を説明する断面模試図。
【符号の説明】
1 デバイス層 2 下地凸パターン 3 SiO2 4 BPSG膜 5 表面凸パターン 6 ポリッシング保護膜(Si3 4 ) 7 パターンサイズの小さな凸部 8 パターンサイズの大きな凸部 9 基板周辺部の凸パターン 10 基板中央の凸パターン 11 素子分離酸化膜 12 ゲート電極(ワード)配線 13 局所ポリシリ配線 14 ポリサイド(ビット)配線 15 スタック容量ポリシリコン配線 15’ 容量プレートポリシリ配線 16 周辺回路領域 17 メモリセル領域 18 第1アルミ配線 19 第1の層間絶縁膜 20 第1のポリッシング保護膜(Si3 4 ) 21 第1のビアホール 22 第2のアルミ配線 23 第2の層間絶縁膜 24 第2のポリッシング保護膜(第2のSi3 4 ) 25 第2のビアホール 26 第3のアルミ配線 27 凸パターン密集領域 28 孤立パターン 29 レジストあるいはSOG塗布膜

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項1】 表面に凸部のある絶縁膜上の前記凸部以
    外の領域を、少なくとも前記絶縁膜よりもポリッシング
    速度が遅くしかも前記凸部の高さよりも薄いポリッシン
    グ保護膜で覆い、しかる後前記絶縁膜が前記ポリッシン
    グ保護膜よりもポリッシング速度が速いことを利用し
    て、選択的に前記絶縁膜上の凸部を除去するポリッシン
    グ方法。
  2. 【請求項2】 スタック容量セルが密集しているメモリ
    ーセル領域と周辺回路領域とが繰り返し並んでいるメモ
    リー半導体素子上のBPSG膜をリフローする工程と、
    前記BPSG膜よりもポリッシング速度が遅くしかも前
    記スタック容量セルの高さよりも薄いポリッシング保護
    膜で前記メモリーセル領域以外を覆う工程と、ポリッシ
    ングを施す工程を備えることを特徴としたメモリ素子表
    面平坦化方法。
  3. 【請求項3】 第1の金属配線上に層間絶縁膜を形成す
    る工程と、前記層間絶縁膜よりもポリッシング速度が遅
    くしかも前記金属配線の高さよりも薄いポリッシング保
    護膜で前記配線部以外の領域を覆う工程と、ポリッシン
    グを施すことにより前記層間絶縁膜表面を平坦化する工
    程と、前記層間絶縁膜にビアホールを形成する工程と、
    第2の金属配線を形成する工程とを備えることを特徴と
    する多層金属配線層形成方法。
  4. 【請求項4】 半導体基板上に形成された表面に凸部を
    有する絶縁膜の前記凸部以外の領域を、前記絶縁膜より
    もポリッシング速度が遅いポリッシング保護膜で覆う工
    程と、 前記基板をポリッシングして前記絶縁膜の凸部を選択的
    に除去するポリッシング工程と、 を有する半導体集積回路の製造方法。
  5. 【請求項5】 半導体基板上に形成された表面に凸部を
    有する絶縁膜の前記凸部以外の領域を、前記凸部と凸部
    以外の領域との段差よりも小さい所定の厚さを有し、前
    記絶縁膜よりもポリッシング速度が遅いポリッシング保
    護膜で覆う工程と、 前記基板をポリッシングして前記絶縁膜の凸部を選択的
    に薄層化し、前記絶縁膜の前記凸部と凸部以外の領域と
    の段差を前記ポリッシング保護膜の前記所定の厚さ以下
    とするポリッシング工程と、 を有する半導体集積回路の製造方法。
  6. 【請求項6】 前記絶縁膜をリフローする工程をさらに
    有する請求項4または5に記載の半導体集積回路の製造
    方法。
  7. 【請求項7】 前記ポリッシング工程の後に、前記ポリ
    ッシング保護膜を除去する工程をさらに有する請求項4
    または5に記載の半導体集積回路の製造方法。
  8. 【請求項8】 前記絶縁膜は層間絶縁膜である請求項4
    から請求項7のいずれかに記載の半導体集積回路の製造
    方法。
  9. 【請求項9】 前記絶縁膜は容量セルが密集したメモリ
    素子領域と周辺回路領域とを有する半導体基板上に形成
    されたものであり、前記絶縁膜表面の凸部は前記メモリ
    素子領域上に形成されたものである請求項4から請求項
    7のいずれかに記載の半導体集積回路の製造方法。
  10. 【請求項10】 前記絶縁膜は第1の配線層を形成後の
    半導体基板上に形成されたものであり、当該絶縁膜の表
    面には前記第1の配線層において配線が存在する場所に
    対応して凸部が形成されているものであることを特徴と
    する請求項4から請求項7のいずれかに記載の半導体集
    積回路の製造方法。
  11. 【請求項11】 前記絶縁膜はSiO2 膜、BSG膜、
    PSG膜、BPSG膜、またはこれらの積層膜であるこ
    とを特徴とする請求項4から請求項10のいずれかに記
    載の半導体集積回路の製造方法。
  12. 【請求項12】 前記絶縁膜はゲッタリング効果を有す
    る第1の絶縁膜と、該第1の絶縁膜とは異なる材料より
    なる第2の絶縁膜との積層膜であることを特徴とする請
    求項4から請求項10のいずれかに記載の半導体集積回
    路の製造方法。
  13. 【請求項13】 前記ポリッシング保護膜はSi 3 4
    膜、Al 2 3 膜、TiN膜、またはダイヤモンド膜であ
    ることを特徴とする請求項4から請求項10のいずれか
    に記載の半導体集積回路の製造方法。
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