JP2833305B2 - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はSOI(silicon on insulat
or) 構造の半導体基板, 特に, 絶縁層を介して張り合わ
せたシリコンウエハの一方を研磨して１μm 程度ないし
はそれ以下の厚さに均一に薄層にする方法に関する。
【０００２】
【従来の技術】半導体集積回路の高密度化に伴う寄生容
量の増大, CMOSトランジスタにおけるラッチアップ現象
等を回避する有効な手段として期待されている SOI基板
の実用化が進められている。
【０００３】SOI 基板の製造方法の一つとして, 二枚の
シリコンウエハをSiO2層を介して張り合わせ, その一方
を研磨により所定の厚さに薄層化する方法がある。通常
の研磨装置を用いた場合, 薄層化されたシリコンウエハ
に１μm 以上の厚さの不均一が生じることが避けられな
い。しかしながら, 要求される素子特性を実現するため
には, シリコン層の厚さが１μm ないし0.1 μm 程度の
SOI 基板が必要とされている。したがって, 現在の研磨
装置では, シリコンウエハ全体をこのような厚さに均一
に研磨することができない。
【０００４】
【発明が解決しようとする課題】上記のような研磨装置
の精度の問題を解決する方法として, あらかじめ数μm
程度まで研磨されたシリコン層に, 例えば１μm ないし
それ以下の厚さのSiO2層から成るストッパを埋め込んで
おき, 全体をストッパの厚さまで研磨することによっ
て, 所望の厚さのシリコン層を得る方法が提案されてい
る。
【０００５】図４はこの方法の一例を説明するための模
式的断面図であって, 支持基板となるシリコンウエハ２
とSiO2層３を介して張り合わされたシリコンウエハ１
は, あらかじめ３〜４μm まで薄層化されたのち, 素子
を形成しない領域に, 厚さ１μm のSiO2層から成るスト
ッパ４が埋め込まれている。
【０００６】シリコンウエハ２を研磨治具５に固定し,
回転軸5Aにより回転するとともに回転式の定盤６の上表
面に押圧する。定盤６の上表面には研磨布７が張りつけ
られている。この状態で定盤６上表面に研磨剤を供給し
て, ストッパ４が表出するまでシリコンウエハ１を研磨
する。このようにして, シリコンウエハ１は, ストッパ
４の厚さ１μm に薄層化される。
【０００７】しかしながら, シリコンウエハ１と定盤６
とが平行でない場合には, 図４(a)に示すように, シリ
コンウエハ１が均一に研磨されないで, シリコンウエハ
１の一部ではストッパ４が表出しているが, 他部では表
出していない場合, さらに研磨を続けて, 図４(b) に示
すように, シリコンウエハ１の一部が過剰に研磨されて
ストッパ４の厚さ以下になってしまっている場合があ
る。後者のようにストッパ４が機能せずに研磨が行われ
るてしまう理由は，研磨布７の弾性変形のためである。
【０００８】本発明は，上記のようなSOI 基板を, スト
ッパ４の機能を有効に発揮させることによって, 均一に
薄層化可能とすることを目的とする。
【０００９】
【課題を解決するための手段】支持基板上に絶縁層を介
して所定厚さを有する半導体層を形成し，該半導体層の
表面に画定された複数の島状領域の各々の周囲に該半導
体層表面から該絶縁層に達する溝を形成し，該溝内に表
出する該絶縁層上に選択的に該半導体層よりも研磨され
難い絶縁物質から成り且つ該半導体層の厚さより小さい
厚さを有するストッパ層を形成し，該ストッパ層を形成
したのち，該島状領域より大きく且つ該半導体層表面よ
り小さい表面積を有する研磨布を用いて，該研磨布を該
半導体層に対して押圧するとともに該半導体層表面に垂
直な軸を中心に回転させながら該半導体層表面に沿って
移動することにより，該半導体層を該ストッパ層と同じ
厚さになるまで研磨する諸工程を含むことを特徴とする
本発明に係る半導体基板の製造方法によって達成され
る。
【００１０】
【作用】図１は本発明の半導体基板研磨装置の原理的構
成図であって, 定盤８上に SOI基板10が載置される。SO
I 基板10は, 従来と同様に, 支持基板となるシリコンウ
エハ２と, SiO2層３を介してシリコンウエハ２に張り合
わされたシリコンウエハ１とから成り, シリコンウエハ
１はあらかじめ３〜４μm 程度に研磨されたのち, 例え
ば各々がチップに相当する大きさ（面積）の島状領域1A
となるように溝1Bが形成され, 溝1B内には, 例えばSiO2
から成る厚さが１μm のストッパ４が形成されている。
定盤８の上表面には従来のような研磨布７（図４参照）
は張りつけられていない。
【００１１】定盤８上に載置されたSOI 基板10のシリコ
ンウエハ１を, 研磨治具11により研磨する。研磨治具11
は, 島状領域1Aの寸法より大きい直径を有する円柱であ
って, 定盤８の上表面に垂直な軸11A を中心に回転す
る。定盤８の上表面に対向する研磨治具11の押圧面に
は, 研磨治具11とほぼ同一の直径を有する研磨布12が張
りつけられている。研磨布12をシリコンウエハ１に押圧
しながら, 研磨治具11をシリコンウエハ１上に万遍なく
走査し，シリコンウエハ１全面にストッパ４が表出する
まで研磨する。この走査は，例えば定盤８を固定してお
き，研磨治具11をＸＹ方向に移動させるか，あるいは，
定盤８を回転させながら，研磨治具11を定盤８の回転中
心を通る直線上で移動させることによって行う。
【００１２】
【実施例】図２は本発明の実施例の工程説明図である。
同図(a) に示すように，例えば直径150mm,厚さ500 μm
のシリコンウエハ１を, 支持基板となるシリコンウエハ
２とSiO2層３を介して張り合わせたのち, コロイダルシ
リカ等の研磨剤を用いる通常の研磨方法によって厚さ３
〜４μm に薄層化する。
【００１３】次いで, 同図(b) に示すように, シリコン
ウエハ１を周知のリソグラフ技術を用いてエッチング
し, その表面からSiO2層３に達する溝1Bを形成する。こ
れにより, シリコンウエハ１は島状領域1Aに分離され
る。島状領域1Aは, 一辺が10mm程度のチップ領域に対応
する大きさから一辺が10μm程度の素子領域に対応する
大きさまでの任意の寸法としてよい。溝1Bの幅(W) は,
１〜２mmとする。
【００１４】次いで, 同図(c) に示すように, シリコン
ウエハ１表面全体に, 例えば周知のCVD(気相成長）法に
より, SiO2層40を堆積する。SiO2層40の厚さは, 島状領
域1Aに形成される素子の種類に応じて決められる。島状
領域1AにMOS トランジスタを形成する場合には0.1 μm
程度の厚さに, また, 島状領域1Aにバイポーラトランジ
スタを形成する場合には１μm ないしそれ以上の厚さと
する。ただし, シリコンウエハ１より薄くすることは言
うまでもない。
【００１５】次いで, SiO2層40上に, 溝1Bに対応するレ
ジストマスク13を形成したのち, レジストマスク13から
表出するSiO2層40を選択的にエッチングする。このよう
にして, 同図(d) および対応する平面図(e) に示すよう
に, 溝1B内に表出するSiO2層３上に所定厚さのストッパ
４が形成される。図示のように, 島状領域1Aの側壁との
間に100 〜200 μm 程度の隙間が生じるようにストッパ
４を形成しておくと,SOI 層の厚さを触針式の段差計で
測定できるので都合がよい。
【００１６】上記のようにしてストッパ４が形成された
SOI 基板10を, 図３に示す研磨装置を用いて研磨する。
この研磨装置の主要部は図１を参照して説明した通りで
ある。図３においては, シリコンウエハ１の厚さを測定
するための, 例えば可視光ないし赤外光を用いた反射式
の厚さ測定器21, 研磨布12をシリコンウエハ１に押圧す
るための押圧機構22, 研磨治具11を回転するためのモー
タ23, および, 押圧機構22による圧力およびモータ23の
回転速度を制御する制御装置24が示されている。
【００１７】厚さ測定器21は, 研磨治具11とともにシリ
コンウエハ１表面に沿って移動され, その間に, 研磨治
具11によって研磨される直前の部位におけるシリコンウ
エハ１の厚さを測定し, この測定データを制御装置24に
入力する。制御装置24は,シリコンウエハ１表面全体に
わたって入力される厚さ測定データを常時更新するとと
もに, 平均厚さを求める。そして, 次に研磨しようとす
る部位の厚さ測定値を, そのときの平均厚と比較し, こ
の結果にもとづいて押圧機構22による圧力またはモータ
23の回転速度を制御する。すなわち，厚さ測定値が平均
値より大きい場合には, 押圧機構22による圧力を増加す
るかまたはモータ23の回転速度を減少する。厚さ測定値
が平均値より小さい場合にはこの逆の制御を行う。この
ようにして制御される押圧機構22の圧力は0.1 〜0.5Kg/
cm2,研磨治具11の回転速度は60〜200rpmである。前記の
ように, 定盤８の回転速度は, 研磨治具11の走査方法に
よって停止ないし数rpm 程度とする。
【００１８】
【発明の効果】本発明によれば, 直径６〜８インチの二
枚のシリコンウエハをSiO2層を介して張り合わせて成る
SOI 基板における一方のウエハを0.1 〜数μm の厚さに
均一に薄層化することが可能となり, 高密度・高性能の
半導体集積回路の開発および実用化を促進する効果があ
る。
【図面の簡単な説明】
【図１】 本発明の半導体基板研磨装置の原理的構成図
【図２】 本発明の実施例の工程説明図
【図３】 本発明の半導体基板研磨装置の実施例説明図
【図４】 従来の問題点説明図
【符号の説明】
１，２ シリコンウエハ ７, 12 研磨布 1A 島状領域 10 SOI 基板 1B 溝 13 レジストマスク ３, 40 SiO2層 21 厚さ測定器 ４ ストッパ 22 押圧機構 ５, 11 研磨治具 23 モータ 5A 回転軸 24 制御装置 ６, ８ 定盤
フロントページの続き (56)参考文献 特開 平３−259521（ＪＰ，Ａ) 特開 平３−270254（ＪＰ，Ａ) 特開 平３−145129（ＪＰ，Ａ) 特開 平２−257629（ＪＰ，Ａ) 特開 平３−228326（ＪＰ，Ａ) 特開 平１−193172（ＪＰ，Ａ) 特開 平２−199832（ＪＰ，Ａ) 特開 昭62−124866（ＪＰ，Ａ) 特開 平２−100321（ＪＰ，Ａ) 特開 昭58−74040（ＪＰ，Ａ) 特開 平２−18948（ＪＰ，Ａ) 実開 平２−129728（ＪＰ，Ｕ) 実開 昭60−78254（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/304

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】支持基板上に絶縁層を介して所定厚さを有
    する半導体層を形成する工程と， 該半導体層の表面に画定された複数の島状領域の各々の
    周囲に該半導体層表面から該絶縁層に達する溝を形成す
    る工程と， 該溝内に表出する該絶縁層上に選択的に該半導体層より
    も研磨され難い絶縁物質から成り且つ該半導体層の厚さ
    より小さい厚さを有するストッパ層を形成する工程と， 該ストッパ層を形成したのち，該島状領域より大きく且
    つ該半導体層表面より小さい表面積を有する研磨布を用
    いて，該研磨布を該半導体層に対して押圧するとともに
    該半導体層表面に垂直な軸を中心に回転させながら該半
    導体層表面に沿って移動することにより，該半導体層を
    該ストッパ層と同じ厚さになるまで研磨する工程とを含
    むことを特徴とする半導体基板の製造方法。
  2. 【請求項２】前記半導体層が前記絶縁層を介して密着さ
    れた支持基板を該半導体層が上向きになるようにして定
    盤の平坦面上に固定し，該定盤を該平坦面に垂直な軸を
    中心にして前記研磨布の回転速度より低速度で回転させ
    ながら，該研磨布を該定盤の回転軸と垂直に交差する直
    線上を移動するとともに該半導体層表面に押圧すること
    を特徴とする請求項１記載の半導体基板の製造方法。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3060714B2 (ja) * 1992-04-15 2000-07-10 日本電気株式会社 半導体集積回路の製造方法
US5585661A (en) * 1993-08-18 1996-12-17 Harris Corporation Sub-micron bonded SOI by trench planarization
US5795495A (en) * 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
KR100209365B1 (ko) * 1995-11-01 1999-07-15 김영환 에스.오.아이 반도체 웨이퍼의 제조방법
WO1997024635A2 (en) * 1995-12-19 1997-07-10 Risen William M Jr Methods and compositions for joining waveguide structures and the resulting joined products
US5792709A (en) 1995-12-19 1998-08-11 Micron Technology, Inc. High-speed planarizing apparatus and method for chemical mechanical planarization of semiconductor wafers
US6093081A (en) * 1996-05-09 2000-07-25 Canon Kabushiki Kaisha Polishing method and polishing apparatus using the same
US5904611A (en) * 1996-05-10 1999-05-18 Canon Kabushiki Kaisha Precision polishing apparatus
US6012966A (en) * 1996-05-10 2000-01-11 Canon Kabushiki Kaisha Precision polishing apparatus with detecting means
KR100264228B1 (ko) 1996-05-10 2000-12-01 미다라이 후지오 화학 기계 연마 장치 및 방법
US5681423A (en) 1996-06-06 1997-10-28 Micron Technology, Inc. Semiconductor wafer for improved chemical-mechanical polishing over large area features
US6162112A (en) * 1996-06-28 2000-12-19 Canon Kabushiki Kaisha Chemical-mechanical polishing apparatus and method
DE19632809C2 (de) * 1996-08-14 2002-06-20 Infineon Technologies Ag Gerät zum chemisch-mechanischen Polieren von Wafern
US6143108A (en) * 1996-12-18 2000-11-07 Risen, Jr.; William M. Methods and compositions for joining waveguide structures and the resulting joined products
US5957750A (en) * 1997-12-18 1999-09-28 Micron Technology, Inc. Method and apparatus for controlling a temperature of a polishing pad used in planarizing substrates
JP2968784B1 (ja) 1998-06-19 1999-11-02 日本電気株式会社 研磨方法およびそれに用いる装置
KR100302600B1 (ko) * 1998-12-28 2001-11-02 김영환 반도체장치제조방법
US6905398B2 (en) * 2001-09-10 2005-06-14 Oriol, Inc. Chemical mechanical polishing tool, apparatus and method
US6624048B1 (en) * 2001-12-05 2003-09-23 Lsi Logic Corporation Die attach back grinding
JP2003243662A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法、半導体ウェハ
KR102647221B1 (ko) * 2016-12-22 2024-03-14 에스케이온 주식회사 이차전지 밀봉장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4450652A (en) * 1981-09-04 1984-05-29 Monsanto Company Temperature control for wafer polishing
JPS6078254U (ja) * 1983-11-01 1985-05-31 株式会社東芝 研磨装置
JPS6278260A (ja) * 1985-09-26 1987-04-10 東洋紡績株式会社 導電性ポリエステル繊維の製造方法
JPS62124866A (ja) * 1985-10-28 1987-06-06 Hitachi Ltd 研磨装置
JPS62199354A (ja) * 1986-02-21 1987-09-03 Kashio Denki Kk 結晶板等の自動ラツプ仕上方法及びその装置
NL8700033A (nl) * 1987-01-09 1988-08-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator.
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
JP2699359B2 (ja) * 1987-11-20 1998-01-19 ソニー株式会社 半導体基板の製造方法
JPH0757464B2 (ja) * 1988-01-29 1995-06-21 住友金属鉱山株式会社 基板上の薄膜の研磨方法
JPH0218948A (ja) * 1988-07-07 1990-01-23 Fujitsu Ltd 半導体装置の製造方法
US4879258A (en) * 1988-08-31 1989-11-07 Texas Instruments Incorporated Integrated circuit planarization by mechanical polishing
JP2734007B2 (ja) * 1988-10-07 1998-03-30 ソニー株式会社 研磨装置および研磨方法
JPH02177435A (ja) * 1988-12-28 1990-07-10 Sony Corp 半導体基板の製法
JPH02199832A (ja) * 1989-01-30 1990-08-08 Shin Etsu Handotai Co Ltd ウエーハ研磨装置
JP2855639B2 (ja) * 1989-03-09 1999-02-10 富士通株式会社 半導体装置の製造方法
JPH02257629A (ja) * 1989-03-30 1990-10-18 Kyushu Electron Metal Co Ltd 半導体基板の研磨方法
JPH02129728U (ja) * 1989-03-31 1990-10-25
JPH03104223A (ja) * 1989-09-19 1991-05-01 Fujitsu Ltd 半導体装置の製造方法
JP2779659B2 (ja) * 1989-09-19 1998-07-23 富士通株式会社 半導体装置の製造方法
JPH03108356A (ja) * 1989-09-21 1991-05-08 Fujitsu Ltd 半導体基板の製造方法
JP2831745B2 (ja) * 1989-10-31 1998-12-02 富士通株式会社 半導体装置及びその製造方法
JPH03180070A (ja) * 1989-12-08 1991-08-06 Seiko Epson Corp 半導体装置及びその製造方法
JPH03259521A (ja) * 1990-03-09 1991-11-19 Fujitsu Ltd Ｓｏｉ基板の製造方法
JPH03270254A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 半導体装置の製造方法
US5081796A (en) * 1990-08-06 1992-01-21 Micron Technology, Inc. Method and apparatus for mechanical planarization and endpoint detection of a semiconductor wafer

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