JP2915419B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2915419B2 JP2915419B2 JP63275324A JP27532488A JP2915419B2 JP 2915419 B2 JP2915419 B2 JP 2915419B2 JP 63275324 A JP63275324 A JP 63275324A JP 27532488 A JP27532488 A JP 27532488A JP 2915419 B2 JP2915419 B2 JP 2915419B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、特にウェーハを貼
り合せてSOI（Silicon-on-insulator）基板を製造する
方法に関するものである。
り合せてSOI（Silicon-on-insulator）基板を製造する
方法に関するものである。
本発明は、一方のウェーハ上に絶縁膜を介して該絶縁
膜よりも硬い材料からなる研磨停止層を形成し、該研磨
停止層上に半導体層を形成したのち、該半導体層上に別
のウェーハを貼り合せ、その後一方のウェーハを非弾性
定盤にて研磨することにより、平坦度の高いSOI基板が
得られ、素子形成後のデバイス特性の均一化を可能にし
たものである。
膜よりも硬い材料からなる研磨停止層を形成し、該研磨
停止層上に半導体層を形成したのち、該半導体層上に別
のウェーハを貼り合せ、その後一方のウェーハを非弾性
定盤にて研磨することにより、平坦度の高いSOI基板が
得られ、素子形成後のデバイス特性の均一化を可能にし
たものである。
一般に、SOI基板の製造方法の一つとして例えば一方
の鏡面シリコンウェーハを酸化してから他方の鏡面シリ
コンウェーハと貼り合せたのち、一方のウェーハを研磨
して薄膜にするという方法が考えられている。しかし、
実際にウェーハ全面を均一な薄膜に研磨することは極め
て困難である。
の鏡面シリコンウェーハを酸化してから他方の鏡面シリ
コンウェーハと貼り合せたのち、一方のウェーハを研磨
して薄膜にするという方法が考えられている。しかし、
実際にウェーハ全面を均一な薄膜に研磨することは極め
て困難である。
そこで従来では、一方の鏡面ウェーハの素子形成部分
にわずかな段差を設けて、酸化し、更に例えば多結晶シ
リコン層などで段差を埋め込んでその端面を平坦化し、
別の鏡面ウェーハと貼り合せたのち、一方の鏡面ウェー
ハを薄膜になるまで研磨するが、研磨停止の基準面とし
て上記酸化した部分を利用するという方法が取られてい
る。
にわずかな段差を設けて、酸化し、更に例えば多結晶シ
リコン層などで段差を埋め込んでその端面を平坦化し、
別の鏡面ウェーハと貼り合せたのち、一方の鏡面ウェー
ハを薄膜になるまで研磨するが、研磨停止の基準面とし
て上記酸化した部分を利用するという方法が取られてい
る。
具体的に第２図に基づいて説明すると、まず同図Ａに
示すように、鏡面シリコンウェーハ（11）の表面をフォ
トリソグラフィー技術を用いて素子形成部（12）が約0.
1〜１μｍの段差で複数の溝を形成するようにパターニ
ングする。
示すように、鏡面シリコンウェーハ（11）の表面をフォ
トリソグラフィー技術を用いて素子形成部（12）が約0.
1〜１μｍの段差で複数の溝を形成するようにパターニ
ングする。
次に、同図Ｂに示すように、素子形成部（12）が存在
する面の全体に熱酸化を施してSiO2酸化膜から成るスト
ッパー層（13）を形成する。
する面の全体に熱酸化を施してSiO2酸化膜から成るスト
ッパー層（13）を形成する。
次に同図Ｃに示すように、上記段差を埋めるために全
面に多結晶シリコン層（14）を形成する。その後、その
表面を平坦研磨する。
面に多結晶シリコン層（14）を形成する。その後、その
表面を平坦研磨する。
次に、同図Ｄ（尚、この同図Ｄは、上記同図Ａ〜Ｃと
は配置を逆にしてある）に示すように、多結晶シリコン
層（14）の表面に別の鏡面シリコンウェーハ（15）を貼
り合せたのち、ウェーハ（11）の端面より研磨を行な
う。
は配置を逆にしてある）に示すように、多結晶シリコン
層（14）の表面に別の鏡面シリコンウェーハ（15）を貼
り合せたのち、ウェーハ（11）の端面より研磨を行な
う。
そして、同図Ｅに示すように、上記研磨作業をストッ
パー層（13）の表面まで行なった時点で止め、素子形成
部（12）を露出させることによりSOI基板を得ることが
できる。その後は、上記SOI基板の素子形成部（12）に
所望の素子が形成される。
パー層（13）の表面まで行なった時点で止め、素子形成
部（12）を露出させることによりSOI基板を得ることが
できる。その後は、上記SOI基板の素子形成部（12）に
所望の素子が形成される。
しかしながら、従来の半導体装置の製造方法において
は、ストッパー層（13）がSiO2酸化膜であるため、ウェ
ーハを研磨する際、ストッパー層（13）の表面付近まで
は粗く研削するが、その後はストッパー層の表面まで後
述の研磨液でエッチング効果を主体とした研磨が行なわ
れると共に、ポリッシングクロス（ポリウレタン等）の
弾性定盤を用いて研磨が行なわれる。尚、上記研磨液と
しては、シリコンは研磨できるが、酸化膜は研磨できな
いもの例えばエチレンジアミン、ピペラジン、水酸化カ
リウム等のアルカリ性溶液を用いる。そのため、ストッ
パー層（13）の表面で研磨を停止しても研磨液のエッチ
ング作用により、素子形成部（12）内のシリコン層にま
でエッチングが進行し、更にポリッシングクロスは、軟
質のものであるため、シリコンが露出している素子形成
部（12）の表面を浅く削ってしまうことから、これらの
相乗作用によって素子形成部（12）は中央部分が最も深
く削り取られていわゆる椀状に形成されてしまうという
欠点があり（第２図Ｄの鎖線部分及び同図Ｅ参照）、こ
の状態で素子を形成しても、デバイス特性の均一化は期
待できないという不都合があった。
は、ストッパー層（13）がSiO2酸化膜であるため、ウェ
ーハを研磨する際、ストッパー層（13）の表面付近まで
は粗く研削するが、その後はストッパー層の表面まで後
述の研磨液でエッチング効果を主体とした研磨が行なわ
れると共に、ポリッシングクロス（ポリウレタン等）の
弾性定盤を用いて研磨が行なわれる。尚、上記研磨液と
しては、シリコンは研磨できるが、酸化膜は研磨できな
いもの例えばエチレンジアミン、ピペラジン、水酸化カ
リウム等のアルカリ性溶液を用いる。そのため、ストッ
パー層（13）の表面で研磨を停止しても研磨液のエッチ
ング作用により、素子形成部（12）内のシリコン層にま
でエッチングが進行し、更にポリッシングクロスは、軟
質のものであるため、シリコンが露出している素子形成
部（12）の表面を浅く削ってしまうことから、これらの
相乗作用によって素子形成部（12）は中央部分が最も深
く削り取られていわゆる椀状に形成されてしまうという
欠点があり（第２図Ｄの鎖線部分及び同図Ｅ参照）、こ
の状態で素子を形成しても、デバイス特性の均一化は期
待できないという不都合があった。
本発明は、このような点に鑑み成されたもので、その
目的とするところは、簡単な方法で、SOI基板の素子形
成部表面の平坦化が図れ、素子形成後のデバイス特性の
均一化を可能にすることができる半導体装置及びその製
造方法を提供するものである。
目的とするところは、簡単な方法で、SOI基板の素子形
成部表面の平坦化が図れ、素子形成後のデバイス特性の
均一化を可能にすることができる半導体装置及びその製
造方法を提供するものである。
本発明の半導体装置の製造方法は、半導体ウエーハ
（１）に複数の段差を形成する工程と、この段差が形成
された半導体ウエーハ（１）上に、その表面に酸化を施
すなどして形成したストレス緩和を兼ねる絶縁膜（３）
を介して、この絶縁膜（３）よりも硬いモース硬度7.5
以上の材料からなる研磨停止層（４）を形成する工程
と、この研磨停止層（４）上に例えば多結晶シリコン層
等の半導体層（５）を形成する工程と、半導体層（５）
上に別のウエーハ（６）を貼り合わせた後、半導体ウエ
ーハ（１）を非弾性定盤にて、研磨停止層（４）の位置
まで、素子形成部（２）の表面が平坦になるような研磨
液を用いて研磨する工程を有する。
（１）に複数の段差を形成する工程と、この段差が形成
された半導体ウエーハ（１）上に、その表面に酸化を施
すなどして形成したストレス緩和を兼ねる絶縁膜（３）
を介して、この絶縁膜（３）よりも硬いモース硬度7.5
以上の材料からなる研磨停止層（４）を形成する工程
と、この研磨停止層（４）上に例えば多結晶シリコン層
等の半導体層（５）を形成する工程と、半導体層（５）
上に別のウエーハ（６）を貼り合わせた後、半導体ウエ
ーハ（１）を非弾性定盤にて、研磨停止層（４）の位置
まで、素子形成部（２）の表面が平坦になるような研磨
液を用いて研磨する工程を有する。
本発明の半導体装置は、ウエーハ（６）上に半導体層
（５）を介して、複数の段差を有する研磨停止層（４）
が形成され、この研磨停止層（４）の各凹部内にストレ
ス緩和を兼ねる絶縁膜（３）を介して半導体薄膜による
素子形成部（２）が形成され、研磨停止層（４）が絶縁
膜（３）よりも硬いモース硬度7.5以上の材料で形成さ
れ、素子形成部（２）の表面が研磨停止層の凸部の面と
同一面に形成された構成とする。
（５）を介して、複数の段差を有する研磨停止層（４）
が形成され、この研磨停止層（４）の各凹部内にストレ
ス緩和を兼ねる絶縁膜（３）を介して半導体薄膜による
素子形成部（２）が形成され、研磨停止層（４）が絶縁
膜（３）よりも硬いモース硬度7.5以上の材料で形成さ
れ、素子形成部（２）の表面が研磨停止層の凸部の面と
同一面に形成された構成とする。
上述の本発明の半導体装置の製造方法によれば、半導
体ウエーハ（１）上に絶縁膜（３）を介して該絶縁膜
（３）よりも硬いモース硬度7.5以上の材料からなる研
磨停止層（４）を形成したので、研磨工程の際、弾性定
盤であるポリッシングクロスよりも硬いアクリル、硬質
ガラス等からなる非弾性定盤が使用できると共に、研磨
停止層（４）により定盤を確実に停止させることができ
るため、定盤が素子形成部（２）の表面を削ってしまう
ことがない。また、素子形成部（２）の表面が平坦にな
るような研磨液、即ち化学的なエッチング効果が少な
く、物理的な研磨能力を強くした研磨液を用いて研磨す
るので、研磨を停止しても素子形成部（２）内にエッチ
ング進行することがない。
体ウエーハ（１）上に絶縁膜（３）を介して該絶縁膜
（３）よりも硬いモース硬度7.5以上の材料からなる研
磨停止層（４）を形成したので、研磨工程の際、弾性定
盤であるポリッシングクロスよりも硬いアクリル、硬質
ガラス等からなる非弾性定盤が使用できると共に、研磨
停止層（４）により定盤を確実に停止させることができ
るため、定盤が素子形成部（２）の表面を削ってしまう
ことがない。また、素子形成部（２）の表面が平坦にな
るような研磨液、即ち化学的なエッチング効果が少な
く、物理的な研磨能力を強くした研磨液を用いて研磨す
るので、研磨を停止しても素子形成部（２）内にエッチ
ング進行することがない。
従って、素子形成部（２）の表面の平坦度が改善され
る。
る。
研磨停止層は硬い材料であるため、最終的に得られる
素子形成部（２）に与えるストレスが大きくなるが、研
磨停止層（４）と素子形成部（２）との間に、ストレス
緩和を兼ねる絶縁膜（３）を形成しているので、この絶
縁膜（３）が上記ストレスを緩和することができ、素子
形成及びデバイス特性に影響を及ぼすことがない。
素子形成部（２）に与えるストレスが大きくなるが、研
磨停止層（４）と素子形成部（２）との間に、ストレス
緩和を兼ねる絶縁膜（３）を形成しているので、この絶
縁膜（３）が上記ストレスを緩和することができ、素子
形成及びデバイス特性に影響を及ぼすことがない。
この製造方法により得られる本発明の半導体装置は、
素子形成部（２）表面の平坦度が大幅に改善されて、素
子形成後のデバイス特性の均一化が可能となる。
素子形成部（２）表面の平坦度が大幅に改善されて、素
子形成後のデバイス特性の均一化が可能となる。
以下、第１図を参照しながら本発明の実施例を説明す
る。
る。
第１図は、本実施例に係る半導体装置の製造方法、特
にVLSI等に使用されるSOI基板の製造方法を示す工程図
である。以下、順を追ってその工程を説明する。
にVLSI等に使用されるSOI基板の製造方法を示す工程図
である。以下、順を追ってその工程を説明する。
まず、同図Ａに示すように、鏡面シリコンウェーハ
（１）の表面をフォトリソグラフィー技術を用いて素子
形成部（２）が約0.1〜１μｍの段差及び100〜200μｍ
の幅で残せるようにパターニングする。
（１）の表面をフォトリソグラフィー技術を用いて素子
形成部（２）が約0.1〜１μｍの段差及び100〜200μｍ
の幅で残せるようにパターニングする。
次に、同図Ｂに示すように、ウェーハ（１）の素子形
成部（２）の存在する面全体に熱酸化を施してSiO2酸化
膜（３）を形成する。このSiO2酸化膜（３）は、後に形
成される高硬度の研磨停止層（４）が素子形成部（２）
に与えるストレスを緩和させる目的で形成するものであ
り、また更に、素子形成部（２）の周囲を電気的に絶縁
させる目的で形成するものである。従ってこのSiO2酸化
膜（３）はストレス緩和膜兼絶縁膜と呼ぶことができる
が、ここでは簡単に絶縁膜（３）と呼ぶことにする。
成部（２）の存在する面全体に熱酸化を施してSiO2酸化
膜（３）を形成する。このSiO2酸化膜（３）は、後に形
成される高硬度の研磨停止層（４）が素子形成部（２）
に与えるストレスを緩和させる目的で形成するものであ
り、また更に、素子形成部（２）の周囲を電気的に絶縁
させる目的で形成するものである。従ってこのSiO2酸化
膜（３）はストレス緩和膜兼絶縁膜と呼ぶことができる
が、ここでは簡単に絶縁膜（３）と呼ぶことにする。
次に、同図Ｃに示すように、絶縁膜（３）の上面に該
絶縁膜（３）よりも硬いモース硬度7.5以上の材料、例
えばダイヤモンド、タングステン、モリブデン、チタ
ン、酸化アルミニウム等をCVD法等で付着させ、研磨停
止層（４）とする。
絶縁膜（３）よりも硬いモース硬度7.5以上の材料、例
えばダイヤモンド、タングステン、モリブデン、チタ
ン、酸化アルミニウム等をCVD法等で付着させ、研磨停
止層（４）とする。
次に、同図Ｄに示すように、上記段差を埋めるために
全面に多結晶シリコン層（５）を形成し、その後、その
表面を一度平坦研磨する。
全面に多結晶シリコン層（５）を形成し、その後、その
表面を一度平坦研磨する。
次に、同図Ｅ（尚、この同図Ｅは、上記同図Ａ〜Ｄと
は配置を逆にしている）に示すように、多結晶シリコン
層（５）の表面に別の鏡面シリコンウェーハ（６）を貼
り合せたのち、ウェーハ（１）の端面より研削・研磨を
行なう。尚、貼り合せは、多結晶シリコン層（５）の平
坦面と鏡面ウェーハ（６）の表面に存在するOH基の作
用、即ち自己吸着により行なわれ、その後、熱処理（11
00℃、２時間）を行なう。一方、研磨手段としてはポリ
ッシングクロス等の弾性定盤よりも高硬度であるアクリ
ル、硬質ガラス等からなる非弾性定盤を使用し、更に、
化学的なエッチング効果が少なく、物理的な研磨能力を
有する研磨液例えば、酸化セリウム、水等との懸濁液や
炭酸カルシウム、水等との懸濁液を使用する。
は配置を逆にしている）に示すように、多結晶シリコン
層（５）の表面に別の鏡面シリコンウェーハ（６）を貼
り合せたのち、ウェーハ（１）の端面より研削・研磨を
行なう。尚、貼り合せは、多結晶シリコン層（５）の平
坦面と鏡面ウェーハ（６）の表面に存在するOH基の作
用、即ち自己吸着により行なわれ、その後、熱処理（11
00℃、２時間）を行なう。一方、研磨手段としてはポリ
ッシングクロス等の弾性定盤よりも高硬度であるアクリ
ル、硬質ガラス等からなる非弾性定盤を使用し、更に、
化学的なエッチング効果が少なく、物理的な研磨能力を
有する研磨液例えば、酸化セリウム、水等との懸濁液や
炭酸カルシウム、水等との懸濁液を使用する。
次に、同図Ｆに示すように、上記研磨作業を研磨停止
層（４）の表面まで行なった時点で止め、素子形成部
（２）を露出させることによりSOI基板が得られる。そ
の後は、素子形成部に所望の素子を形成する。
層（４）の表面まで行なった時点で止め、素子形成部
（２）を露出させることによりSOI基板が得られる。そ
の後は、素子形成部に所望の素子を形成する。
上述の如く、本実施例のSOI基板の製造方法によれ
ば、一方のウェーハ（１）上に絶縁膜（３）を介して該
絶縁膜（３）よりも硬い材料からなる研磨停止層（４）
を形成したので、研磨手段として高硬度の非弾性定盤が
使用できるため、比較的短時間で研磨作業を終了させる
ことができると共に、定盤は研磨停止層（４）により確
実に停止するため、素子形成部（２）の表面を削ってし
まうことがない。更に、エッチング効果の少なく、物理
的能力が大きい研磨液を使うことが可能となるため、素
子形成部（２）内にまで研磨液がエッチング進行するこ
とがない。従って、素子形成部（２）表面の平坦度が従
来と比して大幅に改善され、デバイス特性の均一化が可
能となる。
ば、一方のウェーハ（１）上に絶縁膜（３）を介して該
絶縁膜（３）よりも硬い材料からなる研磨停止層（４）
を形成したので、研磨手段として高硬度の非弾性定盤が
使用できるため、比較的短時間で研磨作業を終了させる
ことができると共に、定盤は研磨停止層（４）により確
実に停止するため、素子形成部（２）の表面を削ってし
まうことがない。更に、エッチング効果の少なく、物理
的能力が大きい研磨液を使うことが可能となるため、素
子形成部（２）内にまで研磨液がエッチング進行するこ
とがない。従って、素子形成部（２）表面の平坦度が従
来と比して大幅に改善され、デバイス特性の均一化が可
能となる。
また、研磨停止層（４）は高硬度であるため、素子形
成部（２）に与えるストレスが大きくなると共に、研磨
停止層（４）にタングステン、モリブデンなどの高融点
金属を用いた場合、素子間の絶縁が必要となるが、研磨
停止層（４）の形成に先立ってSiO2酸化膜（３）を形成
したので、該SiO2酸化膜（３）が上記ストレスを緩和す
るため素子形成及びデバイス特性に影響を及ぼすことが
ない。また、上記SiO2酸化膜（３）が素子形成部（２）
の周囲をとりまくようなかたちに形成されて素子間の絶
縁機能を果たしているため、新たに素子間の絶縁を施す
ための工程は不要となる。
成部（２）に与えるストレスが大きくなると共に、研磨
停止層（４）にタングステン、モリブデンなどの高融点
金属を用いた場合、素子間の絶縁が必要となるが、研磨
停止層（４）の形成に先立ってSiO2酸化膜（３）を形成
したので、該SiO2酸化膜（３）が上記ストレスを緩和す
るため素子形成及びデバイス特性に影響を及ぼすことが
ない。また、上記SiO2酸化膜（３）が素子形成部（２）
の周囲をとりまくようなかたちに形成されて素子間の絶
縁機能を果たしているため、新たに素子間の絶縁を施す
ための工程は不要となる。
本発明に係る半導体装置の製造方法は、半導体ウェー
ハ上に絶縁膜を介して該絶縁膜よりも硬い材料からなる
研磨停止層を形成し、該研磨停止層上に半導体層を形成
したのち、該半導体層上に別のウェーハを貼り合せ、そ
の後半導体ウェーハを非弾性定盤にて研磨するようにし
たので、平坦度の高いSOI基板が得られ、デバイス特性
の均一化を図ることができる。
ハ上に絶縁膜を介して該絶縁膜よりも硬い材料からなる
研磨停止層を形成し、該研磨停止層上に半導体層を形成
したのち、該半導体層上に別のウェーハを貼り合せ、そ
の後半導体ウェーハを非弾性定盤にて研磨するようにし
たので、平坦度の高いSOI基板が得られ、デバイス特性
の均一化を図ることができる。
この製造方法により得られる本発明の半導体装置は、
各素子形成部の表面が平坦化されるので、各素子形成部
に素子を形成した後のデバイス特性を均一化することが
できる。
各素子形成部の表面が平坦化されるので、各素子形成部
に素子を形成した後のデバイス特性を均一化することが
できる。
第１図は本実施例に係る半導体装置の製造方法を示す工
程図、第２図は従来例を示す工程図である。 （１）は鏡面シリコンウェーハ、（２）は素子形成部、
（３）は絶縁膜、（４）は研磨停止層、（５）は多結晶
シリコン層、（６）は別の鏡面シリコンウェーハであ
る。
程図、第２図は従来例を示す工程図である。 （１）は鏡面シリコンウェーハ、（２）は素子形成部、
（３）は絶縁膜、（４）は研磨停止層、（５）は多結晶
シリコン層、（６）は別の鏡面シリコンウェーハであ
る。
フロントページの続き (72)発明者 贄田 晃 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平１−179436（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体ウエーハに複数の段差を形成する工
程と、 該段差が形成された半導体ウエーハ上に、ストレス緩和
を兼ねる絶縁膜を介して、該絶縁膜よりも硬いモース硬
度7.5以上の材料からなる研磨停止層を形成する工程
と、 該研磨停止層上に半導体層を形成する工程と、 該半導体層上に別のウエーハを貼り合わせた後、前記半
導体ウエーハを非弾性定盤にて、前記研磨停止層の位置
まで、素子形成部の表面が平坦になるような研磨液を用
いて研磨する工程 を有する半導体装置の製造方法。 - 【請求項２】ウエーハ上に半導体層を介して、複数の段
差を有する研磨停止層が形成され、 該研磨停止層の各凹部内にストレス緩和を兼ねる絶縁膜
を介して、半導体薄膜による素子形成部が形成され、 前記研磨停止層は前記絶縁膜よりも硬いモース硬度7.5
以上の材料で形成され、 前記素子形成部の表面が、前記研磨停止層の凸部の面と
同一面に形成されて成る ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275324A JP2915419B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275324A JP2915419B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122525A JPH02122525A (ja) | 1990-05-10 |
| JP2915419B2 true JP2915419B2 (ja) | 1999-07-05 |
Family
ID=17553868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275324A Expired - Fee Related JP2915419B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915419B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3650035B2 (ja) * | 2001-02-22 | 2005-05-18 | シャープ株式会社 | 半導体装置の製造方法 |
| WO2018100005A1 (en) * | 2016-12-01 | 2018-06-07 | Ecole Polytechnique Federale De Lausanne (Epfl) | Engineering reversible elasticity in ductile or brittle thin films and products resulting from said engineering |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179436A (ja) * | 1988-01-08 | 1989-07-17 | Nec Corp | シリコン薄膜形成方法 |
-
1988
- 1988-10-31 JP JP63275324A patent/JP2915419B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02122525A (ja) | 1990-05-10 |
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