JP2662495B2 - 接着半導体基板の製造方法 - Google Patents
接着半導体基板の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、２枚の半導体ウエーハ
を密着し一体化して製造される接着半導体基板の製造方
法に関する。
を密着し一体化して製造される接着半導体基板の製造方
法に関する。
【０００２】
【従来の技術】一般に、２枚のシリコンウエーハを密着
し一体化して製作される接着半導体基板が知られてい
る。この種の接着半導体基板は、従来において、例えば
以下の方法により製造される。以下に従来の製造方法に
ついて図５（ａ）〜（ｅ）に示す製造工程を参照して説
明する。
し一体化して製作される接着半導体基板が知られてい
る。この種の接着半導体基板は、従来において、例えば
以下の方法により製造される。以下に従来の製造方法に
ついて図５（ａ）〜（ｅ）に示す製造工程を参照して説
明する。
【０００３】まず、図５（ａ）に示すような第１シリコ
ンウエーハ２２と第２シリコンウエーハ２３の表面の清
浄化処理を行ない、次に、図５（ｂ）に示すように、第
１シリコンウエーハ２２と第２シリコンウエーハ２３を
室温で密着させ、８００゜C以上の温度で熱処理を施して
双方のシリコンウエーハを接着する。
ンウエーハ２２と第２シリコンウエーハ２３の表面の清
浄化処理を行ない、次に、図５（ｂ）に示すように、第
１シリコンウエーハ２２と第２シリコンウエーハ２３を
室温で密着させ、８００゜C以上の温度で熱処理を施して
双方のシリコンウエーハを接着する。
【０００４】次に、図５（ｃ）に示すように、例えばダ
イヤモンド径が３０〜４０μｍを含有するグラインダー
により第１シリコンウエーハ２２を２０μｍ程度残すま
で研削し、さらに、図５（ｄ）に示すように、エッチン
グによりダメージ２５を除去し、第１シリコンウエーハ
２２を１０μｍ程度残す。その後、図５（ｅ）に示すよ
うに、研磨を行なうことにより、所望の厚さの活性領域
層２７となるように形成して、接着半導体基板が製造さ
れる。尚、図５中、２１は接着半導体基板、２４は酸化
膜、２５は研削によるダメージ、２６はエッチング面を
示す。
イヤモンド径が３０〜４０μｍを含有するグラインダー
により第１シリコンウエーハ２２を２０μｍ程度残すま
で研削し、さらに、図５（ｄ）に示すように、エッチン
グによりダメージ２５を除去し、第１シリコンウエーハ
２２を１０μｍ程度残す。その後、図５（ｅ）に示すよ
うに、研磨を行なうことにより、所望の厚さの活性領域
層２７となるように形成して、接着半導体基板が製造さ
れる。尚、図５中、２１は接着半導体基板、２４は酸化
膜、２５は研削によるダメージ、２６はエッチング面を
示す。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法により製造された接着半導体基板において
は、周縁部に接着していない部分があるために、グライ
ンダーによる研削過程において剥がれが発生し、図６に
示すように、周縁部に半径方向の微小な凹凸２９が連続
的に存在してしまう問題があった。尚、図６中、２８は
接着・未接着ラインを示す。
来の製造方法により製造された接着半導体基板において
は、周縁部に接着していない部分があるために、グライ
ンダーによる研削過程において剥がれが発生し、図６に
示すように、周縁部に半径方向の微小な凹凸２９が連続
的に存在してしまう問題があった。尚、図６中、２８は
接着・未接着ラインを示す。
【０００６】さらに、第１シリコンウエーハの研磨時
に、上記周縁部の凹凸部が剥がれて飛散して接着半導体
基板の表面が傷つけられたり、洗浄時に、パーティクル
により汚染されるという不具合が発生する。
に、上記周縁部の凹凸部が剥がれて飛散して接着半導体
基板の表面が傷つけられたり、洗浄時に、パーティクル
により汚染されるという不具合が発生する。
【０００７】このような不具合を防止するために、接着
半導体基板の第１シリコンウエーハ周縁部を第２シリコ
ンウエーハに達するまで研削して未接着部分を除去する
ことが考えられるが、この方法によれば、接着半導体基
板の周縁部の形状が悪くなり、スリップおよびダストが
発生しやすくなるという問題が生ずる。
半導体基板の第１シリコンウエーハ周縁部を第２シリコ
ンウエーハに達するまで研削して未接着部分を除去する
ことが考えられるが、この方法によれば、接着半導体基
板の周縁部の形状が悪くなり、スリップおよびダストが
発生しやすくなるという問題が生ずる。
【０００８】また、第１シリコンウエーハの周縁部のみ
を直径が３０〜４０μｍのダイヤモンドを含有する砥石
により研削する方法があるが、これによっても、上述し
た図６に示す微小な凹凸が発生してしまう不具合があっ
た。
を直径が３０〜４０μｍのダイヤモンドを含有する砥石
により研削する方法があるが、これによっても、上述し
た図６に示す微小な凹凸が発生してしまう不具合があっ
た。
【０００９】さらに、耐エッチングマスクテープを第２
シリコンウエーハの裏面および第１シリコンウエーハの
グランダー面に上記周縁部だけを残して貼り付け、周縁
部の微小な凹凸のみをエッチングにより除去することが
可能であるが、これによれば工程数が複雑となって製造
コストが嵩む不具合がある。
シリコンウエーハの裏面および第１シリコンウエーハの
グランダー面に上記周縁部だけを残して貼り付け、周縁
部の微小な凹凸のみをエッチングにより除去することが
可能であるが、これによれば工程数が複雑となって製造
コストが嵩む不具合がある。
【００１０】そこで、本発明は、接着半導体基板の周縁
部に未接着部分が生ぜず、接着半導体基板に傷やパーテ
ィクルの発生の心配のない接着半導体基板の製造方法を
提供することを目的としている。
部に未接着部分が生ぜず、接着半導体基板に傷やパーテ
ィクルの発生の心配のない接着半導体基板の製造方法を
提供することを目的としている。
【００１１】
【課題を解決するための手段】第１本発明に係る接着半
導体基板の製造方法は、外周に面取りが施され主面が鏡
面研磨された第１半導体ウエーハと第２半導体ウエーハ
の主面同士、又は外周に面取りが施され主面が鏡面研磨
された第１半導体ウエーハと第２半導体ウエーハのう
ち、少なくとも一方の主面に酸化膜を形成して前記第１
半導体ウエーハと第２半導体ウエーハの主面同士を密着
し、ドライ酸素雰囲気よりも酸化レートの速い酸化性雰
囲気内での熱処理により接着する工程と、前記第１半導
体ウエーハの周縁部を、前記第２半導体ウエーハにダメ
ージが達しない厚みまで研削する工程と、酸化膜に比べ
て半導体ウエーハのエッチング速度が大きいエッチング
液により、酸化性雰囲気内で形成された前記第２半導体
ウエーハ周縁部の酸化膜を露出する工程と、を有する構
成の接着半導体基板の製造方法である。
導体基板の製造方法は、外周に面取りが施され主面が鏡
面研磨された第１半導体ウエーハと第２半導体ウエーハ
の主面同士、又は外周に面取りが施され主面が鏡面研磨
された第１半導体ウエーハと第２半導体ウエーハのう
ち、少なくとも一方の主面に酸化膜を形成して前記第１
半導体ウエーハと第２半導体ウエーハの主面同士を密着
し、ドライ酸素雰囲気よりも酸化レートの速い酸化性雰
囲気内での熱処理により接着する工程と、前記第１半導
体ウエーハの周縁部を、前記第２半導体ウエーハにダメ
ージが達しない厚みまで研削する工程と、酸化膜に比べ
て半導体ウエーハのエッチング速度が大きいエッチング
液により、酸化性雰囲気内で形成された前記第２半導体
ウエーハ周縁部の酸化膜を露出する工程と、を有する構
成の接着半導体基板の製造方法である。
【００１２】また、前記接着熱処理工程における酸化性
雰囲気は、好ましくは水蒸気酸化又はウエット酸化雰囲
気である。
雰囲気は、好ましくは水蒸気酸化又はウエット酸化雰囲
気である。
【００１３】第２本発明に係る接着半導体基板の製造方
法は、外周に面取りが施され主面が鏡面研磨された第１
半導体ウエーハと第２半導体ウエーハの主面同士、又は
外周に面取りが施され主面が鏡面研磨された第１半導体
ウエーハと第２半導体ウエーハのうち、少なくとも一方
の主面に酸化膜を形成して前記第１半導体ウエーハと第
２半導体ウエーハの主面同士を密着し、酸化性雰囲気内
での熱処理により接着する工程と、前記第１半導体ウエ
ーハの周縁部を、前記第２半導体ウエーハにダメージが
達しない厚みまで、１００μｍ以上のダイヤモンドを含
有する砥石により研削する工程と、前記第１の半導体ウ
エーハを１μｍ以下の厚みまで研削研磨を行なう工程
と、を有する構成とされている。
法は、外周に面取りが施され主面が鏡面研磨された第１
半導体ウエーハと第２半導体ウエーハの主面同士、又は
外周に面取りが施され主面が鏡面研磨された第１半導体
ウエーハと第２半導体ウエーハのうち、少なくとも一方
の主面に酸化膜を形成して前記第１半導体ウエーハと第
２半導体ウエーハの主面同士を密着し、酸化性雰囲気内
での熱処理により接着する工程と、前記第１半導体ウエ
ーハの周縁部を、前記第２半導体ウエーハにダメージが
達しない厚みまで、１００μｍ以上のダイヤモンドを含
有する砥石により研削する工程と、前記第１の半導体ウ
エーハを１μｍ以下の厚みまで研削研磨を行なう工程
と、を有する構成とされている。
【００１４】また、前記第１半導体ウエーハ周縁部研削
工程の後に、エッチング工程と、前記第１半導体ウエー
ハを１μｍ以上の厚みまで研削研磨を行なう工程と、を
有する構成とされている。
工程の後に、エッチング工程と、前記第１半導体ウエー
ハを１μｍ以上の厚みまで研削研磨を行なう工程と、を
有する構成とされている。
【００１５】
【作用】第１の発明方法によれば、酸化膜により覆われ
た第１半導体ウエーハの周縁部のみを研削によって除去
し、第１半導体ウエーハの周縁部にシリコン面を露出さ
せた後に、酸化膜に比べて半導体ウエーハのエッチング
速度の大きいエッチング液によりエッチングを行なうこ
とにより、第１半導体ウエーハの周縁部のみが急速にエ
ッチングされて除去される。
た第１半導体ウエーハの周縁部のみを研削によって除去
し、第１半導体ウエーハの周縁部にシリコン面を露出さ
せた後に、酸化膜に比べて半導体ウエーハのエッチング
速度の大きいエッチング液によりエッチングを行なうこ
とにより、第１半導体ウエーハの周縁部のみが急速にエ
ッチングされて除去される。
【００１６】したがって、第２半導体ウエーハの形状を
変えることなく、第１半導体ウエーハ周縁部の未接着部
分を除去することができ、また、研磨時の傷や洗浄時の
ダスト（パーティクル）の発生の心配がなくなり、デバ
イス工程時のスリップおよびダストの発生を低減するこ
とが可能となる。
変えることなく、第１半導体ウエーハ周縁部の未接着部
分を除去することができ、また、研磨時の傷や洗浄時の
ダスト（パーティクル）の発生の心配がなくなり、デバ
イス工程時のスリップおよびダストの発生を低減するこ
とが可能となる。
【００１７】第２の発明方法によれば、酸化膜により覆
われた第１半導体ウエーハの周縁部のみを粗い砥石によ
って、第２半導体ウエーハにダメージが達しない厚みま
で研削することにより、第１半導体ウエーハの周縁部の
未接着部分の全てが割れて未接着部分が確実に除去され
る。さらに、この後に行なわれる第１半導体ウエーハを
１μｍ以下の厚みに研磨する研磨処理や、エッチング処
理により、周縁部の割れによるダメージが除去される。
われた第１半導体ウエーハの周縁部のみを粗い砥石によ
って、第２半導体ウエーハにダメージが達しない厚みま
で研削することにより、第１半導体ウエーハの周縁部の
未接着部分の全てが割れて未接着部分が確実に除去され
る。さらに、この後に行なわれる第１半導体ウエーハを
１μｍ以下の厚みに研磨する研磨処理や、エッチング処
理により、周縁部の割れによるダメージが除去される。
【００１８】したがって、第２半導体ウエーハの形状を
変えることなく、容易に第１半導体ウエーハ周縁部の未
接着部分を除去することができ、同様に、研磨時の傷の
発生や洗浄時のダストの発生の心配がなくなり、さら
に、デバイス工程時のスリップおよびダストの発生を低
減することが可能となる。
変えることなく、容易に第１半導体ウエーハ周縁部の未
接着部分を除去することができ、同様に、研磨時の傷の
発生や洗浄時のダストの発生の心配がなくなり、さら
に、デバイス工程時のスリップおよびダストの発生を低
減することが可能となる。
【００１９】
【実施例】以下に、第１本発明に係る接着半導体基板の
製造方法の一実施例を図面に基づき説明する。図１
（ａ）〜（ｆ）は本実施例における接着半導体基板の製
造工程順序を示す断面図、図２は接着半導体基板の平面
図である。
製造方法の一実施例を図面に基づき説明する。図１
（ａ）〜（ｆ）は本実施例における接着半導体基板の製
造工程順序を示す断面図、図２は接着半導体基板の平面
図である。
【００２０】接着半導体基板１を製造するには、まず、
図１（ａ）に示すように、第１シリコンウエーハ２およ
び第２シリコンウエーハ３の表面の清浄化処理を行な
う。尚、ＳＯＩ(Silicon on Insulator)半導体基板を作
成する場合には、少なくとも一方のシリコンウエーハが
酸化されたものを用いる。
図１（ａ）に示すように、第１シリコンウエーハ２およ
び第２シリコンウエーハ３の表面の清浄化処理を行な
う。尚、ＳＯＩ(Silicon on Insulator)半導体基板を作
成する場合には、少なくとも一方のシリコンウエーハが
酸化されたものを用いる。
【００２１】次に、図１（ｂ）に示すように、第１シリ
コンウエーハ２と第２シリコンウエーハ３とを室温で密
着させた状態で、８００゜C以上の温度の酸化性雰囲気、
例えばＯ2、Ｈ2Ｏにおいて熱処理を施して第１シリコン
ウエーハ２と第２シリコンウエーハ３とを接着し、接着
された第１シリコンウエーハ２および第２シリコンウエ
ーハ３の外周面に酸化膜４を形成する。
コンウエーハ２と第２シリコンウエーハ３とを室温で密
着させた状態で、８００゜C以上の温度の酸化性雰囲気、
例えばＯ2、Ｈ2Ｏにおいて熱処理を施して第１シリコン
ウエーハ２と第２シリコンウエーハ３とを接着し、接着
された第１シリコンウエーハ２および第２シリコンウエ
ーハ３の外周面に酸化膜４を形成する。
【００２２】さらに、図１（ｃ）に示すように、直径が
３０〜４０μｍのダイヤモンド粉末を含有する砥石によ
り、第１シリコンウエーハ２の周縁部を、第２シリコン
ウエーハ３にダメージが達しない厚みｔまで研削し、シ
リコンを露出させる。図中、５は露出したシリコン面を
示す。この時、接着された双方のシリコンウエーハの周
縁部には図６に示す半径方向の微小な凹凸２９が連続的
に存在している。
３０〜４０μｍのダイヤモンド粉末を含有する砥石によ
り、第１シリコンウエーハ２の周縁部を、第２シリコン
ウエーハ３にダメージが達しない厚みｔまで研削し、シ
リコンを露出させる。図中、５は露出したシリコン面を
示す。この時、接着された双方のシリコンウエーハの周
縁部には図６に示す半径方向の微小な凹凸２９が連続的
に存在している。
【００２３】尚、上記研削する場合、第１シリコンウエ
ーハ２の周縁部の残す厚みｔとしてはできるだけ薄いほ
うがよい。また、研削幅ｗもできるだけ狭くするほうが
よく、できるだけ図６中の接着・未接着ライン２８に沿
って研削を行なうのがよい。これにより、活性領域を広
くとることができる。
ーハ２の周縁部の残す厚みｔとしてはできるだけ薄いほ
うがよい。また、研削幅ｗもできるだけ狭くするほうが
よく、できるだけ図６中の接着・未接着ライン２８に沿
って研削を行なうのがよい。これにより、活性領域を広
くとることができる。
【００２４】次に、図１（ｄ）に示すように、酸化膜に
比べてシリコンのエッチング速度の大きいエッチング
液、例えばＫＯＨ液によりエッチングする。図中、６は
エッチング面を示す。この時、接着処理時に第２シリコ
ンウエーハ３の周縁部の未接着部分を含む外周部に酸化
膜４が形成されているために、上述した露出しているシ
リコン面５のみが急速にエッチングされ、図２に示すよ
うに、第１シリコンウエーハ２の未接着部分が除去され
る。
比べてシリコンのエッチング速度の大きいエッチング
液、例えばＫＯＨ液によりエッチングする。図中、６は
エッチング面を示す。この時、接着処理時に第２シリコ
ンウエーハ３の周縁部の未接着部分を含む外周部に酸化
膜４が形成されているために、上述した露出しているシ
リコン面５のみが急速にエッチングされ、図２に示すよ
うに、第１シリコンウエーハ２の未接着部分が除去され
る。
【００２５】尚、このエッチング時に、形成された酸化
膜が薄い場合には、第１シリコンウエーハ２の未接着部
分が除去される前に酸化膜が除去されて、第２シリコン
ウエーハ３をエッチングしてしまい、第２シリコンウエ
ーハの形状を変形させてしまう。このために、酸化膜と
しては、厚いほうが好ましく、接着処理としても、低温
で短時間で酸化膜成長速度の大きい水蒸気酸化又はウェ
ット酸化により行なうことが好ましい。
膜が薄い場合には、第１シリコンウエーハ２の未接着部
分が除去される前に酸化膜が除去されて、第２シリコン
ウエーハ３をエッチングしてしまい、第２シリコンウエ
ーハの形状を変形させてしまう。このために、酸化膜と
しては、厚いほうが好ましく、接着処理としても、低温
で短時間で酸化膜成長速度の大きい水蒸気酸化又はウェ
ット酸化により行なうことが好ましい。
【００２６】最後に、図１（ｅ）に示すように、第１シ
リコンウエーハ２の表面を研削研磨し、図１（ｆ）に示
すように、活性領域層８を形成して接着半導体基板１が
得られる。尚、図１（ｅ）中、７は研削面を示す。
リコンウエーハ２の表面を研削研磨し、図１（ｆ）に示
すように、活性領域層８を形成して接着半導体基板１が
得られる。尚、図１（ｅ）中、７は研削面を示す。
【００２７】このようにして製造された接着半導体基板
においては、シリコンウエーハの面取り形状が変形する
ことがなくなり、シリコンウエーハの面取り形状をその
まま接着半導体基板の面取り形状とすることができ、ま
た、研磨時の傷や洗浄時のダスト（パーティクル）の発
生の心配がなく、デバイス工程時のスリップおよびダス
トの発生を低減することが可能となる。
においては、シリコンウエーハの面取り形状が変形する
ことがなくなり、シリコンウエーハの面取り形状をその
まま接着半導体基板の面取り形状とすることができ、ま
た、研磨時の傷や洗浄時のダスト（パーティクル）の発
生の心配がなく、デバイス工程時のスリップおよびダス
トの発生を低減することが可能となる。
【００２８】次に、第２発明に係る製造方法の第１実施
例を図面に基づき説明する。図３（ａ）〜（ｅ）は本実
施例における接着半導体基板１の製造工程順序を示す断
面図である。
例を図面に基づき説明する。図３（ａ）〜（ｅ）は本実
施例における接着半導体基板１の製造工程順序を示す断
面図である。
【００２９】本実施例おいて、図３（ａ）および図３
（ｂ）に示す第１および第２工程では、上記実施例と同
様の処理により、シリコンウエーハ２、３の表面の清浄
化処理、接着処理および酸化膜形成処理が行なわれる。
（ｂ）に示す第１および第２工程では、上記実施例と同
様の処理により、シリコンウエーハ２、３の表面の清浄
化処理、接着処理および酸化膜形成処理が行なわれる。
【００３０】次に、酸化膜４の形成処理が行なわれた双
方のシリコンウエーハ２、３を、図３（ｃ）に示すよう
に、直径が１００μｍ以上のダイヤモンド粉末を含有す
る砥石により、第１シリコンウエーハ２の周縁部を第２
シリコンウエーハ３にダメージが達しない厚みまで研削
する。この時、研削によるダメージが大きいために、第
１シリコンウエーハ２の周縁部の未接着部分が接着未接
着ラインに沿って割れる。図３（ｃ）中、９は研削によ
るダメージを示し、１０は割れたシリコン面を示す。
方のシリコンウエーハ２、３を、図３（ｃ）に示すよう
に、直径が１００μｍ以上のダイヤモンド粉末を含有す
る砥石により、第１シリコンウエーハ２の周縁部を第２
シリコンウエーハ３にダメージが達しない厚みまで研削
する。この時、研削によるダメージが大きいために、第
１シリコンウエーハ２の周縁部の未接着部分が接着未接
着ラインに沿って割れる。図３（ｃ）中、９は研削によ
るダメージを示し、１０は割れたシリコン面を示す。
【００３１】尚、上記研削する場合、研削幅ｗとして
は、できるだけ狭くするほうがよく、できるだけ図６中
の接着・未接着ライン２８に沿って研削を行なうのがよ
い。これにより、活性領域を広くとることができる。
は、できるだけ狭くするほうがよく、できるだけ図６中
の接着・未接着ライン２８に沿って研削を行なうのがよ
い。これにより、活性領域を広くとることができる。
【００３２】次に、図３（ｄ）に示すように、第１シリ
コンウエーハ２を１０μｍ程度残すまで研削し、最後
に、図３（ｅ）に示すように、第１シリコンウエーハ２
を１μｍ以下に研磨して、活性領域層８を形成して接着
半導体基板１が得られる。図３（ｄ）中、７は研削面を
示す。
コンウエーハ２を１０μｍ程度残すまで研削し、最後
に、図３（ｅ）に示すように、第１シリコンウエーハ２
を１μｍ以下に研磨して、活性領域層８を形成して接着
半導体基板１が得られる。図３（ｄ）中、７は研削面を
示す。
【００３３】尚、上記第１シリコンウエーハ２周縁部分
の研削によって、第１シリコンウエーハ２の割れたシリ
コン面１０に形成されたダメージは、研磨工程時のクロ
スによるダレによって徐去される。
の研削によって、第１シリコンウエーハ２の割れたシリ
コン面１０に形成されたダメージは、研磨工程時のクロ
スによるダレによって徐去される。
【００３４】このようにして製造した場合には、活性領
域層の厚さが１μｍ以下の接着半導体基板１を得ること
が可能となり、また、上記実施例と同様に、研磨時の傷
や洗浄時のダスト（パーティクル）の発生の心配がな
く、デバイス工程時のスリップおよびダストの発生を低
減することができる。
域層の厚さが１μｍ以下の接着半導体基板１を得ること
が可能となり、また、上記実施例と同様に、研磨時の傷
や洗浄時のダスト（パーティクル）の発生の心配がな
く、デバイス工程時のスリップおよびダストの発生を低
減することができる。
【００３５】さらに、第２発明に係る製造方法の第２実
施例を図面に基づき説明する。図４（ａ）〜（ｆ）は本
実施例における接着半導体基板１の製造工程順序を示す
断面図である。
施例を図面に基づき説明する。図４（ａ）〜（ｆ）は本
実施例における接着半導体基板１の製造工程順序を示す
断面図である。
【００３６】本実施例おいて、図４（ａ）〜図（ｃ）に
示す第１工程、第２工程、および第３工程では、上記実
施例と同様の処理により、シリコンウエーハ２、３の表
面の清浄化処理、接着処理と酸化膜形成処理、および研
削処理が行なわれる。
示す第１工程、第２工程、および第３工程では、上記実
施例と同様の処理により、シリコンウエーハ２、３の表
面の清浄化処理、接着処理と酸化膜形成処理、および研
削処理が行なわれる。
【００３７】さらに、上記図４（ｃ）に示す研削処理の
後には、図４（ｄ）に示すように、酸化膜に比べてシリ
コンのエッチング速度の大きいエッチング液、例えばＫ
ＯＨ液によりエッチングを行なう。図４（ｄ）中、６は
エッチング面を示す。
後には、図４（ｄ）に示すように、酸化膜に比べてシリ
コンのエッチング速度の大きいエッチング液、例えばＫ
ＯＨ液によりエッチングを行なう。図４（ｄ）中、６は
エッチング面を示す。
【００３８】このエッチングにおいて、第２シリコンウ
エーハ３周縁部の未接着部分を含む外周に上記接着熱処
理時に酸化膜４が形成されているため、周縁研削により
露出したシリコン面１１および割れたシリコン面１０の
みが急速にエッチングされ、割れたシリコン面１０のダ
メージが除去される。
エーハ３周縁部の未接着部分を含む外周に上記接着熱処
理時に酸化膜４が形成されているため、周縁研削により
露出したシリコン面１１および割れたシリコン面１０の
みが急速にエッチングされ、割れたシリコン面１０のダ
メージが除去される。
【００３９】次に、図４（ｄ）に示すように、第１シリ
コンウエーハ２を２０μｍ程度残すまで研削し、最後
に、図４（ｅ）に示すように、第１シリコンウエーハ２
を１０μｍ程度研磨して１０μｍの活性領域層８を形成
する。このようにして、活性領域層８の厚さが１μｍ以
上の接着半導体基板が得られる。尚、図４（ｅ）中、７
は研削面を示す。
コンウエーハ２を２０μｍ程度残すまで研削し、最後
に、図４（ｅ）に示すように、第１シリコンウエーハ２
を１０μｍ程度研磨して１０μｍの活性領域層８を形成
する。このようにして、活性領域層８の厚さが１μｍ以
上の接着半導体基板が得られる。尚、図４（ｅ）中、７
は研削面を示す。
【００４０】このようにして製造した場合には、シリコ
ンウエーハの面取り形状が変形することがなく、シリコ
ンウエーハの面取り形状をそのまま接着半導体基板の面
取り形状とすることができ、また、研磨時の傷や洗浄時
のダスト（パーティクル）の発生の心配がなく、デバイ
ス工程時のスリップおよびダストの発生を低減すること
が可能となる。
ンウエーハの面取り形状が変形することがなく、シリコ
ンウエーハの面取り形状をそのまま接着半導体基板の面
取り形状とすることができ、また、研磨時の傷や洗浄時
のダスト（パーティクル）の発生の心配がなく、デバイ
ス工程時のスリップおよびダストの発生を低減すること
が可能となる。
【００４１】
【発明の効果】以上説明したように、第１の発明方法に
よれば、酸化膜により覆われた第１半導体ウエーハの周
縁部のみを研削によって除去し、第１半導体ウエーハの
周縁部にシリコン面を露出させた後に、酸化膜に比べて
半導体ウエーハのエッチング速度の大きいエッチング液
によりエッチングを行なうことにより、第１半導体ウエ
ーハの周縁部のみが急速にエッチングされて除去され
る。
よれば、酸化膜により覆われた第１半導体ウエーハの周
縁部のみを研削によって除去し、第１半導体ウエーハの
周縁部にシリコン面を露出させた後に、酸化膜に比べて
半導体ウエーハのエッチング速度の大きいエッチング液
によりエッチングを行なうことにより、第１半導体ウエ
ーハの周縁部のみが急速にエッチングされて除去され
る。
【００４２】したがって、第２半導体ウエーハの形状を
変えることなく、第１周縁部の未接着部分を除去するこ
とができ、また、研磨時の傷の発生や洗浄時のダスト
（パーティクル）の発生の心配がなくなり、さらにデバ
イス工程時のスリップおよびダストの発生を低減するこ
とが可能となる。
変えることなく、第１周縁部の未接着部分を除去するこ
とができ、また、研磨時の傷の発生や洗浄時のダスト
（パーティクル）の発生の心配がなくなり、さらにデバ
イス工程時のスリップおよびダストの発生を低減するこ
とが可能となる。
【００４３】また、第２の発明方法によれば、酸化膜に
より覆われた第１半導体ウエーハの周縁部のみを粗い砥
石によって、第２半導体ウエーハにダメージが達しない
厚みまで研削することにより、第１半導体ウエーハの周
縁部の未接着部分の全てが割れて未接着部分が確実に除
去される。さらに、この後に行なわれる第１半導体ウエ
ーハを１μｍ以下の厚みに研磨する研磨処理や、エッチ
ング処理により、周縁部の割れによるダメージが除去さ
れる。
より覆われた第１半導体ウエーハの周縁部のみを粗い砥
石によって、第２半導体ウエーハにダメージが達しない
厚みまで研削することにより、第１半導体ウエーハの周
縁部の未接着部分の全てが割れて未接着部分が確実に除
去される。さらに、この後に行なわれる第１半導体ウエ
ーハを１μｍ以下の厚みに研磨する研磨処理や、エッチ
ング処理により、周縁部の割れによるダメージが除去さ
れる。
【００４４】したがって、第２半導体ウエーハの形状を
変えることなく、容易に第１周縁部の未接着部分を除去
することができ、同様に、研磨時の傷や洗浄時のダスト
（パーティクル）の発生の心配がなくなり、さらにデバ
イス工程時のスリップおよびダストの発生を低減するこ
とが可能となる。
変えることなく、容易に第１周縁部の未接着部分を除去
することができ、同様に、研磨時の傷や洗浄時のダスト
（パーティクル）の発生の心配がなくなり、さらにデバ
イス工程時のスリップおよびダストの発生を低減するこ
とが可能となる。
【００４５】この結果、通常、半導体ウエーハの面取り
形状を接着半導体基板の面取り形状として使用すること
ができ、品質の良い接着半導体基板を得ることが可能と
なる。
形状を接着半導体基板の面取り形状として使用すること
ができ、品質の良い接着半導体基板を得ることが可能と
なる。
【図１】（ａ）〜（ｆ）は第１発明方法の実施例に係
り、製造工程を示す断面図である。
り、製造工程を示す断面図である。
【図２】接着半導体基板の平面図である。
【図３】（ａ）〜（ｅ）は第２発明方法の第１実施例に
係り、製造工程を示す断面図である。
係り、製造工程を示す断面図である。
【図４】（ａ）〜（ｆ）は第２発明方法の第２実施例に
係り、製造工程を示す断面図である。
係り、製造工程を示す断面図である。
【図５】（ａ）〜（ｅ）は従来の接着半導体基板の製造
工程を示す断面図である。
工程を示す断面図である。
【図６】従来の接着半導体基板の平面図である。
１ 接着半導体基板 ２ 第１半導体ウエーハ ３ 第２半導体ウエーハ ４ 酸化膜
Claims (4)
- 【請求項１】 外周に面取りが施され主面が鏡面研磨さ
れた第１半導体ウエーハと第２半導体ウエーハの主面同
士、又は外周に面取りが施され主面が鏡面研磨された第
１半導体ウエーハと第２半導体ウエーハのうち、少なく
とも一方の主面に酸化膜を形成して前記第１半導体ウエ
ーハと第２半導体ウエーハの主面同士を密着し、ドライ
酸素雰囲気よりも酸化レートの速い酸化性雰囲気内での
熱処理により接着する工程と、 前記第１半導体ウエーハの周縁部を、前記第２半導体ウ
エーハにダメージが達しない厚みまで研削する工程と、 酸化膜に比べて半導体ウエーハのエッチング速度が大き
いエッチング液により、酸化性雰囲気内で形成された前
記第２半導体ウエーハ周縁部の酸化膜を露出する工程
と、 を有することを特徴とする接着半導体基板の製造方法。 - 【請求項２】 前記接着熱処理工程における酸化性雰囲
気が、水蒸気酸化又はウエット酸化雰囲気である請求項
１記載の接着半導体基板の製造方法。 - 【請求項３】 外周に面取りが施され主面が鏡面研磨さ
れた第１半導体ウエーハと第２半導体ウエーハの主面同
士、又は外周に面取りが施され主面が鏡面研磨された第
１半導体ウエーハと第２半導体ウエーハのうち、少なく
とも一方の主面に酸化膜を形成して前記第１半導体ウエ
ーハと第２半導体ウエーハの主面同士を密着し、酸化性
雰囲気内での熱処理により接着する工程と、 前記第１半導体ウエーハの周縁部を、前記第２半導体ウ
エーハにダメージが達しない厚みまで、１００μｍ以上
のダイヤモンドを含有する砥石により研削する工程と、 前記第１の半導体ウエーハを１μｍ以下の厚みまで研削
研磨を行なう工程と、 を有することを特徴とする接着半導体基板の製造方法。 - 【請求項４】 前記第１半導体ウエーハ周縁部研削工程
の後に、エッチング工程と、前記第１半導体ウエーハを
１μｍ以上の厚みまで研削研磨を行なう工程と、 を有する請求項３記載の接着半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5157552A JP2662495B2 (ja) | 1993-06-28 | 1993-06-28 | 接着半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5157552A JP2662495B2 (ja) | 1993-06-28 | 1993-06-28 | 接着半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745485A JPH0745485A (ja) | 1995-02-14 |
| JP2662495B2 true JP2662495B2 (ja) | 1997-10-15 |
Family
ID=15652181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5157552A Expired - Lifetime JP2662495B2 (ja) | 1993-06-28 | 1993-06-28 | 接着半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662495B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027621A1 (en) * | 1996-01-26 | 1997-07-31 | Sibond, L.L.C. | Selective-etch edge trimming process for manufacturing semiconductor-on-insulator wafers |
| JP3352896B2 (ja) * | 1997-01-17 | 2002-12-03 | 信越半導体株式会社 | 貼り合わせ基板の作製方法 |
| JPH10223497A (ja) * | 1997-01-31 | 1998-08-21 | Shin Etsu Handotai Co Ltd | 貼り合わせ基板の作製方法 |
| JP3352902B2 (ja) * | 1997-02-21 | 2002-12-03 | 信越半導体株式会社 | 貼り合わせ基板の作製方法 |
| JP4550183B2 (ja) * | 1999-06-01 | 2010-09-22 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | 接合ウェーハの製造方法 |
| JP4675559B2 (ja) * | 2003-10-03 | 2011-04-27 | 株式会社ディスコ | 積層ウェーハの加工方法 |
| JP4892201B2 (ja) * | 2005-05-13 | 2012-03-07 | ダイトエレクトロン株式会社 | 貼合せワークの外周エッジ部の段差加工方法及び装置 |
| FR2899594A1 (fr) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
| FR2935536B1 (fr) | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
| FR2957189B1 (fr) | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
| FR2961630B1 (fr) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | Appareil de fabrication de dispositifs semi-conducteurs |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
| CN106971936A (zh) * | 2016-01-13 | 2017-07-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3352129B2 (ja) * | 1992-12-04 | 2002-12-03 | 株式会社東芝 | 半導体基板の製造方法 |
-
1993
- 1993-06-28 JP JP5157552A patent/JP2662495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745485A (ja) | 1995-02-14 |
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