JP4277469B2 - 貼り合わせウエーハの製造方法及び貼り合わせウエーハ - Google Patents

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Description

技術分野
本発明は、イオン注入したウエーハを、基板となる他のウエーハと接合した後に剥離して貼り合わせウエーハを製造する、いわゆる水素イオン剥離法(スマートカット法とも呼ばれている)において、剥離後のウエーハ周辺部に発生する不良を低減する方法に関する。
背景技術
いわゆる貼り合わせ法を用いたSOI(silicon on insulator)ウエーハの作製方法として、2枚のシリコンウエーハをシリコン酸化膜を介して貼り合わせる技術、例えば、特公平5−46086号公報に示されている様に、少なくとも一方のウエーハに酸化膜を形成し、接合面に異物を介在させることなく相互に接合させた後、200〜1200℃の温度で熱処理して結合強度を高める方法が従来知られている。
このような熱処理を行うことにより結合強度が高められた貼り合わせウエーハは、その後の研削研磨工程が可能となるため、素子作製側ウエーハ(ボンドウエーハ)を研削及び研磨により所望の厚さに減厚加工することにより、素子形成を行なうSOI層を形成することができる。
上記のようにして作製された貼り合わせSOIウエーハは、SOI層の結晶性に優れ、SOI層直下に存在する埋め込み酸化膜の信頼性も高いという利点はあるが、研削及び研磨により薄膜化しているため、薄膜化に時間がかかる上、材料が無駄になり、しかも膜厚均一性は高々目標膜厚±0.3μm程度しか得られなかった。
また、貼り合わせられる2枚の鏡面ウエーハの周辺部には研磨ダレと呼ばれる部分が存在するので、その部分は結合することができず、未結合部分として残ってしまう。このような未結合部分が存在したまま薄膜化を行うと、その薄膜化工程中に未結合部分が剥がれるといった不具合が発生するため、予めこの未結合部分を除去する工程が必要であった(例えば特開平3−250616号公報参照)。
一方、近年の半導体デバイスの高集積化、高速度化に伴い、SOI層の厚さは更なる薄膜化と膜厚均一性の向上が要求されており、具体的には0.1=0.01μm程度の膜厚及び膜厚均一性が必要とされている。
このような膜厚及び膜厚均一性をもつ薄膜SOIウエーハを貼り合わせウエーハで実現するためには、従来の研削・研磨での減厚加工では不可能であるため、新たな薄膜化技術として、特開平5−211128号公報に開示されている水素イオン剥離法と呼ばれる方法が開発された。
この水素イオン剥離法は、2枚のシリコンウエーハのうち少なくとも一方に酸化膜を形成するとともに、一方のシリコンウエーハの上面から水素イオンまたは希ガスイオンを注入し、該シリコンウエーハ(以下、ボンドウエーハということもある)内部に微小気泡層(封入層)を形成させた後、イオン注入面を酸化膜を介して他方のウエーハ(以下、ベースウエーハということもある)と接合させ、その後熱処理(剥離熱処理)を加えて微小気泡層を劈開面(剥離面)としてボンドウエーハを剥離して、薄膜状のシリコン層(SOI層)が形成されたベースウエーハをさらに熱処理(結合熱処理)を加えて強固に結合してSOIウエーハとする技術である。
尚、この水素イオン剥離法は、イオン注入後、酸化膜を介さずに直接シリコンウエーハ同士を結合することもできるし、シリコンウエーハ同士を結合する場合だけでなく、シリコンウエーハにイオン注入して、石英、炭化珪素、アルミナ等の熱膨張係数の異なる絶縁性ウエーハと結合する場合にも用いられる。
水素イオン剥離法によれば、剥離面は良好な鏡面であり、例えばSOIウエーハを製造する場合、SOI層の均一性が極めて高いSOIウエーハが比較的容易に得られる上、剥離した後のボンドウエーハ(以下剥離ウエーハと呼ぶことがある)を再利用できるので、材料を有効に使用できるという利点を有する。
また、剥離する際には、周縁部の未結合部分は剥離ウエーハに残るので、前記特開平3−250616号公報に開示されているようなウエーハ周縁部の未結合部分を除去する工程が不要になるという利点も有しており、これはSOI層の膜厚均一性、材料のリサイクルという利点と並び、水素イオン剥離法の重要な利点の1つであった。
実際に水素イオン剥離法により製造されたSOIウエーハの周縁部を観察すると、ベースウエーハの外周端から内側の約1mmの領域にSOI層の外周端が位置していることがわかる。これは、結合した両ウエーハの外周部の研磨ダレの影響により、外周端から約1mmの領域が結合されずに剥離したものである。
なお、この外周端からの未結合幅は、研磨ダレの大きさに依存するが、通常のシリコン鏡面研磨ウエーハを用いた場合、大抵約1mm程度であり、最大でも2mm程度であることがわかっている。
ところが、水素イオン剥離法により上記のように作製したSOIウエーハを用いて、種々の熱処理工程、洗浄工程、デバイス作製工程等を行っていると、発生頻度は低いものの、このウエーハの周辺部からパーティクルが発生したり、SOI層にクラックが入るといった問題が発生することがわかってきた。このようなパーティクルやクラック等が発生すると、SOIウエーハを用いたデバイス作製工程において、歩留り低下や特性劣化を引き起こすため、極力避けなければならない。
前記のようなパーティクルやクラック等の発生の原因としては、次のようなことが考えられる。すなわち、水素イオン剥離法により作製された貼り合わせウエーハの周辺部は、未結合部分が無く、物理的には結合しているが、結合前のウエーハの周縁部のダレに起因して、ウエーハ中央部に比べて結合強度が必ずしも十分ではない。したがって、剥離後の種々の熱処理工程、洗浄工程、デバイス作製工程等において、このウエーハの結合強度の十分でない周辺部からパーティクルが発生したり、SOI層にクラックが入ると考えられる。
なお、このような問題は、酸化膜を介してシリコンウエーハ同士を結合したSOIウエーハに限らず、水素イオン剥離法により製造された貼り合わせウエーハ全般、例えば、前記したような石英、炭化珪素、アルミナ等の絶縁性ウエーハをベースウエーハとしたSOIウエーハ、あるいは酸化膜を介さずに直接シリコンウエーハ同士を結合した貼り合わせウエーハにも共通した問題である。
発明の開示
以上のような問題に鑑み、本発明は、水素イオン剥離法により貼り合わせウエーハを製造するに際し、該ウエーハの周辺部からパーティクルが発生したり、SOI層等にクラックが入るといった問題が生じない貼り合わせウエーハを製造することを目的とする。
前記目的を達成するため、本発明によれば、少なくとも、ベースウエーハとガスイオンの注入により形成された微小気泡層を有するボンドウエーハとを接合する工程と、前記微小気泡層を境界として剥離する工程とを含む水素イオン剥離法により貼り合わせウエーハを製造する方法において、剥離工程後、ベースウエーハ上に形成された薄膜の周辺部を除去することを特徴とする貼り合わせウエーハの製造方法が提供される。
このように、水素イオン剥離法により貼り合わせウエーハを製造する方法において、剥離工程後、ベースウエーハ上に形成された薄膜の結合強度が不十分な周辺部を除去することで、全体的に結合強度が十分な貼り合わせウエーハとすることができ、デバイス作製工程等において、薄膜の周辺部からパーティクルが発生したり、薄膜にクラックが入るといった問題を防止することができる。
また、本発明では、前記薄膜は、少なくともSOI層を有することを特徴とする貼り合わせウエーハの製造方法が提供される。
このように、ベースウエーハ上に形成された薄膜がSOI層またはSOI層と酸化膜等の絶縁膜からなる貼り合わせSOIウエーハである場合、剥離工程後、ベースウエーハ上に形成された少なくともSOI層の周辺部を除去することで、ウエーハの周辺部からパーティクルが発生したり、SOI層にクラックが入ることのないSOIウエーハを提供することができる。
前記のように薄膜の周辺部を除去する場合、ベースウエーハの外周端から1〜5mmまでの領域を除去することが好ましい。
また、ベースウエーハ上に形成された薄膜が少なくともSOI層を有する貼り合わせSOIウエーハである場合、前記薄膜の周辺部の除去は、ベースウエーハの外周端から1〜5mmまでの領域において、少なくともSOI層を除去することにより行うことが好ましい。
薄膜のうち、ベースウエーハとの結合強度が不十分な部分は、通常この範囲内の領域にあるため、薄膜周辺部のこの部分を強制的に除去することで、結合強度が不十分な部分を確実に取り除くことができ、薄膜全体がベースウエーハと強固に結合した貼り合わせウエーハを得ることができる。
前記薄膜の周辺部の除去は、少なくとも除去される周辺部以外の上面をマスクしてウエーハをエッチングすることにより行うことができる。
このような方法によりエッチングを行うことで、薄膜の周辺部の除去を簡単かつ確実に行うことができる。
また、他の方法としては、少なくとも除去される周辺部が露出するように複数のウエーハを重ねて一体的に保持してエッチングすることにより薄膜の周辺部を除去することもできる。このような方法によれば、多数のウエーハを同時にエッチングすることができ、薄膜の周辺部を効率的に除去することができる。
さらに、前記薄膜の周辺部の除去は、周辺部のみを研磨することにより行うことができる。このような周辺部のみの研磨によっても薄膜の周辺部の除去を簡単かつ確実に行うことができる。
さらに本発明によれば、水素イオン剥離法により製造された貼り合わせウエーハであって、ベースウエーハ上に形成された薄膜が、ベースウエーハの外周端から1〜5mmまでの領域において除去されていることを特徴とする貼り合わせウエーハが提供される。
このような貼り合わせウエーハは、前記本発明に係る製造方法により製造することができ、このウエーハの周辺部からパーティクルが発生したり、薄膜にクラックが入るといった問題はない。
また、本発明によれば、前記薄膜がSOI層を有し、少なくとも該SOI層が、ベースウエーハの外周端から1〜5mmまでの領域において除去されていることを特徴とする貼り合わせウエーハが提供される。
このように、SOI層の周辺部がベースウエーハの外周端から上記範囲の領域において除去されている貼り合わせSOIウエーハは、近年の高集積化、高速度化半導体デバイスに対応した膜厚及び膜厚均一性を有している上、SOI層が全体にわたって十分な結合強度でベースウエーハと結合されているので、デバイス作製工程等において、該ウエーハの周辺部からパーティクルが発生したり、SOI層にクラックが入るといった問題もほとんどなくなる。
以上説明したように、本発明では、水素イオン剥離法により貼り合わせウエーハを製造する際、剥離工程後、ベースウエーハ上に形成されたSOI層等の薄膜の周辺部を除去することによって、結合強度の十分でない領域をなくし、ウエーハ全体にわたって薄膜の結合強度が十分な貼り合わせウエーハを提供することができる。
このような貼り合わせウエーハは、その後の洗浄工程やデバイス作製工程において薄膜周辺等からパーティクルが生じたり、あるいは薄膜にクラックが生じることもほとんど無いため、特性劣化も大幅に減少すると共に、歩留りが向上する利点がある。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を参照しながら説明するが、本発明はこれらに限定されるものではない。
ここで、図1は本発明に係る水素イオン剥離法により、貼り合わせウエーハの一態様であるSOIウエーハを製造する工程の一例を示すフロー図である。
以下、2枚のシリコンウエーハを酸化膜を介して結合し、SOIウエーハを製造する場合を中心に本発明を説明する。
まず、図1の水素イオン剥離法において、工程(a)では、2枚のシリコン鏡面ウエーハを準備するものであり、デバイスの仕様に合った基台となるベースウエーハ1とSOI層となるボンドウエーハ2を準備する。
次に工程(b)では、そのうちの少なくとも一方のウエーハ、ここではボンドウエーハ2を熱酸化し、その表面に約0.1μm〜2.0μm厚の酸化膜3を形成する。
工程(c)では、表面に酸化膜を形成したボンドウエーハ2の片面に対して水素イオンまたは希ガスイオンのうち少なくとも一方、ここでは水素イオンを注入し、イオンの平均進入深さにおいて表面に平行な微小気泡層(封入層)4を形成させるもので、この注入温度は25〜450℃が好ましい。
工程(d)は、水素イオン注入したボンドウエーハ2の水素イオン注入面に、ベースウエーハ1を酸化膜を介して重ね合せて接合させる工程であり、常温の清浄な雰囲気下で2枚のウエーハの表面同士を接触させることにより、接着剤等を用いることなくウエーハ同士が接着する。
次に、工程(e)は、封入層4を境界として剥離することによって、剥離ウエーハ5と、ベースウエーハ1上に酸化膜3を介してSOI層7が形成されたSOIウエーハ6に分離する剥離工程で、例えば不活性ガス雰囲気下約500℃以上の温度で熱処理を加えれば、結晶の再配列と気泡の凝集とによって剥離ウエーハ5とSOIウエーハ6(SOI層7+酸化膜3−ベースウエーハ1)に分離される。このとき、図1にも示されているように、酸化膜3とSOI層7の周縁部の未結合部分8(ベースウエーハ1の外周端から約1mm、最大でも2mm程度の領域)は、剥離ウエーハ5に残り、ベースウエーハ1と結合している部分だけが薄膜9(SOI層7+酸化膜3)としてベースウエーハ1上に形成される。
本発明では、剥離工程(e)後、ベースウエーハ1と結合力が十分でない薄膜9の周辺部、つまりこの場合では、SOI層7、あるいはさらに酸化膜3の周辺部を除去することを特徴としている。しかし、その前に、工程(d)、(e)の接合工程および剥離工程で結合させたウエーハ同士の結合力では、そのままデバイス作製工程で使用するには弱いので、結合熱処理としてSOIウエーハ6に高温の熱処理を施して結合強度を十分なものとする。この熱処理は例えば不活性ガス雰囲気または酸化性ガス雰囲気下、1050℃〜1200℃で30分から2時間の範囲で行うことが好ましい。なお、このような結合熱処理工程(f)は、後述する薄膜周辺部の除去後に行っても構わないし、剥離工程(e)の熱処理温度を上げることによって省略することも可能である。
以上のように必要に応じて結合熱処理工程(f)を先に行った後、次いで、薄膜周辺部除去工程(g)として、ベースウエーハ1と結合力が十分でない薄膜9の周辺部、つまりこの場合では、SOI層7、あるいはさらに酸化膜3の周辺部を除去する。結合力が十分でない周辺部は、通常、ベースウエーハ1の外周端から1〜5mmまでの領域に存在しているため、この領域の部分を除去することが好ましい。ただし、除去する領域を必要以上に多くとると、その分SOI層表面の素子形成領域が減少するので、剥離工程(e)あるいは結合熱処理工程(f)において薄膜9(SOI層7、またはSOI層7+酸化膜3)とベースウエーハ1との結合強度を全体的にできるだけ高いものとし、薄膜周辺部除去工程(g)で除去する領域をベースウエーハ1の外周端から3mm以内とすることがより好ましい。
なお、ベースウエーハの外周端から1mm以内の領域に関しては、前述したように未結合部分8であるため、剥離工程(e)の際、通常剥離ウエーハ5とともに剥離されている。しかしながら、もし剥離工程(e)後、この領域にも薄膜が残留している場合があっても、本発明では薄膜周辺部除去工程(g)において合わせて除去することができる。
薄膜の周辺部の除去方法としては、少なくとも除去される周辺部以外の上面をマスクしてウエーハをエッチングすることにより行うことができる。例えばベースウエーハの外周端から3mmまでの領域においてSOI層だけを除去する場合、SOI層の上面に、除去される周辺部分だけが露出するようにマスキングテープを貼着し、混酸(フッ酸と硝酸の混合物)等の酸エッチング液、あるいは水酸化カリウムや水酸化ナトリウム等の強アルカリエッチング液中に所定時間だけ浸漬する。これにより、マスキングテープで覆われていないSOI層の周辺部がエッチングされて除去される。
また、さらに酸化膜も除去する場合には、強アルカリエッチング液では、酸化膜はSOI層よりエッチングされ難いため、浸漬時間を長くするか、あるいは酸化膜に対する作用が強い強酸を主剤とするエッチング液を用いて酸化膜を除去することができる。
なお、マスキングテープの材質としては、用いるエッチング液の作用を受けないものであれば全て使用でき、具体的にはフッ素樹脂、ポリエチレン等の材質からなるものを使用できる。また、マスキングテープでマスクする以外にも、耐蝕性の高いワックス、その他の高分子有機化合物等からなる被膜をマスク部位に形成してエッチングを行うこともできる。このようにマスクしてエッチングを行い、所望の領域の周辺部を除去した後は、マスクに使用したマスキングテープ等を剥離する。
マスキングテープを用いる代わりに、フォトレジストを上面に塗布して露光し、周辺部以外の上面をマスクすることも可能である。フォトレジストは酸化性雰囲気で結合熱処理を行った後の酸化膜上に塗布し、周辺部以外の上面をマスクして、周辺部の酸化膜をフッ酸で除去する。これによりフォトレジストによりマスクされた部分には酸化膜が残るので、この酸化膜をマスクとしてアルカリエッチングを行うことで薄膜の周辺部のみを除去することが可能となる。
薄膜の周辺部の除去方法としては、上記のように、少なくとも除去される周辺部以外の上面をマスクしてウエーハをエッチングすることのほか、少なくとも除去される周辺部が露出するように複数のウエーハを重ねて一体的に保持してエッチングすることにより行うこともできる。
例えば、図2に示すように、2つのSOIウエーハ6のSOI層7同士を向かい合わせて重ねたものを1組とし、さらにこのような組を複数重ね合わせたものの両端を円柱治具等(図示せず)でスタックした状態でエッチングを行う。このとき、SOI層7の主表面は互いに重なってマスクされた状態となっていると同時に、側面(周辺部)はエッチング液10にさらされているため、SOI層7、あるいは酸化膜3も側面からエッチングされ、所望の領域まで除去することができる。
エッチングする際、ウエーハ全体をエッチング液に浸漬するようにしてもよいが、除去する周辺部のみ、あるいはその近辺のみをエッチング液にさらせば確実にエッチングを行うことができる。従って、例えば、図2に示すように、円柱治具でスタックしたウエーハ6を、該ウエーハ6の周辺部だけが常にエッチング液10に触れるように円柱治具(図示せず)を回転させれば良い。
なお、上記のようにスタックしてエッチングをする場合、ウエーハ間にスペーサ等を介しても良く、また、前記マスキングテープ等を用い、除去する周辺部以外をマスクする方法と組み合わせてエッチングを行うこともできる。このようにすれば、SOI層の主表面は確実にマスクされ、ウエーハ間からしみ込んだエッチング液により侵されるようなこともない。
以上のような方法により、SOI層、あるいは酸化膜も、それらの周辺部の結合強度が十分でない領域を除去することができる。ただし、ベースウエーハがシリコンウエーハである場合には、該ウエーハも同時にエッチングされてしまう場合があるので、それを防ぐ必要があれば、SOI層のマスクに使用する前記マスキングテープ、ワックス等を、ベースウエーハのエッチング液に露出する部分にも予め適用してからエッチングを行うことができる。あるいは、ベースウエーハとして、予め酸化膜が全面に形成されたウエーハを用いてSOIウエーハを製造すれば、酸化膜がマスクとして作用し、ベースウエーハがエッチングされるのを抑制することができる。ただし、図1の(f)結合熱処理を行う場合は、ベースウエーハ上にも酸化膜を形成することが可能であるので、これを利用することもできる。
SOIウエーハに関しては、以上のようにエッチング処理を施すことでベースウエーハ上に形成された薄膜のうち、少なくともSOI層の周辺部を除去することができ、このようにして得られたSOIウエーハは、結合強度が不十分な周辺部が除去されているため、その後の洗浄工程やデバイス作製工程において薄膜が剥がれてパーティクルが発生したり、SOI層等にクラックが入るといった問題もほとんど起こらない。したがって、特性劣化が大幅に減少すると共に、歩留りが向上する。
前記薄膜の周辺部の除去は、周辺部のみを研磨することにより行うこともできる。
図3〜図7は、周辺部の除去を研磨によって行う場合の側面から見た説明図である。
図3は、円形に切断した研磨布23を周辺部の上方からSOIウエーハに押し当てて研磨を行う方法を示している。SOIウエーハ6を真空吸着等によりウエーハ保持盤21に保持し、不図示のモーター等によりウエーハ保持盤21を回転させる。円形に切断された研磨布23を貼着した定盤22を不図示のモーター等によりSOIウエーハ6の主面に対して垂直方向の軸を中心として回転させる。研磨布23の端部がSOIウエーハ6の外周端から所望の距離、すなわち外周端から1〜5mmとなるように調整し、ウエーハ6の周辺部にコロイダルシリカとアルカリまたはアミンを主成分とする研磨剤を供給しながら、研磨布23をSOIウエーハ6の周辺部に押圧して研磨を行う。
図4は、カップ状に形成した定盤22に、内側(内径)がSOIウエーハ6の外周端から1〜5mmとなるような、すなわち、内径がベースウエーハの直径より2〜10mm小さく、外径がベースウエーハの直径と等しいかそれより大きいリング状とした研磨布23を貼着し、定盤22の回転軸をSOIウエーハ6の回転軸と一致させてSOIウエーハ6の周辺部に上方から押し当てて研磨する方法を示している。
図5は、円形あるいは厚さの薄い円筒形に切断した研磨布(バフ)23の端部を、SOIウエーハ6の主面に対して平行な軸を中心として回転させながら上方あるいは側方からSOIウエーハ6の周辺部に押し当てて研磨する方法を示している。
図6は、円筒形の研磨布(バフ)23をSOIウエーハ6の主面に対して平行な軸を中心として回転させながら上方からSOIウエーハ6の周辺部に押し当てて研磨する方法を示している。
図7は、円筒形の研磨布(バフ)23の側面に所望の深さの溝24を形成した研磨布を用い、この円筒形の研磨布23をSOIウエーハ6の主面に対して垂直方向の軸を中心として回転させながら、SOIウエーハ6の周辺部に溝24の上面を押し当てて研磨する方法を示している。
研磨布としては、シリコンウエーハの研磨に通常用いられている発泡ポリウレタン、ポリウレタンを不織布に含浸させたもの等を用いることができる。
また、研磨に際しては、研磨剤に含まれるアルカリあるいはアミンがシリコンに対してエッチング作用があるため、研磨剤はできるだけ周辺部のみに供給することが好ましい。研磨剤が周辺部以外に触れることを防止するために、ウエーハの中心部に純水を供給し遠心力によって純水がウエーハの周辺部以外の部分を覆うようにすることも可能である。
上記実施態様では、2枚のシリコンウエーハを用い、そのうちの1枚のシリコンウエーハ(ベースウエーハ)上に酸化膜を介してSOI層が形成されてなるSOIウエーハについて説明したが、本発明はこれに限定されず、水素イオン剥離法により製造される貼り合わせウエーハ全てに適用できる。
例えば前記したように、イオン注入したシリコンウエーハ(ボンドウエーハ)を、石英、炭化珪素、アルミナ等の熱膨張係数の異なる絶縁性ウエーハ(ベースウエーハ)と結合したSOIウエーハの場合、絶縁性ウエーハ上には薄いシリコン層(SOI層)が形成されるが、この場合にも、剥離熱処理後、SOI層の周辺部には結合強度が十分でない領域が存在するので、その周辺部、具体的にはベースウエーハ外周端から1〜5mmまでの領域を除去することで、SOI層が絶縁性ウエーハに全体にわたって強固に結合したSOIウエーハを得ることができる。
また、酸化膜を介さずに直接シリコンウエーハ同士を結合して得られる貼り合わせウエーハの場合には、薄いシリコン層がジリコンウエーハ上に形成されたものとなり、この場合も本発明に従ってシリコン層の周辺部の結合強度が十分でない領域を除去すれば、シリコンウエーハと全体的に強固に結合したシリコン層だけが残存し、その後の洗浄工程やデバイス作製工程等でウエーハ周辺部からのパーティクルの発生やシリコン層のクラックの発生を防ぐことができる。
なお、水素イオン剥離法により製造される前記いずれの貼り合わせウエーハにおいても、ベースウエーハ上に形成された薄層の周辺部を除去する方法としては、前記したように、少なくとも除去される周辺部以外の上面をマスクしてウエーハをエッチングするか、あるいは少なくとも除去される周辺部が露出するように複数のウエーハを重ねて一体的に保持してエッチングすることにより行うことができる。さらに、薄層の周辺部のみを研磨することにより除去してもよい。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
図1(a)〜(h)は、本発明の水素イオン剥離法によるSOIウエーハの製造工程の一例を示すフロー図である。
図2は、本発明によるウエーハの薄膜の周辺部をエッチングする方法の一例を示す概略図である。
図3は、本発明によるウエーハの薄膜の周辺部を研磨により除去する方法の一例を示す概略図である。
図4は、本発明によるウエーハの薄膜の周辺部を研磨により除去する方法の他の一例を示す概略図である。
図5は、本発明によるウエーハの薄膜の周辺部を研磨により除去する方法の他の一例を示す概略図である。
図6は、本発明によるウエーハの薄膜の周辺部を研磨により除去する方法の他の一例を示す概略図である。
図7は、本発明によるウエーハの薄膜の周辺部を研磨により除去する方法の他の一例を示す概略図である。

Claims (5)

  1. 少なくとも、ベースウエーハとボンドウエーハを準備する工程と、
    前記ボンドウエーハにガスイオンの注入により微小気泡層を形成する工程と、
    前記ベースウエーハと前記ボンドウエーハとを接合する工程と、
    前記微小気泡層を境界として前記ベースウエーハと前記ボンドウエーハとを剥離する工程とを含む水素イオン剥離法により貼り合わせウエーハを製造する方法において、
    剥離工程後、前記ボンドウエーハと共に未結合部分も剥離されたベースウエーハ上に形成された薄膜の周辺部をさらに除去する工程を含み、
    該薄膜の周辺部の除去は、
    前記ベースウエーハを酸化性雰囲気下で結合熱処理することによって酸化膜を形成し、
    前記薄膜に対して少なくとも除去される周辺部以外の上面をマスクし、
    前記周辺部の酸化膜を除去し、
    前記ウエーハをエッチングすることによって薄膜の周辺部の除去を行うことを特徴とする貼り合わせウエーハの製造方法。
  2. 前記薄膜は、少なくともSOI層を有することを特徴とする請求項1に記載の製造方法。
  3. 前記薄膜の周辺部の除去は、ベースウエーハの外周端から1〜5mmまでの領域を除去することにより行うことを特徴とする請求項1または請求項2に記載の製造方法。
  4. 前記薄膜の周辺部の除去は、ベースウエーハの外周端から1〜5mmまでの領域において、少なくともSOI層を除去することにより行うことを特徴とする請求項2に記載の製造方法。
  5. 前記薄膜の周辺部の除去は、少なくとも除去される周辺部が露出するように複数のウエーハを重ねて一体的に保持してエッチングすることにより行うことを特徴とする請求項1ないし請求項4のいずれか一項に記載の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1427001A1 (en) * 2002-12-06 2004-06-09 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for recycling a surface of a substrate using local thinning
TWI233154B (en) 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
FR2852143B1 (fr) * 2003-03-04 2005-10-14 Soitec Silicon On Insulator Procede de traitement preventif de la couronne d'une tranche multicouche
JP4598413B2 (ja) * 2004-02-26 2010-12-15 信越半導体株式会社 貼り合わせウエーハの製造方法及び貼り合わせウエーハの酸化膜除去用治具
US20080315349A1 (en) * 2005-02-28 2008-12-25 Shin-Etsu Handotai Co., Ltd. Method for Manufacturing Bonded Wafer and Bonded Wafer
JP4839818B2 (ja) * 2005-12-16 2011-12-21 信越半導体株式会社 貼り合わせ基板の製造方法
JP2007243038A (ja) * 2006-03-10 2007-09-20 Sumco Corp 貼り合わせウェーハ及びその製造方法
JP2007266352A (ja) * 2006-03-29 2007-10-11 Disco Abrasive Syst Ltd ウエーハの加工方法
JP5028845B2 (ja) * 2006-04-14 2012-09-19 株式会社Sumco 貼り合わせウェーハ及びその製造方法
JP2007317988A (ja) * 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
JP5478166B2 (ja) * 2008-09-11 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20100081251A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
JP2010177662A (ja) * 2009-01-05 2010-08-12 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
US8330245B2 (en) 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
FR2957189B1 (fr) 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
FR2957716B1 (fr) 2010-03-18 2012-10-05 Soitec Silicon On Insulator Procede de finition d'un substrat de type semi-conducteur sur isolant
WO2018083961A1 (ja) 2016-11-01 2018-05-11 信越化学工業株式会社 デバイス層を転写基板に転写する方法および高熱伝導性基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6050970A (ja) 1983-08-31 1985-03-22 Toshiba Corp 半導体圧力変換器
JP2604488B2 (ja) * 1989-06-21 1997-04-30 富士通株式会社 接合ウエハおよびその製造方法
JPH0719737B2 (ja) 1990-02-28 1995-03-06 信越半導体株式会社 S01基板の製造方法
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH0897111A (ja) 1994-09-26 1996-04-12 Kyushu Komatsu Denshi Kk Soi基板の製造方法
US5494849A (en) 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
JPH0964321A (ja) * 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Soi基板の製造方法
JPH10270298A (ja) * 1997-03-27 1998-10-09 Mitsubishi Materials Shilicon Corp 張り合わせ基板の製造方法
JP3422225B2 (ja) * 1997-07-08 2003-06-30 三菱住友シリコン株式会社 貼り合わせ半導体基板及びその製造方法
US6265328B1 (en) * 1998-01-30 2001-07-24 Silicon Genesis Corporation Wafer edge engineering method and device
ATE268943T1 (de) * 1998-02-04 2004-06-15 Canon Kk Soi substrat
JP3932369B2 (ja) * 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ

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