JP2993484B2 - 半導体基板の構造およびその製造方法 - Google Patents
半導体基板の構造およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、対をなす２枚の半
導体基板の各鏡面研磨面を互いに密着接合して成る半導
体基板基板の構造およびその製造方法に関する。
導体基板の各鏡面研磨面を互いに密着接合して成る半導
体基板基板の構造およびその製造方法に関する。
【０００２】
【従来の技術】図３（ａ），（ｂ），（ｃ），（ｄ）お
よび（ｅ）は、第１の従来例の製造工程を順に示す断面
図、図４は、第２の従来例の基板の接合直前状態を示す
断面図である。
よび（ｅ）は、第１の従来例の製造工程を順に示す断面
図、図４は、第２の従来例の基板の接合直前状態を示す
断面図である。
【０００３】基板貼り合わせ法は、多層膜構造基板、特
にＳＯＩ基板の作製方法として近年注目され、開発が進
んでいる。ＳＯＩ（Silicon On Insulator）基板は、電
力制御用の高耐圧デバイスにおいて実用化され、低電圧
動作の次世代ＣＭＯＳ用の基板としても研究開発が盛ん
になってきた。その中で、パワー素子の分野において高
耐圧デバイスが実用化された実績を基に、高機能化、高
集積化、高信頼性をめざしたインテリジェントパワーデ
バイス（ＩＰＤ：Intelligent Power Devices）用基板
への貼り合わせＳＯＩ基板の応用が活発化してきてい
る。
にＳＯＩ基板の作製方法として近年注目され、開発が進
んでいる。ＳＯＩ（Silicon On Insulator）基板は、電
力制御用の高耐圧デバイスにおいて実用化され、低電圧
動作の次世代ＣＭＯＳ用の基板としても研究開発が盛ん
になってきた。その中で、パワー素子の分野において高
耐圧デバイスが実用化された実績を基に、高機能化、高
集積化、高信頼性をめざしたインテリジェントパワーデ
バイス（ＩＰＤ：Intelligent Power Devices）用基板
への貼り合わせＳＯＩ基板の応用が活発化してきてい
る。
【０００４】ＩＰＤにおいては、大電流を制御する高耐
圧のパワーデバイスと、それを制御する周辺回路のデバ
イスを同一チップ上に混載することが必要となってく
る。このパワーデバイスと周辺回路部のデバイスとを同
一チップ上に形成し、それらを電気的に完全に絶縁する
ために部分ＳＯＩ基板が用いられる。
圧のパワーデバイスと、それを制御する周辺回路のデバ
イスを同一チップ上に混載することが必要となってく
る。このパワーデバイスと周辺回路部のデバイスとを同
一チップ上に形成し、それらを電気的に完全に絶縁する
ために部分ＳＯＩ基板が用いられる。
【０００５】以下、図３（ａ）〜（ｅ）に示す第１の従
来例、特開平４−２９３５３号公報にて開示されたＳＯ
Ｉ基板の製造方法を示す工程順断面図により説明する。
来例、特開平４−２９３５３号公報にて開示されたＳＯ
Ｉ基板の製造方法を示す工程順断面図により説明する。
【０００６】まず、ｎ+ 型単結晶シリコン基板２１の一
主面上に酸化膜、続いて窒化膜を形成し、フォトリソグ
ラフィ法により所定のパターンのフォトレジストを形成
し、所定の箇所を開口する。次にフォトレジストをマス
クにしてイオンエッチング法等により浅い段差を形成す
る。熱酸化またはＣＶＤ（Chemical Vapor Depositio
n）法等により、前記浅い段差の領域にＳｉＯ2 の絶縁
膜２３を部分的に複数形成する（図３（ａ））。次に、
基板２１の単結晶シリコン露出面と絶縁膜２３の表面が
平坦になるように、例えば機械的化学的研磨（ＣＭＰ）
によって、あるいは弗酸系の化学的エッチングにより絶
縁膜２３を除去する（図３（ｂ））。
主面上に酸化膜、続いて窒化膜を形成し、フォトリソグ
ラフィ法により所定のパターンのフォトレジストを形成
し、所定の箇所を開口する。次にフォトレジストをマス
クにしてイオンエッチング法等により浅い段差を形成す
る。熱酸化またはＣＶＤ（Chemical Vapor Depositio
n）法等により、前記浅い段差の領域にＳｉＯ2 の絶縁
膜２３を部分的に複数形成する（図３（ａ））。次に、
基板２１の単結晶シリコン露出面と絶縁膜２３の表面が
平坦になるように、例えば機械的化学的研磨（ＣＭＰ）
によって、あるいは弗酸系の化学的エッチングにより絶
縁膜２３を除去する（図３（ｂ））。
【０００７】以上のようにして得られた単結晶シリコン
と部分的に形成された絶縁膜２３を含む平坦面と、他方
のｎ- 型単結晶シリコン基板２２の一方の主面とを対向
して保持し、室温下の清浄な雰囲気で静かに貼り合わせ
る。この後、８００〜１１００℃の熱処理を行うことに
より、強固に接合された一枚の複合基板を得る（図３
（ｃ））。
と部分的に形成された絶縁膜２３を含む平坦面と、他方
のｎ- 型単結晶シリコン基板２２の一方の主面とを対向
して保持し、室温下の清浄な雰囲気で静かに貼り合わせ
る。この後、８００〜１１００℃の熱処理を行うことに
より、強固に接合された一枚の複合基板を得る（図３
（ｃ））。
【０００８】次に、図３（ｃ）のＹ−Ｙ’面まで基板２
２を研削・研磨加工で薄膜化することにより、シリコン
基板２２を所望の厚さとするとともにその表面を平坦化
し、単結晶シリコン薄膜からなるデバイス活性層２２ａ
を形成する（図３（ｄ））。
２を研削・研磨加工で薄膜化することにより、シリコン
基板２２を所望の厚さとするとともにその表面を平坦化
し、単結晶シリコン薄膜からなるデバイス活性層２２ａ
を形成する（図３（ｄ））。
【０００９】デバイス活性層２２ａ上にアルカリエッチ
ングにより素子分離用の分離溝２６を形成して、縦型パ
ワー素子形成領域と制御回路素子形成領域とを分離する
とともに、制御回路素子形成領域の単結晶シリコン活性
層を単結晶シリコン島に分割する（図３（ｅ））。
ングにより素子分離用の分離溝２６を形成して、縦型パ
ワー素子形成領域と制御回路素子形成領域とを分離する
とともに、制御回路素子形成領域の単結晶シリコン活性
層を単結晶シリコン島に分割する（図３（ｅ））。
【００１０】次に、熱酸化またはＣＶＤ等によりデバイ
ス活性層２２ａおよび分離溝２６の表面にＳｉＯ2 等か
らなる絶縁膜を形成し、続いてＣＶＤ法により多結晶シ
リコン層を形成する。その後、研削・研磨加工あるいは
エッチングにより基板表面の多結晶シリコン層および絶
縁膜を除去して分離溝２６を多結晶シリコンによって埋
め込み、素子形成領域間が絶縁分離されたＳＯＩ基板を
得る。この後、絶縁膜２３と分離溝２６で囲まれた領域
は低耐圧のＣＭＯＳ回路などが形成され、デバイス活性
層２２ａとシリコン基板２１が直接接合している領域は
高耐圧の縦形ＭＯＳＦＥＴ素子が形成される。
ス活性層２２ａおよび分離溝２６の表面にＳｉＯ2 等か
らなる絶縁膜を形成し、続いてＣＶＤ法により多結晶シ
リコン層を形成する。その後、研削・研磨加工あるいは
エッチングにより基板表面の多結晶シリコン層および絶
縁膜を除去して分離溝２６を多結晶シリコンによって埋
め込み、素子形成領域間が絶縁分離されたＳＯＩ基板を
得る。この後、絶縁膜２３と分離溝２６で囲まれた領域
は低耐圧のＣＭＯＳ回路などが形成され、デバイス活性
層２２ａとシリコン基板２１が直接接合している領域は
高耐圧の縦形ＭＯＳＦＥＴ素子が形成される。
【００１１】また、２枚の単結晶Ｓｉ基板を貼り合わせ
る方法に関して、例えば、図４に示す第２の従来例、特
開平５−１５２５４９号公報によって開示された方法が
ある。以下、図４を用いて製造方法を説明する。
る方法に関して、例えば、図４に示す第２の従来例、特
開平５−１５２５４９号公報によって開示された方法が
ある。以下、図４を用いて製造方法を説明する。
【００１２】第１のシリコン基板４１と第２のシリコン
基板４２のそれぞれの全面に熱酸化により酸化膜４３を
形成する。次に、常温で清浄な雰囲気において、第１の
基板４１を真空吸着台（図示なし）のほぼ水平に吸着固
定させる。第２の基板４２のＯＦ（Orientation Flat）
部４４の近傍部分を真空ピンセット４７によって吸着さ
せる。真空ピンセット４７の操作により、第２の基板４
２のＯＦ部４４がやや下がり気味になるように第２の基
板４２を傾けて保持する。その状態で第２の基板４２を
第１の基板４１の上方位置から徐々に下降させて行き、
双方の基板のＯＦ部４４の接合面の縁が軽く接触するよ
うにする。
基板４２のそれぞれの全面に熱酸化により酸化膜４３を
形成する。次に、常温で清浄な雰囲気において、第１の
基板４１を真空吸着台（図示なし）のほぼ水平に吸着固
定させる。第２の基板４２のＯＦ（Orientation Flat）
部４４の近傍部分を真空ピンセット４７によって吸着さ
せる。真空ピンセット４７の操作により、第２の基板４
２のＯＦ部４４がやや下がり気味になるように第２の基
板４２を傾けて保持する。その状態で第２の基板４２を
第１の基板４１の上方位置から徐々に下降させて行き、
双方の基板のＯＦ部４４の接合面の縁が軽く接触するよ
うにする。
【００１３】次に、双方の基板のＯＦ部４４とは反対側
の端部４５同士の間隔が約１ｍｍになるまで接近させ、
その後、真空ピンセットによる第２の基板４２の吸着を
止める。第２の基板４２は、第１の基板４１と接触して
いるＯＦ部４４の接合面の縁を支点として、自重により
回転し、第１の基板４１の全面と第２の基板４２の全面
とが接触し、ＯＦ部４４の側から徐々にＯＦと反対側の
端部４５へ向けて接合が進行して行く。
の端部４５同士の間隔が約１ｍｍになるまで接近させ、
その後、真空ピンセットによる第２の基板４２の吸着を
止める。第２の基板４２は、第１の基板４１と接触して
いるＯＦ部４４の接合面の縁を支点として、自重により
回転し、第１の基板４１の全面と第２の基板４２の全面
とが接触し、ＯＦ部４４の側から徐々にＯＦと反対側の
端部４５へ向けて接合が進行して行く。
【００１４】このようにして、第１の基板２１（または
４１）と、第２の基板２２（または４２）は、密着接合
され、一体化した基板が得られる。
４１）と、第２の基板２２（または４２）は、密着接合
され、一体化した基板が得られる。
【００１５】
【発明が解決しようとする課題】前述の第１の従来例、
特開平３−２９３５３号公報における部分ＳＯＩ基板
は、単結晶シリコン基板２１上の絶縁膜２３のパターン
を含む混在面の研磨によって、単結晶シリコン表面、絶
縁膜表面のいずれか一方が研磨過多となって微小な段差
が形成されることが不可避である。そこで、混在面の平
坦度が不足するので、２枚の基板の接合面にボイド（未
接合部分）が発生する。その結果、その後のデバイス作
製時にボイド部分から剥離が起こり、例えば、縦型パワ
ー素子が機能しなくなるという不都合が起こる。
特開平３−２９３５３号公報における部分ＳＯＩ基板
は、単結晶シリコン基板２１上の絶縁膜２３のパターン
を含む混在面の研磨によって、単結晶シリコン表面、絶
縁膜表面のいずれか一方が研磨過多となって微小な段差
が形成されることが不可避である。そこで、混在面の平
坦度が不足するので、２枚の基板の接合面にボイド（未
接合部分）が発生する。その結果、その後のデバイス作
製時にボイド部分から剥離が起こり、例えば、縦型パワ
ー素子が機能しなくなるという不都合が起こる。
【００１６】その理由は、単結晶シリコンと部分的に形
成された絶縁膜との混在した表面を平坦化する場合、今
日の研磨技術あるいはエッチング技術では、単結晶シリ
コン表面と絶縁膜表面との段差を残さないよう平坦化す
ることが極めて困難であるためである。
成された絶縁膜との混在した表面を平坦化する場合、今
日の研磨技術あるいはエッチング技術では、単結晶シリ
コン表面と絶縁膜表面との段差を残さないよう平坦化す
ることが極めて困難であるためである。
【００１７】また、発明者らが行った実験から、従来技
術で説明したような基板端部から接合する方法を前記の
基板の貼り合わせに適用すると、酸化膜を基板全面に一
様に形成した場合と比べて、酸化膜パターンを形成した
基板の場合、基板の自重による接着の進行が遅く、ＯＦ
の反対側の端部にボイドが残存しやすい傾向がある。発
明者らは、縦約１ｍｍ、横約２ｍｍの矩形の酸化膜を周
期的に基板全面にパターニングされた基板を用いて、Ｏ
Ｆを接着起点とした貼り合わせの実験を行った。基板の
作製方法、および貼り合わせ方法は従来例に準ずる。ボ
イドは超音波探傷法を用いて観察を行った。その結果、
ＯＦ部（接着起点）と反対側の基板周縁部（接着終点）
に大きさが１ｍｍ〜数ｍｍのボイドが残存することが判
った。
術で説明したような基板端部から接合する方法を前記の
基板の貼り合わせに適用すると、酸化膜を基板全面に一
様に形成した場合と比べて、酸化膜パターンを形成した
基板の場合、基板の自重による接着の進行が遅く、ＯＦ
の反対側の端部にボイドが残存しやすい傾向がある。発
明者らは、縦約１ｍｍ、横約２ｍｍの矩形の酸化膜を周
期的に基板全面にパターニングされた基板を用いて、Ｏ
Ｆを接着起点とした貼り合わせの実験を行った。基板の
作製方法、および貼り合わせ方法は従来例に準ずる。ボ
イドは超音波探傷法を用いて観察を行った。その結果、
ＯＦ部（接着起点）と反対側の基板周縁部（接着終点）
に大きさが１ｍｍ〜数ｍｍのボイドが残存することが判
った。
【００１８】ボイドの発生する理由は、通常の酸化膜を
全面に形成した場合に比べて、酸化膜パターンが基板間
に挟まれた空気の層の排出を妨げるように作用し、特に
接着の終点付近では接着領域から掃き出された空気の層
がスムーズに未接着領域の方向に排出されにくくなり、
最終的に接着終点付近にボイドが残存すると考えられる
からである。
全面に形成した場合に比べて、酸化膜パターンが基板間
に挟まれた空気の層の排出を妨げるように作用し、特に
接着の終点付近では接着領域から掃き出された空気の層
がスムーズに未接着領域の方向に排出されにくくなり、
最終的に接着終点付近にボイドが残存すると考えられる
からである。
【００１９】そこで、本発明の目的は、インテリジェン
トパワーＩＣのデバイス特性に影響を及ぼす縦型パワー
素子形成領域の接合面にボイドの発生がなく、基板全面
に亘り良好な接合界面を有する部分ＳＯＩ基板の構造、
およびその製造方法を提供することである。
トパワーＩＣのデバイス特性に影響を及ぼす縦型パワー
素子形成領域の接合面にボイドの発生がなく、基板全面
に亘り良好な接合界面を有する部分ＳＯＩ基板の構造、
およびその製造方法を提供することである。
【００２０】
【課題を解決するための手段】本発明の半導体基板の構
造は、対をなす２枚の半導体基板の各鏡面研磨面を互い
に密着接合して成る半導体基板の構造において、対をな
す一方の半導体基板の接合面となる主表面上の一部に
は、絶縁層が形成され、対をなす２枚の半導体基板の周
縁部には、密着接合開始点および密着接合終了点が定め
られ、少なくとも一方の半導体基板の周縁部には、密着
接合終了点とするための少なくとも一つの切欠きが形成
されている、ことを特徴としている。
造は、対をなす２枚の半導体基板の各鏡面研磨面を互い
に密着接合して成る半導体基板の構造において、対をな
す一方の半導体基板の接合面となる主表面上の一部に
は、絶縁層が形成され、対をなす２枚の半導体基板の周
縁部には、密着接合開始点および密着接合終了点が定め
られ、少なくとも一方の半導体基板の周縁部には、密着
接合終了点とするための少なくとも一つの切欠きが形成
されている、ことを特徴としている。
【００２１】なお、切欠きの形状は、基板半径方向の長
さが基板円周方向の長さ以上に形成されていることが好
ましく、また、切欠きは楔形状であるものも好ましい。
さが基板円周方向の長さ以上に形成されていることが好
ましく、また、切欠きは楔形状であるものも好ましい。
【００２２】そして、本発明の半導体基板の製造方法
は、対をなす２枚の半導体基板の、各鏡面研磨面を互い
に密着接合して成る半導体基板の製造方法において、室
温下の清浄な雰囲気において、半導体基板の各密着接合
開始点たるＯＦを一致させるように固定する工程と、Ｏ
Ｆの部分から接触させる工程と、各半導体基板を保持し
ながら切欠き部に向かって徐々に接着させていく工程
と、切欠き部で接着が終了させる工程を含むことを特徴
としている。
は、対をなす２枚の半導体基板の、各鏡面研磨面を互い
に密着接合して成る半導体基板の製造方法において、室
温下の清浄な雰囲気において、半導体基板の各密着接合
開始点たるＯＦを一致させるように固定する工程と、Ｏ
Ｆの部分から接触させる工程と、各半導体基板を保持し
ながら切欠き部に向かって徐々に接着させていく工程
と、切欠き部で接着が終了させる工程を含むことを特徴
としている。
【００２３】なお、半導体基板の接着は、大気中、ある
いは酸化性雰囲気中、あるいは真空中において行われる
ことが好ましく、また、請求項６の製造方法は、対をな
す２枚の半導体基板の、各鏡面研磨面を互いに密着接合
して成る半導体基板の製造方法において、対をなす一方
の半導体基板の一主表面に複数の絶縁膜を部分的に形成
する絶縁層形成工程と、絶縁層の表面が、絶縁層のない
表面に対して低くなるように加工する絶縁膜後退処理工
程と、絶縁層が埋め込まれた一方の半導体基板の一主表
面と、他の半導体基板の鏡面研磨面とを接合する密着接
合工程と、接合された半導体基板を１０００℃以上の温
度で熱処理する熱処理工程と、接合された半導体基板の
外周部分を除去する基板外周面取り工程と、接合された
半導体基板のうち、一方の半導体基板の接合されていな
い主表面を研削研磨して薄膜化することにより、デバイ
ス活性層を形成する研削研磨工程と、を有することを特
徴としている。
いは酸化性雰囲気中、あるいは真空中において行われる
ことが好ましく、また、請求項６の製造方法は、対をな
す２枚の半導体基板の、各鏡面研磨面を互いに密着接合
して成る半導体基板の製造方法において、対をなす一方
の半導体基板の一主表面に複数の絶縁膜を部分的に形成
する絶縁層形成工程と、絶縁層の表面が、絶縁層のない
表面に対して低くなるように加工する絶縁膜後退処理工
程と、絶縁層が埋め込まれた一方の半導体基板の一主表
面と、他の半導体基板の鏡面研磨面とを接合する密着接
合工程と、接合された半導体基板を１０００℃以上の温
度で熱処理する熱処理工程と、接合された半導体基板の
外周部分を除去する基板外周面取り工程と、接合された
半導体基板のうち、一方の半導体基板の接合されていな
い主表面を研削研磨して薄膜化することにより、デバイ
ス活性層を形成する研削研磨工程と、を有することを特
徴としている。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】図１は、本発明の半導体基板の構造の一実
施形態例に用いられる基板の接合面の切欠きの位置を示
す平面図、図２（ａ）は、本実施形態例の接合されるべ
き２枚の半導体基板の概略斜視図、（ｂ）および（ｃ）
は、本実施形態例の製造工程を順に示す断面図である。
施形態例に用いられる基板の接合面の切欠きの位置を示
す平面図、図２（ａ）は、本実施形態例の接合されるべ
き２枚の半導体基板の概略斜視図、（ｂ）および（ｃ）
は、本実施形態例の製造工程を順に示す断面図である。
【００２６】本実施形態例の半導体基板は、基本的構成
として対をなす２枚の半導体基板の各鏡面研磨面を接合
面として密着接合してなる半導体基板であって、対をな
す一方の半導体基板が、前記接合面となる主表面上の一
部に絶縁層を有するものであり、前記絶縁層は、前記半
導体基板の主表面から後退した位置に設けられている。
として対をなす２枚の半導体基板の各鏡面研磨面を接合
面として密着接合してなる半導体基板であって、対をな
す一方の半導体基板が、前記接合面となる主表面上の一
部に絶縁層を有するものであり、前記絶縁層は、前記半
導体基板の主表面から後退した位置に設けられている。
【００２７】本発明に係る半導体基板の製造方法は、基
本的構成として、絶縁膜形成工程と、絶縁膜後退処理
と、接着工程と、熱処理工程と、基板外周の面取り工程
および研削研磨工程を有している。各工程の処理内容は
前述の通りである。
本的構成として、絶縁膜形成工程と、絶縁膜後退処理
と、接着工程と、熱処理工程と、基板外周の面取り工程
および研削研磨工程を有している。各工程の処理内容は
前述の通りである。
【００２８】次に縦型パワー素子と制御回路素子とをモ
ノシリックに集積化するのに最適な貼り合わせ部分ＳＯ
Ｉ基板を例にとって、まず図１の平面図および図２の断
面図により、本発明の製造方法を工程順に説明する。
ノシリックに集積化するのに最適な貼り合わせ部分ＳＯ
Ｉ基板を例にとって、まず図１の平面図および図２の断
面図により、本発明の製造方法を工程順に説明する。
【００２９】まず、径約１２５ｍｍ（５インチ）、抵抗
率約１Ωｃｍのｎ- 型単結晶シリコン基板２を用意す
る。図１はシリコン基板２の接合面となる主表面を表に
して表した平面図である。シリコン基板２は、約４５ｍ
ｍのオリエンテーションフラット（以下、ＯＦと記す）
４を持ち、ＯＦと反対側の端部５には例えば円周方向長
さ約２ｍｍ、半径方向長さ約５ｍｍの切欠き６が形成さ
れている。切欠き６の切削面および、切削面と基板の主
表面との境界は、例えば弗硝酸系のエッチング溶液に浸
漬することにより丸め処理が施されており、滑面となっ
ている。シリコン基板２の主表面には、選択酸化法（Ｌ
ＯＣＯＳ）によって短辺約１ｍｍ、長辺約２ｍｍ、厚さ
約２マイクロメートルの絶縁膜２が複数形成されてい
る。なお、図の絶縁膜３は説明のため一部省略して描か
れており、基板に対するパターンの大きさや数は正確で
はない。次に、弗酸系のエッチング溶液で絶縁膜３を厚
さ９００ナノメートルまで薄膜化し、絶縁膜３の表面を
シリコン基板２の単結晶シリコン表面よりも低くなるよ
うにする。
率約１Ωｃｍのｎ- 型単結晶シリコン基板２を用意す
る。図１はシリコン基板２の接合面となる主表面を表に
して表した平面図である。シリコン基板２は、約４５ｍ
ｍのオリエンテーションフラット（以下、ＯＦと記す）
４を持ち、ＯＦと反対側の端部５には例えば円周方向長
さ約２ｍｍ、半径方向長さ約５ｍｍの切欠き６が形成さ
れている。切欠き６の切削面および、切削面と基板の主
表面との境界は、例えば弗硝酸系のエッチング溶液に浸
漬することにより丸め処理が施されており、滑面となっ
ている。シリコン基板２の主表面には、選択酸化法（Ｌ
ＯＣＯＳ）によって短辺約１ｍｍ、長辺約２ｍｍ、厚さ
約２マイクロメートルの絶縁膜２が複数形成されてい
る。なお、図の絶縁膜３は説明のため一部省略して描か
れており、基板に対するパターンの大きさや数は正確で
はない。次に、弗酸系のエッチング溶液で絶縁膜３を厚
さ９００ナノメートルまで薄膜化し、絶縁膜３の表面を
シリコン基板２の単結晶シリコン表面よりも低くなるよ
うにする。
【００３０】次に、径約１２５ｍｍ、厚さ約６００μ
ｍ、抵抗率約０．０１〜０．０２Ωｃｍのｎ+ 型単結晶
シリコン基板１を用意する。シリコン基板１は、シリコ
ン基板２と同じ長さのＯＦが形成されている。シリコン
基板１の主表面と、シリコン基板２の絶縁膜３が部分的
に形成されている主表面とを、大気中、室温環境で対向
させて保持する。このとき、双方のＯＦを一致させるよ
うにする。図２（ａ）はこのときの２枚の基板の相対的
な位置関係がわかるように図示したものである。図２
（ｂ）に具体的な保持方法を説明するために横から見た
断面図を示す。シリコン基板１は、水平に設置された真
空吸着台８上に静かに設置し、真空ポンプなどによって
吸引固着させておく。また、シリコン基板２は、ＯＦ部
４の近くを真空ピンセット７で吸着保持する。
ｍ、抵抗率約０．０１〜０．０２Ωｃｍのｎ+ 型単結晶
シリコン基板１を用意する。シリコン基板１は、シリコ
ン基板２と同じ長さのＯＦが形成されている。シリコン
基板１の主表面と、シリコン基板２の絶縁膜３が部分的
に形成されている主表面とを、大気中、室温環境で対向
させて保持する。このとき、双方のＯＦを一致させるよ
うにする。図２（ａ）はこのときの２枚の基板の相対的
な位置関係がわかるように図示したものである。図２
（ｂ）に具体的な保持方法を説明するために横から見た
断面図を示す。シリコン基板１は、水平に設置された真
空吸着台８上に静かに設置し、真空ポンプなどによって
吸引固着させておく。また、シリコン基板２は、ＯＦ部
４の近くを真空ピンセット７で吸着保持する。
【００３１】次に、２枚の基板のＯＦ部を一致させるよ
うにシリコン基板２をシリコン基板１の上方より接近さ
せる。ＯＦ部の端面を一致させるように静かに接触さ
せ、続いて真空ピンセット７をシリコン基板２から離し
て、自重で接着が進行するようにする。このようにし
て、２枚の基板はＯＦ部を起点に前記した切欠き６の方
向へ接着が進行して行く。このとき、接着領域と未接着
領域の境界線（以下、接着波面という）は絶縁膜３の列
と平行に進行し、基板間に挟まれた空気が未接着領域へ
掃き出される。これは、たとえばシリコン基板を透過す
る波長の赤外線による実体観察により接着の進行状況を
確認することができる。接着波面は切欠き６にかかる
と、切欠き部分を取り囲むように接着し、未接着領域に
掃き出された空気は切欠き６を通して基板外に放出され
る。このようにして、切欠き６の部分を接着終点とし
て、２枚の基板が接着される。
うにシリコン基板２をシリコン基板１の上方より接近さ
せる。ＯＦ部の端面を一致させるように静かに接触さ
せ、続いて真空ピンセット７をシリコン基板２から離し
て、自重で接着が進行するようにする。このようにし
て、２枚の基板はＯＦ部を起点に前記した切欠き６の方
向へ接着が進行して行く。このとき、接着領域と未接着
領域の境界線（以下、接着波面という）は絶縁膜３の列
と平行に進行し、基板間に挟まれた空気が未接着領域へ
掃き出される。これは、たとえばシリコン基板を透過す
る波長の赤外線による実体観察により接着の進行状況を
確認することができる。接着波面は切欠き６にかかる
と、切欠き部分を取り囲むように接着し、未接着領域に
掃き出された空気は切欠き６を通して基板外に放出され
る。このようにして、切欠き６の部分を接着終点とし
て、２枚の基板が接着される。
【００３２】基板の接着が完了したら、接合を強固にす
るため１０００〜１２００℃、約２時間程度の熱処理を
行う。
るため１０００〜１２００℃、約２時間程度の熱処理を
行う。
【００３３】次に、シリコン基板２の周縁部を研削また
はアルカリエッチング溶液などにより除去し、基板周縁
部の未接合領域を除去する。最後に、図２（ｃ）に示す
ようにシリコン基板２の接合されていない主表面の側か
ら研削・研磨加工により所望の厚さとするとともにその
表面を平坦化し、シリコン基板１の上に単結晶シリコン
のデバイス活性層２ａを形成する。
はアルカリエッチング溶液などにより除去し、基板周縁
部の未接合領域を除去する。最後に、図２（ｃ）に示す
ようにシリコン基板２の接合されていない主表面の側か
ら研削・研磨加工により所望の厚さとするとともにその
表面を平坦化し、シリコン基板１の上に単結晶シリコン
のデバイス活性層２ａを形成する。
【００３４】この接着工程はパーティクルの浮遊しない
十分に清浄な環境で行われるのが望ましい。また、接着
雰囲気は特に大気中に限定されるものではなく、たとえ
ば酸素雰囲気中、あるいは真空中で行ってもよい。
十分に清浄な環境で行われるのが望ましい。また、接着
雰囲気は特に大気中に限定されるものではなく、たとえ
ば酸素雰囲気中、あるいは真空中で行ってもよい。
【００３５】接着起点となるＯＦの反対側に形成する切
欠き６の基板半径方向の長さは前記切欠きの基板接線方
向の長さ以上の長さに形成する。これは、接着終点付近
で基板間に挟まれた空気の掃き出しを効率よく行うため
である。本実施形態例では基板半径方向に長辺をもつ矩
形の切欠きを示したが、デバイスのチップデザイン等に
余裕があれば、例えば楔形状（Ｖ字型）、あるいは台形
の切欠きを用いても同様の効果が得られる。
欠き６の基板半径方向の長さは前記切欠きの基板接線方
向の長さ以上の長さに形成する。これは、接着終点付近
で基板間に挟まれた空気の掃き出しを効率よく行うため
である。本実施形態例では基板半径方向に長辺をもつ矩
形の切欠きを示したが、デバイスのチップデザイン等に
余裕があれば、例えば楔形状（Ｖ字型）、あるいは台形
の切欠きを用いても同様の効果が得られる。
【００３６】
【発明の効果】以上説明したように本発明は、基板周縁
部に切欠きを形成し、２枚の基板の接着終点において基
板間に挟まれた空気を切欠きを通して掃き出させること
により、ボイドを残存させることなく接着できるので、
基板の接合面にボイドの発生がなく、デバイス製造工程
におけるデバイス活性層の割れ、剥がれなどが生じなく
なり、またボイドに起因するデバイス特性の劣化のない
高い信頼性を持つインテリジェントパワーＩＣに好適な
半導体装置の構造および製造方法を提供できる効果があ
る。
部に切欠きを形成し、２枚の基板の接着終点において基
板間に挟まれた空気を切欠きを通して掃き出させること
により、ボイドを残存させることなく接着できるので、
基板の接合面にボイドの発生がなく、デバイス製造工程
におけるデバイス活性層の割れ、剥がれなどが生じなく
なり、またボイドに起因するデバイス特性の劣化のない
高い信頼性を持つインテリジェントパワーＩＣに好適な
半導体装置の構造および製造方法を提供できる効果があ
る。
【図１】本発明の半導体基板の構造の一実施形態例に用
いられる基板の接合面の切欠きの位置を示す平面図であ
る。
いられる基板の接合面の切欠きの位置を示す平面図であ
る。
【図２】（ａ）は、本実施形態例の接合されるべき２枚
の半導体基板の概略斜視図、（ｂ）および（ｃ）は、本
実施形態例の製造工程を順に示す断面図である。
の半導体基板の概略斜視図、（ｂ）および（ｃ）は、本
実施形態例の製造工程を順に示す断面図である。
【図３】（ａ），（ｂ）（ｃ），（ｄ）および（ｅ）
は、第１の従来例の製造工程を順に示す断面図である。
は、第１の従来例の製造工程を順に示す断面図である。
【図４】第２の従来例の基板の接合直前状態を示す断面
図である。
図である。
１，２１，４１ ｎ+ 型単結晶シリコン基板 ２，２２，４２ ｎ- 型単結晶シリコン基板 ２ａ，２２ａ デバイス活性層 ３，２３，４３ 絶縁膜 ４，２４，４４ ＯＦ部 ５，４５ ＯＦ部と反対側の端部 ６ 切欠き ７，４７ 真空ピンセット ８，４８ 吸着台 ２６ 分離溝
Claims (6)
- 【請求項１】 対をなす２枚の半導体基板の各鏡面研磨
面を互いに密着接合して成る半導体基板の構造におい
て、 前記対をなす一方の半導体基板の接合面となる主表面上
の一部には、絶縁層が形成され、 前記対をなす２枚の半導体基板の周縁部には、密着接合
開始点および密着接合終了点が定められ、少なくとも一
方の前記半導体基板の周縁部には、前記密着接合終了点
とするための少なくとも一つの切欠きが形成されてい
る、 ことを特徴とする半導体基板の構造。 - 【請求項２】 前記切欠きの形状は、基板半径方向の長
さが基板円周方向の長さ以上に形成されている、請求項
１記載の半導体基板の構造。 - 【請求項３】 前記切欠きは楔形状である、請求項１記
載の半導体基板の構造。 - 【請求項４】 対をなす２枚の半導体基板の、各鏡面研
磨面を互いに密着接合して成る半導体基板の製造方法に
おいて、 室温下の清浄な雰囲気において、前記半導体基板の前記
各密着接合開始点たるオリエンテーションフラットを一
致させるように固定する工程と、 前記オリエンテーションフラットの部分から接触させる
工程と、 各半導体基板を保持しながら前記切欠き部に向かって徐
々に接着させていく工程と、 切欠き部で接着が終了させる工程を含むことを特徴とす
る、半導体基板の製造方法。 - 【請求項５】 前記半導体基板の接着は、大気中、ある
いは酸化性雰囲気中、あるいは真空中において行われ
る、請求項４記載の半導体基板の製造方法。 - 【請求項６】 対をなす２枚の半導体基板の、各鏡面研
磨面を互いに密着接合して成る半導体基板の製造方法に
おいて、 対をなす一方の半導体基板の一主表面に複数の絶縁膜を
部分的に形成する絶縁層形成工程と、 前記絶縁層の表面が、前記の絶縁層のない表面に対して
低くなるように加工する絶縁膜後退処理工程と、 前記絶縁層が埋め込まれた一方の半導体基板の一主表面
と、他の半導体基板の鏡面研磨面とを接合する密着接合
工程と、 前記の接合された半導体基板を１０００℃以上の温度で
熱処理する熱処理工程と、 前記接合された半導体基板の外周部分を除去する基板外
周面取り工程と、 前記接合された半導体基板のうち、一方の半導体基板の
接合されていない主表面を研削研磨して薄膜化すること
により、デバイス活性層を形成する研削研磨工程と、を
有することを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312245A JP2993484B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体基板の構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312245A JP2993484B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体基板の構造およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145019A JPH11145019A (ja) | 1999-05-28 |
| JP2993484B2 true JP2993484B2 (ja) | 1999-12-20 |
Family
ID=18026921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312245A Expired - Lifetime JP2993484B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体基板の構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993484B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142667A (ja) * | 2001-08-24 | 2003-05-16 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| JP6550741B2 (ja) * | 2014-12-17 | 2019-07-31 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-11-13 JP JP9312245A patent/JP2993484B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11145019A (ja) | 1999-05-28 |
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