KR20070086316A - 접지면 상으로 회로를 전달하는 방법 - Google Patents
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Abstract
본 발명은 반도체 구조의 제조 방법에 관한 것이다. 본 발명의 일실시예에 따른 반도체 구조의 제조 방법은 a) 표면층(2), 표면층 하부의 매립층(4) 및 제 1 지지체로서 기능하는 하지층(6)을 포함하는 기판의 표면층(2)의 내부 또는 상부에 적어도 일부의 회로 또는 구성 부품을 형성하는 단계; b) 핸들 기판(20) 상으로 상기 기판을 전달한 후, 제 1 지지체(6)를 제거하는 단계; c) 매립층(4)의 적어도 일부 상에, 도전성이거나 접지면을 형성하는 층(14)을 형성하는 단계; d) 도전성이거나 접지면을 형성하는 층(14) 상에 결합층(12)을 형성하는 단계; 및 e) 제 2 지지체(30) 상에 얻어진 구조체를 전달하고, 핸들 기판(20)을 제거하는 단계를 포함한다.
SOI, 멤스, 마이크로시스템
Description
본 발명은 반도체 구성 부품들 또는 멤스(micro electro mechanical system; MEMS) 타입의 소자, 더욱 상세하게는 SOI 또는 SOI 타입의 소자를 위한 신규한 구조의 제조 방법에 관한 것이다.
많은 마이크로시스템들 또는 MEMS는, 특히, 캐비티 상으로 현수되는 단결정 실리콘으로 이루어진 맴브레인을 얻을 수 있도록 실리콘-온-절연체(silicon on insulator; SOI) 재료를 이용하여 형성된다.
SOI 타입의 재료는, 도 1을 참조하면, 일반적으로 실리콘 산화물로 이루어진 절연층(4) 상에 단결정 실리콘으로 이루어진 표면층(superficial layer; 2)으로 이루어진 구조체이다. 이들 구조체는, 예를 들면, 그 표면 상에서 산화되는 실리콘으로 이루어진 웨이퍼(6)에, 분자 흡착에 의해 실리콘으로 이루어진 다른 웨이퍼를 분자간 결합(molecular adhesion)에 의해 조립하여 얻어진다.
이러한 결합 공정은 2 개의 웨이퍼의 표면을 제공하는 단계, 이를 접촉시키는 단계 및 열처리하는 단계를 포함한다. 통상적으로, 이 열처리는 일반적으로 2 시간 동안 900 ℃ 내지 1250 ℃ 사이의 온도에서 수행된다.
이후, 상기 2 개의 웨이퍼 중 적어도 하나는 박형화되어, 절연층(4) 상에 박형 반도체 층(2)을 잔류시킨다.
상기 박형화 공정은 서로 다른 기계적 또는 화학적 수단에 의해 또는 예를 들면 이온 주입을 통해 생성된 깨어지기 쉬운 층 수준에서 일어나는 분리 공정에 의해 수행될 수 있다.
어떤 응용 장치에서는, 금속 접지면(metallic ground plane) 상에 회로를 구현하는 것이 바람직할 수 있다.
SOI 회로의 경우, 표면층(2) 내에 형성된 회로의 배면 상의 전하 밀도를 적절하게 제어하는 것이 필요할 수 있다.
이를 위해서는, 층(2) 내에 형성되고, 작은 두께를 갖는 (예를 들면 실리콘 산화물로 이루어진 층인) 매립층(4)의 외부 표면이 되는 SOI 회로가 제공되어, 상기 회로와 매립층(4)으로 구성된 상기 배열이 도전층 또는 금속 접지면 상에 형성될 필요가 있다. 이를 위해서는 예를 들면 10 nm 내지 50 nm 두께의 매우 작은 두께를 갖는 매립 산화물층을 포함하는 것이 바람직할 수 있다. 이로 인하여, 상기 도전성 매립층과 상기 반도체 층에 인가되는 포텐셜 차이를 갖는 매개에 의해서 상기 계면 근처에서 상기 반도체 층의 전하 밀도가 제어될 수 있다.
그러나, 박형 유전체층(4)과 금속성 접지면을 갖는 SOI 웨이퍼는 회로들 또는 구성 부품을 형성하기 위해 필요한 후속 고온 열처리를 겪을 수 없기 때문에, 상기 SOI 웨이퍼를 구현하는 것은 어렵다.
한편, SOI 재료 상에 회로들을 형성한 후에, 금속 접지면을 포함하는 웨이퍼 상에 회로를 전달할 수도 있다. 가능한 방법으로서, 금속 증착물을 포함하는 층 상으로 분자간 결합을 사용한 이중 전달 기술(double transfer techniques)에 의해 회로를 포함하는 층을 전달할 수 있다.
그러나, 기술적 관점에서, 특히 산화물이 작은 두께를 갖는 경우에, 결합 결함을 초래하지 않고서 금속층과 산화물을 직접 결합하는 것은 매우 어렵기 때문에, 이러한 방법은 어렵다.
본 발명이 이루고자 하는 기술적 과제는, SOI 타입의 회로를 포함하거나 매립층 상의 회로를 포함하는 층 그리고, 이 회로 또는 이 매립층의 하부에 접지면을 포함하는 구조를 제조하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 구조의 제조 방법은,
a) 표면층, 상기 표면층 하부의 매립층 및 제 1 지지체로서 기능하는 하지층을 포함하는 기판의 상기 표면층 내부 또는 상부에 전부 또는 적어도 일부의 구성 부품 또는 회로를 형성하는 단계;
b) 핸들 기판 상으로 상기 기판을 전달한 후, 상기 제 1 지지체를 제거하는 단계;
c) 상기 매립층 상에, 접지면을 형성하는 층을 형성하는 단계;
d) 상기 접지면을 형성하는 층 상에 결합층을 형성하는 단계; 및
e) 제 2 지지체 상에 얻어진 상기 결과물을 전달하고, 상기 핸들 기판을 제거하는 단계를 포함한다.
일부 실시예에서, 상기 결합층은 전기적으로 절연성을 갖고, 예를 들면, SiO2, Si3N4 또는 SiON 등에서 선택될 수 있다. 또한, 상기 결합층은 도전성을 가지며, 예를 들면 도핑된 실리콘 또는 도핑된 다결정 실리콘일 수 있다.
본 발명의 다른 실시예에 따른 반도체 구조의 제조 방법은,
a) 표면층, 상기 표면층 하부의 매립층 및 제 1 지지체로서 기능하는 하지층을 포함하는 기판의 상기 표면층의 내부 또는 상부에 전부 또는 적어도 일부의 회로 또는 구성 부품을 형성하는 단계;
b) 핸들 기판 상으로 상기 기판을 전달하여, 상기 제 1 지지체를 제거하는 단계;
c) 상기 매립층 상에, 과도핑된 반도체 재료로 이루어지고, 결합층과 도전층 또는 접지면을 모두 형성하는 층을 형성하는 단계; 및
d) 제 2 지지체 상에 얻어진 상기 결과물을 전달하고, 상기 핸들 기판을 제거하는 단계를 포함한다.
본 발명에 따르면, 표면층, 상기 표면층 하부의, 예를 들면 실리콘 산화물로 이루어지고 두껍거나 얇은 매립층 그리고 제 1 지지체를 포함하는 기판 상에 회로를 형성할 수 있다.
이후, 상기 결과물은 예를 들면 핸들로서 기능하는 반도체인 웨이퍼 상에 조립된다.
이후, 상기 매립층의 수준까지 상기 제 1 지지체를 제거하도록 상기 기판을 박형화한다.
이 박형화 단계는 예를 들면 기계적 박형화 공정 및/또는 화학적 처리에 의해 수행될 수 있다.
일부 실시예에서, 상기 접지면을 형성하는 층은 금속 재료로 이루어지거나 과도핑된 반도체 재료로 이루어 질 수 있다. 이의 수평 확장은 제한될 수 있으며, 이로 인하여 단지 상기 매립층의 일부를 덮을 수 있다. 다른 실시예에서, 상기 접지면을 형성하는 층은 결합층을 형성할 수도 있다.
상기 전달 단계는 분자간 결합 또는 접착제, 수지 등과 같은 접착성 물질을 사용한 결합에 의해 수행될 수 있다.
상기 b) 단계 이후에, 상기 기판의 상기 매립층을, 예를 들면 기계적 및/또는 (습식 또는 건식의) 화학적 수단에 의해 박형화하는 단계를 수행할 수 있다. 그러므로, 소정의 두께로 상기 매립층의 두께가 조절될 수 있다.
상기 표면층은 반도체 재료, 예를 들면, 실리콘, 게르마늄, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 반도체 또는 혼합 반도체, 예를 들면 SiGe으로 이루어질 수 있다.
상기 초기 기판은 SOI 기판일 수 있다.
상기 구성 부품 또는 회로는 전기적 또는 광전기적 또는 MEMS 타입의 구성 부품일 수 있다.
또한, 상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 회로들 또는 구성 부품을 포함하는 표면층, 유전체 재료로 이루어진 제 1 매립층, 필요한 경우 수평 방향으로의 확장이 제한되는 도전층 또는 접지면을 형성하는 제 2 매립층, 결합용 제 3 매립층 및 기판을 포함한다.
상기 접지면을 형성하는 층은 금속 재료 또는 과도핑된 반도체 재료로 이루어질 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는 진 반도체 소자는, 회로들 또는 구성 부품을 포함하는 표면층, 유전체 재료로 이루어진 제 1 매립층, 과도핑된 반도체 재료로 이루어지고 결합층과 도전층을 모두 형성하는 제 2 매립층 및 기판을 포함한다.
상기 실시예에서, 상기 회로들이 형성된 표면층은 반도체, 예를 들면 실리콘, 게르마늄, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 반도체, 예를 들면 SiGe과 같은 혼합 반도체로 이루어질 수 있다.
상기 제 1 매립층은 실리콘 이산화물 또는 열적 실리카 또는 SiO2/Si3N4와 같은 다층과 같은 전기적 절연체로 이루어질 수 있다.
도 1은 SOI 구조를 도시한다.
도 2는 본 발명의 실시예에 따른 구성 부품을 도시한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 제조 방법의 단계를 도시한다.
도 4는 본 발명의 다른 실시예에 따른 구성 부품을 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 기판(30) 상에, 결합층(12), 접지면을 형성하는 층(14), 유전층(4) 및, 마지막으로, 회로를 포함하는 층(2)을 포함하는 본 발명의 일 실시예에 따른 소자 또는 구성 부품을 도시한다.
층(2)-층(4)의 배열은 "SOI 회로"를 형성할 수 있다.
층(14)는 금속 또는 과도핑된 (예를 들면, 실리콘인) 반도체 재료일 수 있다. 상기 층은 단지 국소적으로 형성될 수 있으며, 균일하거나 연속적이지 않을 수 있으며, 예를 들면, 단지 어떤 구성 부품의 하부에만 배치될 수도 있다.
결합층(12)은 전기적 절연성일 수 있다. 이것은, 예를 들면 SiO2인 산화물일 수 있다. 또한, 이것은 예를 들면 Si3N4, SiON 또는 다른 것들로부터 선택될 수도 있다.
또한, 이것은 전기적으로 도전성이고, 예를 들면, 도핑된 비정질 Si, 도핑된 다결정 Si 또는 도핑된 Si으로 이루어질 수도 있다.
상기 결합 계면은 결합층(12)과 기판 지지체(30) 사이에 국소적으로 제공될 수도 있다. 또한, 결합층이 상기 접지면과 지지체(30) 상에 모두 코팅된 경우에, 이 계면은 결합층 자체의 중간에 국소적으로 제공될 수 있다.
예를 들면, 층(4)는 예를 들면 10 nm 내지 500 nm 또는 1 ㎛의 두께를 가지며, 층(2)는 10 nm 내지 1 ㎛ 또는 10 ㎛의 두께를 가질 수 있다. 상기 금속층은 100 nm 내지 500 nm의 두께를 가질 수 있으며, 상기 결합층은 500 nm 내지 수 ㎛, 예를 들면 5 ㎛의 두께를 가질 수 있다. 이들 두께 범위는 모두 상기 범위의 밖에 서도 변할 수 있다.
(접지면(14)의 측면)인 배면 상에 토폴로지(topology)가 있다면, 결합 공정 전에 또는 상기 도전층의 결합 공정 전에 평탄화 공정을 수행하는 것이 바람직할 수 있다.
이하, 도 3a 내지 도 3g를 참조하여, 이러한 구성 부품을 제조하는 방법에 관하여 상술한다.
초기에, SOI 웨이퍼는 도 1에 도시된 바와 같이, 지지체(6), 매립층(4) 및 표면층(2)을 포함할 수 있다. 이 후자의 층은 예를 들면 실리콘으로 이루어질 수 있으며, 또는 게르마늄, Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 반도체, 또는 예를 들면 SiGe와 같은 혼합 반도체로 이루어질 수 있다.
도 3a를 참조하면, 이 SOI 웨이퍼 상의 층(2) 내에 회로들(18) 또는 구성 구품의 전부 또는 일부를 형성한다.
도 3b를 참조하면, 이후, 회로를 포함하는 층(2)의 측면에, 예를 들면 분자간 결합(molecular adhesion)에 의해 핸들 기판(20)을 결합시켜, 도시된 배열을 형성한다. 이러한 결합 공정은 접착제 또는 수지를 이용한 결합 공정과 달리, 다소 높은 온도에서 수행되는 열 공정과 부합하는 이점을 갖는다.
도 3c를 참조하면, 이후, 지지체(6)는 예를 들면 기계적 및/또는 기계적-화학적, 및/또는 화학적 박형화 공정에 의해 제거될 수 있다.
이후, 매립층(4)의 두께는 소정의 두께로 조절될 수 있다. 이 공정은 유전체 층(4)을 경유하는 도전층의 효과를 적절하게 제어할 수 있도록 한다.
이 층(4)의 박형화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 또는 (습식 또는 건식 식각과 같은) 화학적 처리에 의해, 예를 들면 10 nm 내지 50 nm의 작은 두께에 이를 때까지 수행된다.
도 3d를 참조하면, 이후, 층(4) 상에 예를 들면, 화학 기상 증착에 의해 도전층(14)을 형성한다. 이 층은, 예를 들면 구리, 알루미늄, 도핑된 실리콘 또는 텅스텐 실리콘화물(WSi2)로 이루어질 수 있다.
이 층은 전체 표면을 덮거나 응용 장치의 필요에 부합하도록 소정 패턴을 갖도록 국소적으로 제공될 수 있다. 이때, 리소그래피 또는 식각 기술을 이용하여, 이 도전층을 갖는 영역과 이 도전층이 없는 영역을 한정할 수 있다. 예를 들면, 상기 도전층은 예를 들면 특정 구성 부품 하부에만 국소적으로 제공될 수 있다.
이 도전층(14) 상에, 특히 반도체 타입을 갖는 기판 상에 결합되는 것을 용이하게 하는 재료로 이루어진 또 다른 층(12)이 증착되거나 형성될 수 있다. 이 결합층(12)은, 예를 들면 실리콘 산화물로 이루어진 층 또는 비정질 또는 다결정 실리콘으로 이루어진 층일 수 있다. 상기 결합층의 특성에 따라, 상기 접지면과 상기 기판 사이의 전기적 전도 또는 전기적 절연이 제공될 수 있다. 전기적 절연의 경우에, 상기 도전층의 콘택은 상기 결과물의 전면 또는 배면에서 이루어질 수 있다. 도전성 결합층의 경우에는, 상기 콘택은 상기 결과물의 배면에서 이루어질 수 있다.
우수한 결합 특성을 얻을 수 있도록, 이 결합층(12)은 예를 들면 100 nm 이상의 두께를 갖는 두꺼운 후막일 수 있다.
상기 접지면 상에 결합층을 배치함으로써, 도전층(14)의 특성들, 특히 상기 층의 두께 및/또는 거칠기로부터 자유로울 수 있다.
도 3e를 참조하면, 예를 들면 분자간 결합에 의해 또 다른 기판(30) 상에 상기 배열을 전달할 수 있다. 상기 배면 상에 (즉, 기판(30)으로 조립되는 측 상에) 토폴로지가 존재하는 경우에는, 평탄화 공정이 수행될 수 있다.
예를 들면, 상기 결합의 우수한 제어를 확보함으로써 상기 결과물을 용이하게 전달할 수 있으며, 상기 분자간 결합에 의한 결합 공정은 결함이 거의 또는 전혀 없도록 하고 높은 결합 에너지를 확보할 수 있도록 한다. 또한, 이러한 공정은 후속하여 수행되는 미세 전자 공정들과 정합될 수 있다. 또한, 아교 또는 수지와 같은 접착 부재를 이용한 결합 공정을 수행할 수도 있다.
이 전달 공정 이후에, 상기 초기 웨이퍼를 박형화하기 위한 보강체(manipulator)로서 기능했던 핸들 웨이퍼(20)는, 예를 들면, 기계적 및/또는 화학적 박형화 공정에 의해서 또는 전면과 핸들 사이의 결합 계면 수준에서 이루어지는 분리 공정에 의해서 제거될 수 있다.
예를 들면, 도 2에 도시된 바와 같이, 접지면(14) 상에 얇은 산화물(4)을 포함하는 SOI 회로를 갖는 결과물이 제공될 수 있다.
새로운 지지체(30) 상에 상기 결과물을 결합시키는 공정을 가능하게 하는 층(12) 상에 상기 결과물 전체가 제공된다.
도 4는 본 발명의 다른 실시예에 따라, 기판(30) 상에, 과도핑된 반도체 재료로 이루어지고, 접지면과 결합층을 형성하는 층(34), 유전체 층(4) 그리고, 마지 막으로 회로들을 포함하는 층(2)을 포함하는 구성 요소를 도시한다. 층(34)의 도핑 공정은 상기 층의 저항이 최대로 수 mΩ/cm2 정도, 예를 들면 최대로 10 mΩ/cm2 또는 100 mΩ/cm2 정도가 되도록 할 수 있다. 이 층은, 예를 들면 도핑된 폴리실리콘으로 이루어진 층일 수 있다.
층(2)-층(4)의 배열은 "SOI 형 회로"를 형성한다.
상기 소자의 제조 방법은 금속층(14)과 결합층(12)의 형성 단계가 다른층(unique layer; 34)에 의해 대체된 점을 제외하고는 도 3a 내지 도 3e를 참조하여 상술한 바와 동일하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은 명백하다.
본 발명의 다양한 실시예에 따른 반도체 구조 및 이의 제조 방법은, 특히 산화물이 작은 두께를 갖는 경우에도, 결합 결함을 초래하지 않고서 SOI 타입의 회로를 포함하거나 상기 매립층 상의 회로를 포함하는 층 그리고, 이 회로 또는 이 매립층의 하부에 접지면을 포함하는 구조를 갖는 반도체 구조 및 이의 제조 방법을 제공할 수 있다.
Claims (20)
- a) 표면층(2), 상기 표면층 하부의 매립층(4) 및 제 1 지지체로서 기능하는 하지층(6)을 포함하는 기판의 상기 표면층(2)의 내부 또는 상부에 적어도 일부의 회로 또는 구성 부품을 형성하는 단계;b) 핸들 기판(20) 상으로 상기 기판을 전달한 후, 상기 제 1 지지체(6)를 제거하는 단계;c) 상기 매립층(4)의 적어도 일부 상에, 도전성이거나 접지면을 형성하는 층(14)을 형성하는 단계;d) 상기 도전성이거나 접지면을 형성하는 층(14) 상에 결합층(12)을 형성하는 단계; 및e) 제 2 지지체(30) 상에 얻어진 상기 결과물을 전달하고, 상기 핸들 기판(20)을 제거하는 단계를 포함하는 반도체 구조의 제조 방법.
- 제 1 항에 있어서,상기 결합층(12)은 전기적으로 절연된 반도체 구조의 제조 방법.
- 제 2 항에 있어서,상기 결합층(12)은 산화물, 예를 들면 SiO2, Si3N4 또는 SiON으로부터 선택된 것인 반도체 구조의 제조 방법.
- 제 1 항에 있어서,상기 결합층(12)은 도전성을 가지며, 도핑된 반도체, 예를 들면 도핑된 실리콘 또는 도핑된 다결정 실리콘인 반도체 구조의 제조 방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 도전성이거나 접지면을 형성하는 층(14)은 금속 재료로 이루어지거나 과도핑된 반도체 재료로 이루어진 반도체 구조의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,상기 도전성이거나 접지면을 형성하는 층은 상기 매립층 전체를 덮지 않도록 국소적으로 형성되는 반도체 구조의 제조 방법.
- a) 표면층(2), 상기 표면층 하부의 매립층(4) 및 제 1 지지체로서 기능하는 하지층(6)을 포함하는 기판의 상기 표면층(2)의 내부 또는 상부에 적어도 일부의 회로 또는 구성 부품을 형성하는 단계;b) 핸들 기판(20) 상으로 상기 기판을 전달한 후, 상기 제 1 지지체(6)를 제거하는 단계;c) 상기 매립층(4)의 적어도 일부 상에, 과도핑된 반도체 재료로 이루어지고, 접지면 및 결합층을 형성하는 층(14)을 형성하는 단계; 및d) 제 2 지지체(30) 상으로, 얻어진 상기 결과물을 전달하고, 상기 핸들 기판(20)을 제거하는 단계를 포함하는 반도체 구조의 제조 방법.
- 제 1 항 내지 제 7 항 중 어느 하나의 항에 있어서,상기 e) 또는 d)의 전달 단계는 분자간 결합에 의해 수행되는 반도체 구조의 제조 방법.
- 제 1 항 내지 제 8 항 중 어느 하나의 항에 있어서, 상기 b) 단계 이후에,상기 기판의 상기 매립층(4)을 박형화하는 단계를 더 포함하는 반도체 구조의 제조 방법.
- 제 1 항 내지 제 9 항 중 어느 하나의 항에 있어서,상기 표면층(2)은 반도체, 예를 들면, 실리콘, 게르마늄, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 반도체 또는 혼합 반도체, 예를 들면, SiGe으로 이루어진 반도체 구조의 제조 방법.
- 제 1 항 내지 제 10 항 중 어느 하나의 항에 있어서,상기 기판은 SOI 기판인 반도체 구조의 제조 방법.
- 전부 또는 일부의 회로들 또는 구성 부품들을 포함하는 표면층(2), 유전체 재료로 이루어진 제 1 매립층(4), 도전성이거나 접지면을 형성하는 제 2 매립층(14), 결합용 제 3 매립층(12) 및 기판(30)을 포함하는 반도체 소자.
- 제 12 항에 있어서,상기 접지면을 형성하는 층(14)은 금속 재료로 이루어지거나 과도핑된 반도체 재료로 이루어진 반도체 소자.
- 제 12 항 또는 제 13 항에 있어서,상기 결합층(12)은 전기적으로 절연성인 반도체 소자.
- 제 14 항에 있어서,상기 결합층은 산화물, 예를 들면 SiO2, Si3N4 또는 SiON으로부터 선택된 것으로 이루어진 반도체 소자.
- 제 12 항 또는 제 13 항에 있어서,상기 결합층(12)은 도전성이며, 도핑된 반도체, 예를 들면 도핑된 실리콘 또는 도핑된 다결정 실리콘으로 이루어진 반도체 소자.
- 제 12 항 내지 제 16 항 중 어느 하나의 항에 있어서,상기 도전성이거나 접지면을 형성하는 층은 상기 매립층을 전부 덮지 않도록 국소적으로 형성되는 반도체 소자.
- 회로들을 포함하는 표면층(2), 유전체 재료로 이루어진 제 1 매립층(4), 과도핑된 반도체 재료로 이루어지고 접지면 및 결합층을 형성하는 제 2 매립층(14) 및 기판(30)을 포함하는 반도체 소자.
- 제 12 항 내지 제 18 항 중 어느 하나의 항에 있어서,상기 회로들을 포함하는 표면층(2)은 반도체 재료, 예를 들면 실리콘, 게르마늄, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 반도체, 또는 혼합 반도체, 예를 들면 SiGe로 이루어진 반도체 소자.
- 제 12 내지 제 19 항 중 어느 하나의 항에 있어서,상기 제 1 매립층(4)은 전기적 절연체, 예를 들면, 실리콘 이산화물로 이루어진 반도체 소자.
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Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081017 Effective date: 20100729 Free format text: TRIAL NUMBER: 2008101010859; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081017 Effective date: 20100729 |