FR2880189A1 - Procede de report d'un circuit sur un plan de masse - Google Patents

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Abstract

L'invention concerne un procédé de réalisation d'une structure semi-conductrice, comportant :a) la réalisation d'au moins une partie d'un circuit, dans ou sur la couche superficielle (2) d'un substrat, comportant ladite couche superficielle (2), une couche enterrée (4) sous la couche superficielle, et une couche sous-jacente (6) servant de premier support,b) un transfert de ce substrat sur un substrat poignée (20) puis une élimination du premier support (6),c) la formation d'une couche (14) électriquement conductrice ou formant plan de masse sur la couche enterrée (4),d) la formation, sur cette couche (14) électriquement conductrice ou formant plan de masse, d'une couche de collage (12),e) un report de l'ensemble sur un deuxième support (30) et une élimination du substrat poignée (20).

Description

PROCEDE DE REPORT D'UN CIRCUIT SUR UN PLAN DE MASSE
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne la réalisation de nouvelles structures pour des composants semi-conducteurs ou des dispositifs de type MEMS, et notamment SOI ou de type SOI.
De nombreux microsystèmes ou MEMS (Micro Electro Mechanical Systems en anglais) sont réalisés à l'aide de matériaux SOI (de l'anglais Silicon On Insulator) qui permettent en particulier d'obtenir des membranes de silicium monocristallin suspendues au-dessus d'une cavité.
Les matériaux du type SOI sont des structures composées d'une couche superficielle 2 en silicium monocristallin sur une couche isolante 4, en général en oxyde de silicium (figure 1). Ces structures sont obtenues par exemple par assemblage par adhésion moléculaire d'une plaque 6 de silicium oxydée en surface, avec une autre plaque de silicium.
Cet assemblage comprend une étape de préparation de surface des deux plaques, une étape de mise en contact et une étape de traitement thermique. De façon classique ce traitement thermique est réalisé à des températures comprises entre, typiquement, 900 et 1250 C durant 2h.
Ensuite, au moins une des deux plaques est amincie, laissant subsister une couche mince 2 semi-conductrice sur une couche isolante 4.
L'amincissement a lieu par différents moyens mécaniques, ou chimiques, ou par séparation au niveau d'une couche fragile créée par exemple par implantation d'ions.
Pour certaines applications, il est intéressant d'obtenir des circuits sur un plan de masse métallique.
Dans le cas des circuits SOI on cherche ainsi à bien contrôler la densité des porteurs en face arrière du circuit, lui même réalisé dans la couche superficielle 2.
Pour cela, il faut que le circuit SOI, réalisé dans la couche 2 et superficiel à la couche 4 enterrée, de faible épaisseur (par exemple une couche d'oxyde de silicium), soit tel que l'ensemble constitué par ledit circuit et la couche 4 enterrée soit sur une couche conductrice électriquement, ou plan de masse métallique. Pour cela il est intéressant d'avoir un oxyde enterré d'épaisseur très faible, par exemple 10 nm à 50 nm. Ainsi il est possible de contrôler la densité des porteurs dans la couche du semi-conducteur au voisinage de l'interface par l'intermédiaire de la différence de potentiel appliquée à la couche conductrice enterrée et à la couche semi-conductrice.
Or, il est difficile d'obtenir des plaques SOI avec une fine couche diélectrique 4 et un plan de masse métallique, car les plaques ne pourraient alors pas subir de traitements thermiques à haute température nécessaires à la réalisation des circuits ou composants.
On peut par contre reporter, après formation des circuits sur matériau SOI, les circuits sur des plaques contenant un plan de masse métallique. Une possibilité est de transférer la couche contenant les circuits sur une couche avec un dépôt métallique par les techniques de double transfert utilisant l'adhésion moléculaire.
Mais d'un point de vue technologique, cela est difficile à mettre en oeuvre, car il est difficile d'avoir un collage direct entre une couche métallique et un oxyde, surtout lorsque celui-ci est de fine épaisseur, sans avoir de défauts de collage.
Il se pose donc le problème de pouvoir réaliser une structure comportant un circuit de type SOI ou comportant une couche de circuits sur une couche enterrée et un plan de masse sous ce circuit ou cette couche enterrée.
EXPOSÉ DE L'INVENTION L'invention concerne d'abord un procédé de réalisation d'une structure semi-conductrice, comportant.
a) la réalisation d'au moins tout ou partie d'un composant ou d'un circuit, dans ou sur la couche superficielle d'un substrat, comportant ladite couche superficielle, une couche enterrée sous la couche superficielle, et une couche sous-jacente servant de premier support, b) un transfert de ce substrat sur un substrat poignée puis une élimination du premier support, c) la formation d'une couche formant plan de masse sur la couche enterrée, d) la formation, sur la couche formant plan de masse, d'une couche de collage, e) un report de l'ensemble sur un deuxième support et une élimination du substrat poignée.
Dans ce premier cas, la couche de collage peut être isolante électriquement, par exemple choisie parmi SiO2, Si3N4, SiON ou autre. Elle peut aussi être électriquement conductrice, par exemple en Si dopé ou en Si polycristallin dopé.
L'invention concerne également un procédé de réalisation d'une structure semi-conductrice, comportant.
a) la réalisation d'au moins tout ou partie d'un composant ou d'un circuit, dans ou sur la couche superficielle d'un substrat, comportant ladite couche superficielle, une couche enterrée sous la couche superficielle, et une couche sous-jacente servant de premier support, b) un transfert de ce substrat sur un substrat poignée puis une élimination du premier support, c) la formation d'une couche en matériau semiconducteur fortement dopé, formant à la fois couche de collage et couche conductrice électriquement ou plan de masse sur la couche enterrée, d) un report de l'ensemble sur un deuxième support et une élimination du substrat poignée.
Selon l'invention, on réalise un circuit sur un substrat comportant une couche superficielle, une couche enterrée, par exemple en oxyde de silicium, épais ou mince, sous la couche superficielle, et un premier support.
Cet ensemble est ensuite assemblé sur une 5 plaque, par exemple en semi-conducteur, qui sert de poignée.
On peut alors amincir le substrat, de manière à éliminer le premier support jusqu'au niveau de la couche enterrée.
Cette étape d'amincissement peut être réalisée par exemple par amincissement mécanique et/ou attaque chimique.
Dans le premier cas, la couche formant plan de masse peut être en un matériau métallique ou en un matériau semi-conducteur fortement dopé. Dans le deuxième cas, la couche formant plan de masse forme également couche de collage.
L'étape de report peut être réalisé par adhésion moléculaire ou par collage à l'aide d'une substance adhésive telle qu'une colle, une résine,...etc.
Après l'étape b), une étape d'amincissement de la couche enterrée du substrat peut être réalisée, par exemple par des moyens mécaniques et/ou chimiques (humide ou sec). On peut donc adapter l'épaisseur de la couche enterrée à l'épaisseur désirée.
La couche superficielle peut être en matériau semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II- VI, ou en un semi-conducteur composé, par exemple en SiGe.
Le substrat initial peut être un substrat SOI.
Le composant ou circuit peut être un composant de type électronique ou optoélectronique ou MEMS.
L'invention concerne également un dispositif semi-conducteur comportant une couche superficielle de circuits ou de composants, une première couche enterrée en un matériau diélectrique, une deuxième couche enterrée formant couche conductrice ou plan de masse, une troisième couche enterrée de collage, et un substrat.
La couche formant plan de masse peut être en un matériau métallique ou en semi-conducteur fortement dopé.
L'invention concerne également un dispositif semi-conducteur comportant une couche superficielle de circuits ou de composants, une première couche enterrée en un matériau diélectrique, une deuxième couche enterrée en un matériau semi conducteur fortement dopé, formant à la fois couche de collage et couche conductrice électriquement, ou plan de masse, et un substrat.
Dans les deux cas, la couche superficielle, dans laquelle sont formés les circuits, peut être en semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semi-conducteur composé, par exemple en SiGe.
La première couche enterrée peut être un isolant électrique, tel que le dioxyde de silicium, ou la silice thermique ou une multicouche par exemple de type SiO2/Si3N4.
7 BRÈVE DESCRIPTION DES DESSINS
La figure 1 représente une structure SOI.
La figure 2 représente un composant selon l'invention.
Les figures 3A-3E représentent des étapes d'un procédé selon l'invention.
La figure 4 représente un autre composant selon l'invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS La figure 2 représente un dispositif ou composant selon l'invention, comportant, sur un substrat 30, une couche 12 de collage, une couche 14 formant plan de masse, une couche 4 de diélectrique et enfin une couche 2 de circuits.
L'ensemble couche 2-couche 4 forme un circuit SOI .
La couche 14 peut être métallique ou en matériau semi-conducteur (par exemple en silicium) fortement dopée.
La couche de collage 12 peut être isolante électriquement; ce peut être un oxyde, par exemple SiO2. Elle peut aussi être choisie parmi, par exemple, Si3N4, SiON ou autre.
Elle peut être aussi être électriquement conductrice, étant alors par exemple en Si amorphe dopé ou en Si polycristallin dopé, ou même en Si dopé.
L'interface de collage peut être localisée entre la couche de collage 12 et le substrat support 30 30. Cette interface peut aussi, dans le cas où une 15 couche de collage est déposée à la fois sur le plan de masse et sur le support 30, être localisée au milieu de la couche de collage elle même.
A titre d'exemple, la couche 4 a une épaisseur comprise par exemple entre 10 nm et 500 nm ou 1 pm, et la couche 2 une épaisseur comprise entre 10 nm et 1 pm ou 10 gm. La couche métallique peut avoir une épaisseur comprise entre 100 nm et 500 nm, et la couche de collage une épaisseur comprise entre 500 nm et quelques pm, par exemple 5 pm. Toutes ces gammes d'épaisseurs peuvent varier en dehors des gammes indiquées.
S'il y a une topologie en face arrière (côté plan de masse 14) il peut être avantageux de 15 réaliser une planarisation avant l'étape de collage ou avant le dépôt de la couche conductrice.
Un procédé de réalisation d'un tel composant va maintenant être décrit, en relation avec les figures 3A à 3G.
Une plaque SOI comporte initialement, comme illustré sur la figure 1, un support 6, une couche enterrée 4 et une couche superficielle 2. Cette dernière est par exemple en silicium, mais elle peut aussi être en germanium, ou en un semi-conducteur III-IV, ou II-VI, ou en un semiconducteur composé, tel que du SiGe par exemple.
Sur cette plaque SOI (figure 3A), on réalise des circuits 18 ou tout ou partie d'un composant dans la couche 2.
L'ensemble est alors assemblé (figure 3B), par le côté de la couche 2 de circuits, avec un substrat poignée 20, par collage par exemple par adhésion moléculaire. Un tel collage présente l'avantage d'être compatible avec des procédés thermiques.
Le support 6 peut alors être éliminé par exemple par amincissement mécanique, et/ou mécano-chimique, et/ou chimique (figure 3C).
On peut ensuite adapter l'épaisseur de la couche enterrée 4 à l'épaisseur désirée. Cette étape permet de bien contrôler l'effet de la couche conductrice à travers la couche diélectrique 4.
L'amincissement est de façon préférentielle réalisé par CMP (polissage mécano - chimique) ou par attaque chimique (gravure humide ou sèche) jusqu'à une épaisseur faible, par exemple de 10 nm à 50 nm.
On forme ensuite, sur la couche 4, une couche conductrice 14 (figure 3D), par exemple par dépôt chimique en phase gazeuse. Cette couche peut être par exemple en Cuivre, ou en aluminium ou en silicium dopé, ou en siliciure de tungstène (WSi2).
Sur cette couche métallique 14, une autre couche 12 en un matériau permettant de faciliter un collage sur un substrat, notamment de type semi-conducteur, peut être déposée ou formée. Cette couche 12 de collage est par exemple une couche d'oxyde de silicium ou une couche de silicium amorphe ou polycristallin. Suivant la nature de la couche de collage, il peut donc y avoir une conduction électrique entre le plan de masse et le substrat ou une isolation électrique. Dans le cas d'une isolation électrique, le contact de la couche conductrice peut être pris par la face avant ou par la face arrière de la structure. Dans le cas d'une couche de collage conductrice, le contact peut être pris par la face arrière.
Cette couche 12 de collage peut être une couche épaisse, par exemple supérieure à 100 nm, ce qui permet d'obtenir une bonne qualité de collage.
Il est alors possible de reporter l'ensemble, par exemple par collage par adhérence moléculaire sur un autre substrat 30 (figure 3E). Si une topologie est présente en face arrière (du côté à assembler avec le substrat 30), une planarisation peut être réalisée.
Ainsi, on peut reporter facilement la structure en assurant un bon contrôle du collage, le collage par adhésion moléculaire permettant notamment d'assurer pas ou peu de défauts et une forte énergie de collage. De plus il est compatible avec la réalisation d'étapes microélectroniques ultérieures. On peut aussi utiliser un collage à l'aide d'une substance adhésive, telle qu'une colle ou une résine.
Après cette étape de report, la plaque poignée 20 qui servait de manipulateur pour amincir la plaque initiale peut être éliminée, par exemple par amincissement mécanique et/ou chimique ou par décollage au niveau de l'interface de collage entre face avant et poignée.
On a ainsi une structure telle que celle de la figure 2 avec des circuits SOI contenant un oxyde mince 4 sur un plan 14 de masse.
Le tout repose sur une couche 12 qui a permis d'assurer le collage de la structure sur un nouveau support 30.
La figure 4 représente un autre composant selon l'invention, comportant, sur un substrat 30, une couche 34 en matériau semi-conducteur fortement dopé, formant plan de masse et couche de collage, une couche 4 de diélectrique et enfin une couche 2 de circuits. Le dopage de la couche 34 permet à la résistivité de cette couche d'être au plus de l'ordre de quelques mQ/cm2, par exemple au plus de l'ordre de 10 mQ/cm2 ou de 100 mQ/cm2. C'est par exemple une couche de polysilicium dopé.
L'ensemble couche 2 - couche 4 forme un circuit de type SOI .
La réalisation d'un tel dispositif peut être décrite en référence aux figures 3A - 3E: les étapes sont les mêmes, sauf pour la formation de la couche métallique 14 et de la couche de collage 12, qui sont remplacées par une couche unique 34.

Claims (18)

REVENDICATIONS
1. Procédé de réalisation d'une structure semi-conductrice, comportant: a) la réalisation d'au moins une partie d'un circuit ou d'un composant, dans ou sur la couche superficielle (2) d'un substrat, comportant ladite couche superficielle (2), une couche enterrée (4) sous la couche superficielle, et une couche sous-jacente (6) servant de premier support, b) un transfert de ce substrat sur un substrat poignée (20) puis une élimination du premier support (6), c) la formation d'une couche (14) 15 électriquement conductrice ou formant plan de masse sur la couche enterrée (4), d) la formation, sur cette couche (14) électriquement conductrice ou formant plan de masse, d'une couche de collage (12), e) un report de l'ensemble sur un deuxième support (30) et une élimination du substrat poignée (20).
2. Procédé selon la revendication 1, la couche de collage (12) étant isolante électriquement.
3 Procédé selon la revendication 2, la couche de collage (12) étant un oxyde, par exemple SiO2, ou étant choisie en Si3N4, ou en SiON.
4 Procédé selon la revendication 1, la couche de collage (12) étant électriquement conductrice, par exemple en semi-conducteur dopé, par exemple en Si dopé ou en Si polycristallin dopé.
5. Procédé selon l'une des revendications 1 à 4, la couche (14) conductrice ou formant plan de masse étant en un matériau métallique ou en un matériau semi-conducteur fortement dopé.
6. Procédé de réalisation d'une structure semi-conductrice, comportant: a) la réalisation d'au moins une partie d'un circuit ou d'un composant, dans ou sur la couche superficielle (2) d'un substrat, comportant ladite couche superficielle (2), une couche enterrée (4) sous la couche superficielle, et une couche sous-jacente (6) servant de premier support, b) un transfert de ce substrat sur un 20 substrat poignée (20) puis une élimination du premier support (6), c) la formation d'une couche (14) en matériau semi-conducteur fortement dopé, formant plan de masse et couche de collage sur la couche enterrée (4), d) un report de l'ensemble sur un deuxième support (30) et une élimination du substrat poignée (20).
SP 25780 PM 2880189
7. Procédé selon l'une des revendications 1
à 6, l'étape e) ou d) de report étant réalisé par adhésion moléculaire.
8. Procédé selon l'une des revendications 1
à 7, comportant en outre, après l'étape b), une étape d'amincissement de la couche enterrée (4) du substrat.
9. Procédé selon l'une des revendications 1
à 8, la couche superficielle (2) étant en semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II- VI, ou en un semi-conducteur composé, par exemple en SiGe.
10. Procédé selon l'une des revendications
1 à 8, le substrat étant un substrat SOI.
11. Dispositif semi-conducteur comportant une couche superficielle (2) contenant tout ou partie de circuits ou composants, une première couche enterrée (4) en un matériau diélectrique, une deuxième couche enterrée (14) électriquement conductrice ou formant un plan de masse, une troisième couche enterrée (12) de collage, et un substrat (30).
12. Dispositif selon la revendication 11, la couche (14) formant plan de masse étant en un matériau métallique.
SP 25780 PM 2880189
13. Dispositif selon la revendication 11 ou 12, la couche de collage (12) étant isolante électriquement
14. Dispositif selon la revendication 13, la couche de collage étant un oxyde, par exemple SiO2, ou étant choisie en Si3N4 ou en SiON.
15. Dispositif selon la revendication 11 ou 12, la couche de collage (12) étant électriquement conductrice, par exemple en semi- conducteur dopé, par exemple en Si dopé ou en Si polycristallin dopé.
16. Dispositif semi-conducteur comportant une couche superficielle (2) de circuits, une première couche enterrée (4) en un matériau diélectrique, une deuxième couche enterrée (14) en un matériau semi-conducteur fortement dopé formant un plan de masse et couche de collage, et un substrat (30).
17. Dispositif selon l'une des revendications 11 à 16, la couche superficielle (2), dans laquelle sont formés les circuits, étant en semiconducteur, par exemple en silicium ou en germanium, ou en un semiconducteur III-V, II-VI, ou en un semi-conducteur composé, par exemple en SiGe.
18. Dispositif selon l'une des revendications 11 à 17, la première couche enterrée (4) étant un isolant électrique, tel que le dioxyde de silicium.
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