WO1999008318A1 - Procede d'interconnexion a travers un materiau semi-conducteur - Google Patents

Procede d'interconnexion a travers un materiau semi-conducteur Download PDF

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WO1999008318A1
WO1999008318A1 PCT/FR1998/001752 FR9801752W WO9908318A1 WO 1999008318 A1 WO1999008318 A1 WO 1999008318A1 FR 9801752 W FR9801752 W FR 9801752W WO 9908318 A1 WO9908318 A1 WO 9908318A1
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François BALERAS
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Commissariat A L'energie Atomique
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    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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Definitions

  • the present invention relates to the production of insulated and metallized bushings through a semiconductor material: it relates on the one hand to the process for producing such bushings and, on the other hand, to the structures obtained.
  • the present invention relates in particular to a method for producing insulated and metallized holes passing through a semiconductor material comprising, or not, an integrated circuit, as well as the resulting structure obtained.
  • the metallizations produced form connections allowing contact recovery, from a first face, or front face, to a second face, or rear face.
  • the method and the device of the present invention have applications in different fields.
  • CM integrated circuits
  • Multi Chip Module Multi Chip Module
  • the method according to the invention makes it possible to carry out the connection between the different integrated circuits.
  • the method according to the invention allows the assembly of the probe on the rear face of the control circuit, as well as the making of the connections between the two.
  • connection systems for the inputs / outputs of integrated circuits are based, in most cases, on conventional methods using wires or ribbons, to make connections between the circuit chip and its support, or another circuit.
  • wire connection (IRE BONDING) is a peripheral interconnection technique: its pitch limits the number of connections.
  • the metallic connection wires induce parasitic effects in microwave circuits.
  • the TAB (“Tape Automatic Bonding") technique also requires a pyramid shape for the connection between two levels.
  • the pitch used also limits the number of interconnections.
  • These prior art techniques limiting the number of interconnections, attempts have been made to drill the semiconductors, in order to form metallic vias (isolated from the semiconductor) which electrically connect the two faces of a semiconductor wafer.
  • the difficulty in making the vertical connections lies in the insulation of these vias. Two examples of the implementation of vias on semiconductors using different insulation techniques.
  • metallized holes are made through a silicon substrate comprising a circuit integrated.
  • the reference 2 designates a silicon substrate. This substrate is first etched (KOH etching) through a nitride mask. After removal of the mask, a mineral insulator 4 (SI0 2 or Si 3 N 4 ) is deposited by PECVD. The two faces of the device are then metallized by spraying. Metallizations 6 are obtained after a lithography step.
  • thermal oxidation is a hot process, it cannot be used on substrates already fitted with integrated circuits.
  • thermal oxidation is a hot process, it cannot be used on substrates already fitted with integrated circuits.
  • the realization of blind hole allows the manipulation of substrates and the use of basic microelectronics processes.
  • EP-363256 describes a method for manufacturing non-through holes. The sequence of steps of this process will be briefly described, in conjunction with FIG. 2.
  • a semiconductor substrate 12 Before proceeding with a drilling operation on this substrate, using a laser beam, the substrate is covered with a material which is not pierced by the laser. Once the drilling operation has been carried out, there remains a membrane 14 which closes the holes. By thermal oxidation, an insulation layer 16 of these holes is created. Then, metallization 18 is carried out. To allow contact with the metal layer, the bottom of the blind hole is then drilled. This process makes it possible to make small diameter vias (a few tens of ⁇ m) for a depth of 500 ⁇ m. This drilling technique has two drawbacks.
  • the roughness on the walls of the vias must be eliminated.
  • the elimination of the roughness is done by soaking the substrates in a KOH-based solution. This involves additional cleaning steps to remove all traces of potassium, this element being a contaminant for integrated circuits.
  • Another problem is the complexity of the sequence of steps for making non-through holes.
  • the present invention aims to remedy these problems. It relates to a method of making electrical connections through a substrate having, or not, an integrated circuit, that is to say one or more active and / or passive elements. More specifically, the subject of the invention is a method of producing a connection between the upper face and the lower face of a microelectronic structure, comprising the steps consisting in: a) carrying out an anisotropic etching of the structure, making it possible to obtain a via with walls substantially perpendicular to the first and second faces, b) deposit an organic insulator under vacuum on the walls of the via and on the lower and upper sides of the structure, c) make at least one contact by etching the insulation, d) depositing a conductive layer on the structure and on the walls of the via.
  • the structure of the invention can be a massive structure or a stack of materials, some of which can be insulating.
  • the method according to the invention uses an organic insulator deposited under vacuum, which allows good coverage of the structure, even with vertical walls. This process also makes it possible to carry out a single deposition of organic insulator on the two faces, unlike the case of a deposition of a mineral insulator produced by PECVD, which must be faced face to face.
  • the organic insulator may for example be parylene (trademark registered by ALPHA-FRY). Parylene, in fact, absorbs structural roughness. Furthermore, this insulator can be deposited at low temperature, and even at ambient temperature, which makes it possible to avoid any degradation of any active elements. As regards etching, this is advantageously carried out by plasma or by laser, these techniques making it possible to obtain vias of smaller diameter than that obtained by wet etching.
  • the invention also relates to a microelectronic structure having a first and a second face, provided with a connection connecting these first and second faces to each other, this connection being made through a via whose walls are substantially perpendicular, to the first and second faces, the connection comprising at least one conductive layer and one layer of organic insulator.
  • FIG. 1 is an example of a technique known from the prior art
  • - Figure 2 is an example of another technique known according to the prior art
  • - Figures 3A to 3E show steps of a method according to the invention.
  • a polymer deposition is carried out under vacuum, for example at ambient temperature, in small diameter vias (for example between 10 ⁇ m and 50 ⁇ m, for depths which can be between 100 ⁇ m and 500 ⁇ m ).
  • This process does not degrade the performance of integrated circuits.
  • the polymer used can be part of the parylene family. This polymer has two advantages: - it makes it possible to produce conformal deposits: consequently, this product makes it possible to cover the roughness of the walls, - it has an excellent degree of penetration in the holes: for vias of scale factor 10, parylene has a covering factor (thickness on the walls relative to the thickness on the surface) of the order of 60%, which is excellent.
  • the insulation of the holes can be carried out, whatever the technique of drilling the substrate.
  • dry etching by plasma, can be used in the context of the present invention.
  • Plasma etching provides vertical and slightly rough etching profiles.
  • metallization of vias conventional techniques of microelectronics are used.
  • parylene In the case of parylene, the association of plasma etching with the deposition of parylene makes it possible to reduce the number of steps to obtain vertical connections of small diameter (of the order of a few tens of micrometers).
  • Figures 3A and 3E show possible steps for obtaining vertical connections according to the present invention.
  • the reference 22 designates a semiconductor substrate on which one or more integrated circuits 24, 26 can be produced beforehand.
  • a substrate may for example have a thickness of the order of a few hundred micrometers, for example between 250 ⁇ m and 1000 ⁇ m, for example 500 ⁇ m.
  • the invention can also be applied to a substrate without integrated circuit produced on its surface.
  • a layer 28 for example resin
  • insolation and development of the resin are carried out, in order to produce a mask at least on one of the faces of the substrate, delimiting the diameter of the vias.
  • FIG. 3B a plasma etching of the substrate is carried out through the mask: thus, through holes are formed, or vias 30 through the substrate.
  • the resin is then removed.
  • a layer of organic insulator 32 is deposited: this layer has a thickness of a few ⁇ m, for example between 1 ⁇ m and 10 ⁇ m, for example 5 ⁇ m.
  • FIG. 3D an etching of the insulating film is carried out, for example by plasma etching through this second mask. This step makes it possible to free up zones 34 for contact formation.
  • the photosensitive film is then removed.
  • a metallization 36 ( Figure 3E), for example by spraying TiCu or by chemical deposition of Ni or Cu.
  • a layer of photosensitive film is deposited, then it is exposed and developed to achieve this third mask.
  • the metallization layer is then etched through this third mask, for example by wet etching. Finally, the resin is removed.
  • the steps of depositing an organic insulating layer, making the areas for contact formation and depositing a conductive layer can be carried out several times. It is thus possible to form several connections through the same via.
  • the use of plasma etching makes it possible to reduce the diameter of the vias, which results in an increase in the density of vertical connection, and in a decrease in the capacity of the vias.
  • the method according to the invention does not require protecting the integrated circuits, formed on the surface of the substrate, from the chemical etching solution.
  • the invention Compared with the processes on passive substrate, the invention enables' _ while maintaining small vias, realize vias on an active substrate.
  • the polymer deposition is more compliant than the other insulation techniques: this does not require the elimination of the roughness, and therefore reduces the number of steps.

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Abstract

L'invention concerne un procédé de réalisation d'une connexion entre la face supérieure et la face inférieure d'une structure microélectronique (22, 24, 26), comportant les étapes consistant à: réaliser une gravure anisotrope de la structure, permettant d'obtenir un via (30) à parois sensiblement parallèles; déposer un isolant organique (32) sous vide sur les parois du via et sur les faces inférieure et supérieure de la structure; réaliser au moins une prise de contact (34) par gravure de l'isolant; déposer une couche conductrice (36) sur la structure et sur les parois du via.

Description

PROCEDE D'INTERCONNEXION A TRAVERS UN MATERIAU SEMI-CONDUCTEUR
Domaine technique et art antérieur La présente invention concerne la réalisation de traversées isolées et métallisées à travers un matériau semi-conducteur : elle concerne d'une part le procédé de réalisation de telles traversées ainsi que, d'autre part, les structures obtenues. La présente invention concerne en particulier un procédé pour réaliser des trous isolés et métallisés traversant un matériau semi-conducteur comportant, ou pas, un circuit intégré, ainsi que la structure résultante obtenue. Les métallisations réalisées forment des connexions permettant la reprise de contact, d'une première face, ou face avant, à une deuxième face, ou face arrière.
Le procédé et le dispositif de la présente invention ont des applications dans différents domaines. Tout d'abord, lorsque l'on souhaite réaliser des superpositions de circuits intégrés (structure " CM" ("Multi Chip Module") pour des applications à des mémoires de masse ou à des multiprocesseurs) le procédé selon l'invention permet de réaliser la connexion entre les différents circuits intégrés.
Par ailleurs, dans le domaine des microtechnologies, notamment du type microcapteur, le procédé selon l'invention permet l'assemblage de la sonde sur la face arrière du circuit de commande, ainsi que la réalisation des connexions entre les deux.
L'invention trouve notamment des applications dans la réalisation de circuits hyperfréquences ou encore de têtes magnétiques. Les systèmes de connexion des entrées/sorties de circuits intégrés reposent, dans la plupart des cas, sur des méthodes classiques mettant en oeuvre des fils ou des rubans, pour réaliser des liaisons entre la puce de circuit et son support, ou un autre circuit.
Ces techniques de connexion présentent plusieurs inconvénients.
Tout d'abord, il est souvent nécessaire de réaliser des structures tridimensionnelles pyramidales pour permettre le câblage d'un étage avec un autre.
Cela augmente la taille du système, surtout s'il possède plusieurs étages.
De plus, la liaison par fil (" IRE BONDING") est une technique d'interconnexion périphérique : son pas limite le nombre de connexions.
En outre, dans le domaine des circuits hyperfréquences, les fils métalliques de connexion induisent des effets parasites dans les circuits hyperfréquences.
La technique TAB ("Tape Automatic Bonding") nécessite, elle aussi, une forme pyramidale pour la connexion entre deux niveaux. De plus, le pas utilisé limite également le nombre d'interconnexions. Ces techniques de l'art antérieur limitant le nombre d'interconnexions, des tentatives ont été faites pour réaliser le perçage des semi-conducteurs, afin de former des vias métalliques (isolés du semi-conducteur) qui relient électriquement les deux faces d'une plaquette semi-conductrice. La difficulté de réaliser les connexions verticales réside dans l'isolation de ces vias. On peut citer deux exemples de réalisation de vias sur semi-conducteurs utilisant des techniques d'isolation différentes.
Le premier de ces deux exemples est décrit dans l'article de S. LINDER et al. intitulé "Fabrication Technology for Wafer Through-Hole interconnection and Three-Dimensional stuc s of chips and wafers", paru dans IEEE, p.349, 1994. Dans ce document, des trous métallisés sont fabriqués à travers un substrat en silicium comportant un circuit intégré. Le procédé décrit dans ce document va être brièvement rappelé, en liaison avec la figure 1. Sur cette figure, la référence 2 désigne un substrat en silicium. Ce substrat est tout d'abord gravé (gravure KOH) à travers un masque de nitrure. Après élimination du masque, un isolant minéral 4 (SI02 ou Si3N4) est déposé par PECVD. Les deux faces du dispositif sont ensuite métallisées par pulvérisation. On obtient les métallisations 6 après une étape de lithographie.
Pour que cette technique d'isolation donne un dépôt conforme sur toute la profondeur du trou, afin de réaliser une bonne isolation, il est indispensable que le diamètre des trous soit extrêmement large, avec un profil incliné. Par exemple, pour une épaisseur de 500 μm, une ouverture large 8 de 727 μm donne un via 10 de 20μm en face avant. Sans tenir compte des plots métalliques, cette technique de gravure ne permet pas l'intégration importante de connexions verticales sur un semi-conducteur. Les capacités des vias étant proportionnelles à la surface de métallisation, ces capacités vont limiter les performances de ces connexions en terme de réponse impulsionnelle et de tension. De plus, l'utilisation de la gravure KOH nécessite une protection adaptée des circuits intégrés. Un autre exemple connu concerne la réalisation de vias isolés sur semi-conducteur sans circuit intégré, par oxydation thermique. L'oxydation thermique étant un procédé à chaud, elle ne peut être employée sur des substrats déjà munis de circuits intégrés. En revanche, on peut réaliser des circuits intégrés sur un semi-conducteur possédant des vias, mais cela nécessite de former des trous non débouchant. La réalisation de trou borgne permet la manipulation de substrats et l'utilisation des procédés de base de la microélectronique .
La demande EP-363256 décrit un procédé permettant de fabriquer des trous non débouchants. L'enchaînement des étapes de ce procédé va être brièvement décrit, en liaison avec la figure 2. On considère un substrat 12 semi-conducteur. Avant de procéder à une opération de perçage de ce substrat, à l'aide d'un faisceau laser, on recouvre le substrat d'un matériau qui n'est pas percé par le laser. Une fois l'opération de perçage effectuée, il reste une membrane 14 qui obture les trous. Par oxydation thermique, on crée une couche 16 d'isolation de ces trous. Ensuite, une métallisation 18 est réalisée. Pour permettre la prise de contact avec la couche métallique, le fond du trou borgne est ensuite percé. Ce procédé permet de réaliser des vias de faible diamètre (quelques dizaines de μm) pour une profondeur de 500μm. Cette technique de perçage présente deux inconvénients. Tout d'abord, pour ces faibles largeurs de vias, il faut éliminer les rugosités sur les parois des vias. En règle générale, l'élimination de la rugosité se fait par trempage des substrats dans une solution à base de KOH. Cela implique des étapes de nettoyage supplémentaires pour éliminer toute trace de potassium, cet élément étant un contaminant pour les circuits intégrés.
Un autre problème est la complexité de l'enchaînement des étapes pour réaliser des trous non débouchants.
Par conséquent, les techniques d'isolation classiques ne permettent pas la réalisation de vias de faible dimension isolés du substrat, sur des semiconducteurs possédant déjà des circuits intégrés.
Exposé de l'invention La présente invention vise à remédier à ces problèmes. Elle a pour objet un procédé de réalisation de connexions électriques à travers un substrat possédant, ou non, un circuit intégré, c'est-à-dire un ou plusieurs éléments actifs et/ou passifs. Plus précisément, l'invention a pour objet un procédé de réalisation d'une connexion entre la face supérieure et la face inférieure d'une structure microélectronique, comportant les étapes consistant à : a) réaliser une gravure anisotrope de la structure, permettant d'obtenir un via à parois sensiblement perpendiculaires aux première et deuxième faces, b) déposer un isolant organique sous vide sur les parois du via et sur les faces inférieure et supérieure de la structure, c) réaliser au moins une prise de contact par gravure de l' isolant, d) déposer une couche conductrice sur la structure et sur les parois du via. La structure de l'invention peut être une structure massive ou un empilement de matériaux, certains pouvant être isolants.
On peut réaliser au moins deux fois ou plusieurs fois la succession des étapes b, c et d, ce qui permet la réalisation de plusieurs connexions à travers un même via.
Le procédé selon l'invention met en oeuvre un isolant organique déposé sous vide, ce qui permet de réaliser une bonne couverture de la structure, même avec des parois verticales. Ce procédé permet, par ailleurs, de réaliser un dépôt unique d'isolant organique sur les deux faces contrairement au cas d'un dépôt d'un isolant minéral réalisé par PECVD, qui doit se faire face après face.
Actuellement, en microélectronique, ce sont des matériaux minéraux qui sont utilisés comme isolants, et ceci pour des problèmes de conformité. Les isolants organiques (type BCB~ ou polyimide) ne sont utilisés en microélectronique qu'en dépôt de surface, du type dépôt planarisant, car il est difficile, avec les techniques classiques, de les déposer dans des ouvertures. De façon inattendue, le demandeur a trouvé que des isolants organiques peuvent être déposés dans des trous, avec une bonne couverture, à condition de faire un dépôt sous vide.
L'isolant organique peut être par exemple du parylène (marque déposée par ALPHA-FRY) . Le parylène, en effet, absorbe les rugosités de structure. Par ailleurs, cet isolant peut se déposer à basse température, et même à température ambiante, ce qui permet d'éviter toute dégradation d'éventuels éléments actifs. En ce qui concerne la gravure, celle-ci est avantageusement réalisée par plasma ou par laser, ces techniques permettant d'obtenir des vias de diamètre plus petit que celui obtenu par gravure humide. L'invention a également pour objet une structure microélectronique présentant une première et une deuxième faces, munie d'une connexion reliant ces première et deuxième faces entre elles, cette connexion étant réalisée à travers un via dont les parois sont sensiblement perpendiculaires, aux première et deuxième faces, la connexion comportant au moins une couche conductrice et une couche d'isolant organique.
Brève description des figures De toute façon, les caractéristiques et avantages de l'invention apparaîtront mieux à la lumière de la description qui va suivre. Cette description porte sur les exemples de réalisation, donnés à titre explicatif et non limitatif, en se référant à des dessins annexés sur lesquels :
- la figure 1 est un exemple d'une technique connue de l'art antérieur,
- la figure 2 est un exemple d'une autre technique connue selon l'art antérieur, - les figures 3A à 3E représentent des étapes d'un procédé selon l'invention.
Description détaillée de modes de réalisation
Conformément à l'invention, on réalise un dépôt de polymère sous vide, par exemple à température ambiante, dans des vias de faible diamètre (par exemple comprise entre 10 μm et 50 μm, pour des profondeurs pouvant être comprises entre 100 μm et 500 μm) . Ce procédé ne dégrade pas les performances des circuits intégrés. Le polymère employé peut faire partie de la famille du parylène. Ce polymère présente deux avantages : — il permet de réaliser des dépôts conformes : par conséquent, ce produit permet de recouvrir la rugosité des parois, — il présente un excellent degré de pénétration dans les trous : pour des vias de facteur d'échelle 10, le parylène possède un facteur de recouvrement (épaisseur sur les parois par rapport à l'épaisseur sur la surface) de l'ordre de 60%, ce qui est excellent.
L'isolation des trous peut être réalisée, quelle que soit la technique de perçage du substrat. En particulier, la gravure sèche, par plasma, peut être employée dans le cadre de la présente invention. La gravure par plasma permet d'obtenir des profils de gravure verticale et faiblement rugueux. Pour la métallisation des vias, on utilise les techniques classiques de la microélectronique.
Dans le cas du parylène, l'association de la gravure plasma avec le dépôt de parylène permet de diminuer le nombre d'étapes pour obtenir des connexions verticales de faible diamètre (de l'ordre de quelques dizaines de micromètres) .
Les figures 3A et 3E représentent des étapes possibles pour obtenir des connexions verticales selon la présente invention. Sur la figure 3A, la référence 22 désigne un substrat semi-conducteur sur lequel un ou des circuits intégrés 24, 26 peuvent être préalablement réalisés. Un tel substrat peut avoir par exemple une épaisseur de l'ordre de quelques centaines de micromètres, par exemple comprise entre 250 μm et 1000 μm, par exemple 500 μm. L'invention peut également s'appliquer à un substrat sans circuit intégré réalisé à sa surface. On procède tout d'abord à la formation d'une couche 28 (par exemple de résine) sur le substrat, après fabrication des circuits intégrés. Puis, on réalise une insolation et un développement de la résine, pour réaliser un masque au moins sur une des faces du substrat, délimitant le diamètre des vias.
Ensuite (figure 3B) on réalise une gravure plasma du substrat à travers le masque : ainsi, sont formés des trous traversants, ou vias 30 à travers le substrat. La résine est ensuite éliminée. Dans une troisième étape (figure 3C) , on procède au dépôt d'une couche d'isolant organique 32 : cette couche a une épaisseur de quelques μm, par exemple comprise entre 1 μm et 10 μm, par exemple 5 μm. On procède ensuite au dépôt d'une couche d'un film photosensible, à son insolation et à son développement afin de réaliser un deuxième masque. Celui-ci permet de délimiter des zones de gravure du film isolant pour la reprise du contact.
Puis (figure 3D) , on réalise une gravure du film isolant, par exemple par gravure plasma à travers ce second masque. Cette étape permet de dégager des zones 34 pour la formation de contact. Le film photosensible est ensuite éliminé. Enfin, on procède à la formation d'une métallisation 36 (figure 3E) , par exemple par pulvérisation de TiCu ou par dépôt chimique de Ni ou Cu. On réalise ensuite le dépôt d'une couche de film photosensible, puis on procède à son insolation et à son développement pour réaliser ce troisième masque. La couche de métallisation est ensuite gravée à travers ce troisième masque, par exemple par gravure humide. Enfin, la résine est éliminée.
Les étapes de dépôt d'une couche d'isolant organique, de réalisation des zones pour la formation de contact et de dépôt d'une couche conductrice peuvent être réalisées plusieurs fois. On peut ainsi former plusieurs connexions à travers un même via.
Dans le cadre de la présente invention, l'utilisation d'une gravure par plasma permet de diminuer le diamètre des vias, ce qui se traduit par un accroissement de la densité de connexion verticale, et par une diminution de la capacité des vias. De plus, le procédé selon l'invention ne nécessite pas de protéger les circuits intégrés, formés en surface du substrat, de la solution de gravure chimique.
Par rapport aux procédés sur substrat passif, l'invention permet, '_tout en conservant des dimensions petites de vias, de réaliser des vias sur un substrat actif. De plus, le dépôt de polymère est plus conforme que les autre techniques d'isolation : cela ne nécessite pas l'élimination de la rugosité, et diminue donc le nombre d'étapes.

Claims

REVENDICATIONS
1. Procédé de réalisation d'une connexion entre la face supérieure et la face inférieure d'une structure microélectronique (22, 24, 26), comportant les étapes consistant à : a) réaliser une gravure anisotrope de la structure, permettant d'obtenir un via (30) à parois sensiblement perpendiculaires aux première et deuxième faces, b) déposer un isolant organique (32) sous vide sur les parois du via et sur les faces inférieure et supérieure de la structure, c) réaliser au moins une prise de contact (34) par gravure de l'isolant, d) déposer une couche conductrice (36) sur la structure et sur les parois du via.
2. Procédé selon la revendication 1, la succession d'étapes b, c, d étant réalisée au moins deux fois.
3. Procédé selon l'une des revendications 1 ou
2, comportant en outre une étape de gravure de la couche conductrice.
4. Procédé selon l'une des revendications 1 à
3, la gravure anisotrope de la structure étant réalisée par plasma ou par laser.
5. Procédé selon l'une des revendications 1 à
4, l'isolant organique étant du parylène.
6. Procédé selon l'une des revendications 1 à
5, la structure microélectronique comportant un substrat (22) muni, sur une de ses faces, d'au moins un circuit intégré (24, 26) .
7. Structure microélectronique présentant une première et une deuxième faces, munie d'une connexion reliant ces première et deuxième faces entre elles, cette connexion étant réalisée à travers un via (30) dont les parois sont sensiblement perpendiculaires aux première et deuxième faces, la connexion comportant au moins une couche conductrice (36) et une couche d'isolant organique (32).
8. Structure selon la revendication 7, l'isolant organique étant du parylène.
9. Structure selon l'une des revendications 7 ou 8, le via définissant, dans les première et deuxième faces, des ouvertures de taille maximum inférieure à quelques dizaines de micromètres.
10 Structure selon l'une des revendications 7 à
9, au moins un circuit intégré (24, 26) étant formé sur au moins une des première et deuxième faces de la structure.
11. Structure selon l'une des revendications 7 à 10, la couche d'isolant organique (32) ayant une épaisseur comprise entre 1 μm et 10 μm.
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