FR2843485A1 - Procede de fabrication d'un module de circuits integres et module correspondant - Google Patents

Procede de fabrication d'un module de circuits integres et module correspondant Download PDF

Info

Publication number
FR2843485A1
FR2843485A1 FR0209999A FR0209999A FR2843485A1 FR 2843485 A1 FR2843485 A1 FR 2843485A1 FR 0209999 A FR0209999 A FR 0209999A FR 0209999 A FR0209999 A FR 0209999A FR 2843485 A1 FR2843485 A1 FR 2843485A1
Authority
FR
France
Prior art keywords
components
substrate
metal
support
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR0209999A
Other languages
English (en)
Inventor
Bruno Reig
Thierry Lemoine
Jean Francois Arnould
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thales SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thales SA filed Critical Thales SA
Priority to FR0209999A priority Critical patent/FR2843485A1/fr
Publication of FR2843485A1 publication Critical patent/FR2843485A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

Un procédé de fabrication d'un module de circuits intégrés comprend- la mise en place d'une pluralité de composants 1, 2, 3, 4 sur un support 5, face avant contre le support, les composants étant maintenus sur le support au moyen d'un matériau adhésif 6,- la formation d'un substrat S par dessus l'ensemble formé du support et des composants, et- le détachement du support de l'ensemble formé des composants et du substrat.Le substrat est formé par dépôt d'une couche en métal 7 par dessus les composants et le support, en sorte que la couche de métal soit en contact direct avec les faces arrières des composants et épouse les contours des composants sur le support.Applications : Modules de circuits intégrés pour les télécommunications, les radars, l'automobile, le spatial, l'aéronautique ...

Description

i
PROCEDE DE FABRICATION D'UN MODULE DE CIRCUITS INTEGRES ET MODULE CORRESPONDANT
La présente invention concerne un procédé de fabrication d'un module de circuits intégrés. Elle s'applique notamment à la fabrication de modules intégrant une pluralité de composants de nature et dimensions différentes, comme par exemple des composants de puissance et des circuits passifs tels que des condensateurs monocouches. Les modules de circuits intégrés, ou modules MCM (acronyme anglo-saxon pour Multi-Chip Module) intègrent en effet différents types de composants (puces silicium, AsGa, filtres à onde de surface, composants passifs...) placés dans un substrat en sorte que leur plot de connexion soient 10 sensiblement dans un même plan de surface que le substrat, plan de surface sur lequel on vient réaliser une structure d'interconnexion issue des
technologies dites de câblage collectif.
Dans les procédés habituels de fabrication de ces modules, on utilise un substrat isolant électrique qui peut par exemple être une céramique 15 ou une structure composite, dans lequel on vient faire des cavités dans
lesquelles sont placés les composants. Ces cavités sont généralement obtenues par gravure chimique ou mécanique, on réalise en outre une fine couche de métal sur toute la surface du substrat, y compris les cavités, de façon à avoir une couche électriquement conductrice, qui servira de plan de 20 masse électrique du module.
Les composants sont collés par leur face arrière dans les cavités, en général au moyen d'une colle conductrice de manière à obtenir un contact électrique entre la face arrière des composants et la surface conductrice du substrat. Les dimensions des cavités sont fonction du ou des composants à y 25 loger. En particulier, leur profondeur est telle que les plots de connexion des composants qui y sont logés se trouvent sensiblement dans le plan de la
surface du substrat.
Une structure d'interconnexion de type câblage collectif est ensuite réalisée sur la surface du substrat. Cette structure comprend au 30 moins une couche de diélectrique, par exemple, un film polymère, déposé ou collé sur la surface du substrat. Des trous ou micro-vias sont réalisés dans ce film, pour accéder aux différents plots de connexion. Le film et les trous sont ensuite métallisé, et des lignes de connexion sont gravées qui permettent la connexion des différents composants entre eux et vers l'extérieur. Ces procédés de fabrication bien connus des modules MCM présentent en pratique de nombreux inconvénients, qui peuvent dégrader les performances de conduction électrique et thermique de ces modules, ou qui nécessitent des étapes de fabrication coteuses pour y remédier. En particulier pour les modules intégrant des composants AsGa de puissance, 10 par exemple des composants de type MMIC (Monolithic Microwave Integrated Circuit), il est nécessaire d'avoir des modules offrant une bonne conductivité thermique permettant un refroidissement efficace des
composants de puissance.
Une propriété importante des modules pour assurer de bonnes 15 performances électriques de la structure d'interconnexion est la planéité de la surface du substrat sur laquelle est réalisée cette structure. Pour assurer une bonne planéité entre la surface du substrat et les plots de connexion en face avant des composants, il est nécessaire de maîtriser avec précision les profondeurs des cavités, qui varient selon les dimensions des composants 20 variés à intégrer. La profondeur d'une cavité doit être le plus précisément
égale à l'épaisseur du ou des composants qui y sont logés plus l'épaisseur de colle. Sur un même module, plusieurs cavités sont à réaliser avec des profondeurs variables. Les procédés d'usinage chimiques ou mécaniques utilisés pour obtenir cette précision sur chaque cavité sont longs et coteux, 25 avec plusieurs étapes de contrôle.
En outre le positionnement des composants dans les cavités n'e t généralement pas très précis, les cavités devant être suffisamment larges pour y placer les composants. De cette imprécision du positionnement des composants, il en résulte des difficultés de réalisation des liaisons électriques 30 entre les plots de connexion des composants et les lignes de connexion gravées sur le ou les films polymères de la structure d'interconnexion. On a une dégradation de la fiabilité des performances électriques des modules ainsi réalisés. Ceci est particulièrement gênant s'agissant de connexions
hyperfréquences avec des composants MMIC.
Dans les cavités elles-mêmes, il y reste nécessairement des
espaces libres entre le bord des cavités et le bord des composants, voir entre les composants logés dans la même cavité. Pour éviter que des impuretés ou des gaz restent dans ces espaces vides, les procédés de 5 fabrication utilisés prévoient généralement une étape supplémentaire pour boucher ces espaces avec de la résine, pour ne laisser aucune poche d'air.
Ceci ajoute une étape supplémentaire et coteuse dans le procédé
technologique de fabrication.
Enfin, les colles ayant une faible conductivité thermique, 10 I'utilisation d'une colle pour fixer les composants au fond des cavités limite de
façon non négligeable la dissipation thermique des composants par leur face arrière. Ceci est un frein important s'agissant des composants de puissance.
L'invention se propose de résoudre ces différents problèmes techniques. On connaît du brevet EP 0 611 129 B1 (demande EP 94300900.1) un procédé de fabrication d'un substrat intégré pour modules à circuits intégrés, selon lequel on utilise un support provisoire, sur lequel on place les composants, face avant contre le support, pour venir mouler une résine pardessus le support et les composants. Cette résine forme le substrat. Pour 20 pouvoir réaliser des connexions électriques avec la face arrière des
composants, une étape intermédiaire comprend la réalisation d'un réseau de connecteurs sur un film polymère, le report de ce film sur le support, avec un positionnement adapté pour mettre en contact des faces arrières de composants aux connecteurs du film. Ensuite, on réalise un surmoulage en 25 résine de l'ensemble, par dessus le film polymère.
Ce procédé permet d'obtenir une bonne planéité de la surfadc, mais ne résout pas les problèmes de conductivité thermique et électrique avec la face arrière des composants. En particulier, il comprend des étapes
de positionnement du film polymère métallisé.
Selon l'invention, on utilise un support provisoire pour placer les composants face avant contre le support et on vient réaliser sur l'ensemble une forme en métal épais, correspondant au substrat. Le substrat vient ainsi épouser complètement les formes des différents composants, et est en contact direct avec ces composants, notamment avec leurs faces arrières. 35 On a ainsi par construction une continuité électrique du plan de masse entre le substrat et les composants et une très bonne conductivité thermique, assurée par la forme de métal épais du substrat réalisée en contact direct
avec les faces arrières des composants.
Telle que caractérisée, l'invention concerne un procédé de 5 fabrication d'un module de circuits intégrés comprenant un substrat et une pluralité de composants disposés dans le substrat, chacun des composants ayant une face arrière et une face avant, et des plages de contact situées dans le plan desdites faces avants, les faces avant des composants et une face dudit substrat étant co-planaires. Le procédé comprend: - la mise en place des composants sur un support, face avant contre le support, les composants étant maintenus sur le support au moyen d'un matériau adhésif, - la formation du substrat par dessus l'ensemble formé du support et des composants, et - le détachement du support de l'ensemble formé des
composants et du substrat.
Selon l'invention, la formation du substrat comprend le dépôt
d'une couche en métal par dessus les composants et le support, en sorte que ladite couche de métal recouvre les faces arrières des composants et 20 épouse les contours des composants sur le support.
L'invention concerne aussi un module de circuits intégrés,
comprenant un substrat et une pluralité de composants disposés dans le substrat, chacun des composants ayant une face arrière et une face avant et des plages de contact situées dans le plan desdites faces avants, les faces 25 avant des composants et une face avant dudit substrat étant coplanaires.
Selon l'invention, une partie au moins du substrat est une formb en métal épais en contact direct avec les composants, épousant les contours des composants excepté leur face avant, et formant la face du substrat
coplanaire avec les faces avants.
D'autres caractéristiques et avantages de l'invention sont détaillés
dans la description suivante, faite à titre d'exemple, et en référence aux
dessins annexés dans lesquels: - la figure 1 est une vue en coupe longitudinale d'un module à 35 une étape d'un procédé de fabrication selon l'invention, - la figure 2 est une vue en coupe longitudinale d'un module
selon l'invention muni d'une structure d'interconnexion.
La figure 1 montre un module M de circuits intégrés à un stade de 5 fabrication d'un procédé de fabrication selon l'invention, avant réalisation
d'une structure d'interconnexion.
Soit à réaliser un module de circuits intégrés comprenant un premier composant 1, un deuxième composant 2, un troisième composant 3
et un quatrième composant 4.
Selon l'invention, ces composants sont placés et collés sur un
support 5, leur face avant f placée côté support. Les composants peuvent alors être placés avec une grande précision sur ce support, en utilisant des procédés bien connus, notamment des repères sur le support. Ce support est avantageusement un support transparent, par exemple une plaque de 15 verre, ou du quartz. Le quartz présente l'avantage d'être transparent aux UV.
On peut ainsi utiliser un laser excimère pour enlever par ablation laser à travers le quartz une couche superficielle du matériau adhésif 6, et séparer
ainsi le substrat du support.
Pour assurer le collage des composants, et comme illustré sur la 20 figure 1, le support est revêtu d'une couche adhésive 6, par exemple une
couche de résine silicone, et les composants placés sur cette couche 6.
Dans une variante non représentée, le support est revêtu d'une couche d'anti-adhésif, tel que du Nuflon (marque déposée). Le support antiadhésif permet au substrat de ne pas adhérer sur le support. On peut ainsi 25 facilement séparer ces deux éléments. Un matériau adhésif est alors déposé
sur la face avant de chacun des composants, par exemple par transfert de résine (stamping), puis les composants placés et collés au support. Quand on sépare l'ensemble substrat + composants du support, on nettoie généralement la face avant des composants. Mais on peut imaginer des cas 30 o la colle 6 resterait comme couche de passivation du composant.
De préférence, on prévoit une étape de cuisson pour durcir l'adhésif 6, afin d'éviter tout risque de pollution des plots de connexion des
composants lors des étapes suivantes du procédé.
Sur l'ensemble formé par le support 5, le matériau adhésif 6 et les 35 composants 1, 2, 3, 4, on vient déposer par dessus la face arrière des composants, une couche de métal 7. Cette couche de métal est en pratique obtenue de la façon suivante: - dépôt en couche mince d'un métal 7b sur toute la surface. On
obtient une couche mince de métal (non représentée sur la figure), qui 5 épouse tous les contours des composants et en contact direct avec eux et d'environ 1000 à 5000 angstrôms (10'1 m) d'épaisseur.
- croissance électrolytique de ce métal 7b, jusqu'à obtention d'une épaisseur prédéterminée, la couche mince servant d'électrode. Dans un exemple pratique, pour un module intégrant des composants MMIC et des 10 condensateurs, on aura une épaisseur totale de métal 7b de l'ordre de 100 microns (couches 7a et 7b). Cette épaisseur de 100 gm correspond en principe à l'épaisseur minimale à partir de laquelle le gain en dissipation
thermique n'est plus significatif.
De préférence, la réalisation de la forme de métal épais comprend 15 au préalable un dépôt en couche mince d'un métal 7a formant barrière, par exemple, par pulvérisation, puis le dépôt en couche mince du métal 7b que
l'on va faire croître par un procédé électrolytique.
Le métal 7a va empêcher toute diffusion ou migration d'impuretés du métal 7b vers le conducteur généralement en or des faces arrières des 20 composants, et aussi dans le cas des composants de puissance, vers le
substrat AsGa.
De préférence, le métal 7a formant barrière est du titanetungstène, déposé en couche mince. Une épaisseur de 1 500 Angstrôms
environ forme une barrière efficace.
- Le métal 7b est lui un métal choisi pour ses très bonnes
propriétés électriques et thermiques. De préférence, ce sera du cuivre.
On peut alors décoller l'ensemble formé des composants 1, 2, 3, 4 et de la couche de métal, du support 5 et de sa couche adhésive ou anti30 adhésive 6. Dans le cas d'un support anti-adhésif, le revêtement anti- adhésif est propre au support et n'adhère pas au substrat. Dans le cas d'un support avec une couche adhésive 6, le matériau adhésif 6 reste en partie accroché aux composants et au métal (ou uniquement aux composants dans le cas de stamping). On prévoit alors, en règle générale, une étape de nettoyage, mais 35 cela n'est pas obligatoire. On obtient un module formé d'un substrat métal S, avec des composants 1, 2, 3, 4 dont les plots de connexion 9 en face avant f, sont sensiblement dans le même plan qu'une face avant Sf du substrat, avec une bonne planéité. En outre, par le procédé de l'invention, les composants sont positionnes avec une grande précision dans ce module. Ce qui permet 5 d'améliorer de façon très sensible la fiabilité et la qualité des performances électriques des connexions hyperfréquences de la structure d'interconnexion
qui est ensuite réalisée sur cette face.
De préférence, avant de séparer le module du support adhésif, on
prévoit de mouler une résine 8 par-dessus la forme de métal épais 7 du 10 substrat S, de façon à avoir une surface plane en face arrière Sr du substrat.
Le module est à ce stade formé des composants 1, 2, 3, 4 et du substrat S
comprenant une forme de métal épais 7 et une forme de résine 8.
On peut alors réaliser une structure d'interconnexion de type câblage collectif (HDI), comprenant une ou plusieurs couches de 15 diélectrique, en fonction de la complexité du routage à réaliser, selon tout procédé connu. D'une manière générale une structure d'interconnexion, comprend au moins une couche de diélectrique déposée sur toute la face avant Sf du substrat, et recouvrant les faces avants des composants. Cette couche diélectrique comprend des trous métallisés, certains au moins de ces 20 trous en regard avec des plots de connexion des composants et un réseau de conducteurs permettant de connecter les composants entre eux et avec l'extérieur. Certains trous métallisés peuvent en outre être prévus pour assurer une connexion thermique entre le substrat métal 5 et un dispositif de
dissipation thermique non représenté.
Un module selon l'invention, comprenant une telle structure d'interconnexion est représenté sur la figure 2.: De manière simplifiée, le procédé de fabrication d'une structure d'interconnexion comprend le dépôt d'une couche de diélectrique 10, par exemple un film polymère, qui adhère sur toute la surface du substrat S. Cette couche de diélectrique 10 est déposée sur toute la surface substrat S (Figure 2). Des trous ou micro-vias 11 sont réalisés dans cette couche de diélectrique, par ablation laser ou tout autre procédé connu, audessus des plots de connexion 9 des composants 1, 2, 3, 4 du module. Les dimensions des trous correspondent aux dimensions des plots de connexion. 35 La surface de la couche diélectrique et les trous sont ensuite métallisés puis la couche diélectrique métallisée est gravée pour former un réseau de
conducteurs 12 correspondant à ce niveau de routage.
D'autre couches de diélectriques peuvent être déposées par dessus la couche 10, si plusieurs niveaux de routage sont nécessaires. Pour 5 chaque couche, on réalise des trous pour atteindre des conducteurs de la couche inférieure, on métallise la couche et les trous et puis on grave un
réseau de conducteurs sur la couche.
D'autres trous peuvent être réalisés au travers de l'ensemble de la structure d'interconnexion 1, comprenant une ou plusieurs couches de 10 diélectrique 10, au regard de la surface du substrat S lui-même, en vue de réaliser des connexions thermiques entre la forme de métal 7 et un dispositif
de refroidissement non représenté.
Le module de circuits intégrés selon l'invention offre des performances accrues sur le plan de la connexion électrique, par la très 15 bonne planéité de la surface du substrat avec les faces avant des composants, par le positionnement sr des composants et par l'absence de possibilité de poches d'air sous les composants, puisque la forme de métal épais 7 du substrat S adhère directement aux composants et épouse leur forme. En outre le procédé de fabrication est simplifié. N'ayant pas de cavités 20 à réaliser, toutes les étapes de procédé associées sont supprimées. Il n'y a pas non plus de problèmes de positionnement de métallisations ou de connexions ni en face avant ni en face arrière des composants. En outre, dans un module selon l'invention, on a une continuité électrique du plan de masse électrique entre les composants, assurée par construction par la 25 forme de métal épais 7 du substrat, qui permet d'améliorer les performances électriques des connexions et la dissipation thermique des composants par leur face arrière. En particulier, dans une application aux hyperfréquences (composants MMIC) les connexions hyperfréquences offrent de bonnes performances. L'invention qui vient d'être décrite s'applique de façon avantageuse à des modules de circuits intégrés comprenant des composants de puissance. Elle s'applique aux procédés de fabrication de type à câblage collectif (HDI) qui sont des procédés peu coteux. Elle permet un refroidissement efficace, par la face arrière des modules et assure une très 35 bonne planéité de la surface sur laquelle on vient réaliser la structure
d'interconnexion. Elle peut-être utilisée dans les domaines des télécommunications, des radars, de l'automobile, du spatial ou encore de l'aéronautique, sans que cette liste soit exhaustive.

Claims (17)

REVENDICATIONS
1. Procédé de fabrication d'un module de circuits intégrés comprenant un substrat (S) et une pluralité de composants (1, 2, 3, 4) disposés dans le substrat, chacun des composants ayant une face arrière (r) 5 et une face avant (f), et des plages de contact (9) situées dans le plan desdites faces avants, les faces avant des composants et une face (Sf) dudit substrat étant co-planaires, le procédé comprenant: - la mise en place des composants sur un support (5), face avant 10 (f) contre le support, les composants étant maintenus sur le support au moyen d'un matériau adhésif (6), - la formation du substrat (S) par dessus l'ensemble formé du support et des composants, et - le détachement du support de l'ensemble formé des composants et du substrat, caractérisé en ce que la formation du substrat comprend le dépôt d'une couche en métal (7) par dessus les composants et le support, en sorte que ladite couche de métal recouvre les faces arrières (r) des composants et
épouse les contours des composants sur le support.
2. Procédé de fabrication selon la revendication 1, caractérisé en ce que le matériau adhésif (6) est déposée sur le support pour former une couche de matériau adhésif, et en ce que les composants sont placés sur
ladite couche (6).
3. Procédé de fabrication selon la revendication 1, caractérisé en ce que le matériau adhésif (6) est déposé au moyen d'un procédé de transfert, sur la face avant (f) de chacun des composants, avant leur mise en
place sur le support.
4. Procédé de fabrication selon l'une quelconque des
revendications 1 à 3, caractérisé en ce que le dépôt de la couche en métal
(7) comprend les étapes suivantes: - dépôt en couche mince d'un métal (7b) , - recharge électrolytique de ce métal, jusqu'à obtention d'une
épaisseur prédéterminée.
5. Procédé selon la revendication 4, caractérisé en ce que le métal 10 auquel on applique le procédé de recharge électrolytique est du cuivre.
6. Procédé selon l'une quelconque des revendications 4 ou 5,
caractérisé en ce que le dépôt de la couche de métal comprend en une étape de dépôt en couche mince d'un métal (7a) formant barrière, avant le 15 dépôt en couche mince du métal (7b) auquel on applique la recharge électrolytique.
7. Procédé selon la revendication 6, caractérisé en ce que le métal (7a) formant barrière est du Titane-Tungstène. 20
8. Procédé selon l'une quelconque des revendications 1 à 7,
caractérisé en ce qu'il comprend en outre une étape de dépôt et durcissement d'une résine de moulage (8) par-dessus la couche en métal
(7), de manière à planariser la face arrière (Sr) du substrat.
9. Procédé de fabrication selon l'une quelconque ds
revendications 1 à 8, caractérisé en ce qu'il comprend la réalisation d'une structure d'interconnexion (I) comprenant au moins une couche diélectrique sur la face avant (Sf) du substrat et les faces avants (f) des composants, le 30 procédé correspondant comprenant pour chaque couche de diélectrique de
la structure d'interconnexion, le dépôt d'une couche de diélectrique (10) sur la face du substrat et les faces avants des composants, la formation de trous (1 1) certains au moins de ces trous en regard des plots de connexion (9) des composants, la métallisation de la couche de diélectrique (10) et des trous (11) et la gravure d'un réseau de conducteurs (13) permettant de connecter
les composants entre eux et avec l'extérieur.
10. Module de circuits intégrés comprenant un substrat (S) et une 5 pluralité de composants (1, 2, 3, 4) disposés dans le substrat, chacun des composants ayant une face arrière (r) et une face avant (f), et des plages de contact (9) situées dans le plan desdites faces avants, les faces avant des composants et une face avant (Sf) dudit substrat étant co- planaires, caractérisé en ce qu'une partie au moins du substrat est une forme en métal o10 épais (7) en contact direct avec les composants, épousant les contours des composants excepté leur face avant, et formant la face (Sf) du substrat
coplanaire avec les faces avants.
11. Module selon la revendication 10, caractérisé en ce que le 15 substrat comprend une partie en résine (8) recouvrant la forme en métal épais (7), côté opposé à la face avant (Sf) substrat qui est coplanaire avec les faces avants des composants, pour former une face arrière (Sr) du
substrat sensiblement plane.
12. Module selon la revendication 10 ou 11, caractérisé en ce que
ladite forme en métal épais (7) comprend une couche épaisse d'un métal.
13. Module selon la revendication 12, caractérisé en ce que ledit
métal est du cuivre.
14. Module selon la revendication 12 ou 13, caractérisé en ce qdee
ladite forme en métal épais (7) comprend une couche mince d'un métal (7a) entre la couche épaisse de métal (7b) et les composants, le métal en couche mince (7a) formant barrière entre les substrats des composants et la face 30 arrière métallisée des composants et le métal en couche épaisse (7b).
15. Module selon la revendication 14, caractérisé en ce que ledit
métal en couche mince (7a) est du Titane -Tungstène.
16. Module selon l'une quelconque des revendications
précédentes, caractérisé en ce qu'il comprend une structure d'interconnexion, comprenant au moins une couche de diélectrique déposée sur la face du substrat et les faces avants des composants, des trous 5 métallisés, certains au moins de ces trous en regard avec des plots de connexion des composants et un réseau de conducteurs permettant de
connecter les composants entre eux et avec l'extérieur.
17. Circuit électronique comprenant au moins un module selon 10 I'une quelconque des revendications 10 à 16 précédentes.
FR0209999A 2002-08-06 2002-08-06 Procede de fabrication d'un module de circuits integres et module correspondant Pending FR2843485A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR0209999A FR2843485A1 (fr) 2002-08-06 2002-08-06 Procede de fabrication d'un module de circuits integres et module correspondant

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0209999A FR2843485A1 (fr) 2002-08-06 2002-08-06 Procede de fabrication d'un module de circuits integres et module correspondant

Publications (1)

Publication Number Publication Date
FR2843485A1 true FR2843485A1 (fr) 2004-02-13

Family

ID=30470963

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0209999A Pending FR2843485A1 (fr) 2002-08-06 2002-08-06 Procede de fabrication d'un module de circuits integres et module correspondant

Country Status (1)

Country Link
FR (1) FR2843485A1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007020656A1 (de) * 2007-04-30 2008-11-06 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US7687895B2 (en) 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
FR2974942A1 (fr) * 2011-05-06 2012-11-09 3D Plus Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2810054A1 (de) * 1977-03-08 1978-09-14 Matsushita Electric Ind Co Ltd Elektronische schaltungsvorrichtung und verfahren zu deren herstellung
US5151769A (en) * 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
EP0611129A2 (fr) * 1993-02-08 1994-08-17 General Electric Company Substrat intégré pour modules à circuits intégrés
US6110806A (en) * 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2810054A1 (de) * 1977-03-08 1978-09-14 Matsushita Electric Ind Co Ltd Elektronische schaltungsvorrichtung und verfahren zu deren herstellung
US5151769A (en) * 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
EP0611129A2 (fr) * 1993-02-08 1994-08-17 General Electric Company Substrat intégré pour modules à circuits intégrés
US6110806A (en) * 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007020656A1 (de) * 2007-04-30 2008-11-06 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US7687895B2 (en) 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
US9293423B2 (en) 2007-04-30 2016-03-22 Intel Deutschland Gmbh Workpiece with semiconductor chips, semiconductor device and method for producing a workpiece with semiconductor chips
US9601475B2 (en) 2007-04-30 2017-03-21 Intel Deutschland Gmbh Workpiece with semiconductor chips, semiconductor device and method for producing a workpiece with semiconductor chips
FR2974942A1 (fr) * 2011-05-06 2012-11-09 3D Plus Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation
WO2012152672A3 (fr) * 2011-05-06 2013-05-30 3D Plus Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation
CN104081521A (zh) * 2011-05-06 2014-10-01 3D加公司 用于在封装期间应用芯片支撑来生产重组晶片的方法
US9111688B2 (en) 2011-05-06 2015-08-18 3D Plus Method for producing reconstituted wafers with support of the chips during their encapsulation
CN104081521B (zh) * 2011-05-06 2017-03-08 3D加公司 用于在封装期间应用芯片支撑来生产重组晶片的方法

Similar Documents

Publication Publication Date Title
EP2054929B1 (fr) Procede de fabrication collective de modules electroniques 3d
EP1636130B1 (fr) Circuit integre sur puce de hautes performances
EP0638933B1 (fr) Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant
EP2192612B1 (fr) Procédé pour empiler et interconnecter des circuits intégrés
FR2917234A1 (fr) Dispositif multi composants integres dans une matrice semi-conductrice.
WO2001009944A1 (fr) Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
EP0325068B1 (fr) Structure microélectronique hybride modulaire à haute densité d'intégration
FR2691837A1 (fr) Dispositif semiconducteur sur substrat du type soi et son procédé de fabrication.
FR3007403A1 (fr) Procede de realisation d'un dispositif microelectronique mecaniquement autonome
WO1999008318A1 (fr) Procede d'interconnexion a travers un materiau semi-conducteur
FR2736206A1 (fr) Procede de realisation d'un substrat d'interconnexion permettant de connecter une puce sur un substrat de reception
FR2572849A1 (fr) Module monolithique haute densite comportant des composants electroniques interconnectes et son procede de fabrication
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
EP2625711B1 (fr) Procédé de fabrication d'un circuit
FR2843485A1 (fr) Procede de fabrication d'un module de circuits integres et module correspondant
EP1239515B1 (fr) Substrat pour circuit électronique de puissance et module électronique de puissance utilisant un tel substrat
FR2974942A1 (fr) Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation
FR2901636A1 (fr) Connecteur a vias isoles
WO2003081669A1 (fr) Module de circuits integres et procede de fabrication correspondant
FR2667443A1 (fr) Procede de realisation d'un module hybride.
EP1755164A2 (fr) Procédé d'assemblage de composants passifs et de composants actifs et circuit intégré correspondant
FR2507017A1 (fr) Microassemblage utilisable en hyperfrequences
FR2809533A1 (fr) Microsysteme monolithique a mosaique de composants
FR2674682A1 (fr) Module hybride et procede de realisation.
EP4343838A1 (fr) Module frontal d émission et/ou réception radiofréquence et procédé de fabrication associé