DE102007020656B4 - Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips - Google Patents
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Abstract
– mindestens zwei Halbleiterchips (1), wobei jeder Halbleiterchip (1) eine erste Hauptoberfläche (5), die zumindest teilweise freiliegt, und eine zweite Hauptoberfläche (8) aufweist;
– eine auf den mindestens zwei Halbleiterchips (1) angeordnete elektrisch leitende Schicht (9), wobei die elektrisch leitende Schicht (9) zumindest auf Bereichen der zweiten Hauptoberfläche (8) angeordnet ist;
– eine auf der elektrisch leitenden Schicht (9) angeordnete Vergussmasse (10),
wobei die elektrisch leitende Schicht (9) die mindestens zwei Halbleiterchips (1) elektrisch leitend miteinander verbindet und wobei die elektrisch leitende Schicht (9) als Gitterstruktur ausgebildet ist.
Description
- Erfindungshintergrund
- Die Erfindung betrifft ein Werkstück mit Halbleiterchips wie beispielsweise einen Nutzen mit in Halbleiterbauteilpositionen angeordneten Halbleiterchips. Sie betrifft ferner ein Halbleiterbauteil und ein Verfahren zur Herstellung des Werkstücks.
- Bei der Herstellung von Halbleiterbauteilen haben sich Verfahren bewährt, bei denen zunächst aus Halbleiterchips, die mit einer Hauptoberfläche und Seitenflächen in eine Kunststcffvergussmasse eingebettet werden, eine Verbundplatte oder ein sogenannter "reconfigured Wafer" im "Wafer Molding"-Verfahren hergestellt wird. Dabei bilden erste Hauptoberflächen der Halbleiterchips eine koplanare Fläche mit der Oberseite der Kunststoffmasse bzw. der ersten Hauptoberfläche der Verbundplatte oder des "reconfigured Wafers". Auf diese koplanare Fläche wird dann eine Verdrahtungsstruktur aufgebracht, wobei die Kunststofffläche um die Vorderseite jedes Halbleiterchips herum für die Unterbringung zusätzlicher Anschlüsse oder für die Anordnung von Kontaktanschlussflächen mit beliebigen Größen und Abständen genutzt werden kann.
- Derartige Halbleiterbauteile sind beispielsweise aus der
EP 0 611 129 A2 bekannt, die auch ein verfahren zur Rückseitenkontaktierung der Halbleiterchips in solchen Halbleiterbauteilen beschreibt. Auch dieDE 198 06 818 C1 beschreibt die Herstellung eines „reconfigured Wafer", wobei zur hermetischen Ab dichtung die Rückseiten und Seitenflächen der Halbleiterchips mit einer Kunststofffolie überzogen werden. - Halbleiterchips eines „reconfigured Wafers" auf ihrer Rückseite zur elektromagnetischen Abschirmung mit einer leitenden Schicht zu überziehen, ist aus der
FR 2 843 485 A1 US 6,492,194 B1 und derUS 2003/0109077 A1 - Bei einem solchen Verfahren können elektrostatische Entladungen (ESD, elektrostatic discharge) auftreten, die Schädigungen der Halbleiterchips oder sogar ihre Zerstörung zur Folge haben können. Außerdem sollten die Halbleiterchips von Halbleiterbauteilen gegen störende Einflüsse elektromagnetischer Strahlung geschützt sein.
- Zusammenfassung der Erfindung
- Gemäß einer Ausführungsform der Erfindung wird ein Werkstück geschaffen, das mindestens zwei Halbleiterchips umfasst, wobei jeder Halbleiterchip eine erste Hauptoberfläche, die zumindest teilweise freiliegt, und eine zweite Hauptoberfläche aufweist. Das Werkstück umfasst ferner eine auf den mindestens zwei Halbleiterchips angeordnete elektrisch leitende Schicht, wobei die elektrisch leitende Schicht zumindest auf Bereichen der zweiten Hauptoberfläche angeordnet ist, sowie eine auf der elektrisch leitenden Schicht angeordnete Vergussmasse. Die elektrisch leitende Schicht verbindet die mindestens zwei Halbleiterchips elektrisch leitend miteinander und ist als Gitterstruktur ausgebildet.
- Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben.
-
1 zeigt schematisch einen Schritt eines Verfahrens zur Herstellung eines Werkstücks gemäß einem Aspekt der Erfindung; -
2 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks; -
3 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks; -
4 zeigt schematisch einen Schnitt durch das Werkstück; -
5 zeigt schematisch eine Draufsicht auf das Werkstück; -
6 zeigt schematisch einen Querschnitt durch ein erfindungsgemäß hergestelltes Halbleiterbauteil; -
7 zeigt einen Ausschnitt aus dem Halbleiterbauteil gemäß6 ; -
8 zeigt schematisch einen Schritt eines Verfahrens zur Herstellung eines Werkstücks gemäß einer zweiten Ausführungsform der Erfindung; -
9 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks gemäß der zweiten Ausführungsform; -
10 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks gemäß der zweiten Ausführungsform; -
11 zeigt schematisch einen Schnitt durch das Werkstück gemäß der zweiten Ausführungsform; -
12 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks; -
13 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks; -
14 zeigt schematisch einen weiteren Schritt des Verfahrens zur Herstellung eines Werkstücks und -
15 zeigt schematisch einen Querschnitt durch ein erfindungsgemäß hergestelltes, fertiges Halbleiterbauteil. - Detaillierte Beschreibung der Ausführungsformen
- Gleiche Teile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
-
1 zeigt eine Trägerplatte3 , auf deren Oberseite4 zur Herstellung eines Werkstücks, das in dieser Ausführungsform ein Nutzen ist mit Zeilen und Spalten angeordneten Halbleiterbauteilpositionen2 , wo Halbleiterchips1 aufgebracht wurden. Unter „Werkstück" wird in diesem Zusammenhang ein Gegenstand verstanden, der noch für eine weitere Bearbeitung vorgesehen ist, beispielsweise ein Zwischenprodukt bei der Herstellung von Halbleiterbauteilen wie ein Nutzen. Die Halbleiterchips1 wurden zuvor aus einem Halbleiterwafer vereinzelt. Zwischen den Halbleiterchips1 sind Zwischenräume16 gebildet. - Die Halbleiterchips
1 weisen in diesem Ausführungsbeispiel erste Hauptoberflächen5 mit aktiven Halbleiterchipstrukturen wie integrierten Schaltkreisen und Kontaktflächen6 auf. Die Seitenflächen7 und die zweiten Hauptoberflächen8 der Halbleiterchips1 sind passiv. Alternativ können aktive Bereiche auch auf der zweiten Hauptoberfläche der Halbleiterchips oder auf der ersten und auf der zweiten Hauptoberfläche angeordnet sein. - Ein weiterer Verfahrensschritt ist in
2 dargestellt. Auf Bereiche der zweiten Hauptoberflächen8 und der Seitenflächen7 der Halbleiterchips1 wird eine elektrisch leitende Schicht9 aufgebracht. Die elektrisch leitende Schicht9 bedeckt dabei in der gezeigten Ausführungsform auch Bereiche der Oberseite4 des Trägers3 in den Zwischenräumen16 zwischen den Halbleiterchips und verbindet auf diese Weise die Halbleiterchips1 elektrisch leitend miteinander. In einem nicht gezeigten Ausführungsbeispiel ist die elektrisch leitende Schicht9 nicht unmittelbar auf die Seitenflächen7 aufgebracht, sondern zwischen den Seitenflächen7 und der elektrisch leitenden Schicht9 ist eine Zwischenlage angeordnet, die beispielsweise wie eine „Rampe" geformt sein kann. Eine solche Rampe kann das gleichmäßige Aufbringen der elektrisch leitenden Schicht9 erleichtern. - Die elektrisch leitende Schicht
9 weist typischerweise eine Dicke d von weniger als 100 μm auf, wenn sie aus einem gefüllten oder elektrisch leitenden Polymer hergestellt ist. Vorteilhaft sind beispielsweise Schichtdicken von 20 μm ≤ d ≤ 50 μm. Falls die elektrisch leitende Schicht9 aus einem Metall hergestellt ist, weist sie typischerweise eine Schicht dicke d von wenigen Mikrometern oder Zehntelmikrometern auf, beispielsweise 0,1 μm ≤ d ≤ 2 μm. - Die elektrisch leitende Schicht
9 weist zumindest in Bereichen in den Zwischenräumen16 Grenzflächen zu dem Träger3 auf. Diese Grenzflächen werden in einem späteren Stadium des Verfahrens, wenn der Träger3 entfernt wird, zu freiliegenden Kontaktbereichen15 , über die die elektrisch leitende Schicht9 für eine elektrische Kontaktierung zugänglich ist. - In einem weiteren Verfahrensschritt werden, wie in
3 dargestellt, die Halbleiterchips1 mit ihren Seitenflächen7 und ihren zweiten Hauptoberflächen8 in eine Vergussmasse10 eingebettet. Auf diese Weise entsteht das Werkstück12 als Verbundplatte aus Halbleiterchips1 , Vergussmasse10 und elektrisch leitender Schicht9 . - Im Falle eines Aufbringens der elektrisch leitenden Schicht
9 als geschlossene Schicht ist die Trägerplatte3 im gesamten Bereich der Zwischenräume16 von der elektrisch leitenden Schicht9 bedeckt. Unter einer geschlossenen Schicht wird dabei eine Schicht verstanden, die großflächig aufgebracht wird und den wesentlichen Teil der ersten Hauptoberfläche11 des Werkstücks12 außerhalb von Chipbereichen, die durch die ersten Hauptoberflächen der Halbleiterchips definiert sind, bedeckt. In diesem Fall liegen nach Entfernen der Trägerplatte3 an der ersten Hauptoberfläche11 des Werkstücks12 die ersten Hauptoberflächen5 der Halbleiterchips1 und Bereiche der elektrisch leitenden Schicht9 , jedoch keine Vergussmasse10 frei. - In einer alternativen Ausführungsform ist die elektrisch leitende Schicht
9 jedoch als Gitterstruktur ausgebildet und be deckt lediglich Bereiche der zweiten Hauptoberflächen8 und gegebenenfalls der Seitenflächen7 und der Zwischenräume16 . Die Gitterstruktur weist dabei beispielsweise Zeilen und Spalten aus der elektrisch leitenden Schicht9 auf, wobei das Gitter derart engmaschig ist, dass sich auf der zweiten Hauptoberfläche8 eines Halbleiterchips1 jeweils zumindest eine Spalte mit einer Zeile kreuzt. In diesem Fall dringt die Vergussmasse10 dazwischen bis zur Oberseite4 der Trägerplatte3 vor und liegt nach Entfernen der Trägerplatte3 an der Vorderseite11 des Werkstücks12 frei. - Die Vorderseite
11 des Werkstücks12 ist somit eine koplanare Fläche aus den ersten Hauptoberflächen5 der Halbleiterchips1 in den Halbleiterbauteilpositionen2 , Kontaktbereichen15 der elektrisch leitenden Schicht9 und gegebenenfalls Vergussmasse10 . - Die elektrisch leitende Schicht
9 ist beispielsweise aus einem leitfähigen Polymer, aus einem Metall oder aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet. Das Aufbringen erfolgt beispielsweise durch Aufdrucken eines leitfähigen Polymers oder einer leitfähigen Tinte, durch Bedampfen, durch Sputtern oder durch Auflegen eines Metallnetzes oder eines Netzes oder eines Gaze-ähnlichen Gewebes aus einem leitfähigen Polymer. - Als Vergussmasse
10 ist ein Thermoplast oder ein Duroplast vorgesehen, der beispielsweise durch Spritzguss auf die elektrisch leitende Schicht9 aufgebracht wird. -
4 zeigt schematisch einen Querschnitt durch das hergestellte Werkstück12 nach Entfernen der Trägerplatte3 . Die ersten Hauptoberflächen5 der Halbleiterchips1 , die in die ser Ausführungsform aktive Strukturen aufweisen, liegen an der ersten Hauptoberfläche11 des Werkstücks12 frei. Die erste Hauptoberfläche11 des Werkstücks12 ist eine koplanare Fläche aus den ersten Hauptoberflächen5 der Halbleiterchips1 , Kontaktbereichen15 der elektrisch leitenden Schicht9 und gegebenenfalls Vergussmasse10 . In den Kontaktbereichen15 liegt die elektrisch leitende Schicht9 an der ersten Hauptoberfläche11 des Werkstücks12 frei und kann für eine Entladung des Werkstücks12 oder zum Verhindern einer elektrostatischen Aufladung kontaktiert werden. Die zweite Hauptoberfläche34 des Werkstücks12 ist durch die Vergussmasse10 gebildet. -
5 zeigt eine Draufsicht auf die erste Hauptoberfläche11 des Werkstücks12 nach Entfernen der Trägerplatte3 . In. diesem Ausführungsbeispiel ist das Werkstück als Nutzen mit in Zeilen und Spalten angeordneten Halbleiterchips1 ausgebildet, der die Form und die Abmessungen eines Halbleiterwafers aufweist. Die elektrisch leitende Schicht9 wurde in dieser Ausführungsform in kontinuierlichen Bändern25 aufgebracht, die in ihrer Richtung den Zeilen14 und Spalten13 folgen, in denen die Halbleiterchips1 in den Halbleiterbauteilpositionen2 angeordnet sind. Dabei kreuzen sich jeweils zwei Bänder25 aus Richtungen senkrecht zueinander auf der zweiten Hauptoberfläche8 eines Halbleiterchips1 , so dass die elektrisch leitende Schicht9 ein Gitter bildet, wobei auf den Gitterpunkten jeweils Halbleiterchips1 angeordnet sind. Auf diese Weise können alle Halbleiterchips1 eines Nutzens auf einfache Weise leitfähig miteinander verbunden werden. - Die leitfähigen Bänder
25 , die jeweils die Zeilen14 und Spalten13 bilden, liegen in den Zwischenräumen16 zwischen den Halbleiterchips1 auf der ersten Hauptoberfläche11 des Werkstücks12 frei und bilden dort Kontaktbereiche15 aus. Da jedoch nur diese leitfähigen Bänder25 frei liegen und die übrige Fläche der ersten Hauptoberfläche11 des Werkstücks12 , die nicht durch die ersten Hauptoberflächen5 der Halbleiterchips1 in Anspruch genommen wird, von Vergussmasse10 gebildet wird, steht ausreichend elektrisch isolierende Fläche für die Anordnung anderer Elemente, beispielsweise von Außenkontaktflächen für Halbleiterbauteile, zur Verfügung. - Die erste Hauptoberfläche
11 des Werkstücks12 ist eine koplanare Fläche aus den ersten Hauptoberflächen5 der Halbleiterchips1 , Bereichen von Vergussmasse10 und Kontaktbereichen15 der elektrisch leitenden Schicht9 , wobei über die Kontaktbereiche15 sämtliche Halbleiterchips1 elektrisch kontaktiert werden können. Nach dem Entfernen der Trägerplatte3 können auf die nun freiliegende erste Hauptoberfläche11 des Werkstücks12 eine Verdrahtungsstruktur mit Leiterbahnen und Außenkontakte aufgebracht werden. - In der gezeigten Ausführungsform ist die elektrisch leitende Schicht
9 als Gitterstruktur ausgebildet. In einem nicht gezeigten Ausführungsbeispiel ist das Gitter enger ausgeführt, so dass sich mehrere Zeilen14 und Spalten13 jeweils auf der zweiten Hauptoberfläche8 eines Halbleiterchips1 kreuzen. - Die elektrisch leitende Schicht
9 kann jedoch auch anders ausgebildet sein, beispielsweise als im wesentlichen geschlossene Schicht. Eine geschlossene Schicht hat den Vorteil, dass sie besonders einfach aufgebracht werden kann. Jedoch ist in diesem Fall der gesamte oder nahezu der gesamte Bereich der ersten Hauptoberfläche11 des Werkstücks12 , der nicht durch die ersten Hauptoberflächen5 der Halbleiterchips1 in Anspruch genommen wird, von der leitfähigen Schicht9 bedeckt. Um darauf Verdrahtungsstrukturen und/oder Außenkontakte auszubilden, muss zunächst wieder eine isolierende Schicht aufgebracht werden, wobei Kontaktbereiche15 freigelassen werden können. - Die Kontaktbereiche
15 ermöglichen das elektrische Kontaktieren aller oder zumindest vieler Halbleiterchips1 , die untereinander zu einer Kontaktgruppe elektrisch leitend verbunden sind. Dadurch können elektrostatische Aufladungen des Werkstücks12 , beispielsweise eines Nutzens, beim Prozessieren verhindert bzw. möglichst schnell abgebaut werden. Dadurch ist es nicht notwendig, ESD-gefährdete Bauteile nur in einer speziell geschützten Umgebung zu handhaben und zu prozessieren, wozu verhältnismäßig aufwendige Einrichtungen wie Ionisatoren zur Erzeugung ionisierter Umgebungsluft und elektrisch leitfähige Arbeitsoberflächen benötigt werden, die das elektrostatische Aufladen der Bauteile möglichst ganz verhindern. - Stattdessen werden geringe Aufladungen des Werkstücks
12 während des Prozessierens gezielt durch Kontaktieren der elektrisch leitenden Schicht9 in den Kontaktbereichen15 abgebaut, bevor sie einen kritischen Wert erreichen. Dazu werden die Halbleiterchips1 im Werkstück12 durch eine Entladungsstruktur in Form der elektrisch leitenden Schicht9 leitfähig untereinander verbunden und es werden Kontaktbereiche15 auf der ersten Hauptoberfläche11 des Werkstücks12 geschaffen, über die die gesamte Entladungsstruktur leicht zugänglich ist, so dass jederzeit während des Prozessierens ein Potentialabgleich zum Abbau eventueller Aufladungen stattfinden kann. - Wenn die elektrisch leitende Schicht
9 zusammenhängend ist, reicht eine einzige Kontaktierung zur Entladung des gesamten Werkstücks12 aus. Wenn das Werkstück12 dagegen bereichsweise entladen werden soll, beispielsweise zeilen- oder spaltenweise, kann die elektrisch leitende Schicht auch aus mehreren, voneinander isolierten Teilbereichen ausgeführt werden. - Mit dem beschriebenen Verfahren ist das Aufbringen einer gegebenenfalls strukturierten Entladungsstruktur und insbesondere eine Kontaktierung der zweiten Hauptoberfläche
8 der Halbleiterchips1 durch die elektrisch leitende Schicht9 in einem einzigen Schritt auf dem gesamten Werkstück12 möglich. Dies bringt eine enorme Zeit- und Kostenersparnis mit sich und macht auf diese Weise aufwendige Vorkehrungen für eine speziell geschützte Umgebung unnötig. - Da beim Potentialabgleich nur verhältnismäßig kleine Ströme erwartet werden, kann der Widerstand der elektrisch leitenden Schicht
9 auch größer als der einer metallischen Schicht sein. Es sind daher nicht nur Metalle als Materialien für die Schicht9 denkbar, sondern beispielsweise auch elektrisch leitende Polymere oder Kunststoffe mit elektrisch leitenden Partikeln. Dies hat den Vorteil, dass das Material für die Schicht9 nach anderen Kriterien, beispielsweise nach einer leichten Auftragbarkeit und Verarbeitbarkeit, ausgewählt werden kann. -
6 zeigt schematisch einen Querschnitt durch ein Halbleiterbauteil17 , das aus dem Werkstück12 gemäß den4 und5 beispielsweise durch Sägen entlang von nicht gezeigten Trennspuren vereinzelt wurde. - Das Halbleiterbauteil
17 weist einen Halbleiterchip1 auf, der in eine Vergussmasse10 mit seinen Seitenflächen7 und seiner zweiten Hauptoberfläche8 eingebettet ist. Entlang der Halbleiterchipkontur ist auf den Seitenflächen7 und der ersten Hauptoberfläche8 eine elektrisch leitende Schicht9 angeordnet. Bei diesem Ausführungsbeispiel sind lediglich Bereiche der ersten Hauptoberfläche26 des Halbleiterbauteils17 durch Kontaktbereiche der elektrisch leitenden Schicht9 gebildet, wobei in der gezeigten Schnittansicht diese Kontaktbereiche nicht sichtbar sind. Die zweite Hauptoberfläche37 des Halbleiterbauteils17 ist durch die Vergussmasse10 gebildet. - Das Halbleiterbauteil weist auf seiner ersten Hauptoberfläche
26 eine Verdrahtungsschicht18 , die typischerweise mehrlagig ist, und Außenkontakte19 auf. Der Ausschnitt20 ist in7 im Detail dargestellt. -
7 zeigt den Ausschnitt20 aus6 . Dabei ist erkennbar, dass die Verdrahtungsschicht18 in diesem Fall drei Lagen umfasst, nämlich eine Lage eines Dielektrikums22 unmittelbar auf der ersten Hauptoberfläche5 des Halbleiterchips1 bzw. auf der ersten Hauptoberfläche26 des Halbleiterbauteils17 , eine elektrisch leitfähige Lage darauf, die Leiterbahnen23 bildet, und eine weitere isolierende Lage eines Dielektrikums24 . - In dem Kontaktbereich
15 stößt die elektrisch leitende Schicht9 an die erste Hauptoberfläche26 des Halbleiterbauteils17 . An dieser Stelle steht die Leiterbahn23 in elektrischem Kontakt mit der elektrisch leitenden Schicht9 . Auf diese Weise kann die elektrisch leitende Schicht auch bei dem fertigen Halbleiterbauteil17 , bei dem die Kontaktbereiche15 selbst nicht mehr freiliegen, über die Außenkontakte des Halbleiterbauteils17 kontaktiert werden. Die die elektrisch leitende Schicht9 bedeckende Vergussmasse10 bildet ein Kunststoffgehäuse für das Halbleiterbauteil17 . -
8 zeigt schematisch einen Schritt eines Verfahrens zur Herstellung eines Werkstücks gemäß einer zweiten Ausführungsform der Erfindung. Auch gemäß dieser Ausführungsform wird in einem ersten Verfahrensschritt eine Anzahl von Halbleiterchips1 mit ihren ersten Hauptoberflächen5 auf die Oberseite4 einer Trägerplatte3 aufgebracht, wobei zwischen den Halbleiterchips1 Zwischenräume16 angeordnet sind. -
9 zeigt einen weiteren Schritt des Verfahrens gemäß der zweiten Ausführungsform. Auf den zweiten Hauptoberflächen8 der Halbleiterchips1 und gegebenenfalls auch auf den Seitenflächen7 wird zunächst eine Isolierlage27 aus einem elektrisch isolierenden Material angeordnet. Als isolierendes Material wird beispielsweise Parylen oder Polyimid verwendet. Die Isolierlage27 kann beispielsweise aufgedampft oder durch Auflegen einer elektrisch isolierenden Folie aufgebracht werden. - Die Abscheidung einer Parylenschicht als Isolierlage
27 erfolgt beispielsweise durch Gasphasenpolymerisation: Zunächst wird das Dimer der Verbindung verdampft. Die Darstellung des Dimers erfolgt beispielsweise durch dehydrierende pyrolytische Dimerisierung von p-Xylol und anschließendes Abschrecken in flüssigem p-Xylol. Man erhält auf diese Weise [2,2]-p-Cyclophan. Bei der anschließenden Pyrolyse des Dimers spaltet das Dimer in zwei bivalente radikale Monomere wie p-Xylen. Bei der Abscheidung der in der Gasphase vorliegenden Monomere auf den zu beschichtenden Oberflächen findet bei der Abküh lung die Polymerisation statt. Durch diesen Prozess lässt sich eine sehr reine Parylen-Beschichtung abscheiden. Die Verdampfung wird beispielsweise bei einer Temperatur von 160°C bis 180°C und einem Druck von 1–2 mbar und die Pyrolyse bei einer Temperatur von 660°C bis 690°C und einem Druck von 0,5–1 mbar durchgeführt. Die Polymerisation findet beispielsweise bei einer Temperatur von weniger als 35°C und einem Druck von 0,1–0,2 mbar statt. Dieser Prozess ermöglicht eine sehr gleichmäßige Abscheidung der Isolierlage27 , die dadurch in allen Bereichen nahezu die gleiche Dicke aufweist. - Anschließend wird auf die Isolierlage
27 die elektrisch leitende Schicht9 aufgebracht, so dass die Isolierlage27 zwischen den Halbleiterchips1 und der elektrisch leitenden Schicht9 angeordnet ist. Die elektrisch leitende Schicht9 kann auch bei dieser Ausführungsform aus einem leitfähigen Polymer, aus einem Metall oder aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet sein. Das Aufbringen erfolgt ebenfalls beispielsweise. durch Aufdrucken eines leitfähigen Polymers oder einer leitfähigen Tinte, durch Bedampfen, durch Sputtern oder durch Auflegen eines Metallnetzes oder eines Netzes oder eines Gaze-ähnlichen Gewebes aus einem leitfähigen Polymer. - Bei dieser Ausführungsform bildet die elektrisch leitende Schicht
9 eine elektromagnetische Abschirmung der Halbleiterchips1 . Eine solche Abschirmung schützt die Halbleiterchips1 vor störenden Einflüssen elektromagnetischer Strahlung, was insbesondere bei Anwendungen wie Basisbandprozessoren, Power Management Units oder Hochfrequenz-Schaltkreisen notwendig ist. - Auf der elektrisch leitenden Schicht
9 wird in einem weiteren Verfahrensschritt, dessen Ergebnis in10 gezeigt ist, eine Vergussmasse10 angeordnet, so dass die zweite Hauptoberfläche34 des Werkstücks12 durch die Vergussmasse10 gebildet ist. Als Vergussmasse10 ist ein Thermoplast oder ein Duroplast vorgesehen, der beispielsweise durch Spritzguss auf die elektrisch leitende Schicht9 aufgebracht wird. In der gezeigten Ausführungsform sind die Seitenflächen7 und die zweiten Hauptoberflächen8 der Halbleiterchips1 in die Vergussmasse10 eingebettet. - In der dargestellten Ausführungsform ist das Werkstück
12 als Nutzen mit in Zeilen und Spalten auf Halbleiterbauteilpositionen2 angeordneten Halbleiterchips1 ausgebildet. Das beschriebene Verfahren gemäß der zweiten Ausführungsform ermöglicht es, die elektromagnetische Abschirmung schon auf Waferebene auf sämtliche Halbleiterchips1 eines Nutzens aufzubringen. Die Abschirmung wird demnach fest in das Gehäuse der Halbleiterbauteile integriert, so dass gleichzeitig ein besonders kompaktes Halbleiterbauteil und ein besonders einfaches Herstellungsverfahren bereitgestellt werden können. - In einem weiteren Verfahrensschritt, dessen Ergebnis in
11 gezeigt ist, wird die Trägerplatte3 entfernt, so dass die ersten Hauptoberflächen5 der Halbleiterchips1 und Bereiche28 der Isolierlage27 , die miteinander eine koplanare Fläche und die erste Hauptoberfläche11 des Werkstücks12 bilden, freiliegen. Auf die freiliegende erste Hauptoberfläche11 kann nun wie oben beschrieben eine Verdrahtungsschicht aufgebracht werden. -
12 zeigt schematisch einen weiteren Verfahrensschritt. Die Trägerplatte ist von der ersten Hauptoberfläche11 des Werkstücks12 bereits entfernt und auf die erste Hauptoberfläche11 ist eine Dielektrikumsschicht31 als Teil einer Verdrahtungsschicht aufgebracht. In der Dielektrikumsschicht31 werden Vias29 oder Durchgangslöcher zur Abschirmung und Vias30 zu Kontaktflächen6 der Halbleiterchips1 beispielsweise durch einen (Trocken- oder Nass-)Ätzprozess oder durch Laserablation geöffnet. -
13 zeigt einen weiteren Verfahrensschritt, bei dem eine Metallisierung32 als Teil einer Verdrahtungsschicht aufgebracht wird. Mit der Metallisierung32 werden durch die Vias29 die elektrisch leitende Schicht9 und durch die Vias30 die Kontaktflächen6 der Halbleiterchips1 kontaktiert. Ferner werden Außenkontaktflächen35 zum Aufbringen von Außenkontakten ausgebildet. -
14 zeigt einen darauf folgenden Verfahrensschritt, bei dem eine Lötstopplackschicht33 auf die Dielektrikumsschicht31 aufgebracht und strukturiert wurde, um die Außenkontaktflächen35 zum Aufbringen von Außenkontakten freizulassen. Außenkontakte19 werden beispielsweise in Form von Lotkugeln auf die Außenkontaktflächen35 aufgebracht. Das Werkstück12 kann im Folgenden entlang von Trennspuren, die durch die gestrichelten Linien36 angedeutet sind, beispielsweise durch Sägen in einzelne Halbleiterbauteile aufgetrennt werden. - Ein gemäß der Erfindung hergestelltes, fertiges Halbleiterbauteil
17 gemäß der zweiten Ausführungsform der Erfindung ist in15 gezeigt. Das Halbleiterbauteil17 weist in dieser Ausführungsform einen Halbleiterchip1 auf mit der ersten Hauptoberfläche5 , der zweiten Hauptoberfläche8 und den Seitenflächen7 . Die auf dem Halbleiterchip1 angeordnete elektrisch leitende Schicht9 , die zumindest auf Bereichen der zweiten Hauptoberfläche8 angeordnet ist, bildet eine elektromagnetische Abschirmung des Halbleiterchips1 . Zwischen dem Halbleiterchip1 und der elektrisch leitenden Schicht9 ist die Isolierlage27 angeordnet. Auf der elektrisch leitenden Schicht9 ist die Vergussmasse19 angeordnet, die das Kunststoffgehäuse des Halbleiterbauteils17 bildet. - Bei dem Halbleiterbauteil
17 bilden Bereiche28 der Isolierlage27 mit der ersten Hauptoberfläche5 des Halbleiterchips1 an einer ersten Hauptoberfläche26 des Halbleiterbauteils17 eine koplanare Fläche. - Die erste Hauptoberfläche
26 des Halbleiterbauteils17 weist eine Verdrahtungsstruktur oder Verdrahtungsschicht18 auf, die zumindest die Dielektrikumsschicht31 , die Metallisierung32 mit den Außenkontaktflächen35 und die Lötstopplackschicht33 umfasst. Die Verdrahtungsschicht18 kann jedoch auch mehrlagig ausgebildet sein und mehrere Metallisierungslagen und weitere Durchkontakte aufweisen. Über die Außenkontakte19 kann auch die elektrisch leitende Schicht9 elektrisch kontaktiert und auf ein vorgegebenes Potential gelegt werden. Die zweite Hauptoberfläche37 des Halbleiterbauteils17 ist auch in dieser Ausführungsform durch die Vergussmasse10 gebildet. -
- 1
- Halbleiterchip
- 2
- Halbleiterbauteilpositionen
- 3
- Trägerplatte
- 4
- Oberseite
- 5
- erste Hauptoberfläche der Halbleiterchips
- 6
- Kontaktflächen
- 7
- Seitenfläche der Halbleiterchips
- 8
- zweite Hauptoberfläche der Halbleiterchips
- 9
- elektrisch leitende Schicht
- 10
- Kunststoffgehäusemasse
- 11
- erste Hauptoberfläche des Werkstücks
- 12
- Werkstück
- 13
- Spalte
- 14
- Zeile
- 15
- Kontaktbereich
- 16
- Zwischenraum
- 17
- Halbleiterbauteil
- 18
- Verdrahtungsschicht
- 19
- Außenkontakt
- 20
- Ausschnitt
- 22
- Dielektrikum
- 23
- Leiterbahn
- 24
- Dielektrikum
- 25
- Band
- 26
- erste Hauptoberfläche des Halbleiterbauteils
- 27
- Isolierlage
- 28
- Bereich
- 29
- Via zur Abschirmung
- 30
- Via zu Kontaktflächen
- 31
- Dielektrikumsschicht
- 32
- Metallisierung
- 33
- Lötstopplack
- 34
- zweite Hauptoberfläche des Werkstücks
- 35
- Außenkontaktfläche
- 36
- gestrichelte Linie
- 37
- zweite Hauptoberfläche des Halbleiterbauteils
Claims (42)
- Werkstück (
12 ), umfassend – mindestens zwei Halbleiterchips (1 ), wobei jeder Halbleiterchip (1 ) eine erste Hauptoberfläche (5 ), die zumindest teilweise freiliegt, und eine zweite Hauptoberfläche (8 ) aufweist; – eine auf den mindestens zwei Halbleiterchips (1 ) angeordnete elektrisch leitende Schicht (9 ), wobei die elektrisch leitende Schicht (9 ) zumindest auf Bereichen der zweiten Hauptoberfläche (8 ) angeordnet ist; – eine auf der elektrisch leitenden Schicht (9 ) angeordnete Vergussmasse (10 ), wobei die elektrisch leitende Schicht (9 ) die mindestens zwei Halbleiterchips (1 ) elektrisch leitend miteinander verbindet und wobei die elektrisch leitende Schicht (9 ) als Gitterstruktur ausgebildet ist. - Werkstück (
12 ) nach Anspruch 1, wobei die elektrisch leitende Schicht (9 ) auch auf Bereichen von Seitenflächen (7 ) der Halbleiterchips (1 ) angeordnet ist. - Werkstück (
12 ) nach Anspruch 1 oder 2, wobei Bereiche der elektrisch leitenden Schicht (9 ) an einer ersten Hauptoberfläche (11 ) des Werkstücks (12 ) frei liegen. - Werkstück (
12 ), umfassend – mindestens zwei Halbleiterchips (1 ), wobei jeder Halbleiterchip (1 ) eine erste Hauptoberfläche (5 ), die zumindest teilweise freiliegt, und eine zweite Hauptoberfläche (8 ) aufweist; – eine auf den mindestens zwei Halbleiterchips (1 ) angeordnete elektrisch leitende Schicht (9 ), wobei die elektrisch leitende Schicht (9 ) zumindest auf Bereichen der zweiten Hauptoberfläche (8 ) angeordnet ist; – eine auf der elektrisch leitenden Schicht (9 ) angeordnete Vergussmasse (10 ), wobei jeweils zwischen dem Halbleiterchip (1 ) und der elektrisch leitenden Schicht (9 ) eine Isolierlage (27 ) aus einem elektrisch isolierenden Material angeordnet ist und Bereiche (28 ) der Isolierlage (27 ) miteinander eine koplanare Fläche und eine erste Hauptoberfläche (11 ) des Werkstücks (12 ) bilden und freiliegen. - Werkstück (
12 ) nach Anspruch 4, wobei die elektrisch leitende Schicht (9 ) eine elektromagnetische Abschirmung der Halbleiterchips (1 ) bildet. - Werkstück (
12 ) nach Anspruch 4 oder 5, wobei als isolierendes Material Parylen vorgesehen ist. - Werkstück (
12 ) nach Anspruch 4 oder 5, wobei als isolierendes Material Polyimid vorgesehen ist. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 7, wobei die ersten Hauptoberflächen (5 ) der Halbleiterchips (5 ) aktive Strukturen der Halbleiterchips (1 ) aufweisen. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 8, wobei die zweiten Hauptoberflächen (8 ) der Halbleiterchips (1 ) als passive Rückseiten der Halbleiterchips (1 ) ausgebildet sind. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 9, wobei die Seitenflächen (7 ) der Halbleiterchips (1 ) in die Vergussmasse (10 ) eingebettet sind. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 10, wobei die zweiten Hauptoberflächen (8 ) der Halbleiterchips (1 ) in die Vergussmasse (10 ) eingebettet sind. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 11, wobei die elektrisch leitende Schicht (9 ) aus einem leitfähigen Polymer ausgebildet ist. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 11, wobei die elektrisch leitende Schicht (9 ) aus einem Metall ausgebildet ist. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 11, wobei die elektrisch leitende Schicht (9 ) aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet ist. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 14, wobei als Vergussmasse (10 ) ein Thermoplast vorgesehen ist. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 14, wobei als Vergussmasse (10 ) ein Duroplast vorgesehen ist. - Werkstück (
12 ) nach einem der Ansprüche 1 bis 16, das als Nutzen mit in Zeilen (14 ) und Spalten (13 ) auf Halbleiterbauteilpositionen (2 ) angeordneten Halbleiterchips (1 ) ausgebildet ist. - Halbleiterbauteil (
17 ), umfassend: – mindestens einen Halbleiterchip (1 ) mit einer ersten Hauptoberfläche (5 ) und einer zweiten Hauptoberfläche (8 ); – eine auf dem Halbleiterchip (1 ) angeordnete Isolierlage (27 ) aus einem elektrisch isolierenden Material, wobei die Isolierlage (27 ) zumindest auf Bereichen der zweiten Hauptoberfläche (8 ) angeordnet ist; – eine auf der Isolierlage (27 ) angeordnete elektrisch leitende Schicht (9 ); – eine auf der elektrisch leitenden Schicht (9 ) angeordnete Vergussmasse (10 ), wobei Bereiche (28 ) der Isolierlage (27 ) miteinander eine koplanare Fläche und eine erste Hauptoberfläche (11 ) des Werkstücks (12 ) bilden und freiliegen. - Halbleiterbauteil (
17 ) nach Anspruch 18, wobei die elektrisch leitende Schicht (9 ) eine elektromagnetische Abschirmung des Halbleiterchips (1 ) bildet. - Halbleiterbauteil (
17 ) nach Anspruch 18 oder 19, wobei als isolierendes Material Parylen vorgesehen ist. - Halbleiterbauteil (
17 ) nach Anspruch 18 oder 19, wobei als isolierendes Material Polyimid vorgesehen ist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 21, wobei die erste Hauptoberfläche (5 ) des Halbleiterchips (1 ) aktive Strukturen des Halbleiterchips (1 ) aufweist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 22, wobei die zweite Hauptoberfläche (8 ) des Halbleiterchips (1 ) als passive Rückseite des Halbleiterchips (1 ) ausgebildet ist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 23, wobei die Seitenflächen (7 ) des Halbleiterchips (1 ) in die Vergussmasse (10 ) eingebettet sind. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 24, wobei die zweite Hauptoberfläche (8 ) des Halbleiterchips (1 ) in die Vergussmasse (10 ) eingebettet ist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 25, wobei die elektrisch leitende Schicht (9 ) aus einem leitfähigen Polymer ausgebildet ist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 25, wobei die elektrisch leitende Schicht (9 ) aus einem Metall ausgebildet ist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 27, wobei die elektrisch leitende Schicht (9 ) aus einem Kunststoff mit elektrisch leitenden Partikeln ausgebildet ist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 28, wobei als Vergussmasse (10 ) ein Thermoplast vorgesehen ist. - Halbleiterbauteil (
17 ) nach einem der Ansprüche 18 bis 28, wobei als Vergussmasse (10 ) ein Duroplast vorgesehen ist. - Verfahren zur Herstellung eines Werkstücks (
12 ), das folgende Verfahrensschritte umfasst: – Bereitstellen von mindestens zwei Halbleiterchips (1 ) mit einer ersten Hauptoberfläche (5 ) und einer zweiten Hauptoberfläche (8 ); – Platzieren der Halbleiterchips (1 ) mit ihren ersten Hauptoberflächen (5 ) auf der Oberseite (4 ) einer Trägerplatte (3 ); – Aufbringen einer elektrisch leitenden Schicht (9 ) auf Bereiche der zweiten Hauptoberflächen (8 ), wobei die elektrisch leitende Schicht (9 ) derart angeordnet wird, dass die Halbleiterchips (1 ) miteinander elektrisch leitend verbunden werden und die elektrisch leitende Schicht (9 ) als Gitterstruktur aufgebracht wird; – Aufbringen einer Vergussmasse (10 ) auf die elektrisch leitende Schicht (9 ) und – Entfernen der Trägerplatte (3 ), so dass die ersten Hauptoberflächen (5 ) freigelegt werden. - Verfahren nach Anspruch 31, wobei die elektrisch leitende Schicht (
9 ) auch auf Bereiche der Oberseite (4 ) der Trägerplatte (3 ) in Zwischenräumen (16 ) zwischen den Halbleiterchips (1 ) aufgebracht wird. - Verfahren nach Anspruch 31 oder 32, wobei die elektrisch leitende Schicht (
9 ) auch auf Bereiche von Seitenflächen (7 ) der Halbleiterchips (1 ) aufgebracht wird. - Verfahren nach einem der Ansprüche 31 bis 33, wobei die elektrisch leitende Schicht (
9 ) durch Aufdrucken eines leitfähigen Polymers oder einer leitfähigen Tinte aufgebracht wird. - Verfahren nach einem der Ansprüche 31 bis 33, wobei die elektrisch leitende Schicht (
9 ) durch Bedampfen aufgebracht wird. - Verfahren nach einem der Ansprüche 31 bis 33, wobei die elektrisch leitende Schicht (
9 ) durch Sputtern aufgebracht wird. - Verfahren nach einem der Ansprüche 31 bis 33, wobei die elektrisch leitende Schicht (
9 ) durch Auflegen eines leitfähigen Netzes aufgebracht wird. - Verfahren zur Herstellung eines Werkstücks (
12 ), das folgende Verfahrensschritte umfasst: – Bereitstellen von mindestens zwei Halbleiterchips (1 ) mit einer ersten Hauptoberfläche (5 ) und einer zweiten Hauptoberfläche (8 ); – Platzieren der Halbleiterchips (1 ) mit ihren ersten Hauptoberflächen (5 ) auf der Oberseite (4 ) einer Trägerplatte (3 ); – Aufbringen einer Isolierlage (27 ) aus einem elektrisch isolierenden Material auf Bereiche der zweiten Hauptoberflächen (8 ) und in Zwischenräumen (16 ) zwischen den Halbleiterchips (1 ), so dass Bereiche (28 ) der Isolierlage (27 ) miteinander eine koplanare Fläche und eine erste Hauptoberfläche (11 ) des Werkstücks (12 ) bilden; – Aufbringen einer elektrisch leitenden Schicht (9 ) auf Bereiche der zweiten Hauptoberflächen (8 ); – Aufbringen einer Vergussmasse (10 ) auf die elektrisch leitende Schicht (9 ) und – Entfernen der Trägerplatte (3 ), so dass die ersten Hauptoberflächen (5 ) freigelegt werden. - Verfahren nach Anspruch 38, wobei die Isolierlage (
27 ) aufgedampft wird. - Verfahren nach Anspruch 38, wobei die Isolierlage (
27 ) durch Auflegen einer elektrisch isolierenden Folie aufgebracht wird. - Verfahren nach einem der Ansprüche 31 bis 40, wobei das Werkstück (
12 ) als Nutzen mit in Zeilen (14 ) und Spalten (13 ) auf Halbleiterbauteilpositionen (2 ) angeordneten Halbleiterchips (1 ) ausgebildet wird. - Verfahren zur Herstellung eines Halbleiterbauteils (
17 ), das folgende Merkmale aufweist: – Herstellen eines Nutzens nach Anspruch 41, – Auftrennen des Nutzens in Halbleiterbauteile (17 ) entlang von Trennspuren.
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US11/939,938 US7687895B2 (en) | 2007-04-30 | 2007-11-14 | Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips |
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