EP3350827A1 - Procede d'integration d'au moins une interconnexion 3d pour la fabrication de circuit integre - Google Patents

Procede d'integration d'au moins une interconnexion 3d pour la fabrication de circuit integre

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Publication number
EP3350827A1
EP3350827A1 EP16770715.7A EP16770715A EP3350827A1 EP 3350827 A1 EP3350827 A1 EP 3350827A1 EP 16770715 A EP16770715 A EP 16770715A EP 3350827 A1 EP3350827 A1 EP 3350827A1
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EP
European Patent Office
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insulating body
substrate
wall
layer
horizontal
Prior art date
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Pending
Application number
EP16770715.7A
Other languages
German (de)
English (en)
Inventor
Ayad Ghannam
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
3dis Technologies
Original Assignee
3dis Technologies
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Definitions

  • the present invention relates to the field of the manufacture of an integrated circuit, in particular, the integration of 3D interconnection for the manufacture of integrated circuit having a vertical wall greater than ⁇ ⁇ .
  • Current requirements for electronic equipment and systems are mainly related to miniaturization, improved performance, reduced power consumption and lower costs. All branches of electronics are concerned: communications electronics, automotive electronics and more generally on-board electronics, implantable medical electronics, and of course consumer electronics products (computers, video game consoles). games ...), to name just a few examples.
  • Joining is a technological process that allows you to carry out and connect miniature integrated circuits (semiconductor chips) on a host substrate of a system board or enclosure.
  • Most system assembly solutions are based on the use of micro-welded wires or the flip-chip technique to make the electrical connections between the chips and the substrate.
  • the method of connection by micro-welded son is laborious to implement because of the sequential welding son by semi-automated machines.
  • This technique also has limitations for integration densities related to mechanical positioning limits, as well as for accessible performance given the lengths of treated son and parasites they introduce.
  • the reliability of the connection technique by "flip-chip" is a challenge of design and integration due to failures caused by thermal stresses.
  • RF radio frequency
  • a dielectric layer 2 is partially deposited on a substrate 1 having a horizontal surface 1a, the dielectric layer 2 having a horizontal surface 2c and a vertical flank 2b connecting the horizontal surface 2c of the dielectric layer 2 to the horizontal surface 1a of the substrate 1 ( Figure 1),
  • a metallization coating 3 is deposited on the horizontal substrate 1 and the dielectric layer 2 in order to cover the horizontal surfaces 1a, 2c and the vertical side 2b, so that the metallization coating 3 successively comprises a lower horizontal surface 3a, a vertical surface 3b and an upper horizontal surface 3c (Figure 2),
  • a resin layer 4 is then partially deposited on the lower horizontal surface 3a of the metallization coating 3 (FIG. 3),
  • a metal interconnection 5 is then formed by metallization on the metallization coating 3 not covered by the resin layer 4, the metal interconnection 5 has a lower horizontal surface 5a, a vertical surface 5b and an upper horizontal surface 5c ( Figure 4) , and the resin layer 4 as well as the metallization coating 3 covered by said resin layer 4 are then removed to discover the horizontal surface 1a of the substrate 1 and thus obtain a passive component, in particular an inductor ( Figure 5).
  • 3D interconnection Since the horizontal surfaces and the vertical surface of the metal interconnection are formed simultaneously, it is referred to as 3D interconnection as opposed to a 2.5D interconnection for which the different surfaces of the metal interconnection are successively formed.
  • the metallization coating 3 is deposited on the horizontal substrate 1 and on the dielectric layer 2 by a physical deposition process.
  • an initiator also called “seed layer enhancement”
  • the preparation vertical side 2b is long and expensive due to the application of the initiator.
  • the metallization coating 3 is applied discontinuously, which presents as disadvantage of generating open electrical circuits preventing the formation of the metal interconnection 5.
  • the patent application WO 99/14404 A1 discloses a method for forming a coating by metal deposition by means of a moderate heat treatment. This application aims to anneal a metal that has been deposited in order to reorganize its internal structure and limit its mechanical weaknesses.
  • the patent application US 2003/006493 A1 relates to a method of manufacturing an electronic component in which electronic chips are superimposed vertically pyramid.
  • US application 2009/200686 A1 relates to an electrical connection structure which is adapted to cover an elastomeric block.
  • the application US 2004/140549 A1 relates to a method of electrical component connection by deposition of metal particles, in particular by an "inkjet" method.
  • the application US 2006/192299 A1 relates to a method of manufacturing an electronic equipment comprising a connection extending from a lower plane to a higher plane.
  • the object of the invention is therefore to remedy these drawbacks by proposing a method of making 3D interconnection which is simple to implement, reliable and whose cost is low in order to allow the integration, on the one hand, of miniaturized and efficient electronic systems without the use of micro-welded wires or micro-weldings and secondly, high-quality, miniature 3D inductive passive components.
  • the invention relates to a method of integrating at least one interconnection for the manufacture of an integrated circuit comprising:
  • the method is remarkable in that the first wall is inclined with respect to the vertical direction and has a slope increasing from the horizontal surface of the substrate to the high point of said insulating body, the first wall having a horizontal component and an upper vertical component at 10 ⁇ , the inclination ratio of the horizontal component to the vertical component is between 0.001 and 1 .35. Thanks to such a method, the electrical structure can be applied quickly and conveniently without preliminary application of an initiator as in the prior art, which saves time and reduces costs.
  • the inclination ratio range of the first wall makes it possible, on the one hand, to limit the area occupied by the interconnection in order to allow optimum miniaturization and, on the other hand, to facilitate the electrolytic growth of the electrical structure and / or the deposition of a bonding layer on a substantially vertical surface. Thanks to the invention, the structure obtained is monobloc, of quality and fast to form.
  • the patent application WO2012 / 045981 discloses a method in which an electrical structure is formed with a vertical flank, that is to say on a non-inclined wall with respect to the vertical direction, or a flank against undercut, that is to say, whose slope is decreasing from the substrate and which requires the use of joints.
  • Such an inclination angle makes it possible to distinguish oneself from the "natural" slopes of the silicon layers which are produced by lithography and wet etching.
  • Such a slope has a strong inclination and depends on the crystalline plane of the silicon.
  • the inclination ratio of the horizontal component on the vertical component is between 0.01 and 1.
  • Such a first wall makes it possible to facilitate the electrolytic growth of the electrical structure and / or the deposition of a bonding layer on a substantially vertical surface. Thanks to the invention, the resulting structure is monobloc and is fast to form.
  • the insulating body may be formed of insulating material or comprise a body composed of conductive and / or semiconductor and / or magnetic and / or dielectric material which is insulated, that is to say, covered with a layer of insulation.
  • the insulating body is made of insulating material.
  • the insulating body comprises a body made of conductive material and / or semiconductor and / or magnetic and / or dielectric, covered by an insulating layer.
  • an insulating body by covering a body made of conductive material and / or semiconductor and / or magnetic and / or dielectric by an insulating layer, which allows to electrically isolate the interconnections of said body.
  • said body composed of conductive and / or semiconducting and / or magnetic and / or dielectric material has a first vertical wall or undercut, the insulation layer covering the first vertical wall or undercut allowing to obtain the inclination of the first wall of the insulating body.
  • the insulation layer makes it possible to obtain the desired inclination ratio while the body composed of conductive and / or semi-conductive material conductor and / or magnetic and / or dielectric has a vertical wall or undercut.
  • the insulation layer makes it possible to ensure the physical continuity between the surface of the substrate and the said body, which makes it possible to ensure the electrical continuity of the bonding layer and / or the electrical structure. .
  • the method can thus be applied in many different configurations.
  • said body composed of conductive and / or semiconductive and / or magnetic and / or dielectric material has a first flank wall, the insulation layer covering the first flank wall allowing electrically isolating the interconnections of said body.
  • the insulation layer makes it possible to ensure the physical continuity between the surface of the substrate and said body, which makes it possible to ensure the electrical continuity of the bonding layer and / or the monobloc electrical structure.
  • the first wall of the insulating body is flat, which makes it possible to improve the adhesion of the conductive layers and to facilitate the method of structuring the electrical structures.
  • the body has a trapezoidal section.
  • the first wall of the insulating body is curved which improves the electrical and mechanical performance of electrical structures.
  • the insulating body has a section in the form of a half-ellipse.
  • the first wall of the insulating body forms a staircase having a plurality of horizontal portions and a plurality of vertical portions.
  • the first wall of the insulating body consists of a flat portion and a curved portion which improves the electrical and mechanical performance of electrical structures.
  • the insulating body has a hysteresis-shaped section.
  • the first wall is inclined relative to the vertical direction and has a slope increasing from the horizontal surface of the substrate to the point top of said insulating body, the first wall having a horizontal component and a vertical component greater than 10 ⁇ , the inclination ratio of the horizontal component on the vertical component is between 0.001 and 1 .35, the insulating body comprising a compound body of conductive material and / or semiconductor and / or magnetic and / or dielectric, having a vertical wall or undercut, which is covered by an insulating layer, the insulation layer covering the vertical wall or against -dépouille for obtaining the inclination of the first wall of the insulating body, the method comprises:
  • the step of applying the insulation layer makes it possible to adjust the inclination of the slope in a practical manner to promote the deposition of the electrical structure.
  • the method comprises a step of insulating the insulation layer through a mask so as to precisely control the inclination of the first wall of the insulating body.
  • the mask comprises a zone intended to insolate the first wall of the insulating body, which comprises a plurality of patterns of variable lengths and widths so as to control its inclination.
  • the insolation is heterogeneous and can remove different thickness of insulation layer to control the slope.
  • said zone comprises a plurality of patterns whose width is decreasing along an axis oriented from the top of the first wall of the insulating body towards the bottom.
  • the mask comprises a plurality of different zones of ways to individually control the inclination of several first walls. It is thus possible to realize an integrated circuit adapted to the needs.
  • the patterns are positioned parallel to the slope of the first wall of the insulating body so as to achieve a predetermined insolation at a predetermined slope height.
  • the exposure is homogeneous at a given height so as to form a uniform inclination.
  • the openings in the insulation layer are made during the exposure step, which accelerates the manufacturing process.
  • the method comprises a step of depositing a resin layer on the insulation layer so as to form a mold limiting the extension of the electrically conductive material during the deposition step of the electrical structure .
  • the mold makes it possible to structure the interconnection formed.
  • said mold has a thickness of between 10 and 150 ⁇ and has a width / thickness resolution of between 1 for 0.5 and 1 for 50, preferably between 1 for 2 and 1 for 25.
  • the substrate having a cavity in which is positioned the insulating body
  • said mold extends at least in part in said cavity adjacent said insulating body.
  • the interconnection fills only a single part of the cavity, which increases the flexibility.
  • the horizontal component is between 0.1 and 150 ⁇ , preferably between 1 and 75 ⁇ .
  • the method comprises a step of depositing a bonding layer on said substrate and said insulating body prior to the deposition step of the electrical structure and / or the resin layer forming the mold.
  • a diaper bonding also serves as a base for the electrolytic growth of the electrical structure.
  • the method comprises a step of depositing a plurality of one-piece electrical structures of electrically conductive material on a plurality of horizontal surfaces and a plurality of first insulating body walls.
  • the first walls extend in different planes so as to form three-dimensional interconnections.
  • the invention also relates to an integrated circuit comprising:
  • At least one insulating body deposited on said substrate said body having a first wall extending from the horizontal surface of the substrate to a high point of said body
  • a one-piece electrical structure of electrically conductive material extending over the horizontal surface of the substrate and the first wall of the insulating body.
  • the circuit is remarkable in that the first wall is inclined with respect to the vertical direction and has an increasing slope from the horizontal surface of the substrate to the high point of said insulating body, the first wall having a horizontal component and an upper vertical component at 10 ⁇ , the inclination ratio of the horizontal component to the vertical component is between 0.001 and 1, 35, preferably between 0.01 and 1.
  • the integrated circuit comprises a plurality of monobloc electrical structures.
  • the insulating body comprises a body composed of conductive material and / or semiconductor and / or magnetic and / or dielectric covered with an insulating layer, also called repassivation layer.
  • Figures 1 1 to 16 are schematic sectional views illustrating the successive steps of a method of manufacturing an integrated circuit according to a second embodiment
  • Figures 1 7 to 22 are schematic sectional views illustrating the successive steps of a method of manufacturing an integrated circuit according to a third embodiment
  • FIG. 23 to 25 are schematic integrated circuit views according to the invention.
  • FIG. 26 is a schematic representation of a plurality of inductors according to the invention.
  • Figure 27 is a schematic representation of a plurality of inductors according to the invention as well as interconnections according to the invention
  • FIG. 28 illustrates a plurality of interconnections according to the invention formed on a substrate comprising a body formed of conductive, semiconductor and dielectric material, insulated by an insulating layer;
  • FIGS. 29A and 29B show a step of controlling the inclination of the slope during an exposure step by means of a mask.
  • Figures 30A and 30B show a step of forming interconnections in a cavity in which the body is mounted.
  • the method according to the invention allows the integration of 3D inductive passive components on a substrate as well as 3D interconnects that connect one or more active or passive components to a substrate.
  • a method of manufacturing a monolithic integrated circuit according to a first embodiment of the invention will now be presented with reference to FIGS. 6 to 10 to obtain inductive passive electronic components, such as inductors, transformers, couplers, antennas, integrated passive circuits or interconnections.
  • Such interconnections are intended in particular to establish electrical connections between different regions of an active or conductive zone of the substrate, between different active or conductive zones of the substrate or between active or conductive zones of several integrated circuits stacked and / or dispersed over the surface of the substrate. They can also form interconnection elements adapted to allow the electrical connection of a discrete electronic component, that is to say non-integrated to the monolithic circuit.
  • Figures 6 to 16 are presented in an orthogonal X, Y coordinate in which the X axis extends horizontally from left to right while the Y axis extends from bottom to top.
  • the terms “lower” and “upper” are defined relative to the vertical axis Y.
  • the terms “increasing” and “decreasing” are determined relative to the vertical axis Y in the X, Y mark determined previously.
  • a substrate 1 in the form of a horizontal layer is made of a rigid material, such as silicon, glass, metal, alumina, polymer and in combination of different materials or a flexible substrate (made for example of PET, Polymide, etc.). ).
  • the substrate 1 may be virgin or comprise conductive and / or insulating structures.
  • the substrate 1 is in the form of a wafer with a thickness of between 50 ⁇ and 5mm, for example.
  • the substrate 1 comprises a substantially flat upper surface, said upper surface may be rough or include reliefs.
  • an insulating body 7 is deposited on the upper surface 1a of the substrate 1.
  • the insulating body 7 is made of dielectric material or polymer which will be structured.
  • the insulating body 7 comprises a first left inclined wall 7b, an upper horizontal surface 7c forming a high point O of the insulating body 7, a second right decreasing inclined wall 7d.
  • the inclined walls 7b, 7d are inclined with respect to the vertical direction Y so as to each comprise a horizontal component Cx and a vertical component Cy.
  • the vertical component Cy is at least 10 ⁇ .
  • the inclined walls 7b, 7d each have an increasing slope from the horizontal surface of the substrate 1 to the high point of said insulating body 7.
  • the body 7 advantageously has a trapezoid-shaped section whose wide base rests on the upper surface 1a of the substrate 1 .
  • the second right inclined wall 7d is decreasing in the X, Y coordinate system, but nevertheless has an increasing slope from the upper surface 1a of the substrate 1 to the upper horizontal surface 7c of the insulating body 7.
  • the slopes are, in this example, symmetrical but it goes without saying that they could be different.
  • the inclination ratio of the horizontal component Cx on the vertical component Cy is between 0.001 and 1 .35, preferably between 0.01 and 1.
  • the inclined walls 7b, 7d are planar but it goes without saying that they could be different, in particular, curved as will be presented later.
  • an attachment layer 8 is then directly deposited on the upper surface of the substrate 1 and the insulating body 7.
  • the attachment layer 8 successively comprises a lower horizontal left portion 8a, a left inclined portion 8b, an upper horizontal portion 8c, a right inclined portion 8d, a lower right horizontal portion 8e respectively covering the left horizontal surface 1a of the substrate 1, the first inclined wall growing left 7b of the insulating body 7, the upper horizontal surface 7c of the insulating body 7, the second right decreasing inclined wall 7b of the insulating body 7 and the right horizontal surface of the substrate 1.
  • the walls 8b, 8d of the attachment layer 8 are also inclined as illustrated in FIG. 7.
  • the attachment layer 8 also called the electrolytic growth layer, is formed in this example by the deposition of a metallic material, in particular a conducting or semi-conducting material of electricity, suitable for promoting the adhesion of the material constituting the electrical structure by electrolytic growth.
  • the attachment layer 8 is a thin layer, of thickness between 1 nm and 2 ⁇ m in titanium, chromium, tantalum, tungsten, aluminum, gold, copper, silver, nickel or metal alloy, and not limited to titanium / tungsten, nickel / boron or metal alloy / semiconductor as and not limited to aluminum / silicon or the like.
  • this layer is made in successive deposition of two or more layers of metal, such as titanium / copper, titanium / gold, chrome / gold, titanium / nickel / gold or other possible configurations.
  • the attachment layer 8 is deposited by a conventional method of "vertical" deposition of a metal material known to those skilled in the art, in particular by cathodic sputtering, thermal evaporation or electrografting (electrografting). During such deposition, all the surfaces of the substrate 1 and the insulating body 7 are disengaged and are thus easily reached by the metallic material constituting the attachment layer 8, and these surfaces are thus covered homogeneously and continuously .
  • resin layers 4a, 4e are then deposited on the attachment layer 8 so as to cover, on the one hand, the regions that are not intended to be brought into contact with the electrical structure and on the other hand, to reveal the regions of the attachment layer 8 intended to be brought into contact with the electrical structure.
  • the resin layers 4a, 4e are deposited simultaneously.
  • a mold is formed for depositing the electrical structure, capable of limiting the extension of the electrically conductive material during the electrolytic depositing step, the electrically conductive material not being able to deposit on the zones. of the attachment layer 8 covered by the resin layers 4a, 4e.
  • the resin layers 4a, 4e are respectively deposited on the lower left horizontal portion 8a and the lower right horizontal portion 8e as illustrated in FIG. 8.
  • each resin layer 4a, 4e having the desired structure is obtained by any suitable method known to those skilled in the art, in particular by lithography or jet printing ("inkjet" in its English name).
  • each resin layer 4a, 4e has a large thickness, in particular a thickness between 1 ⁇ and 50 ⁇ . In the example shown, it has a thickness approximately equal to 150 ⁇ .
  • the resin forming the resin layer 4a, 4e is in particular a photosensitive resin having a resolution of between 1 for 0.5 and 1 for 50, preferably between 1 for 2 and 1 for 25. In the example shown, the resin has a resolution of 1 to 15, that is to say that the smallest trench width that can be obtained by photolithography is ⁇ ⁇ thick. It is thus possible to form patterns of width greater than or equal to 1 ⁇ for a resin thickness of 150 ⁇ .
  • the mold formed by the resin layers makes it possible to structure different types of interconnections.
  • a body 70 in particular one or more chips
  • the invention it is possible to make interconnections in the cavity following the mounting of said body 70, in particular, in the adjacent cavities C1, C2 formed between the body 70 and the raised edge of the substrate 70 as illustrated in FIGS. 30A and 30B.
  • a resin block 4a has a portion extending in the first adjacent cavity C1 on the insulating layer 71 so as to limit the dimensions of the interconnection 9. 1 in the first adjacent cavity C1 while allowing it to extend to the upper wall of the body 70 as shown in Figure 30B.
  • the interconnection 9-1 has an S-shaped profile.
  • a resin block 4e is positioned outside the second adjacent cavity C2 so as to allow the interconnection 9-2 to extend entirely into the second adjacent cavity C2 while allowing it to extend to the upper wall of the body 70 as shown in Figure 30B.
  • the interconnection 9-2 has a U-shaped profile.
  • Such interconnections 9-1, 9-2 make it possible to stack a large number of electronic chips in a cavity of the substrate while having a thin integrated circuit.
  • the electrical structure 9 is then formed by simultaneously depositing, by an electrolytic deposition process, the electrically conductive material on the zones of the continuous bonding layer 8 not covered by the resin layers. 4a, 4th. Because of its continuity, the attachment layer 8 is able to conduct an electric current over its entire surface, and thus to allow the simultaneous formation of a single piece of the electrical structure 9.
  • the electrolytic growth is improved, which improves the control of the thicknesses.
  • the electrical structure 9 is made of an electrically conductive material, suitable for being deposited by electrolysis. It is advantageously made of copper. Alternatively, it is made of gold or any other metal allowing electrolytic deposition.
  • the electrical structure 9 forms for example all or part of an electronic component, in particular a passive electronic component such as an inductor, a transformer, an antenna, etc. It can also form an interconnection line, intended to connect together different regions of the substrate 1 and / or different regions of the substrate 1 and the insulating body and / or different regions of the insulating body.
  • the thickness of the electrical structure 9 depends on its electronic function. It also depends on the application of the circuit. By way of example, electrical structures 9 will be provided with higher thicknesses in a power amplifier circuit than in a digital circuit.
  • the thickness of an electrical structure 9 is for example between ⁇ ⁇ and 150 ⁇ .
  • the resin layers 4a, 4e are dissolved (FIG. 10), for example by immersion of the assembly shown in FIG. 9 in a bath that is suitable for selectively dissolving the resin layers 4a, 4e or by other techniques known to those skilled in the art or provided by the manufacturer of the material.
  • the continuous bonding layer 8 is etched in the zones in which it is not covered by the electrical structure 9, that is to say in the areas previously covered by the resin layers 4a, 4e.
  • This etching is carried out by any suitable etching process, in particular by wet etching or dry etching.
  • FIG. 10 An integrated circuit as shown in FIG. 10 is thus obtained, and comprising an interconnection level formed by the electrical structure 9.
  • a second embodiment of the invention is described with reference to FIGS. References used to describe elements of structure or function identical, equivalent or similar to those elements of Figures 6 to 10 are the same, to simplify the description. Moreover, the entire description of the embodiment of Figures 6 to 10 is not repeated, this description applies to the elements of Figures 1 1 to 15 when there are no incompatibilities. Only notable differences, structural and functional, are described.
  • the insulating body 7 has a half-elliptical shaped section and comprises a first left-inclined wall 7f and a second right decreasing inclined wall 7g.
  • the walls 7f, 7g are inclined relative to the vertical direction Y so as to each comprise a horizontal component Cx and a vertical component Cy.
  • the inclined walls 7f, 7g each have an increasing slope from the horizontal surface of the substrate 1 to a high point O of said insulating body 7.
  • the inclined walls 7f, 7g are curved so as to form 3D interconnections and inductive passive components such as inductances as will be presented later.
  • the inclined walls 7f, 7g advantageously form a half-ellipse.
  • the curved inclined walls 7f, 7g facilitate the deposition of the attachment layer 8 as well as the electrical structure 9 '.
  • the electrical structure 9 has the shape of a turn.
  • the insulating body 7 between the substrate 1 and the attachment layer 8 may be removed by wet etching or dry to further improve the electrical performance at high frequencies of said coil .
  • curved 9 'or trapezoidal electrical structures 9 are connected together by the method according to the invention to form monobloc inductors (inductive component) 90, 90'.
  • inductive component inductive component
  • flat or curved interconnections 10 are made between the elementary turns as illustrated in FIG. 27.
  • the simultaneous realization of interconnections 10 and 9 'or trapezoidal curved electrical structures 9, with the aid of a small number of Technological steps, can reduce the costs and manufacturing time of inductive components.
  • the insulating body 7 situated between the substrate 1 and the bonding layer 8 is removed in order to improve the performance of inductances and inductive components at high frequencies, since this body has greater dielectric losses than those of the 90, 90 'air.
  • the method according to the invention makes it possible to obtain, with a reduced number of technological steps, high-quality inductive passive components.
  • it makes it possible to form electrical interconnections 90 "having an inclined wall 9f connecting different active components to a substrate 1 as shown in Figure 27.
  • Such a method is particularly advantageous to achieve a vertical height interconnection greater than 10 ⁇ .
  • a third embodiment of the invention is described with reference to FIGS. 17 to 22.
  • the references used to describe elements of structure or function which are identical, equivalent or similar to those of the elements of FIGS. 6 to 10 are the same, to simplify the description.
  • the entire description of the embodiment of Figures 6 to 10 is not repeated, this description applies to the elements of Figures 17 to 22 when there are no incompatibilities. Only notable differences, structural and functional, are described.
  • the insulating body 7 was made of insulating material.
  • the insulating body 7 comprises a body made of conductive and / or semiconductive and / or magnetic and / or dielectric material 70 which is covered by an insulating layer 71 also called a passivation layer. or repassivation.
  • the body composed of conductive and / or semiconductive and / or magnetic and / or dielectric material 70 comprises at least a first wall 70b extending from the horizontal surface of the substrate 1 to a high point of said body 70.
  • the body composed of conductive and / or semiconductive and / or magnetic and / or dielectric material 70 is covered by an insulating layer 71.
  • the insulation layer 71 is preferably made of dielectric material.
  • the insulating layer 71 may be composed of an organic or inorganic material, such as a semiconductor oxide, a metal oxide, a polymer or any other electrically insulating material. It may be deposited by centrifugal coating, by spraying, by spraying, by lamination, by pressing, by growth, by printing (inkjet), by vacuum deposition or by any type of deposit known to those skilled in the art.
  • the insulating layer 71 is deposited by evaporation under vacuum, by spraying or by spraying so as to obtain an insulation layer of relatively uniform thickness on all the walls (neither too fine nor too thick).
  • the insulating layer 71 is deposited on all the walls (horizontal, vertical, inclined, etc.) of the body 70 and on the substrate 1 so as to completely isolate the body 70 made of conductive and / or semi-conductive material. conductor and / or magnetic and / or dielectric 70.
  • a passivation / isolation of the body 70, in particular of the upper face, allows to distance the interconnections of the connections present on the body 70 as well as the latter, which reduces the interactions by electromagnetic coupling and consequently the electrical losses.
  • this makes it possible to route interconnections above the connection pads of the body 70, which makes it possible to increase the routing density and to reduce the number of metallization layers necessary for the interconnection of high-density systems. input-output. The manufacturing cost is then reduced.
  • openings 72 are made in the insulating layer 71 by means of a photolithography process or by wet or dry etching by plasma or laser so as to structure the insulation layer 71.
  • the insulating layer 7 is photosensitive, which makes it possible to dispense with the use of a sacrificial layer to make the openings 72, thus simplifying the structuring, that is to say, the formation of spaces in which the interconnections can be formed 9.
  • these openings 72 provided in the insulating layer 71 make it possible to make contact between the interconnections 9 and said body 70 as well as between the interconnections 9 and the substrate 1.
  • the insulating layer 71 makes it possible to form a controlled inclination slope on the body composed of conductive and / or semiconducting and / or magnetic and / or dielectric material, the first walls 70b of which are vertical or against -bare.
  • the insulating layer 71 performs an electrical insulation function.
  • the insulating layer 71 ensures the physical continuity between the substrate 1 and the walls of said body 70, thus making it possible to produce a continuous monoblock electrical structure.
  • the insulation layer 71 thus allows the formation of a monoblock electrical structure on a body made of conductive and / or semiconductive and / or magnetic and / or dielectric material 70.
  • the insulation layer 71 is preferably deposited by spray ("spray coating").
  • the method comprises a step of precise adjustment of the inclination of the slope using a photolithography technique.
  • the insulating layer 7, photosensitive in this case is insolated through a mask 100 comprising lines and / or patterns 102, 103 of variable lengths and widths in order to modulate the dose of received energy.
  • insolation is heterogeneous.
  • Insolation is for example performed with an ultraviolet light source or a laser.
  • the insolated portions may be removed, in particular, by means of dissolution in a chemical solution adapted to the material constituting the insulation layer or directly via ablation in the case where an excimer type laser is used during the insolation.
  • the thickness of the insulating layer 7, which is removed, is proportional to the received insolation dose.
  • the mask 100 includes a zone 101 intended to insolate the slope of the insulation layer 7, which comprises a plurality of patterns 103 of variable lengths and widths so as to control the inclination of said slope. precisely.
  • the zone 101 comprises a plurality of patterns 103 whose width decreases along the axis oriented from the top of the downward slope of the slope as illustrated in FIG. 29A.
  • the patterns 103 of the mask 100 are positioned parallel to the slope in order to obtain optimal structuring and optimum inclination.
  • the structuring is performed at the same time as the step of structuring the openings 72, which accelerates the manufacturing process.
  • the mask 102 has dedicated patterns 102.
  • the insulating layer 7 comprises a precise slope of inclination as well as openings 72 positioned precisely thanks to the mask 100.
  • This structuring can be performed using one or more masks 100 and using one or more insolation stages. Very advantageously, the inclination of each slope can thus be adjusted individually, which increases the routing possibilities.
  • the monobloc electrical structures 9 are deposited in a manner similar to the previous embodiments in order to produce interconnections of various and varied shapes. All monoblock electrical structures 9 are deposited simultaneously.
  • the method according to the invention allows, by default, the production of multi-level interconnections 9 on a substrate comprising a plurality of insulating bodies 7 dispersed and / or stacked vertically on its surface (FIGS. 23 to 25). It makes it possible to obtain, with a small number of technological steps, miniaturized and efficient three-dimensional systems.
  • the method according to the invention thus makes it possible to manufacture integrated circuits, comprising active and passive components, forming monoblock conductive structures, in particular 3D interconnections and inductive passive components having very low levels. losses. It makes it possible to design and produce RF and microwave power amplifiers of small dimensions with a high power output and thus having a reduced power consumption. It can also make it possible to implement an antenna directly on the integrated circuit.
  • This method can likewise advantageously be used to assemble and interconnect at Wafer-Level-Packaging wafer scale miniaturized "System-in-Package" type systems.
  • the use of the method is not limited to semiconductor substrates, it can be applied to other types of substrates such as glasses, alumina, polymers, PCBs, etc. as well as on flexible substrates (PET, Polyimide ).

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Abstract

Un procédé d'intégration d'au moins une interconnexion pour la fabrication d'un circuit intégré comprenant une étape de dépôt d'au moins un corps isolant (7) sur un substrat (1) comportant une surface horizontale (1a), ledit corps isolant (7) comportant une première paroi (7b) s'étendant depuis la surface horizontale (1a) du substrat (1) jusqu'à un point haut dudit corps isolant (7) et une étape de dépôt d'une structure électrique monobloc (9) en matériau conducteur de l'électricité s'étendant sur la surface horizontale (1a) du substrat (1) et la première paroi (7b) du corps isolant (7), la première paroi (7b) étant inclinée par rapport à la direction verticale supérieure à 10 µm et possédant une pente croissante depuis la surface horizontale (1a) du substrat (1) jusqu'au point haut dudit corps isolant (7).

Description

PROCEDE D'INTEGRATION D'AU MOINS UNE INTERCONNEXION 3D POUR LA FABRICATION
DE CIRCUIT INTEGRE
DOMAINE TECH NIQUE GENERAL ET ART ANTERIEUR
La présente invention concerne le domaine de la fabrication d'un circuit intégré, en particulier, l'intégration d'interconnexion 3D pour la fabrication de circuit intégré comportant une paroi verticale supérieure à Ι Ομιτι. Les exigences actuelles en matière d'équipements et de systèmes électroniques sont principalement liées à la miniaturisation, l'amélioration des performances, la réduction de la consommation électrique et à la diminution des coûts. Toutes les branches de l'électronique sont concernées : l'électronique des communications, l'électronique pour l'automobile et plus généralement l'électronique embarquée, l'électronique médicale implantable, et bien sûr les produits électroniques grand public (informatiques, consoles de jeux...), pour ne citer que quelques exemples.
La miniaturisation reste cependant la principale contrainte car, d'une part, elle a souvent des conséquences positives sur les autres exigences, et d'autre part, car elle permet de répondre à la nécessité d'intégrer un nombre de fonctions toujours plus grand dans un volume toujours plus réduit. Si jusqu'à présent les efforts ont porté sur l'évolution des technologies pour la fabrication des puces sur semi-conducteurs, cette miniaturisation suit la loi de Moore établie en 1975 et qui stipule que le nombre de transistors sur une puce double tous les deux ans. En revanche, les limites physiques vont être prochainement atteintes par ces technologies, et il devient nécessaire de développer de nouvelles voies qui permettent de dépasser la loi de Moore et d'entrer dans le domaine "more than Moore".
L'intégration hétérogène des systèmes électroniques apparaît alors une réponse pertinente compte tenu qu'elle permet de choisir, pour chaque fonction du système, la technologie de semi-conducteur la mieux adaptée, et qu'elle peut donc conduire à l'intégration d'un système dans un boîtier unique de type SiP (System in Package) en meilleur accord avec l'ensemble des exigences énoncées précédemment. Toutefois, cette intégration hétérogène demande le développement de nouvelles technologies d'assemblage e† d'interconnexion adaptées pour satisfaire aux besoins cités auparavant.
L'assemblage est un procédé technologique qui permet de reporter et de connecter des circuits intégrés miniatures (puces de semiconducteurs) sur un substrat hôte d'une carte système ou d'un boîtier. La plupart des solutions d'assemblage de systèmes se basent sur l'utilisation de fils micro-soudés ou sur la technique « flip-chip » pour réaliser les connexions électriques entre les puces et le substrat. Le procédé de connexion par fils micro-soudés est laborieux à mettre en oeuvre du fait de la soudure séquentielle des fils par des machines semi-automatisées. Cette technique présente de plus des limites pour les densités d'intégration liées aux limites mécaniques de positionnement, ainsi que pour les performances accessibles compte tenu des longueurs de fils traitées et des parasites qu'elles introduisent. D'autre part, la fiabilité de la technique de connexion par «flip-chip» constitue un challenge de conception et d'intégration à cause de défaillances engendrées par les contraintes thermiques.
De plus, la réalisation de circuits intégrés radiofréquences (RF) faible coût et miniaturisés nécessite l'intégration d'éléments passifs de haute qualité, notamment des éléments inductifs tels que les inductances et les transformateurs. Intégrés à l'aide de technologies conventionnelles, ces composants sont cependant soumis à des contraintes qui limitent leurs performances. Les principales limitations proviennent des pertes dans les substrats hôtes (d'autant plus importantes que la résistivité du substrat diminue, cas notamment du silicium) ou dans les métallisations d'épaisseurs faibles. De même, les grandes surfaces qu'occupent ces composants intégrés sous forme planaire augmentent davantage les pertes.
Afin d'éliminer ces inconvénients, il a été proposé d'intégrer des éléments passifs inductifs, tels que des inductances, au-dessus du substrat comportant les éléments actifs de la puce. Cette technologie est connue de l'homme du métier sous la désignation de « above-IC ». Afin de limiter les interactions entre le substrat et les composants électroniques passifs inductifs pour lesquels on souhaite une grande qualité, il est connu de réaliser un écran métallique sur ledit substrat et de former sur ledit écran des couches épaisses de matériau diélectrique sur lesquelles sont réalisées ces composants passifs. Pour connecter les composants, par exemple actifs, éventuellement intégrés en surface du substrat, et les composants passifs inductifs formés au-dessus de ce substrat sur la couche épaisse du matériau diélectrique, il est nécessaire de réaliser des interconnexions métallisées traversant la couche épaisse du matériau diélectrique. En référence aux figures 1 à 5, pour réaliser une telle interconnexion, on connaît un procédé de fabrication d'un circuit intégré dans lequel :
une couche diélectrique 2 est déposée partiellement sur un substrat 1 comportant une surface horizontale l a, la couche diélectrique 2 comportant une surface horizontale 2c et un flanc vertical 2b reliant la surface horizontale 2c de la couche de diélectrique 2 à la surface horizontale 1 a du substrat 1 (Figure 1 ),
un revêtement de métallisation 3 est déposé sur le substrat horizontal 1 et la couche diélectrique 2 afin de couvrir les surfaces horizontales l a, 2c et le flanc vertical 2b, ainsi le revêtement de métallisation 3 comporte successivement une surface horizontale inférieure 3a, une surface verticale 3b et une surface horizontale supérieure 3c (Figure 2),
une couche de résine 4 est ensuite déposée partiellement sur la surface horizontale inférieure 3a du revêtement de métallisation 3 (Figure 3),
une interconnexion métallique 5 est ensuite formée par métallisation sur le revêtement de métallisation 3 non recouvert par la couche de résine 4, l'interconnexion métallique 5 comporte une surface horizontale inférieure 5a, une surface verticale 5b et une surface horizontale supérieure 5c (Figure 4), et la couche de résine 4 ainsi que le revêtement de métallisation 3 recouvert par ladite couche de résine 4 sont ensuite éliminés pour découvrir la surface horizontale l a du substrat 1 et ainsi obtenir un composant passif, en particulier, une inductance (Figure 5).
Etant donné que les surfaces horizontales et la surface verticale de l'interconnexion métallique sont formées de manière simultanée, on parle d'interconnexion 3D par opposition à une interconnexion 2.5D pour laquelle les différentes surfaces de l'interconnexion métallique sont formées de manière successive.
De manière connue, le revêtement de métallisation 3 est déposé sur le substrat horizontal 1 et sur la couche diélectrique 2 par un procédé de dépôt physique. En pratique, il est difficile de réaliser un dépôt sur le flanc vertical 2b de la couche diélectrique 2 étant donné que le dépôt métallique est appliqué verticalement. A cet effet, il est connu d'appliquer un initiateur, appelé également « seed layer enhancement », sur le flanc vertical 2b afin de déposer une couche nanométrique de métal 3b qui permet d'améliorer le dépôt du revêtement de métallisation 3. La préparation du flanc vertical 2b est longue et coûteuse du fait de l'application de l'initiateur. En outre, si l'initiateur n'est pas appliqué avec une grande rigueur ou si l'initiateur n'adhère pas de manière uniforme aux différents matériaux présents sur le substrat, le revêtement de métallisation 3 est appliqué de manière discontinue ce qui présente comme inconvénient de générer des circuits électriques ouverts empêchant la formation de l'interconnexion métallique 5.
Dans l'art antérieur, on connaît par la demande de brevet WO 99/14404 Al une méthode pour former un revêtement par dépôt métallique au moyen d'un traitement thermique modéré. Cette demande vise à recuire un métal qui a été déposé afin de réorganiser sa structure interne et limiter ses faiblesses mécaniques. La demande de brevet US 2003/006493 Al concerne une méthode de fabrication d'un composant électronique dans lequel des puces électroniques sont superposées verticalement en pyramide. La demande US 2009/200686 Al concerne une structure de connexion électrique qui est adaptée pour recouvrir un bloc en élastomère. La demande US 2004/140549 Al concerne une méthode de connexion électrique de composant par dépôt de particules métalliques, notamment, par une méthode « inkjet ». La demande US 2006/192299 Al concerne une méthode de fabrication d'un équipement électronique comprenant une connexion s'étendant depuis un plan inférieur à un plan supérieur.
L'invention a donc pour but de remédier à ces inconvénients en proposant un procédé de réalisation d'interconnexion 3D qui soient simple à mettre en oeuvre, fiable et dont le coût est faible afin de permettre l'intégration, d'une part, de systèmes électroniques miniaturisés et performants sans utiliser des fils micro-soudés ou des microsoudures et, d'autre part, des composants passifs inductifs 3D miniatures et de haute qualité. PRESENTATION GENERALE DE L'INVENTION
A cet effet, l'invention concerne un procédé d'intégration d'au moins une interconnexion pour la fabrication d'un circuit intégré comprenant :
- une étape de dépôt d'au moins un corps isolant sur un substrat comportant une surface horizontale, ledit corps isolant comportant une première paroi s'étendant depuis la surface horizontale du substrat jusqu'à un point haut dudit corps, une étape de dépôt d'une structure électrique monobloc en matériau conducteur de l'électricité s'étendant sur la surface horizontale du substrat et la première paroi du corps jusqu'à un point haut dudit corps isolant de manière à former une interconnexion.
Le procédé est remarquable en ce que la première paroi est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale du substrat jusqu'au point haut dudit corps isolant, la première paroi comportant une composante horizontale et une composante verticale supérieure à 10 μιτι, le rapport d'inclinaison de la composante horizontale sur la composante verticale est compris entre 0.001 et 1 .35. Grâce à un tel procédé, la structure électrique peut être appliquée de manière rapide et pratique sans application préliminaire d'un initiateur comme dans l'art antérieur, ce qui procure un gain de temps et une réduction de coût. La plage de rapport d'inclinaison de la première paroi permet, d'une part, de limiter la surface occupée par l'interconnexion afin de permettre une miniaturisation optimale et, d'autre part, de faciliter la croissance électrolytique de la structure électrique et/ou le dépôt d'une couche d'accrochage sur une surface sensiblement verticale. Grâce à l'invention, la structure obtenue est monobloc, de qualité et rapide à former.
De manière incidente, on connaît par la demande de brevet WO2012/045981 un procédé dans lequel une structure électrique est formée avec un flanc vertical, c'est-à- dire sur une paroi non-inclinée par rapport à la direction verticale, ou un flanc en contre dépouille, c'est-à-dire, dont la pente est décroissante en partant du substrat et qui nécessite l'utilisation de joints. Un tel angle d'inclinaison permet de se distinguer des pentes « naturelles » des couches de silicium qui sont réalisées par lithographie et gravure humide. Une telle pente possède une forte inclinaison et dépend du plan cristallin du silicium. De manière préférée, le rapport d'inclinaison de la composante horizontale sur la composante verticale est compris entre 0.01 et 1 .
Une telle première paroi permet de faciliter la croissance électrolytique de la structure électrique et/ou le dépôt d'une couche d'accrochage sur une surface sensiblement verticale. Grâce à l'invention, la structure obtenue est monobloc et est rapide à former.
De manière avantageuse, le rapport d'inclinaison assure un compromis entre la surface occupée par l'interconnexion et la conformité de celle-ci. Le corps isolant peut être formé de matériau isolant ou comprendre un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique qui est isolé, c'est-à-dire, recouvert d'une couche d'isolation.
Selon un aspect, le corps isolant est constitué de matériau isolant.
Selon un autre aspect de l'invention, le corps isolant comporte un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique, recouvert par une couche d'isolation. Ainsi, on peut avantageusement former un corps isolant en recouvrant un corps composé de matériau conducteur et/ou semi- conducteur et/ou magnétique et/ou diélectrique par une couche d'isolation, ce qui permet d'isoler électriquement les interconnexions dudit corps.
De préférence, ledit corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique possède une première paroi verticale ou en contre-dépouille, la couche d'isolation recouvrant la première paroi verticale ou en contre-dépouille permettant d'obtenir l'inclinaison de la première paroi du corps isolant.
De manière avantageuse, la couche d'isolation permet d'obtenir le rapport d'inclinaison souhaité alors que le corps composé de matériau conducteur et/ou semi- conducteur et/ou magnétique et/ou diélectrique comporte une paroi verticale ou en contre-dépouille. D'une autre manière avantageuse, la couche d'isolation permet d'assurer la continuité physique entre la surface du substrat et ledit corps, ce qui permet d'assurer la continuité électrique de la couche d'accrochage et/ou de la structure électrique. Le procédé peut ainsi s'appliquer dans de nombreuses configurations différentes.
Selon un autre aspect de l'invention, ledit corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique possède une première paroi en dépouille, la couche d'isolation recouvrant la première paroi en dépouille permettant d'isoler électriquement les interconnexions dudit corps. De manière avantageuse, la couche d'isolation permet d'assurer la continuité physique entre la surface du substrat et ledit corps, ce qui permet d'assurer la continuité électrique de la couche d'accrochage et/ou de la structure électrique monobloc.
Selon un aspect préféré, la première paroi du corps isolant est plane ce qui permet d'améliorer l'adhérence des couches conductrices et de faciliter le procédé de structuration des structures électriques. De préférence, le corps possède une section en forme de trapèze.
Selon un autre aspect, la première paroi du corps isolant est incurvée ce qui permet d'améliorer les performances électriques et mécaniques des structures électriques. De préférence, le corps isolant possède une section en forme de demi-ellipse. Selon un autre aspect, la première paroi du corps isolant forme un escalier comportant une pluralité de portions horizontales et une pluralité de portions verticales.
Selon un autre aspect, la première paroi du corps isolant est constituée d'une partie plane et d'une partie incurvée ce qui permet d'améliorer les performances électriques et mécaniques des structures électriques. De préférence, le corps isolant possède une section en forme d'hystérésis.
De manière préférée, la première paroi est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale du substrat jusqu'au point haut dudit corps isolant, la première paroi comportant une composante horizontale et une composante verticale supérieure à 10 μιτι, le rapport d'inclinaison de la composante horizontale sur la composante verticale est compris entre 0.001 et 1 .35, le corps isolant comportant un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique, possédant une paroi verticale ou en contre-dépouille, qui est recouvert par une couche d'isolation, la couche d'isolation recouvrant la paroi verticale ou en contre-dépouille permettant d'obtenir l'inclinaison de la première paroi du corps isolant, le procédé comporte :
une étape de réalisation d'ouvertures dans la couche d'isolation,
- une étape de dépôt d'une structure électrique monobloc en matériau conducteur de l'électricité s'étendant sur la surface horizontale du substrat et la première paroi du corps isolant de manière à former une interconnexion avec le corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique via lesdites ouvertures.
Ainsi, l'étape d'application de la couche d'isolation permet de régler l'inclinaison de la pente de manière pratique pour favoriser le dépôt de la structure électrique.
De manière préférée, la couche d'isolation étant photosensible, le procédé comporte une étape d'insolation de la couche d'isolation à travers un masque de manière à contrôler de manière précise l'inclinaison de la première paroi du corps isolant. Ainsi, même si l'étape d'application de la couche d'isolation n'est pas assez précise, l'étape d'insolation permet de contrôler précisément l'inclinaison. De préférence, le masque comporte une zone, destinée à insoler la première paroi du corps isolant, qui comporte une pluralité de motifs de longueurs et de largeurs variables de manière à contrôler son inclinaison. Autrement dit, grâce au masque, l'insolation est hétérogène et permet de retirer différentes épaisseur de couche d'isolation pour ainsi contrôler la pente.
De préférence encore, ladite zone comporte une pluralité de motifs dont la largeur est décroissante selon un axe orienté du haut de la première paroi du corps isolant vers le bas. Ainsi, cela permet d'augmenter l'inclinaison de la pente formée lors de l'application de la couche d'isolation. De manière préférée, le masque comporte une pluralité de zones différentes de manières à contrôler de manière individuelle l'inclinaison de plusieurs premières parois. On peut ainsi réaliser un circuit intégré adapté aux besoins.
De préférence, les motifs sont positionnés parallèlement à la pente de la première paroi du corps isolant de manière à réaliser une insolation déterminée à une hauteur de pente prédéterminée. L'insolation est homogène à une hauteur déterminée de manière à former une inclinaison uniforme.
Selon un aspect préféré, les ouvertures dans la couche d'isolation sont réalisées au cours de l'étape d'insolation, ce qui accélère le procédé de fabrication.
De préférence, le procédé comprend une étape de dépôt d'une couche de résine sur la couche d'isolation de manière à former un moule limitant l'extension du matériau conducteur de l'électricité lors de l'étape de dépôt de la structure électrique. Ainsi, le moule permet de structurer l'interconnexion formée.
De préférence, ledit moule possède une épaisseur comprise entre 10 et 150 μιτι et possède une résolution largeur/épaisseur comprise entre 1 pour 0.5 et 1 pour 50, de préférence, comprise entre 1 pour 2 et 1 pour 25.
De manière préférée, le substrat comportant une cavité dans laquelle est positionné le corps isolant, ledit moule s'étend au moins en partie dans ladite cavité de manière adjacente audit corps isolant. Ainsi, l'interconnexion ne remplit qu'une unique partie de la cavité, ce qui augmente la flexibilité.
De préférence, la composante horizontale est comprise entre 0,1 et 150 μιτι, de préférence, entre 1 et 75 μιτι.
De manière préférée, le procédé comprend une étape de dépôt d'une couche d'accrochage sur ledit substrat et ledit corps isolant préalablement à l'étape de dépôt de la structure électrique et/ou de la couche de résine formant le moule. Une couche d'accrochage sert aussi comme une base pour la croissance électrolytique de la structure électrique.
De préférence, le procédé comporte une étape de dépôt d'une pluralité de structures électriques monoblocs en matériau conducteur de l'électricité sur une pluralité de surfaces horizontales et une pluralité de premières parois de corps isolants.
De manière préférée, les premières parois s'étendent dans des plans différents de manière à former des interconnexions tridimensionnelles.
L'invention concerne également un circuit intégré comprenant :
un substrat comportant une surface horizontale,
au moins un corps isolant déposé sur ledit substrat, ledit corps comportant une première paroi s'étendant depuis la surface horizontale du substrat jusqu'à un point haut dudit corps,
une structure électrique monobloc en matériau conducteur de l'électricité s'étendant sur la surface horizontale du substrat et la première paroi du corps isolant.
Le circuit est remarquable en ce que la première paroi est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale du substrat jusqu'au point haut dudit corps isolant, la première paroi comportant une composante horizontale et une composante verticale supérieure à 10 μιτι, le rapport d'inclinaison de la composante horizontale sur la composante verticale est compris entre 0.001 et 1 ,35, de préférence, entre 0,01 et 1 .
De préférence, le circuit intégré comporte une pluralité de structures électriques monoblocs.
De manière préférée, le corps isolant comporte un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique recouvert d'une couche isolante, désignée également couche de repassivation.
PRESENTATION DES FIGURES L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple, et se référant aux dessins annexés sur lesquels :
les figures 1 à 5 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon l'art antérieur ; - les figures 6 à 10 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon un premier mode de réalisation ;
les figures 1 1 à 16 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon un deuxième mode de réalisation ;
les figures 1 7 à 22 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon un troisième mode de réalisation ;
les figures 23 à 25 sont des vues schématiques de circuit intégré selon l'invention ; - la figure 26 est une représentation schématique d'une pluralité d'inductances selon l'invention ;
la figure 27 est une représentation schématique d'une pluralité d'inductances selon l'invention ainsi que des interconnexions selon l'invention ;
la figure 28 illustre une pluralité d'interconnexions selon l'invention formées sur un substrat comportant un corps formé de matériau conducteur, semi-conducteur et diélectrique, isolé par une couche isolante ;
les figures 29A et 29B représentent une étape de contrôle de l'inclinaison de la pente au cours d'une étape d'insolation au moyen d'un masque ; et
les figures 30A et 30B représentent une étape de formation d'interconnexions dans une cavité dans laquelle est monté le corps.
Il faut noter que les figures exposent l'invention de manière détaillée pour mettre en oeuvre l'invention, lesdites figures pouvant bien entendu servir à mieux définir l'invention le cas échéant.
DESCRIPTION D'UN OU PLUSIEURS MODES DE REALISATION ET DE MISE EN OEUVRE Le procédé selon l'invention permet l'intégration de composants passif inductifs 3D sur un substrat ainsi que des interconnexions 3D qui relient un ou plusieurs composants actifs ou passifs à un substrat. Un procédé de fabrication d'un circuit intégré monolithique selon un premier mode de réalisation de l'invention va être dorénavant présenté en référence aux figures 6 à 10 pour obtenir des composants électroniques passifs inductifs, tels que des inductances, des transformateurs, des coupleurs, des antennes, des circuits passifs intégrés ou des interconnexions.
De telles interconnexions sont destinées notamment à établir des connexions électriques entre différentes régions d'une zone active ou conductrice du substrat, entre différentes zones actives ou conductrices du substrat ou entre des zones actives ou conductrices de plusieurs circuits intégrés empilés et/ou dispersées sur la surface du substrat. Elles peuvent également former des éléments d'interconnexion propres à permettre la connexion électrique d'un composant électronique discret, c'est-à-dire non intégré au circuit monolithique.
Les figures 6 à 16 sont présentées dans un repère orthogonal X, Y dans lequel l'axe X s'étend horizontalement de la gauche vers la droite tandis que l'axe Y s'étend du bas vers le haut. Dans la suite de la description, les termes " inférieur " et " supérieur " sont définis par rapport à l'axe vertical Y. Par la suite, les termes « croissant » et « décroissant » sont déterminés par rapport à l'axe vertical Y dans le repère X, Y déterminé précédemment.
En référence à la figure 6, il est représenté un substrat 1 se présentant sous la forme d'une couche horizontale. Le substrat 1 est réalisé en un matériau rigide, tel qu'en silicium, en verre, en métal, en alumine, en polymère ainsi qu'en combinaison de différents matériaux ou un substrat souple (réalisé par exemple en PET, Polymide...). Le substrat 1 peut être vierge ou comporter des structures conductrices et/ou isolantes. Dans cet exemple, le substrat 1 se présente sous la forme d'une plaquette d'épaisseur comprise par exemple entre 50μιτι et 5mm. Comme illustré à la figure 6, le substrat 1 comprend une surface supérieure l a sensiblement plane, ladite surface supérieure pouvant être rugueuse ou comprendre des reliefs. Dans une première étape, en référence à la figure 6, on dépose un corps isolant 7 sur la surface supérieure l a du substrat 1 . Dans cet exemple, le corps isolant 7 est en matériau diélectrique ou en polymère qui sera structuré.
Dans cet exemple, toujours en référence à la figure 6, le corps isolant 7 comprend une première paroi inclinée croissante gauche 7b, une surface horizontale supérieure 7c formant un point haut O du corps isolant 7, une deuxième paroi inclinée décroissante droite 7d. Les parois inclinées 7b, 7d sont inclinées par rapport à la direction verticale Y de manière à comporter chacune une composante horizontale Cx et une composante verticale Cy. La composante verticale Cy est d'au moins 10 μιτι. Les parois inclinées 7b, 7d possèdent chacune une pente croissante depuis la surface horizontale du substrat 1 au point haut dudit corps isolant 7. Le corps 7 possède avantageusement une section en forme de trapèze dont la base large repose sur la surface supérieure l a du substrat 1 .
La deuxième paroi inclinée droite 7d est décroissante dans le repère X, Y mais elle possède néanmoins une pente croissante depuis la surface supérieure l a du substrat 1 jusqu'à la surface horizontale supérieure 7c du corps isolant 7. Les pentes sont, dans cet exemple, symétriques mais il va de soi qu'elles pourraient être différentes.
Le rapport d'inclinaison de la composante horizontale Cx sur la composante verticale Cy est compris entre 0.001 et 1 .35, de manière préférée, entre 0.01 et 1 . Dans cette forme de réalisation, les parois inclinées 7b, 7d sont planes mais il va de soi qu'elles pourraient être différentes, en particulier, incurvées comme cela sera présenté par la suite.
En référence à la figure 7, une couche d'accrochage 8 est ensuite directement déposée sur la surface supérieure du substrat 1 et du corps isolant 7. Dans cet exemple, la couche d'accrochage 8 comprend successivement une portion horizontale inférieure gauche 8a, une portion inclinée gauche 8b, une portion horizontale supérieure 8c, une portion inclinée droite 8d, une portion horizontale inférieure droite 8e qui recouvrent respectivement la surface horizontale gauche 1 a du substrat 1 , la première paroi inclinée croissante gauche 7b du corps isolant 7, la surface horizontale supérieure 7c du corps isolant 7, la deuxième paroi inclinée décroissante droite 7b du corps isolant 7et la surface horizontale droite l e du substrat 1 . De manière avantageuse, étant donné que les parois 7b, 7d du corps isolant 7 sont inclinées, les parois 8b, 8d de la couche d'accrochage 8 sont également inclinées comme illustré à la figure 7.
La couche d'accrochage 8, appelée également couche de croissance électrolytique, est formée dans cet exemple par le dépôt d'un matériau métallique, en particulier d'un matériau conducteur ou semi-conducteur de l'électricité, propre à promouvoir l'adhésion du matériau constituant la structure électrique par croissance électrolytique. A titre d'exemple, la couche d'accrochage 8 est une couche fine, d'épaisseur comprise entre I nm et 2μιτι en titane, chrome, tantale, tungstène, aluminium, or, cuivre, argent, nickel ou en alliage métallique comme et non limité au titane/tungstène, nickel/boron ou en alliage métallique/semi-conducteur comme et non limité au aluminium/silicium ou autre. De manière avantageuse, cette couche est réalisée en dépôt successif de deux ou de plusieurs couches de métal, comme par exemple en titane/cuivre, titane/or, chrome/or, Titane/Nickel/or ou autres configurations possibles.
La couche d'accrochage 8 est déposée par un procédé classique de dépôt « vertical » d'un matériau métallique connu de l'homme du métier, en particulier par pulvérisation cathodique, par évaporation thermique ou par électro-greffage (electrografting en anglais). Lors d'un tel dépôt, toutes les surfaces du substrat 1 et du corps isolant 7 sont dégagées et sont ainsi facilement atteintes par le matériau métallique constituant la couche d'accrochage 8, et l'on recouvre ainsi ces surfaces de manière homogène et continue.
De manière avantageuse, il n'est pas nécessaire de recourir à un initiateur, ce qui diminue le nombre d'étapes technologiques ainsi que les coûts et le temps de fabrication, limite le risque de défauts et répond aux différents points faibles cités précédemment. En référence à la figure 8, on dépose ensuite des couches de résine 4a, 4e sur la couche d'accrochage 8 afin, d'une part, de recouvrir les régions qui ne sont pas destinées à être mises en contact avec la structure électrique et, d'autre part, de laisser découvertes les régions de la couche d'accrochage 8 destinées à être mises en contact avec la structure électrique. De manière connue par l'homme du métier, les couches de résine 4a, 4e sont déposées de manière simultanée. On forme ainsi un moule pour le dépôt de la structure électrique, propre à limiter l'extension du matériau conducteur de l'électricité lors de l'étape de dépôt électrolytique, le matériau conducteur de l'électricité ne pouvant pas se déposer sur les zones de la couche d'accrochage 8 recouvertes par les couches de résine 4a, 4e.
Dans cet exemple, les couches de résine 4a, 4e sont respectivement déposées sur la portion horizontale inférieure gauche 8a et la portion horizontale inférieure droite 8e comme illustré à la figure 8.
Chaque couche de résine 4a, 4e ayant la structure souhaitée est obtenue par tout procédé adapté connu de l'homme du métier, en particulier par lithographie ou impression jet (« inkjet » dans sa dénomination anglaise). Dans cet exemple, chaque couche de résine 4a, 4e présente une épaisseur importante, en particulier une épaisseur comprise entre 1 Ομιτι et 50Όμιτι. Dans l'exemple représenté, elle a une épaisseur environ égale à 150μιτι. La résine formant la couche de résine 4a, 4e est en particulier une résine photosensible ayant une résolution comprise entre 1 pour 0.5 et 1 pour 50, de préférence entre 1 pour 2 et 1 pour 25. Dans l'exemple représenté, la résine a une résolution de 1 pour 15, c'est-à-dire que la plus petite largeur des tranchées pouvant être obtenues par photolithographie est de Ι Ομιτι d'épaisseur. Il est ainsi possible de former des motifs de largeur supérieure ou égale à 1 Ομιτι pour une épaisseur de résine de 150μιτι.
De manière avantageuse, le moule formé par les couches de résine permet de structurer différents types d'interconnexions. Afin de permettre le logement d'un corps 70 (en particulier une ou plusieurs puces) qui est épais et qui ne peut pas être aminci, il est avantageux de prévoir une cavité dans le substrat pour le montage dudit corps 70. Cela permet de limiter l'épaisseur globale du circuit intégré. Grâce à l'invention, il est possible de réaliser des interconnexions dans la cavité suite au montage dudit corps 70, notamment, dans les cavités adjacentes Cl , C2 formées entre le corps 70 et le bord relevé du substrat 70 comme illustré aux figures 30A et 30B.
Selon un premier exemple de réalisation, en référence à la figure 30A, un bloc de résine 4a comporte une portion s'étendant dans la première cavité adjacente Cl sur la couche d'isolation 71 de manière à limiter les dimensions de l'interconnexion 9-1 dans la première cavité adjacente Cl tout en lui permettant de s'étendre jusqu'à la paroi supérieure du corps 70 comme illustré à la figure 30B. Ainsi, l'interconnexion 9-1 possède un profil en S.
Selon un deuxième exemple de réalisation, en référence à la figure 30A, un bloc de résine 4e est positionné en-dehors de la deuxième cavité adjacente C2 de manière à autoriser l'interconnexion 9-2 à s'étendre entièrement dans la deuxième cavité adjacente C2 tout en lui permettant de s'étendre jusqu'à la paroi supérieure du corps 70 comme illustré à la figure 30B. Ainsi, l'interconnexion 9-2 possède un profil en U.
De telles interconnexions 9-1 , 9-2 permettent d'empiler un nombre important de puces électroniques dans une cavité du substrat tout en ayant un circuit intégré de faible épaisseur.
En référence à la figure 9, on forme ensuite la structure électrique 9 en déposant simultanément, par un procédé de dépôt électrolytique, le matériau conducteur de l'électricité sur les zones de la couche d'accrochage continue 8 non recouvertes par les couches de résine 4a, 4e. Du fait de sa continuité, la couche d'accrochage 8 est propre à conduire un courant électrique sur toute sa surface, et à permettre ainsi la formation simultanée et d'un seul tenant de la structure électrique 9.
De manière avantageuse, étant donné que les parois 8b, 8d de la couche d'accrochage 8 sont inclinées, la croissance électrolytique est améliorée, ce qui améliore le contrôle des épaisseurs.
La structure électrique 9 est réalisée dans un matériau conducteur de l'électricité, et propre à être déposé par électrolyse. Elle est avantageusement réalisée en cuivre. En variante, elle est réalisée en or ou tous autres métaux autorisant un dépôt électrolytique. La structure électrique 9 forme par exemple tout ou partie d'un composant électronique, notamment d'un composant électronique passif tel qu'une inductance, un transformateur, une antenne, etc. Il peut également former une ligne d'interconnexion, destinée à connecter entre elles différentes régions du substrat 1 et/ou différentes régions du substrat 1 et du corps isolant et/ou différentes régions du corps isolant. L'épaisseur de la structure électrique 9 dépend de sa fonction électronique. Elle dépend également de l'application du circuit. A titre d'exemple, des structures électriques 9 seront prévues avec des épaisseurs plus élevées dans un circuit amplificateur de puissance que dans un circuit numérique. A titre indicatif, l'épaisseur d'une structure électrique 9 est par exemple comprise entre Ι μιτι et 150μιτι. Après avoir formé la structure électrique 9, on dissout (figure 10) les couches de résine 4a, 4e, par exemple par immersion de l'ensemble représenté sur la figure 9 dans un bain propre à dissoudre sélectivement les couches de résine 4a, 4e ou par autre techniques connues par l'homme du métier ou fournies par le fabricant du matériau.
Enfin, toujours en référence à la figure 10, on grave la couche d'accrochage 8 continue dans les zones dans lesquelles elle n'est pas recouverte par la structure électrique 9, c'est- à-dire dans les zones recouvertes précédemment par les couches de résine 4a, 4e. Cette gravure est réalisée par tout procédé de gravure adapté, notamment par gravure humide ou sèche.
On obtient ainsi un circuit intégré tel que représenté sur la figure 10, et comprenant un niveau d'interconnexion formé par la structure électrique 9. Un deuxième mode de mise en oeuvre de l'invention est décrit en référence aux figures 1 1 à 15. Les références utilisées pour décrire les éléments de structure ou fonction identique, équivalente ou similaire à celles des éléments des figures 6 à 10 sont les mêmes, pour simplifier la description. D'ailleurs, l'ensemble de la description du mode de réalisation des figures 6 à 10 n'est pas reprise, cette description s'appliquant aux éléments des figures 1 1 à 15 lorsqu'il n'y a pas d'incompatibilités. Seules les différences notables, structurelles et fonctionnelles, sont décrites.
En référence aux figures 1 1 à 15, le corps isolant 7 possède une section en forme de demi- ellipse et comprend une première paroi inclinée croissante gauche 7f et une deuxième paroi inclinée décroissante droite 7g. Les parois 7f, 7g sont inclinées par rapport à la direction verticale Y de manière à comporter chacune une composante horizontale Cx et une composante verticale Cy. Les parois inclinées 7f, 7g possèdent chacune une pente croissante depuis la surface horizontale du substrat 1 jusqu'à un point haut O dudit corps isolant 7. Les parois inclinées 7f, 7g sont incurvées de manière à former des interconnexions 3D et des composants passifs inductifs tels que des inductances comme cela sera présenté par la suite. Les parois inclinées 7f, 7g forment avantageusement une demi-ellipse. De manière similaire à des parois inclinées planes, les parois inclinées incurvées 7f, 7g facilitent le dépôt de la couche d'accrochage 8 ainsi que de la structure électrique 9'.
De manière avantageuse, la structure électrique 9 présente la forme d'une spire. A cet effet, comme illustré à la figure 1 6, le corps isolant 7 situé entre le substrat 1 et la couche d'accrochage 8 peut être retiré par gravure humide ou sèche afin d'améliorer davantage les performances électriques aux hautes fréquences de ladite spire.
De manière préférée, en référence à la figure 26, plusieurs structures électriques incurvées 9' ou trapézoïdales 9 sont reliées ensemble par le procédé selon l'invention pour former des inductances (composant inductif) monoblocs 90, 90'. En pratique, des interconnexions 10 planes ou incurvées sont réalisées entre les spires élémentaires comme illustré à la figure 27. La réalisation simultanée des interconnexions 10 et des structures électriques incurvées 9' ou trapézoïdales 9, à l'aide d'un faible nombre d'étapes technologiques, permet de réduire les coûts et le temps de fabrication des composants inductifs.
De préférence, le corps isolant 7 situé entre le substrat 1 et la couche d'accrochage 8 est retiré afin d'améliorer les performances des inductances et des composants inductifs aux hautes fréquences, puisque ce corps présente des pertes diélectriques plus importantes que celles de l'air 90, 90'.
Le procédé selon l'invention permet d'obtenir, avec un nombre réduit d'étapes technologiques, des composants passifs inductifs de grande qualité. En outre, il permet de former des interconnexions électriques 90" comportant une paroi inclinée 9f reliant différents composants actifs à un substrat 1 comme illustré à la figure 27. Un tel procédé est particulièrement avantageux pour réaliser une interconnexion de hauteur verticale supérieure à 10 μιτι. Un troisième mode de mise en oeuvre de l'invention est décrit en référence aux figures 17 à 22. Les références utilisées pour décrire les éléments de structure ou fonction identique, équivalente ou similaire à celles des éléments des figures 6 à 10 sont les mêmes, pour simplifier la description. D'ailleurs, l'ensemble de la description du mode de réalisation des figures 6 à 10 n'est pas reprise, cette description s'appliquant aux éléments des figures 17 à 22 lorsqu'il n'y a pas d'incompatibilités. Seules les différences notables, structurelles et fonctionnelles, sont décrites.
Dans les deux modes de mise en oeuvre précédents, le corps isolant 7 était constitué de matériau isolant. Dans ce troisième mode de mise en oeuvre, le corps isolant 7 comporte un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70 qui est recouvert par une couche d'isolation 71 appelée également couche de passivation ou repassivation. Le corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70 comporte au moins une première paroi 70b s'étendant depuis la surface horizontale du substrat 1 jusqu'à un point haut dudit corps 70.
Comme illustré aux figures 17 à 19, le corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70 est couvert par une couche d'isolation 71 . La couche d'isolation 71 est de préférence réalisée en matériau diélectrique. La couche d'isolation 71 peut être composée d'un matériau organique ou inorganique, tel qu'un oxyde de semi-conducteur, un oxyde de métal, un polymère ou tous autres matériaux électriquement isolants. Elle peut être déposée par enduction centrifuge, par pulvérisation, par spray, par lamination, par pressage, par croissance, par impression (inkjet), par dépôt sous vide ou par tout type de dépôt connu par l'homme du métier.
De préférence, la couche d'isolation 71 est déposée par évaporation sous vide, par pulvérisation ou par spray afin d'obtenir une couche d'isolation d'épaisseur relativement conforme sur tous les parois (ni trop fine, no trop épaisse). La couche d'isolation 71 est déposée sur l'ensemble des parois (horizontales, verticales, inclinées, etc.) du corps 70 ainsi que sur le substrat 1 de manière à isoler entièrement le corps 70 composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70. Une passivation/isolation du corps 70, notamment de la face supérieure, permet d'éloigner les interconnexions des connexions présentes sur le corps 70 ainsi que de ce dernier, ce qui diminue les interactions par couplage électromagnétique et par conséquence, les pertes électriques. De plus, cela permet de router des interconnexions au-dessus des plots de connexion du corps 70, ce qui permet d'augmenter la densité de routage et de diminuer le nombre de couches de métallisations nécessaires à l'interconnexion de systèmes à hautes-densités d'entrées- sorties. Le coût de fabrication est alors réduit.
Dans cet exemple, en référence à la figure 18, des ouvertures 72 sont réalisées dans la couche d'isolation 71 à l'aide d'un procédé de photolithographie ou à l'aide d'une gravure par voie chimique humide ou sèche, par plasma ou par laser de manière à structurer la couche d'isolation 71 . De manière préférée, la couche d'isolation 7 est photosensible, ce qui permet de s'affranchir de l'utilisation d'une couche sacrificielle pour réaliser les ouvertures 72, rendant ainsi plus simple la structuration, c'est-à-dire, la formation d'espaces dans lesquels peuvent être formés les interconnexions 9. Toujours en référence à la figure 18, ces ouvertures 72 prévues dans la couche d'isolation 71 permettent de réaliser un contact entre les interconnexions 9 et ledit corps 70 ainsi qu'entre les interconnexions 9 et le substrat 1 . De manière avantageuse, la couche d'isolation 71 permet de former une pente d'inclinaison contrôlée sur le corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique dont les premières parois 70b sont verticales ou en contre-dépouille. Dans le cas où les parois dudit corps 70 sont en dépouille, la couche d'isolation 71 remplit une fonction d'isolation électrique. La couche d'isolation 71 assure la continuité physique entre le substrat 1 et les parois dudit corps 70, permettant ainsi de réaliser une structure électrique monobloc continue. La couche d'isolation 71 autorise ainsi la formation d'une structure électrique monobloc sur un corps composé de matériau conducteur et/ou semiconducteur et/ou magnétique et/ou diélectrique 70. Afin de contrôler l'inclinaison de la pente, la couche d'isolation 71 est déposée de manière préférée par spray (« spray coating »).
De manière préférée et selon le besoin de l'application, la méthode comprend une étape de réglage précis de l'inclinaison de la pente à l'aide d'une technique de photolithographie. En référence aux figures 29A et 29B, la couche d'isolation 7, photosensible dans ce cas, est insolée à travers un masque 100 comportant des lignes et/ou des motifs 102, 103 de longueurs et de largeurs variables afin de moduler la dose d'énergie reçue. Autrement dit, l'insolation est hétérogène. L'insolation est par exemple réalisée avec une source de lumière à ultraviolets ou un laser. De manière pratique, les portions insolées peuvent être retirées, notamment, au moyen de dissolution dans une solution chimique adaptée au matériau constituant la couche d'isolation ou directement via ablation dans le cas où un laser du type excimer est utilisé pendant l'insolation.
En pratique, l'épaisseur de la couche d'isolation 7, qui est retirée, est proportionnelle à la dose d'insolation reçue. Dans cette mise en œuvre, le masque 100 comporte une zone 101 , destinée à insoler la pente de la couche d'isolation 7, qui comporte une pluralité de motifs 103 de longueurs et de largeurs variables de manière à contrôler l'inclinaison de ladite pente de manière précise. De manière préférée, la zone 101 comporte une pluralité de motifs 103 dont la largeur est décroissante selon l'axe orienté du haute de la pente vers le bas de la pente comme illustré à la figure 29A. De préférence encore, les motifs 103 du masque 100 sont positionnés parallèlement à la pente afin d'obtenir une structuration optimale ainsi qu'une inclinaison optimale. De manière préférée, la structuration est réalisée en même temps que l'étape de structuration des ouvertures 72, ce qui accélère le procédé de fabrication. Pour former les ouvertures 72, le masque 102 comporte des motifs 102 dédiés.
Après insolation, comme illustré à la figure 29B, la couche d'isolation 7 comporte une pente d'inclinaison précise ainsi que des ouvertures 72 positionnées de manière précise grâce au masque 100.
Cette structuration peut être réalisée à l'aide d'un ou plusieurs masques 100 et à l'aide d'une ou plusieurs étapes d'insolation. De manière très avantageuse, l'inclinaison de chaque pente peut ainsi être réglée de manière individuelle, ce qui augmente les possibilités de routage. En référence aux figures 19 à 22, les structures électriques monoblocs 9 sont déposées de manière similaire aux modes de réalisation précédents afin de réaliser des interconnexions de formes divers et variées. Toutes les structures électriques monoblocs 9 sont déposées de manière simultanée. Le procédé selon l'invention autorise par défaut la réalisation d'interconnexions 9 multi- niveaux sur un substrat comportant une pluralité de corps isolants 7 dispersés et/ou empilés verticalement sur sa surface (figures 23 à 25). Il permet d'obtenir, avec un nombre réduit d'étapes technologiques, des systèmes tridimensionnels miniaturisés et performants. Ces systèmes peuvent être intégrés sur un substrat vierge 1 (figure 23) ou comportant des pistes métalliques 1 1 (figure 24). En outre, il permet d'intégrer simultanément des composants passifs inductifs PI de haute qualité, comme illustré sur la figure 25. Cette intégration, nommée « system-in-package » permet d'améliorer davantage les performances et la miniaturisation du système tout en réduisant son coût de fabrication. Il est à noter que, du fait de sa capacité de traiter des surfaces, le procédé permet d'intégrer plusieurs systèmes simultanément. Ce type d'intégration à l'échelle de plaquette (Wafer-Level-Packaging en anglais) permet de réduire davantage les coûts et le temps de fabrication et d'augmenter le volume de production. En référence à la figure 28, il est représenté une pluralité d'interconnexions 9 selon l'invention formées sur un substrat 1 comportant un corps formé de matériau conducteur, semi-conducteur et diélectrique, isolé par une couche isolante.
Grâce au procédé selon l'invention, on obtient une augmentation des rendements de fabrication et une diminution importante des coûts. Le dépôt en une seule étape de la structure électrique sans préparation des flancs permet d'obtenir une base de croissance électrolytique continue sur plusieurs niveaux de manière rapide et à moindres coûts.
Le procédé selon l'invention permet ainsi la fabrication de circuits intégrés, comprenant des composants actifs et passifs, formant des structures conductrices monoblocs, en particulier d'interconnexions 3D et de composants passifs inductifs ayant de très faibles pertes. Il permet de concevoir et de réaliser des amplificateurs de puissance RF et microondes de faibles dimensions ayant un rendement de puissance élevé et présentant donc une consommation réduite. Il peut aussi permettre d'implémenter une antenne directement sur le circuit intégré. Ce procédé peut de même être utilisé avantageusement pour assembler et interconnecter à l'échelle de plaquette « Wafer- Level-Packaging » des systèmes miniaturisés de type « System-in-Package ». L'utilisation du procédé n'est pas limitée à des substrats semi-conducteurs, elle peut être appliquée à d'autres types de substrats comme les verres, alumine, polymères, PCB, etc. ainsi que sur les substrats souples (PET, Polyimide...).

Claims

REVENDICATIONS
Procédé d'intégration d'au moins une interconnexion pour la fabrication d'un circuit intégré comprenant :
- une étape de dépôt d'au moins un corps isolant (7) sur un substrat (1 ) comportant une surface horizontale (l a), ledit corps isolant (7) comportant une première paroi (7b, 7f) s'étendant depuis la surface horizontale (l a) du substrat (1 ) jusqu'à un point haut (O) dudit corps isolant (7),
- une étape de dépôt d'une structure électrique monobloc (9, 9') en matériau conducteur de l'électricité s'étendant sur la surface horizontale (l a) du substrat (1 ) et la première paroi (7b) du corps isolant (7) de manière à former une interconnexion,
procédé de fabrication caractérisé par le fait que la première paroi (7b, 7f) est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale (l a) du substrat (1 ) jusqu'au point haut (O) dudit corps isolant (7), la première paroi (7b', 7f) comportant une composante horizontale (Cx) et une composante verticale (Cy) supérieure à 10 μιτι, le rapport d'inclinaison de la composante horizontale (Cx) sur la composante verticale (Cy) est compris entre 0.001 et 1 .35.
Procédé selon la revendication 1 , dans lequel le rapport d'inclinaison de la composante horizontale (Cx) sur la composante verticale (Cy) est compris entre 0.01 et 1 .
Procédé selon l'une des revendications 1 à 2, dans lequel la première paroi (7b, 7f) est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale (l a) du substrat (1 ) jusqu'au point haut (O) dudit corps isolant (7), la première paroi (7b', 7f) comportant une composante horizontale (Cx) et une composante verticale (Cy) supérieure à 10 μιτι, le rapport d'inclinaison de la composante horizontale (Cx) sur la composante verticale (Cy) est compris entre 0.001 et 1 .35, le corps isolant (7) comportant un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique (70), possédant une paroi (70b) verticale ou en contre-dépouille, qui est recouvert par une couche d'isolation (71 ), la couche d'isolation (71 ) recouvrant la paroi (70b) verticale ou en contre-dépouille permettant d'obtenir l'inclinaison de la première paroi (7b) du corps isolant (7), le procédé comporte : une étape de réalisation d'ouvertures (72) dans la couche d'isolation (71 ), - une étape de dépôt d'une structure électrique monobloc (9, 9') en matériau conducteur de l'électricité s'étendant sur la surface horizontale (1 a) du substrat (1 ) et la première paroi (7b) du corps isolant (7) de manière à former une interconnexion avec le corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique (70) via lesdites ouvertures (72).
Procédé selon la revendication 3, dans lequel, la couche d'isolation (71 ) étant photosensible, le procédé comporte une étape d'insolation de la couche d'isolation (71 ) à travers un masque (100) de manière à contrôler de manière précise l'inclinaison de la première paroi (7b) du corps isolant (7).
Procédé selon la revendication 4, dans lequel le masque (100) comporte une zone (101 ), destinée à insoler la première paroi (7b) du corps isolant (7), qui comporte une pluralité de motifs (103) de longueurs et de largeurs variables de manière à contrôler son inclinaison.
Procédé selon la revendication 5, dans lequel ladite zone (101 ) comporte une pluralité de motifs (103) dont la largeur est décroissante selon un axe orienté du haut de la première paroi (7b) du corps isolant (7) vers le bas.
Procédé selon l'une des revendications 4 à 6, dans lequel le masque comporte une pluralité de zones différentes de manières à contrôler de manière individuelle l'inclinaison de plusieurs premières parois (7b).
Procédé selon l'une des revendications 5 et 7, dans lequel les motifs (103) sont positionnés parallèlement à la pente de la première paroi (7b) du corps isolant (7) de manière à réaliser une insolation déterminée à une hauteur de pente prédéterminée.
9. Procédé selon l 'une des revendications 4 à 8, dans lequel les ouvertures (72) dans la couche d 'isolation (71 ) sont réalisées au cours de l 'étape d 'insolation.
10. Procédé selon l 'une des revendications 3 à 9, comprenant une étape de dépôt d'une couche de résine (4a, 4e) sur la couche d 'isolation (71 ) de manière à former un moule limitant l'extension du matériau conducteur de l'électricité lors de l'étape de dépôt de la structure électrique.
11. Procédé selon la revendication 1 0, dans lequel ledit moule possède une épaisseur comprise entre 1 0 et 1 50 μιτι et possède une résolution largeur/épaisseur comprise entre 1 pour 0.5 et 1 pour 50, de préférence, comprise entre 1 pour 2 et 1 pour 25.
12. Procédé selon l'une des revendications 10 à 1 1 , dans lequel, le substrat (1 ) comportant une cavité dans laquelle est positionné le corps isolant (7), ledit moule s'étend au moins en partie dans ladite cavité de manière adjacente audit corps isolant (7) .
13. Procédé selon l'une des revendications 1 à 1 2, dans lequel la composante horizontale (Cx) est comprise entre 0,1 et 1 50 μιτι, de préférence, entre 1 et 75 μιτι.
14. Procédé selon l'une des revendications 1 à 13, comprenant une étape de dépôt d 'une couche d'accrochage (8) sur ledit substrat (1 ) et ledit corps isolant (7) préalablement à l 'étape de dépôt de la structure électrique (9). 15. Circuit intégré comprenant un substrat (1 ) comportant :
un substrat (1 ) comportant une surface horizontale (l a),
au moins un corps isolant (7) situé sur ledit substrat (1 ), ledit corps isolant (7) comportant une première paroi (7b, 7f) s'étendant depuis la surface horizontale (l a) du substrat (1 ) jusqu 'à un point haut (O) dudit corps isolant (7),
une structure électrique monobloc (9, 9 ') en matériau conducteur de l'électricité s'étendant sur la surface horizontale (l a) du substrat (1 ) et la première paroi (7b, 7f) du corps isolant (7), circuit caractérisé par le fait que la première paroi (7b, 7f) est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale (l a) du substrat (1 ) jusqu'au point haut (O) dudit corps isolant (7), la première paroi (7b', 7f) comportant une composante horizontale (Cx) et une composante verticale (Cy) supérieure à 10 μιτι, le rapport d'inclinaison de la composante horizontale (Cx) sur la composante verticale (Cy) est compris entre 0.001 et 1 .35.
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