JP2006270009A - 電子装置の製造方法 - Google Patents

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chip
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伸晃 橋元
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Abstract


【課題】 基板上に形成された配線と、この基板に段差を介して接続するような配線を形成する際に、これら配線の接続部分の断線を防止し、その接続信頼性を向上させるとともに、配線同士の接続工程を簡略化した電子装置の製造方法を提供する。
【解決手段】 基板5上に第1の配線20を形成する工程と、基板5上に所定形状に形成した台座を配置する工程と、第1の配線20と接続され、かつ台座上に延在する第2の配線25を形成する工程と、を備えたことを特徴とする。
【選択図】 図4

Description

本発明は、電子装置の製造方法に関する。
近年、MEMS(Micro Electro Mechanical System)技術を用いて超小型・超高性能の電子部品(MEMS素子)を製造する研究・開発が盛んに行われている。MEMS技術を用いた電子部品は多岐に亘るが、その一種として例えば、インクジェットプリンタを構成するインクジェットヘッド等が知られている。ところで、MEMS技術で製造された電子部品(電子装置)及び、MEMS技術以外で製造された電子部品では、電子部品を構成する基板の面積上の制約やその他の理由により、基板上に形成されている基板配線と、基板上に実装する半導体チップ等の部品の端子部とを、基板面上で直接接続できない場合がある。
例えば、側面に接続端子の端部が露出する半導体チップを、基板上に実装する場合、接続端子をこの基板の配線と直接接触させることは難しい。
そこで、半導体チップの側面上に、前記接続端子と接続する配線を半導体チップの上面まで引き回し、この配線と基板上に設けられている基板配線とを接続することで、半導体チップの接続端子と基板の基板配線とを、配線を介して導通する技術がある(例えば、非特許文献1参照)。
米国特許第6646289号明細書
しかしながら、半導体チップの側面に露出している接続端子と、この側面上に形成した配線との接続部分は線状となり、したがって前記接続端子と配線とは線接触した状態となってしまう。よって、外部応力や曲げ等の力が加わった際に、前記接続端子部と基板配線との接続部に断線が発生しやすくなるなど、接続信頼性に問題があった。
ところで、基板上に直接半導体チップ等を実装できない場合には、基板上に台座などによる段差を設け、この段差上に半導体チップを設ける方法が考えられる。
本発明は前記事情に鑑みてなされたもので、基板上に形成された配線と、この基板に段差を介して接続するような配線を形成する際に、これら配線の接続部分の断線を防止し、その接続信頼性を向上させるとともに、配線同士の接続工程を簡略化した電子装置の製造方法を提供することを目的とする。
本発明は上記課題に鑑みてなされたものであり、基板上に第1の配線を形成する工程と、前記基板上に所定形状に形成した台座を配置する工程と、前記第1の配線と接続され、かつ前記台座上に延在する第2の配線を形成する工程と、を備えたことを特徴とする。
この方法によれば、台座上に形成された第2の配線と基板上に形成された第1の配線とは、基板上で接続されていて、前記第1の配線と前記第2の配線との接続部は基板面上で面接触によって接続するので、第1の配線と第2の配線とを確実に導通させることができる。また、第1の配線と第2の配線との接続部が面で接続するので、接続部の強度を増すことができ、例えば、曲げや落下等によって、接合部に外部から力が加わった場合に接合部の断線を防止して、第1の配線と第2の配線との接続信頼性を向上でき、この接合部を備えた電子装置の信頼性を向上することができる。
また本発明の電子装置の製造方法は、前記台座の端面の少なくとも一部を、前記基板の上面に対して傾斜面となるように形成することも好ましい。
この方法よれば、特に前記傾斜面上に第2の配線を引き回すことにより、第2の配線が鋭く曲がることによる断線を防止することができ、電子装置の信頼性を向上することができる。
また本発明の電子装置の製造方法は、前記傾斜面を鋭角をなす傾斜面となるように形成することも好ましい。
この方法によれば、台座の端面と基板の上面との勾配が緩やかになり、第2の配線の鋭く曲がることでの断線をより確実に防止することができる。
また本発明の電子装置の製造方法は、前記第2の配線の形成工程において、前記基板及び台座上にシード層を形成する工程と、前記シード層上にレジストを塗布した後、前記第2の配線を形成する領域の前記レジストを除去して前記シード層を露出させる工程と、前記シード層上にメッキ処理により第2の配線材料を形成する工程と、前記レジストを除去する工程と、前記第2の配線材料をマスクとして前記シード層を除去し、前記第2の配線を形成する工程と、を有することも好ましい。
この方法によれば、メッキ処理により第2の配線を形成するため、基板上に形成される第1の配線から台座上にわたって一括で第2の配線を形成することができる。これにより、確実に第1の配線と第2の配線とを面接合させて電気的に接続させることができる。また、メッキ処理により第2の配線材料(第2の配線)を一括で第1の配線上に形成するため、第1の配線と第2の配線とを接続する工程を別途設ける必要がない。これにより、低コスト化を図ることができる。また、例えばスパッタ法により第2の配線を形成する場合には、真空状態で行わなければならないため、真空装置が必要となる。これに対し本発明によれば、メッキ処理により第2の配線を形成するため、真空装置が不要となり、設備投資が解消され、低コスト化を図ることができる。また、スパッタ法ではマスクの影により成膜ムラが発生するが、メッキ処理によれば、基板等を液体に浸漬してシード層上のみに第2の配線材料を堆積させるため、安定してメッキ析出することができる。従って、凹凸が複雑な表面形状の部品にも安定した第2の配線を形成することができる。
また本発明の電子装置の製造方法は、前記第2の配線の形成工程において、前記第2の配線材料をシード層としてメッキ処理を施し、前記第2の配線材料上に配線材料を積層することも好ましい。
この方法によれば、第2の配線上にさらに配線材料を積層して、第2の配線としている。そのため、第2の配線の単層のみの場合と比較して、多層構造とすることにより第2の配線の膜厚が厚くなる。これにより、配線抵抗であるインピーダンスを低下させて、大電流を流すことができる。
また本発明の電子装置の製造方法は、前記第2の配線の形成工程において、前記基板及び台座上にシランカップリング処理を施し、前記第2の配線に対応したシランカップリング材からなるパターンに形成する工程と、前記基板及び台座上に形成したシランカップリング材からなる前記パターン上にシード層を形成する工程と、前記シード層上に、メッキ処理により第2の配線材料を形成して前記第2の配線を形成する工程と、を有することも好ましい。
この方法によれば、基板上にシランカップリング処理を施しているため、シランカップ
リング処理を施した第2の配線に対応した領域にのみ選択的にシード層を形成することが
できる。そして、シード層にメッキ処理を施すことにより、シード層上にのみ第2の配線
材料を形成することができる。また、メッキ処理により第2の配線を形成するため、基板
上の第1の配線から台座上にわたって一括で第2の配線を形成することができ、確実に第
1の配線と第2の配線とを面接合させて電気的に接続することができる。また、メッキ処
理により第2の配線を形成するため、真空装置が不要となり、設備投資が解消され、低コ
スト化を図ることができる。さらに、凹凸が複雑な表面形状の部品にも安定した第2の配
線を形成することができる。
また本発明の電子装置の製造方法は、前記台座上に延在する前記第2の配線に、電子部品に設けられた電極が下面側を向くように配置して、前記第1の配線と前記電極とを前記第2の配線を介して電気的に接続する工程を有することも好ましい。
この方法によれば、メッキ処理により一括で、基板上に形成される第1の配線と、第2の配線とを面接触させて接続することができる。従って、第2の配線上に電子部品の電極を配置することにより、電子部品の電極と基板上の第1の配線とを安定して確実に電気的に接続させることができる。
また本発明の電子装置の製造方法は、前記台座上に延在する前記第2の配線に、電子部品に設けられた電極が上面側を向くように配置する工程と、前記電子部品の側方の少なくとも一部に、前記台座の上面に対して傾斜面となるような絶縁部を形成する工程と、前記第1の配線から前記絶縁部の側面の傾斜面上を介して前記電子部品の前記電極まで延在する前記第2の配線を形成し、前記第1の配線と前記電子部品の前記電極とを前記第2の配線を介して電気的に接続する工程と、を有することも好ましい。
この方法によれば、台座上に電子部品を配置した後に、電子部品の上面の電極と基板上の第1の配線とを第2の配線を介して電気的に接続させることができる。これにより、第2の配線の形成と電子部品との接合とを同時に行うことができ、電子装置の製造工程を簡略化できる。また、台座上に電子部品を配置した後に、電子部品の電極と第1の配線との全面を覆うようにメッキ処理により一括で第2の配線を形成するため、電子部品の電極と第1の配線とを安定して電気的に接続させることができる。また、電子部品の側部には絶縁部が形成されているので、第2の配線が電子部品の端子部分以外では絶縁された状態となり、電子部品の側部でのショートを防止することができる。さらに、前記絶縁部は傾斜面を備えているので、特に、第2の配線を前記傾斜面上を引き回すことで、第2の配線が鋭く曲がることによる断線を防止することができる。従って、第2の配線を介して基板上の第1の配線と電子部品とを確実に接続することで、電子装置の信頼性を向上できる。
また本発明の電子装置の製造方法は、前記台座上に少なくとも1以上の他の台座を配置し、前記他の台座上に前記電子部品を配置すること好ましい。
この構成によれば、基板に配置した台座上に少なくとも1以上の他の台座を配置することで電子装置を多段構造とすることができる。これにより、本発明も上記発明と同様に、第1の配線と第2の配線とを基板面上で面接触によって接続するので、第1の配線と第2の配線とを確実に導通させることができる。
前記傾斜面は鋭角をなす傾斜面となっていることも好ましい。
この方法によれば、傾斜面の勾配が緩くなって第2の配線の断線をより確実に防止できる。
また本発明の電子装置の製造方法は、前記電子部品にICチップを用いることも好ましい。
この方法によれば、基板の制約がある場合でも、基板とICチップとの間に段差を設けてICチップを実装できるので、ICチップを高密度実装することができ、電子装置を小型化することができる。
[第1の実施形態]
(電子装置)
以下、本発明について詳しく説明する。
図1は、本発明の電子装置の製造方法を用いて製造された電子装置を説明する図であって、図2のA−A線矢視による側断面図である。図1中符号1は、本発明の電子装置である。図2は、本発明の電子装置1を説明するための、一部(後述する樹脂35)を透視した平面図である。
図1に示すように、電子装置1は、例えば、Siからなる基板5と、この基板の上に形成された台座10とを備えている。前記台座10は、例えば、Si、セラミクス等の材料からなる板状のものである。また、前記台座10は、有機基板、電子部品等であっても良い。
本実施形態においては、前記台座10は、基板5と同じ材料であるSiから形成されたものが好ましい。なぜならば、前記基板5と台座10とで材料が違うものを用いた場合に、熱膨張係数の違いによって応力等の影響を少なくするためである。また、台座10の高さとしては、400μmのものを用いた。そして、前記台座10は、接着剤等からなる接着層12によって基板5上に貼り付けられたものとなっている。なお、基板5上に台座10を貼り付ける方法としては、接着剤からなる接着層12を使用しない、例えば、常温接合又は原子間接合等により貼り付けることも可能である。また、本発明の電子装置1は、基板5上に電子部品を設ける際に、基板5と電子部品との間に高さの差が必要な場合に用いることを想定している。
前記基板5上には、周辺回路(図示せず)等に接続されていて、例えば、メッキ等からなる配線パターンを構成する第1の配線20が形成されている。前記台座10上には、前記第1の配線20に電気的に接続される第2の配線25が形成されていて、前記基板5上で第1の配線20と第2の配線25とが、電気的に接続されたものとなっている。第2の配線25は、メッキ処理、スパッタ法、スパッタマスク法、CVD法又はインクジェット法により形成されたものである。
台座10の端面は、基板5の上面に対して傾斜面10aとなっていて、前記傾斜面10aは前記基板5の上面に対して鋭角(0度より大きく90度未満の角度)となっている。
詳細には、面方位が(110)のSiを用いて異方性エッチング処理により台座10を形成した場合、台座10の傾斜面10aは基板5の上面に対して54.3度となる。
なお、本発明において台座10の端面とは、台座10の外周面、及び台座10に開口部が形成されている場合には、前記開口部の内側の面を含むものである。
そして、基板5上の第1の配線20に接続された第2の配線25は、前記傾斜面10a上を通って、台座10の上面側にまで引き回されるように形成されている。接着層12の下にも第1の配線パターン20が形成されていても良い。また、前記傾斜面10aは、その傾斜角度が小さことが望ましい。なお、前記傾斜面10a上に配線が形成できれば良いので、スパッタ条件やフォト条件によっては、傾斜面10aの傾斜角度は垂直でも良く、台座10が、薄ければ、垂直(90度)でも構わない。さらに、第2の配線25を例えばCVD法により形成する場合には、台座10の傾斜面10aを基板5の上面に対して鈍角(90度より大きく180度より小さい角度)に形成することも可能である。
前記台座10上には、ICチップ30(電子部品)が設けられている。
なお、台座10上に形成される電子部品が、本実施形態のようにICチップ30である場合に、電子装置1を半導体装置ということができる。
前記ICチップ30の第1の面32上には、図2に示すように複数の電極34が形成されている。第1の面32は四辺形(例えば矩形)であっても良い。複数の電極34は、第1の面32の周縁部(端部)に形成されていても良い。例えば、複数の電極34は、第1の面32の四辺に沿って配列されていても良いし、二辺に沿って配列されていても良い。
少なくとも1つの電極34が、第1の面32の中央部に配置されていても良い。
図1に示したように、第1の面32には、少なくとも1層からなる電気的絶縁膜であるパッシベーション膜16が形成されている。パッシベーション膜16は、樹脂でない材料(例えばSiO2又はSiN)のみで形成しても良いし、その上に樹脂(例えばポリイミド樹脂)からなる膜をさらに含んでも良いし、樹脂層単独で形成しても良い。パッシベーション膜16には、電極34の少なくとも一部(例えば中央部)を露出させる開口が形成されている。すなわち、パッシベーション膜16は、電極34の少なくとも中央部(第2の配線25と接続される部分)を避けて形成されている。また、電極34の端部にパッシベーション膜16が載っていても良いし、パッシベーション膜16が第1の面32の全面を覆っていても良い。
図2に示したように、前記電極34と前記第2の配線25とが接触することで電気的に接続されたものとなっている。また、前記第1の配線20と前記第2の配線25との接続部は、面で接続した状態となっている。
図1に示したように、第1の配線20と第2の配線25の接続部及び、ICチップ30上には、例えば、エポキシ、シリコーン樹脂等からなる樹脂35によって覆われていて、外部の衝撃や湿気等から保護されている。
また、本実施の形態では台座10及び基板5は絶縁性を有している前提で記載されているが、台座10及び基板5の表面絶縁性が不足する場合、又は絶縁性がない場合には台座10上、及び基板5上で配線形成面に予め絶縁層を形成しておくことが望ましい。具体的には、酸化膜、窒化膜、樹脂などを好適な方法(例えば、スパッタ、スピンコートなど)で形成するようにしても良い。
なお、図1、及び図2中においては、ICチップ30の電極34側を下側(フェースダウン)に向けて台座10上に実装した、所謂フェースダウン方式による場合を示しているが、前記電極34側を上側に向けて、この電極34と第2の配線25とをAu,Al等のワイヤーによって接続するワイヤーボンディング方式を採用しても良い。
(電子装置の製造方法)
次に、図3(a)〜(d)及び図4(a)〜(e)を用いて、本発明の電子装置1の製造方法について説明する。
図3(a)に示すように、前述したようにSiからなる台座10に、後述する第2の配線25の形成を容易にするためのV溝11を形成する。前記V溝11の形成方法としては、異方性エッチングや、斜め形状(ベベルカット)のブレードを使用して機械的に形成する。前記台座10をV溝11の底部で2つに分離(ダイシング)した後、一方の傾斜面10aを備えた台座10を利用する。なお、樹脂などが収縮することで形成されたテーパー面を利用しても良い。さらに、必要に応じ前述の絶縁膜形成処理を施しても良い。また、台座10は端部は垂直又は鋭角の傾斜面10aではなく、鈍角の傾斜面10aとなるように形成しても良い。
次に、図3(b)に示すように、前記基板5上に、Cu、Ni−p又はAu等の材料を用いて、メッキ処理、スパッタ法、スパッタマスク法、CVD法又はインクジェット法により第1の配線20を形成する。なお、前記第1の配線20は、予め基板5上に形成されていても良い。また、前記第1の配線20は、スパッタリングや、基板5上に貼り付けられた金属箔をエッチングすることによって形成しても良い。配線形成前に基板上にも必要に応じ、予め前述の絶縁膜形成処理を施しても良い。
基板5上に前記台座10を位置あわせをして、接着層12を介して貼り付ける。また、接着層12の代わりに、台座10上に予め貼られたシート状接着剤を用いても良いし、合金などによる金属拡散接合、溶融、ロウ付等による接着以外の固定方法を用いても良い。
次に、第1の配線20及び台座10上に第2の配線25を形成する方法について図4(a)〜(f)を参照して説明する。図4(a)〜(e)は、図2のB−B’線に沿った断面図である。
図4(a)に示すように、第1の配線20及び台座10上の全面を覆うようにしてパラジウム(Pd)を材料としたシード層13を形成する。具体的には、まず、電子装置1をパラジウムとスズとを含む混合液に浸漬させた後、電子装置1を塩酸等の酸で処理する。これにより、電子装置1の第1の配線20及び台座10上にパラジウムのみからなるシード層13を形成することができる。なお、シード層13を形成する前に、第1の配線20及び台座10上の全面にプラズマ処理を施すことも好ましい。これにより、第1の配線20等とシード層13との密着性を向上させることができる。また、シード層13はスパッタ法により形成することも好ましい。
次に、図4(b)に示すように、シード層13上の全面にフォトレジスト15を塗布し、塗布したフォトレジスト15を熱処理によって硬化させる。フォトレジスト15は、第1の配線20及び台座10との接続部上の凹凸を回避するため、スプレーコート法により塗布することが好ましい。次に、シード層13上に塗布したフォトレジスト15をフォトリソグラフィー処理によって所定形状にパターニングする。具体的には、第2の配線25に対応した開口パターンが形成されたマスクを用いて、フォトレジスト15に露光処理を施す。なお、本実施形態においては、ポジ型のレジストを採用しているが、ネガ型のレジストを採用することも可能である。次に、上記マスクの開口パターンが照射されたフォトレジスト15に現像処理を施す。これにより、図4(b)に示すように、露光光が照射されたフォトレジスト15が溶解され、フォトレジスト15の下層に形成されるシード層13aが露出する。つまり、第2の配線25を形成する領域のフォトレジスト15が除去される。
次に、図4(c)に示すように、無電解メッキ処理によりシード層13上に第2の配線材料25aを堆積させる。具体的には、電子装置1をCuメッキ液に所定時間浸漬する。これにより、シード層13であるパラジウムを核として溶液中の銅イオンが還元され、銅(導電材料)が析出し、第2の配線材料25aが第2の配線25に対応したシード層13上に形成される。このとき、第2の配線材料25aは、基板5上の第1の配線20から台座10上にまで延在して形成され、基板5上の第1の配線20と電気的に接続される。なお、第2の配線材料25aは、上記Cuの他にNi−p又はAu等の導電材料を採用することができる。
続けて、図4(c)に示すように、無電解メッキ処理又は電解メッキ処理により、第2の配線材料25a上にCu、Ni−p又はAu等の配線材料25bを堆積させる。このようにして、形成する第2の配線を多層構造とする。この場合に、1層目の第2の配線材料25aには、密着強度の優れたTi、W、Ti−W、Ni又はCr等を用い、2層目の配線材料25bには、抵抗率の低いCu、Al又はAu等を用いる。この処理により、第2の配線25の膜厚を厚く形成することができ、配線抵抗であるインピーダンスを低下させて、第2の配線25の大電流化を図ることができる。なお、第1の配線20及び第2の配線25は、上述において説明した材料のうち、互いに異なる材料を選択して形成することが好ましい。第1の配線20と第2の配線25の材料が同じ場合には、第2の配線25をエッチング処理等により形成する際に、同時に第1の配線20をエッチングしてしまうからである。
次に、図4(c)に示すように、多層構造からなる第2の配線材料25aの最表面上に、Au,Sn等のハンダ層25cをメッキ処理等の各種方法により形成する。これにより、基板5上に実装される半導体チップとの接合を良好とすることができる。なお、このハンダ層25cを第2の配線材料25a上に形成せずに、第2の配線25を形成することも可能である。
次に、図4(d)に示すように、フォトレジスト15を除去する。そして、図4(e)に示すように、第2の配線材料25a及び配線材料25bをマスクとして、除去したフォトレジスト15の下層の不要となるシード層13をエッチング処理により除去する。エッチング処理は、ウエットエッチング処理又はドライエッチング処理のいずれも採用することができる。これにより、図3(c)及び図4(d)に示すように、第1の配線20上から台座10上に延在するシード層13、第2の配線材料25a、配線材料25b及びハンダ層25cからなる多層構造の第2の配線25を形成することができる。
次に、図3(d)に戻り、第2の配線25上に、ICチップ30を実装する。前記ICチップ30に形成されている電極34と、第2の配線25に接続するために、前記電極34側を下側(フェイスダウン)に向けて、ICチップ30を実装し、電極34と第2の配線25とを例えばハンダを介して接続する。図示しないが、ICチップ30と台座10の間には、接続信頼性を向上させるための樹脂が充填されることが好ましい。さらに、フェイスダウン実装方式としては、ハンダ以外にも金バンプを用いた各種の金属接合方式や樹脂圧接方式が提案されているので、それらを用いてもちろん構わない。また、ICチップ30をフェースアップの状態(前記電極34側を上側に向けた状態)で第2の配線25上に実装し、Au,Al等のワイヤーによって接続するワイヤーボンディング接合を用いてもよい。
ICチップ30を実装した後、第1の配線20と第2の配線25の接続部及び、ICチップ30と第2の配線25との接続部を保護するように、前述したエポキシ、シリコーン樹脂等からなる樹脂35によってモールドする。このとき、配線接続部にモールドした樹脂35による残留応力が生じにくいように、樹脂35は低応力樹脂を用いることが好ましい。こうすることで、基板から配線接合部分、配線部分、ICチップ実装部分は樹脂で覆われるため、特に耐湿度信頼性を向上させることができる。
以上の工程により、本発明の電子装置1が製造される。
本実施形態の電子装置1の製造方法によれば、メッキ処理により第2の配線25を形成するため、基板5上に形成される第1の配線20から台座10上にわたって一括で第2の配線25を形成することができる。これにより、確実に第1の配線20と第2の配線25とを面接合させて電気的に接続させることができる。よって、第1の配線20と第2の配線25との接続部の信頼性を向上し、特に、耐温度サイクル、曲げや落下等の信頼性試験での接続信頼を向上することができる。また、メッキ処理により第2の配線材料25aを第1の配線20上に一括で形成するため、第1の配線20と第2の配線25とを接続する工程を別途設ける必要がない。これにより、低コスト化を図ることができる。また、例えばスパッタ法により第2の配線25を形成する場合には、真空状態で行わなければならないため、真空装置が必要となる。これに対し本実施形態によれば、メッキ処理により第2の配線25を形成するため、真空装置が不要となり、設備投資が解消され、低コスト化を図ることができる。また、スパッタ法ではマスクの影により成膜ムラが発生するが、メッキ処理によれば、基板5等を液体に浸漬してシード層上のみに第2の配線材料25を堆積させるため、安定してメッキ析出することができる。従って、凹凸が複雑な表面形状のICチップ30にも安定した第2の配線を形成することができる。
また、台座10を基板5上に設けたことで、台座10上に第2の配線25を引き回すことで基板5に対して高い位置での導通を取ることができる。また、基板5の設計上の制約等で、基板5上に直接ICチップ30が実装できないような場合でも、本発明を採用すれば、基板5とICチップ30との間に台座10を設けてICチップ30を実装できるので、ICチップ30を基板5上に高密度実装することができ、電子装置1を小型化することができる。
また、前記台座10の端面は、前記基板5の上面に対して傾斜面10aとなるようにすれば、基板5上の接続部分で第2の配線25が鋭く曲がることを防止し、第2の配線25の断線を防止する。また、前記傾斜面10aが前記基板5の上面に対して鋭角をなす傾斜面となっているので、傾斜面10aの勾配が緩くなって、第2の配線25の断線を起こりにくくすることで、第2の配線25の断線をより確実に防止して電子装置1の信頼性を向上することができる。なお、第2の配線25を例えばCVD法により形成する場合には、台座10の傾斜面10aを基板5の上面に対して鈍角に形成することも可能である。
また、前記台座10上には、ICチップ30が設けられていて、該ICチップ30は前記第2の配線25に接続されている。よって、台座10上に設けられたICチップ30の電極34は、第2の配線25に接続しているので、第2の配線25を介して基板5上の第1の配線20と導通することができる。よって、基板5上にICチップ30を設ける場合に、例えば、基板5の制約からICチップ30を基板5に比べて高い位置に設けた場合に、本発明を適用すれば、台座10上の第2の配線25とを介して、基板5の第1の配線20と、ICチップ30とを導通させることができる。
[第2の実施形態]
以下に本発明の電子装置の好適な実施形態の一例について説明する。
上記実施形態では、基板及び台座上の全面にシード層を形成した後、フォトレジストによって区画された領域にメッキ処理を施し、第2の配線を形成した。これに対し、本実施形態では、基板上にシランカップリング処理を施して、シランカップリング剤上にシード層を形成し、メッキ処理を施して第2の配線を形成する点において異なる。なお、その他のパターンの形成方法の基本構成は、上記第1実施形態と同様であり、共通の構成要素には同一の符号を付し、詳細な説明は省略する。
図5(a)〜(d)は、第1の配線20及び台座10上に第2の配線25を形成する工程を示す図2の電子装置のB−B’線に沿った断面図である。
まず、図5(a)に示すように、基板5上の第1の配線20及び台座10上の全面にシランカップリング処理を施す。具体的には、シランカップリング剤等を含む液体材料を例えばインクジェット(IJ)方式や、スリットコート方式、印刷法又はスピンコート方式により、第1の配線20及び台座10上の全面を覆うようにして塗布する。
次に、図5(a)に示すように、基板5の上方に、第2の配線パターンに対応した開口部18aが形成されたマスク18を装着する。続けて、このマスク18を用いて、基板5上に塗布されたシランカップリング剤に紫外線を照射し、紫外線照射部分のシランカップリング剤を分解除去する。つまり、第2の配線パターンが形成されない基板5及び台座10上のシランカップリング剤を除去する。これにより、第1の配線20及び台座10上には、図5(b)に示すように、基板5上の第1の配線20から台座10上まで延在する第2の配線に対応したシランカップリング剤からなるパターン19が形成される。なお、レーザや電子線を照射することにより、シランカップリング剤を分解除去し、第2の配線形成以外の領域に選択的に照射することも可能である。
次に、図5(c)に示すように、基板5及び台座10上のパターン形成領域に形成されたシランカップリング剤のパターン19上にシード層13を形成する。シード層13の材料としては、上記第1実施形態と同様に、パラジウム(Pb)を用いることができる。シード層13の形成方法としては、電子装置をパラジウムとスズとを含む混合液に浸漬した後、電子装置を塩酸等の酸で処理する。これにより、パラジウムのみからなるシード層13をシランカップリング剤上に形成することができる。
次に、図5(d)に示すように、第2の配線25を構成する材料を無電解メッキ処理によりシード層13上に堆積させる。具体的には、まず、電子装置1をCuメッキ液に所定時間浸漬させる。これにより、シード層13であるパラジウムを核として溶液中の銅イオンが還元され、銅(導電材料)が析出し、第2の配線材料25aが、第2の配線25に対応したシード層13上に形成される。このとき、第2の配線材料25aは、基板上の電極34から台座10上にまで延在して形成され、基板5上の電極34と電気的に接続されている。なお、第2の配線材料25aは、上記Cuの他にNi−p又はAu等の導電材料を採用することが可能である。
なお、上記第1実施形態と同様に、第2の配線25の膜厚化を図るため、さらに第2の配線材料25a上に配線材料をメッキ処理により堆積させて、第2の配線25の多層化を図ることも可能である。また、第2の配線25上に、Au,Sn等のハンダ層25cをメッキ処理等の各種方法により形成することも可能である。
本実施形態によれば、基板5上にシランカップリング処理を施しているため、シランカ
ップリング処理を施した第2の配線25に対応した領域にのみ選択的にシード層13を形
成することができる。そして、シード層13にメッキ処理を施すことにより、シード層1
3上にのみ第2の配線25材料を形成することができる。これにより、確実に第1の配線
20と第2の配線25とを面接合させて電気的に接続させることができる。よって、第1
の配線20と第2の配線25との接続部の信頼性を向上し、特に、耐温度サイクル、曲げ
や落下等の信頼性試験での接続信頼を向上することができる。また、メッキ処理により第
2の配線25を形成するため、基板5上の第1の配線20から台座10上にわたって一括
で第2の配線25を形成することができ、確実に第1の配線20と第2の配線25とを面
接合させて電気的に接続することができる。また、メッキ処理により第2の配線25を形
成するため、真空装置が不要となり、設備投資が解消され、低コスト化を図ることができ
る。
[第3の実施形態]
次に、本発明の電子装置の第3の実施形態について説明する。
図6、図7は、第3の実施形態における電子装置を説明する図であって、図7のA−A線矢視による側断面図である。図6中符号2は、電子装置である。図7は、本発明の電子装置2を説明するための、一部(後述する樹脂35)を透視した平面図である。なお、上記第1実施形態と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
本実施形態の電子装置2は、前記実施形態の電子装置1の第2の配線25がICチップ30の第1の面(上面)32に形成されたAlからなる電極34を覆うように接続され、ICチップ30の外周部に後述する絶縁部が形成されている。なお、電極34の酸化を防止するため、Ni等のメッキにより電極34の全面を被覆することも好ましい。さらに、電極34上に、Al、Ni−Cr、Cu、Ni、Au又はAg等の金属材料からなる突起(バンプ)を形成し、第2の配線25と電極34との導通を図ることも好ましい。上述したメッキ及び突起は、無電解メッキ処理により形成される。その他の電子装置1の構成は上記第1実施形態の電子装置1の構成と同一のものとなっている。
図6に示すように、電子装置2は、基板5とこの基板の上に形成された台座10とを備えている。前記台座10は、接着層12によって基板5上に貼り付けられたものとなっている。また、基板5上には、メッキ処理、スパッタ法、スパッタマスク法、CVD法又はインクジェット法により、第1の配線20が形成されている。
前記台座10の端面は、基板5の上面に対して傾斜面10aを備えている。なお、この傾斜面10aは基板5の上面に対して鋭角となっていることが好ましい。また、前記台座10上には、ICチップ30が設けられている。前記ICチップ30は、台座10上に接着層39を介して貼り付けられたものとなっている。また、前記ICチップ30の側方には、ICチップ30の側面部を覆うように絶縁部40が設けられている。前記絶縁部40は台座の面に向かって漸次外側に傾斜した傾斜面40aを備えたものとなっている。従って、絶縁部30の最も厚い部分がICチップ30に接するように形成され、最も薄い部分がICチップ30から最も離れるように斜面をなして形成されている。
前記絶縁部40は、電気的に絶縁性を有する材料(例えば樹脂)によって形成されている。なお、前記絶縁部40は、接着層39とは異なる材料で形成されていても、同じ材料でも良い。また、本実施形態のように、絶縁部40はICチップ30の側面に接触していても良い。すなわち、絶縁部40とICチップ30との間に隙間が形成されないようになっていても良い。図6に示す例では、ICチップ30の高さを超えないように絶縁部40が設けられている。
電子装置2において、前記電子装置1と同様にして、スパッタリング及びフォトリソグラフィー法を用いて形成された第2の配線25は、図7に示すように、基板5上で第1の配線20に接続し、図6に示した前記傾斜面10a上を引き回されることで台座20上に形成され、さらに前記絶縁部40の傾斜面40a上を引き回されてICチップ30の上面(第1の面32)側に形成されている電極34に接続されたものとなっている。
よって、前記第1の配線20と前記第2の配線25との接続部、及び電極34と第2の配線25との接続部は、面で接続した状態となっている。
前記第1の配線20と第2の配線25の接続部及び、前記ICチップ30上を覆うようにして樹脂35によってモールドし保護されている。こうすることで、基板から配線接合部分、配線部分、ICチップ実装部分は樹脂で覆われるため、特に耐湿度信頼性を向上させることができる。
(電子機器の製造方法)
次に図8(a)〜(f)を用いて、本実施形態の電子装置2の製造方法について説明する。なお、本実施形態では、図8(a)に示した台座10の製造工程、図8(b)に示した前記台座10と基板5との貼り合わせ工程、及びその他の工程において、第1実施の形態と同一工程については説明を省略する。
基板5上に台座10を貼り付けた後、図8(c)に示すようにICチップ30を接着層39を用いて前記台座10上に貼り付ける。なお、図8(c)中においては、ICチップ30は模式的に示している。次に、図8(d)に示すようにICチップ30の側面に絶縁部40を形成する。このとき、絶縁部40は、台座10の底面に向かって外側に向かうように傾斜する傾斜面40aを有するように形成する。
また、前記絶縁部40は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)等の樹脂で形成しても良い。また、前記絶縁部40は、液状樹脂をポッティングにより形成しても良いし、ドライフィルムを固着することにより形成しても良い。なお、前記絶縁部40は、接着層39を形成する接着剤とは別に、材料を設けて形成しても良いし、同一材料を用いても良い。
また、ICチップ30の電極34上の全面にNi等のメッキを被覆することも好ましい。これにより、電極34上に酸化膜が形成されるのを防止することができる。さらに、電極34上に、Al、Ni−Cr、Cu、Ni、Au又はAg等の金属材料からなる突起(バンプ)を形成し、第2の配線25と電極34との導通を図ることも好ましい。
次に、図8(e)に示すように、前記第1の配線と接続し、かつICチップ30の上面側、つまり第1の面32側に設けられた電極34に接続する第2の配線25を基板5上に形成する。
第2の配線25の形成方法は、上記第1及び第2実施形態と同様の方法、例えば、メッキ処理、スパッタ法、スパッタマスク法、CVD法又はインクジェット法により形成する。具体的には、第1実施形態の形成方法によれば、まず、第1の配線20、台座10、絶縁部40の傾斜面40a及びICチップ30上面に、第2の配線パターンに対応したシード層13を形成する。そして、無電解メッキ処理によりシード層13上に第2の配線材料25aを堆積させる。続けて、この第2の配線材料25aをマスクとして、シード層13をエッチングにより除去することにより、第2の配線25を形成する。これにより、第2の配線25を、第1の配線20上から、台座10及び絶縁部40の傾斜面40aを介してICチップ30の上面の電極34まで延在させて形成することができる。
このとき、図7に示したように、前記第2の配線25は基板5上で第1の配線20に接続していて、第2の配線25と第1の配線20とが面接触した状態で接続したものとなっている。また、前記第2の配線25は、ICチップ30の電極34とも面接触した状態となっている。なお、ICチップ30の電極34の表面が酸化しにくいようにバンプを設けたり、バリアメタルを設けるようにすることが好ましい。
その後、図8(f)に示すように、前記第1の配線20と第2の配線25の接続部及び、前記ICチップ30上を覆うようにして樹脂35によってモールドする。
以上の工程により、本発明の電子装置2が製造される。
このような電子装置2によれば、前記実施形態における電子装置1と同様に、第1の配線20上に第2の配線25が重ねられて形成され、第1の配線20と第2の配線25とを確実に導通させることができ、前記第1の配線20と第2の配線25との接合部は基板5面上で面接触した状態となる。よって、第1の配線20と第2の配線25との接続部の強度を増すことができ、特に耐温度サイクル、曲げや落下等による信頼性試験での接続信頼性を向上でき、接合部の強度を増して断線を防止することができる。
また、前記台座10の端面の少なくとも一部を前記基板5の上面に対して鋭角をなす傾斜面10aとすれば、台座10と基板5との接合部で第2の配線25が鋭く曲がることによる断線を防止することができ、電子装置2の信頼性を向上できる。また、台座10を用いずに、基板5上に傾斜面を有するICチップ30を直接実装した場合にも、台座10と同様に、第2の配線25の断線を防止することができ、電子装置の信頼性の向上を図ることができる。
また、前記台座10上には、ICチップ30が設けられていて、該ICチップ30は前記第2の配線25に接続されいるので、台座10上に設けられたICチップ30は第2の配線25に接続して、第2の配線25を介して基板5上の第1の配線20と導通するようになる。
また、前記第2の配線25は、前記ICチップ30の上面側に形成された電極34に接続されているので台座10の上にICチップ30を設けた後に、第2の配線25を形成する。よって、第2の配線25の形成と、ICチップ30との接続とを同時に行うことができ、電子装置2の製造工程の大幅な簡略化を図ることができる。また、フォトリソグラフィー処理により、フォトレジストを第2の配線25に対応させてパターニングすることができるため、微細ピッチで第2の配線25を形成することができる。
このような電子装置2の製造方法によれば、前記第1の配線20と第2の配線25との接合部は基板5上で線ではなく面で接続するので、接続部の強度を増すことができる。
よって、例えば、曲げや落下等による接合部に外部から力が加わった場合の接合部の断線を防止することで接続信頼性を向上できる。また、第2の配線25の形成と第1の配線20の接続が同時に行えるので製造工程を少なくすることができる。このことは、特に接続数が多い構造になればなるほど工程負荷の削減に有利に働くことを示している。
また、前記台座10の端面の傾斜面10a上に第2の配線25を引き回すことで、台座10と基板5との接合部で第2の配線25が鋭く曲がることでの断線を防止できる。
また、前記台座10上にICチップ30を設けた後に、前記ICチップ30の上面側に形成されている電極34に接続するように第2の配線25を形成するので、第2の配線25の製造とICチップ30と第2の配線25との接合を同時に行うことができ、電子装置2の製造工程の簡略化を図ることができる。
また、該ICチップ30の側部には絶縁部40が設けられているので、第2の配線25がICチップ30の上面に形成されている電極40部分以外では絶縁するようになる。よって、絶縁部40上に形成される第2の配線25とICチップ30の端面とでのショートを防止できる。また、ICチップ30表面は、パッシべーション膜16で被覆されているのでICチップ30と第2の配線25とのショートを防止できる。
また、前記絶縁部40は傾斜面40aを備えているので、第2の配線25をICチップ30の電極34側に引き回す場合に前記傾斜面40aを利用することで第2の配線が鋭く曲がることによる断線を起こりにくくすることができる。また、前記傾斜面40aは、台座10の上面に対して鋭角をなすので、第2の配線25の台座10に対しての勾配が緩くなって、第2の配線25が断線することを防止できる。
また、台座10の端部の傾斜面10aと同様に、スパッタリング等によって前記傾斜部40a上に第2の配線25を形成する場合に、前記絶縁部40上の端面が傾斜面40aとなっていることで、前記傾斜面40aがスパッタリングターゲット方向を向き、スパッタリングの付きまわり性が向上するので膜厚が安定し、塗布されたフォトレジストが全面に露光されるので安定的に露光することができ、第2の配線25の形成を容易にすることができる。従って、前記絶縁部40と台座10との間で確実に接続した第2の配線25を形成することができる。同様に、スパッタ法、スパッタマスク法、CVD法又はインクジェット法により第2の配線25を形成した場合にも、絶縁部40と台座10との間で確実に接続することができる。
[第4の実施形態]
次に、本発明の電子装置の第4の実施形態について説明する。
図9は、第4の実施形態における電子装置を模式的に示す断面図である。なお、上記第1実施形態と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
図9に示すように、本実施形態では、基板5上に配置された台座10上に、さらに他の台座17が配置されている。つまり、基板5上に台座10,17が2段構造で配置されている。なお、基板5上に配置する台座は2段に限定されることはなく、複数段配置することも可能である。また、台座10上に他の台座17を貼り付ける方法としては、接着剤等からなる接着層12により貼り付けることもできるし、接着材を使用しない、例えば常温接合又は原子間接合等により貼り付けることも可能である。台座17の端面は、上記実施形態と同様に基板5に対して鋭角となる傾斜面を有している。
第2の配線25は、上記第1の実施形態及び第2の実施形態で説明したメッキ処理により形成される。また、第2の配線25は、図7に示すように、第1の配線20上から台座10の傾斜面10a、台座17の傾斜面17a及び絶縁部40の傾斜面40aに沿ってICチップ30の上面(第1の面32)まで引き回され、ICチップ30の上面(第1の面32)の電極34に接続される。これにより、第1の配線20とICチップ30の電極34とが第2の配線25を介して電気的に接続される。なお、第2の配線25は、スパッタ法、スパッタマスク法、CVD法又はインクジェット法により形成することも可能である。
本実施形態によれば、上記実施の形態と同様の作用効果を奏することができる。つまり、基板5上に複数段の台座10,17を積層した場合でも、メッキ処理等により第2の配線25を形成するため、確実に第1の配線20と第2の配線25とを面接合させて電気的に接続させることができる。
上記第3の実施形態及び第4の実施形態においては、ICチップ30の周りに形成した絶縁部40が傾斜面40aを備えたものについて説明したが、前記絶縁部40の形状を以下のようにしても良い。
例えば、図10に示すように、絶縁部40は、その一部がICチップ30の第1の面32(詳しくはパッシベーション膜16)に乗り上げて形成されている。
また、電極34が絶縁部40によって覆われることを防止するために、電極34から離れた位置(電極よりも周縁側の位置)までで絶縁部40を止めるようにしても良い。あるいは、電極34のパッシベーション膜16からの露出部に隣接するように絶縁部40を形成しても良い。その場合、第2の配線25が、それとの密着性の低いパッシベーション膜16に乗り上げないものとする。絶縁部40は、ICチップ30に隣接して第1の面32から盛り上がる部分を有する。また、電極34又はICチップ30とこれらの上面に形成されるパッシべーション膜16との密着性が悪い場合には、密着性を良くするためにパッシべーション膜16上に樹脂層を形成することも好ましい。その他の構成は、図1に示すICチップ30と同じ内容が該当する。
また、図11に示すように、絶縁部40は、その一部がICチップ30の第1の面32に乗り上げない(重ならない)ように形成されている。絶縁部40は、ICチップ30に隣接して第1の面32から盛り上がる部分を有する。絶縁部40は、ICチップ30とは反対側に、階段状の部分を有する。その他の構成は、図1に示すICチップ30と同じ内容が該当する。
また、図12に示すように、絶縁部40と接着層52が一体化して形成するようにしても良い。接着層52は、絶縁部40と同じ材料で形成されてなる。このとき、絶縁性の接着剤を基板20及びICチップ30の間に設け、基板20及びICチップ30の間に押圧力を加えることで、前記接着剤をICチップ30の隣に押し出して、この接着剤から絶縁部40及び接着層52を形成するようにしても良い。
前記絶縁部40の傾斜面54は凹面(例えば、第1の面32に垂直な断面において曲線を描く凹面)である。その他の構成は、図1に示すICチップ30と同じ内容が該当する。
また、図13に示すように、絶縁部40と接着層62が一体化して形成するようにしても良い。接着層62は、絶縁部40と同じ材料で形成されてなる。絶縁性の接着剤を基板20及びICチップ30の間に設け、基板20及びICチップ30の間に押圧力を加えて、接着剤をICチップ30の隣に押し出して、接着剤から絶縁部40及び接着層62を形成しても良い。絶縁部40の傾斜面64は凸面(例えば、第1の面32に垂直な断面において曲線を描く凸面)である。その他の構成は、図1に示すICチップ30と同じ内容が該当する。
また、図14に示すように、絶縁部40の一部は、ICチップ30の端面側に形成されるパッシべーション膜16上に乗り上げるように形成されていても良い。このとき、絶縁部40は、電極34上に重ならないように形成する。なお、図14に示す電子装置の構造は、図11から図13に示す電子装置についても採用することが可能である。
本発明は、前述した実施形態に限定されるものではなく、種々の変更が可能となっている。例えば、第2の配線25は、台座10の外周面上に形成されていたが、台座10に設けられた開口部が形成されている場合においても、この開口部の内側面(端面)上を引き回すことで、この開口部の中に形成された配線等と接続して導通させるようにしても良い。また、本実施形態においては、台座10上に形成された電子部品をICチップ30として説明したが、ICチップ30の代わりに受動部品(抵抗器、キャパシタ、インダクタ等)であっても良い。それらが異種、複数配置されていても良い。
さらに、上記実施形態では、ICチップ30の端面を実装する基板5又は台座10等に対して垂直に形成したが、ICチップ30の端面を基板5等の上面に対して傾斜面となるように形成することも好ましい。この場合には、斜め形状(ベベルカット)のブレードを使用して機械的にシリコンウエハを切断(ダイシング)してICチップ30を形成する。これにより、ICチップ30の端面が傾斜面となっているため、ICチップ30の傾斜面への絶縁部40等の成膜が容易となる。
第1の実施形態における電子装置の側断面図。 第1の実施形態における電子装置の平面図。 第1の実施形態における電子装置の製造工程説明図。 第1の実施形態における電子装置の製造工程説明図。 第2の実施形態における電子装置の製造工程説明図。 第3の実施形態における電子装置の側断面図。 第3の実施形態における電子装置の平面図。 第3の実施形態における電子装置の製造工程説明図。 第4の実施形態における電子装置の側断面図。 絶縁部の他の形状による側断面図。 絶縁部の他の形状による側断面図。 絶縁部の他の形状による側断面図。 絶縁部の他の形状による側断面図。 絶縁部の他の形状による側断面図。
符号の説明
1…電子装置、 2…電子装置、 5…基板、 10…台座、 10a…傾斜面、 13…シード層、 15…フォトレジスト、 19…パターン、 20…第1の配線、 25…第2の配線、 25a…第2の配線材料、 25b…配線材料、 25c…ハンダ層、 30…ICチップ(電子部品)、 40…絶縁部、 40a…傾斜面

Claims (11)

  1. 基板上に第1の配線を形成する工程と、
    前記基板上に所定形状に形成した台座を配置する工程と、
    前記第1の配線と接続され、かつ前記台座上に延在する第2の配線を形成する工程と、
    を備えたことを特徴とする電子装置の製造方法。
  2. 前記台座の端面の少なくとも一部を、前記基板の上面に対して傾斜面となるように形成することを特徴とする請求項1に記載の電子装置の製造方法。
  3. 前記傾斜面を鋭角をなす傾斜面となるように形成することを特徴とする請求項2に記載の電子装置の製造方法。
  4. 前記第2の配線の形成工程において、
    前記基板及び前記台座上にシード層を形成する工程と、
    前記シード層上にレジストを塗布した後、前記第2の配線を形成する領域の前記レジストを除去して前記シード層を露出させる工程と、
    前記シード層上にメッキ処理により第2の配線材料を形成する工程と、
    前記レジストを除去する工程と、
    前記第2の配線材料をマスクとして前記シード層を除去し、前記第2の配線を形成する工程と、
    を有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の電子装置の製造方法。
  5. 前記第2の配線の形成工程において、
    前記第2の配線材料をシード層としてメッキ処理を施し、前記第2の配線材料上にさらに配線材料を積層することを特徴とする請求項4に記載の電子装置の製造方法。
  6. 前記第2の配線の形成工程において、
    前記基板及び前記台座上にシランカップリング処理を施し、前記第2の配線に対応したシランカップリング材からなるパターンに形成する工程と、
    前記基板及び前記台座上に形成したシランカップリング材からなる前記パターン上にシード層を形成する工程と、
    前記シード層上に、メッキ処理により第2の配線材料を形成して前記第2の配線を形成する工程と、
    を有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の電子装置の製造方法。
  7. 前記台座上に延在する前記第2の配線に、電子部品に設けられた電極が下面側を向くように配置して、前記第1の配線と前記電極とを前記第2の配線を介して電気的に接続する工程を有することを特徴とする請求項1乃至請求項6のいずれか1項に記載の電子装置の製造方法。
  8. 前記台座上に延在する前記第2の配線に、電子部品に設けられた電極が上面側を向くように配置する工程と、
    前記電子部品の側方の少なくとも一部に、前記台座の上面に対して傾斜面となるような絶縁部を形成する工程と、
    前記第1の配線から前記絶縁部の側面の傾斜面上を介して前記電子部品の前記電極まで延在する前記第2の配線を形成し、前記第1の配線と前記電子部品の前記電極とを前記第2の配線を介して電気的に接続する工程と、
    を有することを特徴とする請求項1乃至請求項6のいずれか1項に記載の電子装置の製造方法。
  9. 前記台座上に少なくとも1以上の他の台座を配置し、前記他の台座上に前記電子部品を配置することを特徴とする請求項7又は請求項8に記載の電子装置の製造方法。
  10. 前記傾斜面は鋭角をなす傾斜面となっていることを特徴とする請求項7乃至請求項9のいずれか1項に記載の電子装置の製造方法。
  11. 前記電子部品は、ICチップであることを特徴とする請求項7乃至請求項10のいずれか1項に記載の電子装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010320A (ja) * 2007-05-28 2009-01-15 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2013207006A (ja) * 2012-03-28 2013-10-07 Toppan Printing Co Ltd 貫通電極付き配線基板及びその製造方法
JP2014024325A (ja) * 2012-06-22 2014-02-06 Canon Inc 液体吐出装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317747A (ja) * 2006-05-23 2007-12-06 Seiko Epson Corp 基板分割方法及び液体噴射ヘッドの製造方法
JP4306717B2 (ja) * 2006-11-09 2009-08-05 セイコーエプソン株式会社 シリコンデバイスの製造方法及び液体噴射ヘッドの製造方法
JP2011014607A (ja) * 2009-06-30 2011-01-20 Renesas Electronics Corp 半導体装置の製造方法
JP5672678B2 (ja) * 2009-08-21 2015-02-18 Tdk株式会社 電子部品及びその製造方法
JP6011002B2 (ja) * 2012-04-23 2016-10-19 セイコーエプソン株式会社 液体噴射ヘッドの製造方法、及び、液体噴射装置の製造方法
FR3041147B1 (fr) * 2015-09-14 2018-02-02 3Dis Tech Procede d'integration d'au moins une interconnexion 3d pour la fabrication de circuit integre
JP6927179B2 (ja) 2018-10-12 2021-08-25 Tdk株式会社 電気部品の積層体とその製造方法
TWI719866B (zh) * 2020-03-25 2021-02-21 矽品精密工業股份有限公司 電子封裝件及其支撐結構與製法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60130854A (ja) * 1983-12-20 1985-07-12 Toshiba Corp 半導体集積回路
US4992847A (en) * 1988-06-06 1991-02-12 Regents Of The University Of California Thin-film chip-to-substrate interconnect and methods for making same
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
MY124687A (en) * 1998-05-20 2006-06-30 Hitachi Chemical Co Ltd Insulating adhesive for electronic parts, and lead frame and semiconductor device using the same
WO2000014679A1 (de) * 1998-09-03 2000-03-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur kontaktierung eines schaltungschips
NO20001360D0 (no) * 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
JP2002083876A (ja) * 2000-09-07 2002-03-22 Sanyo Electric Co Ltd 半導体集積回路装置の製造方法
US20030006493A1 (en) * 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US6767828B2 (en) * 2001-10-05 2004-07-27 International Business Machines Corporation Method for forming patterns for semiconductor devices
JP2004031586A (ja) * 2002-06-25 2004-01-29 Sony Corp 半導体装置の製造方法
JP2004165191A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法及びカメラシステム
JP3772983B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010320A (ja) * 2007-05-28 2009-01-15 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2013207006A (ja) * 2012-03-28 2013-10-07 Toppan Printing Co Ltd 貫通電極付き配線基板及びその製造方法
JP2014024325A (ja) * 2012-06-22 2014-02-06 Canon Inc 液体吐出装置の製造方法

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