JP5672678B2 - 電子部品及びその製造方法 - Google Patents

電子部品及びその製造方法 Download PDF

Info

Publication number
JP5672678B2
JP5672678B2 JP2009192590A JP2009192590A JP5672678B2 JP 5672678 B2 JP5672678 B2 JP 5672678B2 JP 2009192590 A JP2009192590 A JP 2009192590A JP 2009192590 A JP2009192590 A JP 2009192590A JP 5672678 B2 JP5672678 B2 JP 5672678B2
Authority
JP
Japan
Prior art keywords
electrode
pedestal
protective layer
capacitor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009192590A
Other languages
English (en)
Other versions
JP2011044614A (ja
Inventor
大塚　隆史
隆史 大塚
崔　京九
京九 崔
達男 浪川
達男 浪川
山口　仁
仁 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2009192590A priority Critical patent/JP5672678B2/ja
Priority to US12/853,629 priority patent/US8324509B2/en
Priority to CN2010102609694A priority patent/CN101996990B/zh
Publication of JP2011044614A publication Critical patent/JP2011044614A/ja
Application granted granted Critical
Publication of JP5672678B2 publication Critical patent/JP5672678B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Description

本発明は、電子部品及びその製造方法に関する。
近年、電子機器の小型化に伴い、その電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、コンデンサ（キャパシタ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が、従来に比して更に高密度で実装された電子デバイスのモジュール化が進んでいる。
このような電子部品における端子電極の構造として、例えば特許文献１に記載されたチップ抵抗器のように、電子部品の素子電極に接続され、かつ、電子部品本体の端部上下面及び側面を覆うように多層のめっき処理によって形成された外部電極を設ける構造や、特許文献２に記載された半導体装置のように、端子電極としての複数の配線層を、基板上の半導体素子又は集積回路上、及び、その半導体素子又は集積回路の外方（側方）に設けた構造が知られている。
特開２００５−１９１４０６号公報 特開平６−１４０５６８号公報
ところで、特許文献１に記載された従来の端子電極構造を有する電子部品を、ハンダによって配線板等の外部基板に実装する場合（リフローによるハンダ実装）、その電子部品の端部上下面及び側壁面上にめっき処理によって広く形成された外部電極から、その電子部品の周囲外方に向かって、電子部品の素子本体の占有範囲よりもかなり広い範囲に、裾広がりのハンダフィレット（solder fillet）が形成される傾向にある。こうなると、外部基板上において電子部品を実際に実装するために必要な範囲（実質的な実装範囲）が、電子部品の素子形状よりも過度に大きくなってしまうため、複数の電子部品をより狭い間隔で密に配設することが困難となり、これにより、要求される電子部品の更なる高密度実装化には限界がある。
また、特許文献２に記載された従来の端子電極構造を有する電子部品においては、部品検査を行う場合に、２つの端子電極（金属配線）の高さ（基板上のレベル）が異なって形成されているため、検査プローブである検査針と端子電極との接触不良に起因して検査を行い難くなったり、場合によっては、検査針が損傷したりといった不都合が少なからず生じてしまっていた。
そこで、本発明は、かかる事情に鑑みてなされたものであり、電子部品の外部基板への更なる高密度実装が可能であり、また、端子電極の高さを任意にかつ所望に調整でき、これにより、電子部品の検査時における従来の不都合を解消できるとともに、電子部品の実装における歩留まりを改善して生産性をも高めることが可能な電子部品及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明による電子部品は、基板上に形成され、かつ、素子電極を有する電子回路素子と、その電子回路素子に隣接して形成された台座部と、電子回路素子及び台座部を覆う保護層（絶縁体層）と、その素子電極から保護層上に引き出された第１の端子電極と、を有し、その第１の端子電極は台座部上に延在し形成されていることを特徴とする。
このように構成された電子部品においては、素子電極を有する電子回路素子に隣接するように台座部が設けられ、その台座部上に第１の端子電極が形成されるので、台座部の厚さを適宜調節することにより、その端子電極の位置（高さ）を所望に調整することが可能となる。こうすることにより、例えば、台座部上に形成される第１の端子電極とは異なる、電子回路素子に接続される別の端子電極を形成するときに、それらの第１の端子電極と別の端子電極の基板に対する高さ位置を、確実にかつ簡易に揃え、同一階層に形成することができる。したがって、電子部品の部品検査を行う際に、それら２つの端子電極に、検査プローブである検査針を確実に接触させて検査を好適に実施することができ、また、検査針が損傷してしまうといった不都合を抑止できる。
また、第１の端子電極が、素子電極を有する電子回路素子に隣接する台座部上に設けられる、換言すれば、第１の端子電極が電子回路素子（有効領域）の直上に形成されないので、第１の端子電極の導体構造を形成する際に熱処理が施されても、それに起因する熱（応力）が電子回路素子に直接的に伝達することによる熱的な影響を排除又は軽減することができ、また、電子部品の検査時に、上述の如く、検査プローブである検査針を第１の端子電極に押し当てる際に、その機械的な押圧力が電子回路素子に印加されることを防止できる。よって、これらにより、電子回路素子を熱的及び機械的な応力から保護することができ、電子部品の信頼性を高めることが可能となる。
また、端子電極が従来のめっき処理によって形成された側面端子のような構造である場合に比して、電子部品を外部基板にハンダ実装するときに、第１の端子電極に接合されたハンダが拡がる範囲の面積及び／又は量を低減することができ、これにより、複数の電子部品をより狭い間隔で密に配設することが可能となり、電子部品の実際の実装面積を低減して高密度実装化に資することができる。
さらに、めっき処理を行って従来の側面端子を形成する場合に比して、製造工程を簡略化することができ、しかも、従来のチップコンデンサに代表される側面端子構造を持たないので、電子部品を含む素子回路において、不要な浮遊インダクタンスや浮遊容量が生じることを防止することができる。加えて、電子部品の端部にめっきを施す従来の方法では、電子部品を個片（個品）毎に処理する必要があるのに対し、本発明の電子部品は、複数の電子部品の素子要素を例えば一つの基板上に形成しておき、端子電極を形成した後、基板をダイシングする等して個品に分割することができるので、電子部品そのものの生産性を飛躍的に高めることもできる利点がある。
また、上記構成においては、素子電極が、基板側に形成された下部電極、及び、その下部電極の上方に形成された上部電極を有しており、台座部が、少なくとも、下部電極と同層に形成された第１の台座、及び、上部電極と同層に形成された第２の台座が積層されたものであることが好ましい。
この場合、下部電極と第１の台座を同時に（同じプロセスで）形成でき、かつ、上部電極と第２の台座を同時に（同じプロセスで）形成できる、すなわち、素子電極と台座部を別々の工程で形成する必要がないので、製造プロセスがより簡略化され、生産性が更に向上される。
さらに、台座部は、金属からなることが望ましい。このようにすれば、台座部に樹脂等の金属以外のものを使用したものに比して、電子部品としての強度がより高められ好ましい。
より具体的には、台座部と第１の端子電極が、直接的に金属接合されてなる構成、つまり、台座部と第１の端子電極との間に金属以外の媒体（層）が介在しない構成が、好適な一例として挙げられる。この場合、台座部から第１の端子電極にかけて言わば金属柱が形成され、台座部と第１の端子電極が、直接、金属接合されていれば、上述の如く、両者の密着性が比較的高められ、また、台座部と第１の端子電極が、他の金属（層）を介して間接的に接合されていても、金属−金属間接合である以上はそれらの各界面の密着性が比較的高められるので、電子部品における固着強度を向上させることができる。
またさらに、本発明による電子部品は、電子回路素子の下部電極に接続された第２の端子電極を備えており、第１の端子電極は、電子回路素子を挟んで第２の端子電極と反対側に設けられ、かつ、電子回路素子の上部電極に引き出し電極を介して接続されていても好適である。このようにすれば、電子回路素子の上部電極及び下部電極にそれぞれ接続された第１の端子電極及び第２の端子電極が、電子回路素子（の有効領域）を挟んで十分にかつ確実に離間されるので、電子部品を外部基板にハンダ実装するに際し、第１の端子電極及び第２の端子電極のそれぞれに接合されたハンダ部位間の絶縁性を確保し易いという利点がある。
また、本発明による電子部品の製造方法は、本発明による電子部品を有効に製造するための方法であって、基板上に素子電極を有する電子回路素子を形成する工程と、電子回路素子に隣接する台座部を形成する工程と、電子回路素子及び前記台座部を覆う保護層を形成する工程と、台座部上に、素子電極に接続される第１の端子電極を形成する工程とを含む。
本発明の電子部品によれば、素子電極を有する電子回路素子に隣接するように台座部が設けられ、その台座部上に第１の端子電極が形成されるので、第１の端子電極を含む端子電極の位置（高さ）を所望に調整することができ、これにより、電子部品の検査時における従来の不都合を解消できるとともに、第１の端子電極に接合されたハンダの面積及び／又は量が低減されるので、電子部品の更なる高密度実装が可能となる。さらに、電子部品の実装における歩留まりを改善して生産性をも高めることが可能となる。
本発明による電子部品の好適な一実施形態であるコンデンサの構造を示す斜視図である。 図１に示すコンデンサ１の平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 （Ａ）乃至（Ｃ）は、コンデンサ１を製造している手順を示す工程図である。 （Ａ）乃至（Ｃ）は、コンデンサ１を製造している手順を示す工程図である。 （Ａ）及び（Ｂ）は、コンデンサ１を製造している手順を示す工程図である。 （Ａ）及び（Ｂ）は、コンデンサ１を製造している手順を示す工程図である。 （Ａ）及び（Ｂ）は、コンデンサ１を製造している手順を示す工程図である。 （Ａ）及び（Ｂ）は、コンデンサ１を製造している手順を示す工程図である。 （Ａ）及び（Ｂ）は、コンデンサ１を製造している手順を示す工程図である。 本実施形態とは異なる構造のコンデンサＣ１を示す断面図である。 本実施形態とは異なる構造のコンデンサＣ２を示す断面図である。 本実施形態のコンデンサＣ３を示す断面図である。 コンデンサＣ１〜Ｃ３による固着強度の評価結果を示すグラフである。 従来の製造方法によって製造されたコンデンサを使用した場合の、傾きの有無による周波数特性を示す表Ｔ１である。 第２実施形態によるコンデンサの構造を示す断面図である。
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
（第１実施形態）
図１は、本発明による電子部品の好適な一実施形態であるコンデンサ１の構造を示す斜視図であり、図２は、図１に示すコンデンサ１の平面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
コンデンサ１（キャパシタ；電子部品）は、平面矩形状をなす基板２上に、下部電極３、誘電体層４、第１の上部電極５ａ、第２の上部電極５ｂ、第１保護層６（保護層）、引き出し電極７ａ，７ｂ、第２保護層８（保護層）、パッド電極９ａ（第１の端子電極）、及びパッド電極９ｂ（第２の端子電極）が、順に積層されたものであり、さらに、下部電極３と同層に形成された第１の台座１０、及び、第１の台座１０の直上であり、かつ、第１の上部電極５ａ及び第２の上部電極５ｂと同層に形成された第２の台座１１を有している。このように、下部電極３及び第１の上部電極５ａから素子電極が構成され、また、パッド電極９ａ，９ｂから端子電極が構成されており、さらに、第１の台座１０、及び、第２の台座から台座部が構成され、加えて、下部電極３及び第１の上部電極５ａ、及び、それらの間に設けられた誘電体層４から、電子回路素子の有効（素子）領域が画成されている。
ここで、基板２の材料としては、特に制限されず、金属基板、アルミナ等のセラミックス基板、ガラスセラミックス基板、ガラス基板、サファイア、ＭｇＯ、ＳｒＴｉＯ等の単結晶基板、ＳｉやＳｉＧｅ等の半導体基板等が挙げられ、化学的かつ熱的に安定であり、かつ、応力発生が少なく表面の平滑性を保持し易いものを用いることが好ましい。なお、基板２は必要に応じて適宜の厚さとすることができる。
下部電極３は、基板２の外周よりも内側の領域上に設けられており、例えば、Ｎｉ、Ｔｉ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｗ、Ｐｄ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ等の単体金属、又は、これらを含む合金等の複合金属から形成されている。
第１の台座１０は、下部電極３と同層に設けられており、下部電極３と同様、例えば、Ｎｉ、Ｔｉ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｗ、Ｐｄ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ等の単体金属、又は、これらを含む合金等の複合金属から形成されている。
誘電体層４は、下部電極３の上面、及び側壁面、さらに下部電極３の外方の基板２上面の一部を覆うように形成された薄膜からなる。なお誘電体層４の端部は、基板２上面の端部まで形成されていても、端部に達しなくてもよい。また誘電体層４の膜の材料は特に制限されず、例えば、ＰｂＴｉＯ3、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＰｂＮｂ2Ｏ3、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3（ＰＭＮ）、ＢａＴｉＯ3、(Ｂａ、Ｓｒ)ＴｉＯ3（ＢＳＴ）、ＣａＴｉＯ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯ2、Ｔａ2Ｏ6、Ｂｉ4Ｔｉ4Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9、Ａｌ2Ｏ3、Ｓｉ3Ｎ4、ＳｉＯ2等の高誘電体セラミック材料を用いることができる。
第１の上部電極５ａ及び第２の上部電極５ｂは、誘電体層４上に形成された薄膜からなり、第１の上部電極５ａは誘電体層４を介して下部電極３の上部に形成され、コンデンサを構成しており、一方第２の上部電極５ｂはその中央部が下部電極３の上面を覆うように形成され、その端部が誘電体層４を介して下部電極３の上面を覆うように形成されている。つまり、下部電極３上に形成された誘電体層４はその一部に開口を有しその開口部内で第２の上部電極５ｂと電気的に接続されている。このように第２の上部電極５ｂの中央部は下部電極３と直接的に接続されているため、下部電極３と第２の上部電極５ｂの中央部との間で電流が流れる構造となる。第１の上部電極５ａ及び第２の上部電極５ｂは、下部電極３同様、例えば、Ｎｉ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｗ、Ｐｄ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ等の単体金属、又は、これらを含む合金等の複合金属から形成されている。
第２の台座１１は、第１の上部電極５ａ及び第２の上部電極５ｂと同一の階層でかつ第１の台座１０の直上に設けられており、より具体的には、コンデンサ１の有効領域を画成する第１の上部電極５ａを挟んで第２の上部電極５ｂと反対側に設けられている。また、第２の台座１１は、下部電極３並びに第１の上部電極５ａ及び第２の上部電極５ｂと同様、例えば、Ｎｉ、Ｔｉ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｗ、Ｐｄ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ等の単体金属、又は、これらを含む合金等の複合金属から形成されている。
また、第１の上部電極５ａ及び第２の上部電極５ｂ並びに第２の台座１１上に形成された第１保護層６は、第１の上部電極５ａ及び第２の上部電極５ｂの角部及び第２の台座１１の角部のみならず、第１の上部電極５ａ及び第２の上部電極５ｂの下層にある誘電体層４の上面角部及び側壁面、及び第２の台座１１の下層にある誘電体層の側壁面を覆うように形成されており、その材質は特に制限されず、例えば、Ａｌ2Ｏ3、ＳｉＯ2、ＳｉＮ等の無機絶縁体、ポリイミド、エポキシ等の樹脂等の有機絶縁体を列挙することができる。
さらに引き出し電極７ａ、７ｂは、第１保護層６上に形成され、かつ、第１の上部電極５ａ，第２の上部電極５ｂ及び第１の台座１０を覆うように形成されており、より具体的には、第２の上部電極５ｂ上に形成される第２の引き出し電極７ｂとともに、第１の上部電極５ａと第１及び第２の台座１０、１１と接続するように、第１の上部電極５ａ側から第２の上部電極５ｂとは反対側の第１の台座１０側まで延設される第１の引き出し電極７ａとから構成されている。なお、言うまでもないが第１の台座１０と第２の台座１１と第１の引き出し電極７ａとが互いに電気的に接続されている必要はないが、金属−金属接合にすることで電子部品における固着強度をより向上させることができる。またこの構造は、後に説明するプロセスからも明確なように、隣接する下部電極３と第１の台座１０とが、同一階層に形成されるように同時に形成され、第１上部電極５ａと第１の台座１１とが同一階層に形成されるように同時に形成され、第１の引き出し電極７ａが第１の上部電極５ａと第１の台座１１との間をその周囲を埋める第１の保護層６の上面を介して形成されるため、容易にパッド電極９ａ、９ｂを同一の階層上に位置させることができるので、最も好ましい。また、第１の上部電極７ａ、７ｂは、下部電極３並びに第１の上部電極５ａ及び第２の上部電極５ｂと同様、例えば、Ｎｉ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｗ、Ｐｄ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ等の単体金属、又は、これらを含む合金等の複合金属から形成されている。
そして、この引き出し電極７ａ、７ｂの上層として形成された第２保護層８は、第１の引き出し電極７ａの露呈している上面及び引き出し電極７ａ、７ｂの角部を覆うように形成されており、その材質は、第１保護層６と同様、特に制限されず、例えば、Ａｌ2Ｏ3、ＳｉＯ2、ＳｉＮ等の無機物、ポリイミド、エポキシ等の樹脂等の絶縁体を列挙することができる。
さらに、その上層として形成されているパッド電極９ａ，９ｂは、基板２の最上部にかつ両端部に設けられており、第１の上部電極５ａから第２の台座１１に向かって引き出された（延設された）第１の引き出し電極７ａと接続するパッド電極９ａと、第２の引き出し電極７ｂと接続するパッド電極９ｂとから構成されている。より具体的には、パッド電極９ａは、第２保護層８を貫通して形成されたビア導体Ｖｃ、第１の引き出し電極７ａ、及び、第１保護層６を貫通して形成されたビア導体Ｖａを介して第１の上部電極５ａに接続されている。一方、パッド電極９ｂは、第２保護層８を貫通して形成されたビア導体Ｖｄ、第２の引き出し電極７ｂ、第１保護層を貫通して形成されたビア導体Ｖｂ、及び、第２の上部電極５ｂを介して下部電極３に接続されている。またパッド電極用の導体層９ａ、９ｂは、第１保護層６及び第２保護層８の最上面に形成されるだけでなく、第１保護層６及び第２保護層８の側壁面を介して、第１保護層６の基板側端部上までパッド電極用の導体層９ａ，９ｂの端部が形成され、基板２上に形成される誘電体層４上まで到達している。さらに本形態は電子回路素子側の基板端部よりも内側に導体層９ａ、９ｂが形成されている。このような構造により検査時における不都合を解消できるのみならず、ハンダ実装時の強度向上、及びハンダフィレットによる実質的な実装範囲の低減を同時に改善することができる。なお、これらのビア導体Ｖａ〜Ｖｄ、及び、パッド電極９ａ，９ｂの材料も特に制限されず、下部電極３、第１上部電極５ａ及び第２上部電極５ｂ、並びに、引き出し電極７ａ，７ｂと同様に、Ｎｉ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ、Ｓｎ、Ｃｒ、Ｃｏ、Ｗ、Ｐｄ、Ｍｏ、Ｔａ、Ｒｕ、Ｎｂ等の単体金属、又は、これらを含む合金等の複合金属が挙げられる。
このような構成を有するコンデンサ１を製造する方法の一例について、以下に説明する。図４乃至図１０は、コンデンサ１を製造している手順を示す工程図である。
まず、基板２を準備し、その表面を例えばＣＭＰ法で研磨して平坦化する。なお、一枚の基板２上には、コンデンサ１の素子電極構造が複数形成され（例えば、ライン／スペースが数μｍ／数μｍの微細構造）、最終的には、素子電極単位で個片（個品）化され、複数のコンデンサ１が得られるが、以下の図示においては、一つのコンデンサ１の素子電極構造の部分を例示する。
（下部電極形成）
この基板２上に、フォトリソグラフィとめっきにより、下部電極３と第１の台座１０とを形成する。より具体的には、例えば、まず、基板２面上に、基板２が露呈している部分に、シード層として膜厚０．０１〜１μｍ程度の下地導体層Ｃｓを、スパッタリング又は無電解めっきにて形成する（図４（Ａ））。次いで、フォトレジストを成膜し、それをフォトリソグラフィによって、下部電極３と第１の台座１０とに対応した選択めっき用のレジストマスクＭ１にパターニングする（図４（Ｂ））。
それから、そのレジストマスクＭ１をめっきマスクとして下地導体層Ｃｓが露呈している部分に、選択的に電気（電解）めっきを施し、下部電極形成用の電気めっき導体層を所望の厚さとなるまで電着形成する。次いで、レジストマスクおよび電気めっき導体層の外部のシード層を除去することにより、下部電極用の導体層３と第１の台座用の導体層１０とを得る（図４（Ｃ））。なお、図４（Ｃ）においては、これら導体層３，１０を、それぞれ、下部電極３及び第１の台座１０と同じ符合で示す。
（誘電体層形成）
次に、下部電極３の上面、上面端部及び側壁面、第１の台座１０の上面端部及び側壁面、さらに、下部電極３の外方及び第１の台座１０の外方の基板２上面の一部を覆う誘電体層４を形成する。より具体的には、下部電極３、第１の台座１０及び露呈している基板２の部位上の全面に、スパッタリング等のＰＶＤ法、ＣＶＤ法、ＡＬＤ法、溶液法等により、厚さ０．０１〜１μｍ程度の誘電体層４を形成する（図５（Ａ））。そして、フォトレジストからなるレジストマスクＭ２をパッド電極９ａ，９ｂが形成されない部位に形成し（図５（Ｂ））、さらに、レジストマスクＭ２をエッチマスクとして、誘電体層４の一部をエッチングにより除去して開口４ａ，４ｂを形成するとともに、開口４ａ，４ｂを有する誘電体層４を得る（図５（Ｃ））。
（第２上部電極形成）
次に、図６に示す状態の誘電体層４の上面、下部電極３及び第１の台座１０が露呈している部分に、めっきやＣＶＤ法等により、第２上部電極用の導体層５ａ，５ｂ及び第２の台座用の導体層１１を形成する。第２上部電極用の導体層５ａ，５ｂは、下部電極用の導体層３の実装エリアを越えないように、内方に形成する。より具体的には、例えば、まず、誘電体層４上に、シード層として膜厚０．０１〜１μｍ程度の下地導体層Ｃｓを、スパッタリング又は無電解めっきにて形成する。次いで、下地導体層Ｃｓ上にレジストマスクＭ３を配置する（図６（Ａ））。次いで、下部電極３上に形成され、かつ、レジストマスクＭ３に覆われていない下地導体層Ｃｓが露呈している部分、第１の台座１０上に形成され、かつ、レジストマスクＭ３に覆われていない下地導体層Ｃｓが露呈している部分に、選択的に電気（電解）めっきを施し、第１上部電極及び第２上部電極形成用の電気めっき導体層を所望の厚さとなるまで電着形成し、次いで、レジストマスクＭ３および電気めっき導体層の外部のシード層を除去することにより、それぞれ第１上部電極及び第２上部電極用の導体層５ａ，５ｂ、及び、第２の台座用の導体層１１を得る（図７（Ｂ））。なお、図７（Ｂ）においては、これら導体層５ａ，５ｂ，１１を、それぞれ、第１上部電極５ａ及び第２上部電極５ｂ並びに第２の台座１１と同じ符合で示す。
（第１保護層形成）
次いで、第１上部電極５ａ及び第２上部電極５ｂの上面及び側壁面、第２の台座１１の上面及び側壁面、下部電極３上に形成された誘電体層４の上面、下部電極３の側壁面上に形成された誘電体層４、並びに、基板２上に形成された誘電体層４を覆うように、第１保護層６を形成するための、例えば未硬化状態の光硬化型樹脂を充填する（図７（Ａ））。その後、第１保護層６を形成しない部位の上にメタルマスクＭ４を設置した状態で、フォトリソグラフィによるパターニングを行うことにより、第１上部電極５ａ及び第２上部電極５ｂの端部、第２の台座１１の端部、下部電極３上に形成された誘電体層４の上面、下部電極３の側壁面上に形成された誘電体層４、並びに、基板２上に形成された誘電体層４を覆う第１保護層６を形成する（図７（Ｂ））。
（上部電極形成）
次に、図７に示す状態の第１保護層６が形成された上面及び側壁面、第１上部電極５ａ及び第２上部電極５ｂの上面、並びに、第２の台座１１の上面に、めっきやＣＶＤ法等により、引き出し電極用の導体層７ａ，７ｂを形成する。より具体的には、まず第１保護層６上及び誘電体層４上に、シード層として膜厚０．０１〜１μｍ程度の下地導体層Ｃｓを、スパッタリング又は無電解めっきにて形成する。次いで、下地導体層Ｃｓ上にレジストマスクＭ５を配置する（図８（Ａ））。次いで、レジストマスクＭ５に覆われていない第１保護層６の上面、第１上部電極５ａ及び第２上部電極５ｂ、並びに、第２の台座１１の上面の下地導体層Ｃｓが露呈している部分に、選択的に電気（電解）めっきを施し、第１上部電極形成用の電気めっき導体層を所望の厚さとなるまで電着形成し、次いで、レジストマスクＭ５および電気めっき導体層の外部のシード層を除去することにより、第１上部電極用の導体層７ａ，７ｂ、第１の引き出し電極７ａと第２上部電極５ａとを接続するビア導体Ｖａ、第１の引き出し電極７ａと第２の台座１１とを接続するビア導体Ｖａ、及び、第１の引き出し電極７ｂと第２上部電極５ｂとを接続するビア導体Ｖｂを得る（図８（Ｂ））。なお、図８（Ｂ）においては、これらの導体層７ａ，７ｂを、それぞれ引き出し電極７ａ，７ｂと同じ符合で示す。
（第２保護層形成）
次いで、引き出し電極７ａ，７ｂを覆う第２保護層８を形成する。より具体的には、例えば未硬化状態の光硬化型樹脂８ｒを、引き出し電極７ａ，７ｂの上面、第１保護層６の上面、及び、露呈している誘電体層４の上面に充填する（図９（Ａ））。次に、第２保護層８を形成しない部位の上にメタルマスクＭ６を設置した状態で、フォトリソグラフィによるパターニングを行うことにより、第１上部電極７ａ，７ｂの全面、及び、第１上部電極より外方にある第１保護層６の上面に、第２保護層８を形成する（図９（Ｂ））。
（パッド電極形成）
次いで、第２保護層８の上面及び側壁面、引き出し電極７ａ，７ｂが露呈している部分、第１保護層６の側壁面、及び、第１保護層６より外方に形成されている誘電体層４の上面を覆うように、パッド電極９ａ，９ｂを形成する。より具体的には、第２保護層８の上面及び側壁面、引き出し電極７ａ，７ｂが露呈している部分、第１保護層６の側壁面、及び、第１保護層６より外方に形成されている誘電体層４の上面を覆うように、シード層として膜厚０．０１〜１μｍ程度の下地導体層Ｃｓを、スパッタリング又は無電解めっきにて形成する。次いで、コンデンサ１をダイシングする際の位置合わせズレに対するマージンを確保するために、基板２の側端部であって、かつ、第１保護層６の外方に形成される誘電体層４上及び第２保護層８上であって基板２の平面中央部に、レジストマスクＭ７を配置する（図１０（Ａ））。
次いで、第２保護層８に覆われていない引き出し電極７ａ，７ｂの上面、第２保護層８の上面及び側壁面、第１保護層６の側壁面、並びに、第１保護層より外方に形成され、かつ、レジストマスクＭ７に覆われていない誘電体層４の上面の下地導体層Ｃｓが露呈している部分に、選択的に電気（電解）めっきを施し、第１上部電極形成用の電気めっき導体層を所望の厚さとなるまで電着形成し、次いで、レジストマスクＭ７および電気めっき導体層の外部のシード層を除去することにより、パッド電極用の導体層９ａ，９ｂ、パッド電極９ａと第１の引き出し電極７ａとを接続するビア導体Ｖｃ、及び、パッド電極９ｂと第２の引き出し電極７ｂとを接続するビア導体Ｖｄを得る（図１０（Ｂ））。パッド電極用の導体層９ａ，９ｂは、第１保護層６及び第２保護層８の最上面に形成されるだけでなく、第１保護層６及び第２保護層８の側壁面を覆い、さらに、基板２上に形成される誘電体層４上まで到達するように形成される。なお、図１０（Ｂ）においては、この導体層９ａ，９ｂを、それぞれパッド電極９ａ，９ｂと同じ符合で示す。
その後、コンデンサ１の識別番号を付すための保護層を、パッド電極９ａ，９ｂ間であって、パッド電極９ａ，９ｂと同層に形成した後（図示せず）、コンデンサ１間の所定の部位で基板２を切断（ダイシング）することによって個片化し、図１に示すコンデンサ１を得る。
ここで、このように製造された第１の台座１０、第２の台座１１、及び、パッド電極９ａ，９ｂを有する本実施形態のコンデンサ１による固着強度を評価するために、本実施形態によるコンデンサ１を含め、他の端子電極構造を有するコンデンサとともに固着強度を測定・評価したところ、他の構造を有するコンデンサに比して、本実施形態によるコンデンサ１は、高い固着強度を示現することが判明した。
この測定評価において、固着強度の評価対象としたコンデンサＣ１〜Ｃ３の構成を、それぞれ図１１乃至図１３に示す。より具体的には、図１１に示すコンデンサＣ１は、本実施形態によるコンデンサ１の第１の台座１０及び第２の台座１１を形成することなく第１保護層６が充填されており、また、第１保護層６及び第２保護層８の側壁面を覆うことなくその最上面にのみパッド電極９ｃ，９ｄが形成された構造を有するものである。また、図１２に示すコンデンサＣ２は、本実施形態によるコンデンサ１におけるのと同様の第１の台座１０及び第２の台座１１を有しつつ、第１保護層６及び第２保護層８の側壁面を覆うことなくその最上面にのみパッド電極９ｃ，９ｄが形成された構造を有するものである。さらに、図１３に示すコンデンサＣ３は、上述の製造工程によって形成された本実施形態によるコンデンサ１と同等の構成を有するものである。
このような構造を有するコンデンサＣ１〜Ｃ３に対して固着強度を測定した結果を図１４にまとめて示す。なお、固着強度の測定は、１つの構造のコンデンサに対して複数のサンプルについて実施し、試験片を用いて外部基板に実装されている各コンデンサＣ１〜Ｃ３の側面から応力を印加した場合に、各コンデンサＣ１〜Ｃ３が外部基板から引き剥がされる直前の応力測定値を固着強度の値とした。
図１４に示す黒丸印（●）は、コンデンサＣ１に対する複数のサンプルの固着強度の測定値であり、その固着強度の平均値は１０６２（ｍＮ）であった。また、図１４に示す黒矩形印（■）は、コンデンサＣ２に対する複数のサンプルの固着強度の測定値であり、その固着強度の平均値は２０２５（ｍＮ）であった。さらに、図１４に示す黒菱形印（◆）は、コンデンサＣ３に対する複数のサンプルの固着強度の測定値であり、その固着強度の平均値は３０７０（ｍＮ）であった。
この図１４に示す結果から、コンデンサの構造の違いによって固着強度の値が異なることがわかるとともに、本発明によるコンデンサＣ２及びＣ３の固着強度の値は、第１の台座１０及び第２の台座１１を有しないコンデンサＣ１に比して、有意に高い値であることが確認された。このように、第１の台座１０及び第２の台座１１を導体層によって形成し、パッド電極９ａからビア導体Ｖｃ、第１の引き出し電極７ａ、ビア導体Ｖａ、及び、第２の台座１１を介して第１の台座１０までを導体層によって連設することにより、言わば導体柱が形成され、その結果、コンデンサ１の固着強度が有意に向上されることが判明した。
また、第１の台座１０及び第２の台座１１を形成することにより、パッド電極９ａ，９ｂの高さを確実に揃えることができるので、それらのパッド電極９ａ，９ｂに外部から検査用プローブの検査針を接触させる際に、その接触不良を回避することができるとともに、パッド電極９ａ，９ｂの高さが異なる場合に懸念される検査針の損傷を抑止することができる。さらに、第１の台座１０及び第２の台座１１からなる台座部を、コンデンサ１の形成工程と同時に形成したので、それらを異なる時に異なる工程で形成する場合に比して、製造プロセスを簡略化することができる。
またさらに、パッド電極９ａが、コンデンサ１の有効領域（下部電極３及び第１上部電極５ａ、及び、それらの間に設けられた誘電体層４）に隣接する台座部（第１の台座１０及び第２の台座１１）上に設けられている、換言すれば、パッド電極９ａがコンデンサ１の有効領域の直上に形成されないので、パッド電極９ａの導体構造を形成する際に熱処理が施されても、それに起因する熱（応力）がコンデンサ１に直接的に伝達することによる熱的な影響を排除又は軽減することができる。さらにまた、パッド電極９ａ，９ｂがコンデンサ１の有効領域の直上に存在しないので、コンデンサ１の検査時に、上述の如く、検査プローブである検査針をパッド電極９ａ，９ｂに押し当てる際に、その機械的な押圧力がコンデンサ１の有効領域に印加されることを防止できる。よって、これらにより、コンデンサ１を熱的及び機械的な応力から保護することができ、電子部品１の信頼性を高めることが可能となる。
加えて、第１の上部電極５ａと第１の台座１０とを接続するように、第１の引き出し電極７ａを第１の上部電極５ａ側から第２の台座１１側まで延設して形成したので、素子電極である第１の上部電極５ａを、第１の台座１０を含む導体柱を形成するために要する領域（範囲）（パッド電極９ａを形成するために要する領域）よりも小さな領域内に設けることが可能となる。したがって、第１の上部電極５ａで画定されるコンデンサ１の有効領域を、必要に応じて所望に狭めることができる。これにより、第１の台座１０（及び第２の台座１１）の領域にまで第１の上部電極５ａを有するコンデンサ構造に比して少容量化が要求されるコンデンサを、簡易に実現することが可能となり、この点において、電子回路素子構造の設計裕度を高めることができる。
さらに、パッド電極９ａ，９ｂは、第１保護層６及び第２保護層８の側壁面を覆うように、かつ、第１保護層６及び第２保護層８の外方に形成されるので、パッド電極９ａ，９ｂは、第２保護層８の上面のみではなく、第１保護層６及び第２保護層８の側壁面にも形成されることになる。これにより、ハンダフィレットがパッド電極９ａ，９ｂの側壁面から延びて形成されるので、ハンダがパッド電極９ａ，９ｂと接触する面積が増大され、ハンダ実装時におけるコンデンサ１の固着強度を向上させることができる。
さらにまた、基板２の端部の誘電体層４を露出しつつも、その露出部位を除く誘電体層４上にまでパッド電極９ａ，９ｂを形成するので、これらのパッド電極９ａ，９ｂが、第１保護層６の外方にある誘電体層４上にまで延設される。しかも、基板２の端部を露出するようにパッド電極９ａ，９ｂを形成するので、基板２の端部の露出部位がハンダ留めの役割を果たすとともに、ダイシング時の位置合わせズレに対するマージンが確保される。
さらに、本発明者が図１５に示すように従来の製造方法によって製造されたコンデンサ１を使用して傾きによる周波数特性の変化を測定してみたところ、コンデンサ１の高さ（厚み）方向にコンデンサ１が傾くと、ＥＳＬ（等価直列インダクタンス）値が増大してコンデンサ１の性能が低下してしまうことが確認されている。しかしながら、本実施形態のコンデンサ１によれば、コンデンサ１の長手方向の両側端部を抑えるようにパッド電極９ａ，９ｂが形成されるので、コンデンサ１の固着バランスをとることができ、実装後のＥＳＬ（等価直列インダクタンス）値の増加を抑えることが可能となる。これにより、高密度な実装が可能となるばかりでなく、コンデンサ１が搭載された電子デバイス（製品）の生産性及び信頼性を十分に高めることが可能となる。
（第２実施形態）
図１６は、本発明によるコンデンサ１００の第２実施形態の構造を示す断面図である。コンデンサ１００は、図示の如く、平面視において、第２保護層８’の実装エリアが第１保護層６の実装エリアよりも内方に形成されており、かつ、その側壁面８’ｔに、第２保護層８’の上面（パッド電極９側）から底面（第１保護層６側）にかけて徐々に傾斜（逆テーパ）が形成されていること以外は、上述した第１実施形態のコンデンサ１と同様に構成されたものである。
このような構造を有するコンデンサ１００は、図９の製造工程において、まず平面視したときに第２保護層８’の実装エリアを第１保護層６の実装エリアより内方に形成するために、例えば未硬化状態の光硬化型樹脂を、引き出し電極７ａ，７ｂの上面、第１保護層６の上面、及び誘電体層４の上面に充填する。次に、第２保護層８’を形成しない部位の上にメタルマスクＭ６を設置し、このとき、基板２の両端部に設置するメタルマスクＭ６を、第２保護層８’の実装エリアが第１保護層６の実装エリアより内方に形成できるように設置する。このような状態で、フォトリソグラフィによるパターニングを行うことにより、引き出し電極７ａ，７ｂの全面、及び引き出し電極７ａ，７ｂより外方にある第１保護層６の上面に第２保護層用の樹脂層８’を形成する。このときフォトリソグラフィの露光量およびフォーカス等の条件を調整することによって、第２保護層用の樹脂層８’の片側側壁面８’ｔを、その樹脂層８’の上面（パッド電極９側）から底面（第１保護層６側）にかけて、図示において逆テーパが形成されるように第２保護層を形成することができる。
かかる製造工程によれば、第１実施形態と同様の効果を奏するだけでなく、第１保護層６から第２保護層８’にかけて階段状に形成されるため、第１保護層６及び第２保護層８’が、導体層であるパッド電極９ａ，９ｂと接触する界面面積が増大する。このため、第１保護層６とパッド電極９間、又は第２保護層８’とパッド電極９ａ，９ｂ間の剥離を防止することができる。しかも、第２保護層８’の側端部（側壁面８’ｔ）には、パッド電極９ａ，９ｂ側から第１保護層６側に向かって先細りするような傾斜（逆テーパ）が形成されるので、第２保護層８’がアンカー効果を発揮し、第２保護層８’とパッド電極９ａ、９ｂ間の剥離を一層防止することができる。
さらに、基板２の側壁面にパッド電極９ａ，９ｂを引き出し（延設し）たので、ハンダフィレットが基板２の側壁面から裾広がりに形成されるため、基板２の側壁面にパッド電極を引き出さない端子構造に比して使用されるハンダ量が多くなる。このため、本実施形態のコンデンサ１００によれば、外部基板への実装時にコンデンサ１００が本来の実装位置から一旦ずれてしまっても、ハンダ実装時に溶融したハンダの表面張力によってコンデンサ１００が自ずと所定の位置に戻るセルフアライメント効果が期待できる。また、ハンダとコンデンサ１００との接触面積が増大するので、これにより、ハンダ実装時のコンデンサ１００の固着強度をより一層向上させることができる。また、このようにコンデンサ１００の固着強度を高めることができるので、コンデンサ１００の起立や位置ずれの発生を抑制すること、換言すれば、コンデンサ１００の外部基板に対する良好な固着バランスを実現することが可能となる。かかる固着バランスの向上は、コンデンサ１００が矩形を成す場合に、その長手方向の両側端部にパッド電極９ａ，９ｂが形成されるときに特に顕著となる。
なお、本発明におけるコンデンサ１，１００のパッド電極９ａ，９ｂは、ダイシング時の位置合わせズレに対するマージンを確保するために基板２の端部までは形成させないことを前提として説明したが、保護層６，８，８’とパッド電極９ａ，９ｂとの密着力を高めるために、基板２の端部まで形成させてもよい。また、電子部品はコンデンサ１，１００に限られず、インダクタ、サーミスタ、抵抗等の受動部品、ＩＣチップ等の能動部品を用いてもよい。
以上説明したとおり、本発明の電子部品及びその製造方法によれば、電子部品の外部基板への更なる高密度実装が可能であり、また、端子電極の高さを任意にかつ所望に調整でき、これにより、電子部品の検査時における従来の不都合を解消できるとともに、その電子部品が搭載された電子デバイス（製品）の電気的な特性や機能、信頼性、さらには、電子部品の実装における歩留まりを改善して生産性をも高めることができるので、電子回路素子や電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広くかつ有効に利用することができる。
１（Ｃ３），１００，Ｃ１，Ｃ２…コンデンサ（電子部品）、２…基板、３…下部電極、４…誘電体層、５ａ…第１の上部電極、５ｂ…第２の上部電極、６…第１保護層（保護層）、７ａ，７ｂ…引き出し電極、８，８’…第２保護層（保護層）、８’ｔ…第２保護層の側壁面の傾斜、９ａ，９ｃ…パッド電極（第１の端子電極）、９ｂ，９ｄ…パッド電極（第２の端子電極）、１０…第１の台座（台座部）、１１…第２の台座（台座部）、Ｖａ，Ｖｂ，Ｖｃ，Ｖｄ…ビア導体、Ｍ１〜Ｍ３，Ｍ６，Ｍ８…レジストマスク、Ｍ５，Ｍ７…メタルマスク、Ｔ１…表。

Claims (3)

  1. 基板上に形成され、かつ、素子電極を有する電子回路素子と、
    前記電子回路素子に隣接して形成された台座部と、
    前記電子回路素子及び前記台座部を覆う保護層と、
    前記素子電極と前記台座部とを接続する引き出し電極と、
    前記素子電極から前記引き出し電極を介して保護層上に引き出された第１の端子電極と、を有し、
    前記素子電極は、前記基板側に形成された下部電極、及び、該下部電極の上方に形成された上部電極を有し、前記引き出し電極は前記上部電極と接続しており、
    前記台座部は、金属からなり前記下部電極と同層に形成される第１の台座、及び、金属からなり前記第１の台座の上面に金属接合され前記上部電極と同層に形成される第２の台座を有し、前記引き出し電極は前記第２の台座と接続しており、
    前記第１の端子電極は前記第２の台座上に延在し形成され、
    前記第２の台座と前記第１の端子電極とが、直接的に又は間接的に金属接合されており、
    前記引き出し電極は、前記基板に対して略平行な平坦形状である
    ことを特徴とする電子部品。
  2. 前記電子回路素子の前記下部電極に接続された第２の端子電極を備えており、
    前記第１の端子電極は、前記電子回路素子を挟んで前記第２の端子電極と反対側に設けられている、請求項１に記載の電子部品。
  3. 基板上に素子電極を有する電子回路素子を形成する工程であって、前記素子電極は、前記基板側に形成された下部電極、及び、該下部電極の上方に形成された上部電極を有する前記工程と、
    前記電子回路素子に隣接し、金属からなる第１の台座を前記下部電極と同層に形成する工程と、
    金属からなる第２の台座を前記第１の台座の上面に金属接合し、前記上部電極と同層に形成する工程と、
    前記電子回路素子、前記第１の台座及び第２の台座を覆う保護層を形成する工程と、
    前記上部電極と前記第２の台座とを接続し、前記基板に対して略平行な平坦形状である引き出し電極を形成する工程と、
    前記引き出し電極上に、前記素子電極に接続される第１の端子電極を形成する工程と、
    前記第２の台座と前記第１の端子電極とを、直接的に又は間接的に金属接合する工程と、
    を含む電子部品の製造方法。
JP2009192590A 2009-08-21 2009-08-21 電子部品及びその製造方法 Active JP5672678B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009192590A JP5672678B2 (ja) 2009-08-21 2009-08-21 電子部品及びその製造方法
US12/853,629 US8324509B2 (en) 2009-08-21 2010-08-10 Electronic component and manufacturing method thereof
CN2010102609694A CN101996990B (zh) 2009-08-21 2010-08-23 电子部件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009192590A JP5672678B2 (ja) 2009-08-21 2009-08-21 電子部品及びその製造方法

Publications (2)

Publication Number Publication Date
JP2011044614A JP2011044614A (ja) 2011-03-03
JP5672678B2 true JP5672678B2 (ja) 2015-02-18

Family

ID=43604393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009192590A Active JP5672678B2 (ja) 2009-08-21 2009-08-21 電子部品及びその製造方法

Country Status (3)

Country Link
US (1) US8324509B2 (ja)
JP (1) JP5672678B2 (ja)
CN (1) CN101996990B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4450071B2 (ja) * 2007-12-28 2010-04-14 Ｔｄｋ株式会社 電子部品
CN102412250A (zh) * 2011-11-04 2012-04-11 日月光半导体制造股份有限公司 半导体封装结构、整合式无源元件及其制造方法
US9124112B2 (en) * 2013-03-14 2015-09-01 Tyco Fire & Security Gmbh Accelerometer-based battery charge status indicator
US20160293334A1 (en) * 2015-03-31 2016-10-06 Tdk Corporation Thin film capacitor
JP2016195160A (ja) * 2015-03-31 2016-11-17 Tdk株式会社 薄膜キャパシタ
US9893048B2 (en) * 2015-09-14 2018-02-13 Qualcomm Incorporated Passive-on-glass (POG) device and method
US10212444B2 (en) 2016-01-15 2019-02-19 Qualcomm Incorporated Multi-type-tree framework for video coding
US11223852B2 (en) 2016-03-21 2022-01-11 Qualcomm Incorporated Coding video data using a two-level multi-type-tree framework
US10848788B2 (en) 2017-01-06 2020-11-24 Qualcomm Incorporated Multi-type-tree framework for video coding
JP2022006781A (ja) * 2020-06-25 2022-01-13 Tdk株式会社 電子部品及びその製造方法
WO2023145365A1 (ja) * 2022-01-28 2023-08-03 ローム株式会社 電子部品および電子部品の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69317940T2 (de) 1992-06-12 1998-11-26 Matsushita Electronics Corp Halbleiterbauelement mit Kondensator
JP2912776B2 (ja) 1992-10-29 1999-06-28 松下電子工業株式会社 半導体装置およびその製造方法
US5629539A (en) * 1994-03-09 1997-05-13 Kabushiki Kaisha Toshiba Semiconductor memory device having cylindrical capacitors
US6509601B1 (en) * 1998-07-31 2003-01-21 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor protection layer and method for manufacturing the same
KR20020093585A (ko) * 2001-06-06 2002-12-16 마츠시타 덴끼 산교 가부시키가이샤 반도체장치
JP2003142590A (ja) * 2001-11-06 2003-05-16 Matsushita Electric Ind Co Ltd 容量素子
WO2004100266A1 (ja) * 2003-05-09 2004-11-18 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリおよびその製造方法
JP2005191406A (ja) 2003-12-26 2005-07-14 Matsushita Electric Ind Co Ltd チップ抵抗器およびその製造方法
JP5061895B2 (ja) * 2005-02-04 2012-10-31 日本電気株式会社 キャパシタ及びそれを内蔵した配線基板
JP4752280B2 (ja) * 2005-02-08 2011-08-17 カシオ計算機株式会社 チップ型電子部品およびその製造方法
JP2006270009A (ja) * 2005-02-25 2006-10-05 Seiko Epson Corp 電子装置の製造方法
JP4576558B2 (ja) * 2005-03-15 2010-11-10 カシオ計算機株式会社 回路基板への半導体装置の実装方法及び液晶表示装置の製造方法
JPWO2007010768A1 (ja) * 2005-07-15 2009-01-29 株式会社村田製作所 コンデンサおよびその製造方法
JP4677937B2 (ja) * 2005-07-20 2011-04-27 セイコーエプソン株式会社 膜パターンの形成方法、デバイス、電気光学装置、電子機器、及びアクティブマトリクス基板の製造方法
JP2007201157A (ja) * 2006-01-26 2007-08-09 Kyocera Corp コンデンサ
CN100505246C (zh) * 2006-09-30 2009-06-24 卓恩民 半导体封装结构及其制法
US7729570B2 (en) * 2007-05-18 2010-06-01 Ibiden Co., Ltd. Photoelectric circuit board and device for optical communication
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer

Also Published As

Publication number Publication date
CN101996990A (zh) 2011-03-30
JP2011044614A (ja) 2011-03-03
US8324509B2 (en) 2012-12-04
US20110042127A1 (en) 2011-02-24
CN101996990B (zh) 2013-08-28

Similar Documents

Publication Publication Date Title
JP5672678B2 (ja) 電子部品及びその製造方法
JP5234521B2 (ja) 電子部品及びその製造方法
JP3689696B2 (ja) チップパッケージの製造方法
US7413975B2 (en) Interconnect substrate, semiconductor device, methods of manufacturing the same, circuit board, and electronic equipment
CN105814687B (zh) 半导体封装及其安装结构
US8242612B2 (en) Wiring board having piercing linear conductors and semiconductor device using the same
US6894396B2 (en) Semiconductor device with capacitor
US8810007B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
JP4912992B2 (ja) キャパシタ内蔵基板及びその製造方法
US8669643B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
WO2001026147A1 (fr) Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique
JP2002164467A (ja) 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法
US10811182B2 (en) Inductor and method of manufacturing the same
TWI621211B (zh) 電路基板及電路基板之製造方法
JP5786331B2 (ja) 部品内蔵配線板
JP6589990B2 (ja) プローブカード用積層配線基板およびこれを備えるプローブカード
JP2002299496A (ja) 半導体装置及びその製造方法
JP3918675B2 (ja) 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム
KR100452818B1 (ko) 칩 패키지 및 그 제조방법
JP4329524B2 (ja) 半導体装置およびその製造方法
JP2001284168A (ja) 薄膜電子部品および基板
JP2004153040A (ja) 積層コンデンサ
JP2001345234A (ja) 薄膜電子部品および積層薄膜電子部品並びに基板
KR100772460B1 (ko) 집적 수동소자 칩 및 그 제조방법
JP2006019596A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130301

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130418

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130614

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20131004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140402

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141215

R150 Certificate of patent or registration of utility model

Ref document number: 5672678

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150