JP4752280B2 - チップ型電子部品およびその製造方法 - Google Patents

Description

この発明はチップ型電子部品およびその製造方法に関する。

従来のチップ型電子部品には、薄膜コイルを備えたものがある（例えば、特許文献１参照）。このチップ型電子部品では、磁性体フェライト粉および誘電体セラミックス粉を所定の割合で混合した複合セラミックス材料からなる第１〜第６のシートを積層焼成して直方体状のベアチップを形成し、この状態では、第２〜第６のシートの上面に形成された薄膜コイル形成用導電層および第２〜第５のシートのスルーホール内に形成された上下導通部により厚さ方向の断面で蛇行状に連続する薄膜コイルが形成され、第３、第５のシートの上面にアース用導電層が形成されており、そしてベアチップの一方向の両端面に外部接続用電極を薄膜コイルの両端部に接続させて形成し、ベアチップの他方向の両端面にアース用電極をアース用導電層に接続させて形成した構造となっている。

特開平７−２６３２８２号公報

しかしながら、上記従来のチップ型電子部品では、第２〜第６のシートの上面に形成された薄膜コイル形成用導電層および第２〜第５のシートスルーホール内に形成された上下導通部により厚さ方向の断面で蛇行状に連続する薄膜コイルを形成し、ベアチップの一方向の両端面に外部接続用電極を薄膜コイルの両端部に接続させて形成し、他方向の両端面にアース用電極をアース用導電層に接続させて形成しているので、構造が複雑で大型化する上、製造工程が極めて繁雑であるという問題がある。

製造工程について説明すると、第１〜第６のシートを形成する工程、第２〜第６のシートの上面に薄膜コイル形成用導電層を形成するための導電性ペーストを塗布する工程、第２〜第５のシートにスルーホールを形成する工程、スルーホール内に上下導通部を形成するための導電性ペーストを充填する工程、第３、第５のシートの上面にアース用導電層を形成するための導電性ペーストを塗布する工程、第１〜第６のシートを積層焼成してベアチップを形成する工程、ベアチップの一方向の両端面に外部接続用電極を形成する工程、ベアチップの他方向の両端面にアース用電極を形成する工程、というように工程数が多く、しかも、少なくとも外部接続用電極形成工程およびアース用電極形成工程をベアチップごとに行わなければならず、製造工程が極めて繁雑となってしまう。

そこで、この発明は、構造が簡単で小型化することができ、また製造工程を簡略化することができるチップ型電子部品およびその製造方法を提供することを目的とする。

上記目的を達成するため、本発明に係るチップ型電子部品は、基板と、前記基板の一面側の上面全体に設けられた絶縁膜と、前記基板上の前記絶縁膜の上面に設けられた薄膜回路と、前記基板上の前記絶縁膜の上面に、前記薄膜回路に接続されて設けられた第１の外部接続用電極と、前記基板上の前記絶縁膜の上面に、前記薄膜回路に接続されずに設けられた接続補助用の第２の外部接続用電極とを有し、前記第１及び第２の外部接続用電極は、それぞれ、前記絶縁膜上に同じ厚さに形成された配線層と、該配線層上に形成された同じ高さの柱状電極と、を有してなることを特徴とするものである。本発明に係るチップ型電子部品の製造方法は、複数のチップ型電子部品形成領域を有する基板の前記チップ型電子部品形成領域が設けられる側の上面全体に絶縁膜を形成し、前記絶縁膜の上面の各チップ型電子部品形成領域に薄膜回路と、該薄膜回路に接続される第１の外部接続用電極を形成し、接続補助用の前記薄膜回路に接続されない第２の外部接続用電極を形成し、前記第１及び第２の外部接続用電極を形成する工程は、前記第１及び第２の外部接続用電極のそれぞれを形成する領域の前記絶縁膜上に、同じ厚さの配線層を形成する工程と、前記配線層上の前記第１及び第２の外部接続用電極のそれぞれを形成する領域に柱状電極を同じ高さに一括して形成して、前記配線層と前記柱状電極により前記第１及び第２の外部接続用電極を一括して形成する工程と、を含み、前記基板を切断してチップ型電子部品を複数個得ることを特徴とするものである。

この発明によれば、基板の一面側の上面全体を覆う絶縁膜上に半導体回路形成技術による薄膜回路および第１、第２の外部接続用電極を設けて構成されているので、チップ型電子部品を高精度化することができるとともに小型化することができ、また基板上の複数のチップ型電子部品形成領域の各々に薄膜回路および第１、第２の外部接続用電極を、同じ厚さの配線層上に柱状電極を同じ高さに形成することによって一括して形成し、切断して複数個のチップ型電子部品を得ることができて、製造工程を簡略化することができる。

（第１実施形態）
図１はこの発明の第１実施形態としてのチップ型電子部品の透過平面図を示し、図２（Ａ）は図１のＡ−Ａ線に沿う断面図を示し、図２（Ｂ）は図１のＢ−Ｂ線に沿う断面図を示す。このチップ型電子部品は、例えば平面正方形の矩形状のシリコン基板（半導体基板）１を備えている。シリコン基板１の上面には酸化シリコンなどからなる第１の絶縁膜２が設けられている。

第１の絶縁膜２の上面の所定の箇所には銅などからなる薄膜誘導素子用配線３が設けられている。薄膜誘導素子用配線３を含む第１の絶縁膜２の上面にはポリイミド系樹脂やエポキシ系樹脂などからなる第２の絶縁膜４が設けられている。薄膜誘導素子用配線３の両端部の接続パッド部に対応する部分における第２の絶縁膜４には開口部５、６が設けられている。

第２の絶縁膜４の上面中央部には銅等からなる薄膜誘導素子用下地金属層７が渦巻き状に設けられている。薄膜誘導素子用下地金属層７の上面全体には銅からなる薄膜誘導素子（薄膜回路）８が設けられている。薄膜誘導素子用下地金属層７を含む薄膜誘導素子８の内端部は、開口部６を介して薄膜誘導素子用配線３の一端部の接続パッド部に接続されている。

第２の絶縁膜４の上面において図１の左辺中央部および右辺中央部には銅などからなる第１の下地金属層９が設けられている。第１の下地金属層９の上面全体には銅からなる第１の配線１０が設けられている。左側の第１の下地金属層９を含む左側の第１の配線１０は、平面正方形状の接続パッド部からなり、開口部５を介して薄膜誘導素子用配線３の他端部の接続パッド部に接続され、さらに、薄膜誘導素子用配線３を介して薄膜誘導素子８の内端部に接続されている。右側の第１の下地金属層９を含む右側の第１の配線１０は、平面正方形状の接続パッド部およびそれから延びる引き回し線からなり、薄膜誘導素子用下地金属層７を含む薄膜誘導素子８の外端部に接続されている。

第２の絶縁膜４の上面において各第１の配線１０の図１における上側および下側には銅などからなる平面正方形形状の第２の下地金属層１１が設けられている。第２の下地金属層１１の上面全体には銅からなる第２の配線１２が設けられている。この場合、図１の上下において、各左側の第２の下地金属層１１を含む第２の配線１２と各右側の第２の下地金属層１１を含む第２の配線１２とは、銅などからなる第３の下地金属層１３およびその上面全体に設けられた銅からなる第３の配線１４を介して互いに接続されているが、薄膜誘導素子８とは接続されておらず、後述の如く、実装時の接続補強用のダミーとなっている。

第１、第２の配線１０、１２の接続パッド部上面には銅からなる第１、第２の柱状電極（外部接続用電極）１５、１６が設けられている。薄膜誘導素子８および第１〜第３の配線１０、１２、１４を含む第２の絶縁膜４の上面にはエポキシ系樹脂やポリイミド系樹脂などからなる封止膜１７がその上面が第１、第２の柱状電極１５、１６の上面と面一となるように設けられている。第１、第２の柱状電極１５、１６の上面には第１、第２の半田ボール１８、１９が設けられている。

ここで、例えば図１に示すように、４つの第２の半田ボール１９（第２の柱状電極１６）が２つの第１の半田ボール１８（第１の柱状電極１５）に対して対称的な位置に配置されて、シリコン基板１の対向する２辺に沿って配置される。この場合、４つの第２の半田ボール１９は、このチップ型電子部品を回路基板（図示せず）上に実装する際に、２つの第１の半田ボール１８のみでは実装時の接続状態が不安定となるため、これを回避して接続状態を補強するためのダミーである。したがって、第２の柱状電極１６および第２、第３の配線１２、１４もダミーである。

また、第２の半田ボール１９は２つであってもよく、２つの第２の半田ボール１９および２つの第１の半田ボール１８が、例えばシリコン基板１のコーナー部近傍に対称的に配置されるようにしてもよい。この場合、シリコン基板１の平面形状を長方形としてもよい。

次に、このチップ型電子部品の製造方法の一例について説明する。まず、図３（Ａ）、（Ｂ）に示すように、ウエハ状態のシリコン基板（半導体基板）１を用意する。この場合、図３（Ａ）は図２（Ａ）に対応する断面図であり、図３（Ｂ）は図２（Ｂ）に対応する断面図である（以下、同じ）。なお、図１に示す第３の下地金属層１３および第３の配線１４については、その説明を省略する。

次に、シリコン基板１の上面全体に、プラズマＣＶＤ法などにより、酸化シリコンなどからなる第１の絶縁膜２を成膜する。次に、第１の絶縁膜２の上面に、スパッタ法などにより成膜された銅などからなる金属層をフォトリソグラフィ法によりパターニングすることにより、薄膜誘導素子用配線３を形成する。

次に、図４（Ａ）、（Ｂ）に示すように、薄膜誘導素子用配線３を含むシリコン基板１の上面全体に、スクリーン印刷法やスピンコート法などにより、ポリイミド系樹脂やエポキシ系樹脂などからなる液状の熱硬化性樹脂を塗布し、硬化させることにより、第２の絶縁膜４を形成する。次に、フォトリソグラフィ法により、薄膜誘導素子用配線３の両端部の接続パッド部に対応する部分における第２の絶縁膜４に開口部５、６を形成する。

次に、図５（Ａ）、（Ｂ）に示すように、開口部５、６を介して露出された薄膜誘導素子用配線３の両端部の接続パッド部上面を含む第２の絶縁膜４の上面全体に下地金属層２１を形成する。この場合、下地金属層２１は、無電解メッキ法により形成された銅層のみであってもよく、またスパッタ法により形成された銅層のみであってもよく、さらにスパッタ法により形成されたチタン等の薄膜層上にスパッタ法により銅層を形成したものであってもよい。

次に、下地金属層２１の上面にメッキレジスト膜２２をパターン形成する。この場合、薄膜誘導素子８形成領域および第１、第２の配線１０、１２形成領域に対応する部分におけるメッキレジスト膜２２には開口部２３、２４、２５が形成されている。次に、下地金属層２１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２２の開口部２３、２４、２５内の下地金属層２１の上面に薄膜誘導素子８および第１、第２の配線１０、１２を形成する。次に、メッキレジスト膜２２を剥離する。

次に、図６（Ａ）、（Ｂ）に示すように、薄膜誘導素子８および第１、第２の配線１０、１２を含む下地金属層２１の上面にメッキレジスト膜２６をパターン形成する。この場合、第１、第２の柱状電極１５、１６形成領域に対応する部分におけるメッキレジスト膜２６には開口部２７、２８が形成されている。次に、下地金属層２１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２６の開口部２７、２８内の第１、第２の配線１０、１２の接続パッド部上面に第１、第２の柱状電極１５、１６を形成する。

次に、メッキレジスト膜２６を剥離し、次いで、薄膜誘導素子８および第１、第２の配線１０、１２をマスクとして下地金属層２１の不要な部分をエッチングして除去すると、図７（Ａ）、（Ｂ）に示すように、薄膜誘導素子８および第１、第２の配線１０、１２下にのみ下地金属層７、９、１１が残存される。

次に、図８（Ａ）、（Ｂ）に示すように、第１、第２の配線１０、１２および第１、第２の柱状電極１５、１６を含む第２の絶縁膜４の上面全体に、スクリーン印刷法やスピンコート法などにより、エポキシ系樹脂やポリイミド系樹脂などからなる液状の熱硬化性樹脂を塗布し、硬化させることにより、封止膜１７をその厚さが第１、第２の柱状電極１５、１６の高さよりも厚くなるように形成する。したがって、この状態では、第１、第２の柱状電極１５、１６の上面は封止膜１７によって覆われている。

次に、封止膜１７および第１、第２の柱状電極１５、１６の上面側を適宜に研磨し、図９（Ａ）、（Ｂ）に示すように、第１、第２の柱状電極１５、１６の上面を露出させ、且つ、この露出された第１、第２の柱状電極１５、１６の上面を含む封止膜１７の上面を平坦化する。ここで、第１、第２の柱状電極１５、１６の上面側を適宜に研磨するのは、電解メッキにより形成される第１、第２の柱状電極１５、１６の高さにばらつきがあるため、このばらつきを解消して、第１、第２の柱状電極１５、１６の高さを均一にするためである。

次に、図１０（Ａ）、（Ｂ）に示すように、第１、第２の柱状電極１５、１６の上面に第１、第２の半田ボール１８、１９を形成する。この場合、第１、第２の半田ボール１８、１９の形成は、第１、第２の柱状電極１５、１６などの上面に半田ボールを直接搭載した後リフローするか、あるいは、第１、第２の柱状電極１５、１６などの上面にスクリーン印刷法やディスペンサ法などにより半田ペーストを塗布した後にリフローするなどの方法によればよい。次に、図１１（Ａ）、（Ｂ）に示すように、ダイシングストリートに沿って、シリコン基板１、第１、第２の絶縁膜２、４および封止膜１７を切断すると、図２（Ａ）、（Ｂ）に示すチップ型電子部品が複数個得られる。

このようにして得られたチップ型電子部品では、シリコン基板１上にのみ薄膜誘導素子８および外部接続用電極としての第１、第２の柱状電極１５、１６などを設けているので、構造が簡単で小型化することができる。また、上記製造方法では、ウエハ状態のシリコン基板１上の複数のチップ型電子部品形成領域に対して、薄膜誘導素子用配線３、薄膜誘導素子８、第１、第２の配線１０、１２、第１、第２の柱状電極１５、１６および第１、第２の半田ボール１８、１９の形成を一括して行い、その後にダイシングストリートに沿って分断して複数個のチップ型電子部品を得ているので、製造工程を簡略化することができる。

ところで、上記従来のチップ型電子部品では、薄膜誘導素子形成用導電層、アース用導電層および上下導通部を形成するための導電性ペーストを備えた複合セラミックス材料からなる第１〜第６のシートを積層焼成して直方体状のベアチップを形成しているため、このときの焼成がＬＴＣＣ（低温同時焼成セラミックス）技術であっても、１０００℃程度までの加熱処理であり、全体的に熱収縮による寸法の変化が生じ、特性値のバラツキが比較的大きくなってしまう。

これに対し、上記製造方法では、薄膜誘導素子などの薄膜回路や配線部分を、比較的低温でフォトリソグラフィ法等など半導体回路形成技術を用いて高精度に形成することができ、シリコン基板１はほとんど熱収縮することはなく、チップ型電子部品の特性値のバラツキを比較的小さくすることができる。ここで、エポキシ系樹脂やポリイミド系樹脂などからなる液状の熱硬化性樹脂を硬化させて封止膜１７を形成しているので、封止膜１７が熱硬化によりある程度収縮するが、封止膜１７は薄膜誘導素子８などを外部環境から保護するためのものであり、特性値に影響を与えることはない。なお、本実施形態においては、シリコン基板１は単なるベース板として用いられているだけであるため、他の材料を用いるようにしてもよく、ほとんど熱収縮しない材料であれば良好に適用することができ、例えば、ガラス基板、金属基板、耐熱樹脂基板、セラミックス基板などであってもよい。

（第２実施形態）
図１２はこの発明の第２実施形態としてのチップ型電子部品の透過平面図を示し、図１３（Ａ）は図１２のＡ−Ａ線に沿う断面図を示し、図１３（Ｂ）は図１２のＢ−Ｂ線に沿う断面図を示す。このチップ型電子部品において、図１および図２に示す場合と大きく異なる点は、薄膜誘導素子用配線３を省略し、第２の絶縁膜４の上面中央部上に第１の配線１０を薄膜誘導素子８の内端部に接続させて設けた点である。

すなわち、第２の絶縁膜４の上面中央部上には平面正方形状の第１の下地金属層９を含む第１の配線１０が薄膜誘導素子用下地金属層７を含む薄膜誘導素子８の内端部に接続されて設けられている。この第１の配線１０の上面には第１の柱状電極１５が設けられている。この第１の柱状電極１５の上面には第１の半田ボール１８が設けられている。

第２の絶縁膜４の上面において図１２の左辺中央部には平面正方形状の第２の下地金属層１１を含む第２の配線１２がどことも電気的に接続されないで島状に設けられている。この第２の配線１２の上面には第２の柱状電極１６が設けられている。この第２の柱状電極１６の上面には第２の半田ボール１９が設けられている。これにより、図１２に示すように、２つの第１の半田ボール１８（第１の柱状電極１５）および５つの第２の半田ボール１９（第２の柱状電極１６）は、左右対称および上下対称に配置されている。

そして、このチップ型電子部品では、図１および図２（Ｂ）に示す薄膜誘導素子用配線３および第２の絶縁膜４の開口部５、６を備えていないため、これらを形成する必要がなく、その分だけ工程数を少なくすることができ、また、配線長を短くすることができるので、信号伝送特性を向上させることができる。

（第３実施形態）
図１４はこの発明の第３実施形態としてのチップ型電子部品の透過平面図を示し、図１５（Ａ）は図１４のＡ−Ａ線に沿う断面図を示し、図１５（Ｂ）は図１４のＢ−Ｂ線に沿う断面図を示す。このチップ型電子部品において、図１および図２に示す場合と大きく異なる点は、図１６に等価回路的平面図として示すように、薄膜誘導素子８の一端部（内端部）と第２の柱状電極１６との間に薄膜容量素子３１を設け、薄膜誘導素子８および薄膜容量素子３１によりＬＣフィルタ回路（薄膜フィルタ回路）を構成した点である。

すなわち、薄膜容量素子３１の上部電極３２は、薄膜誘導素子用配線３の中間部およびその幅方向両側に連続して設けられた方形状の上部電極３２により構成されている。薄膜容量素子３１の下部電極３３は、上部電極３２下におけるシリコン基板１の上面に設けられた銅などからなる方形状の下部電極３３により構成されている。そして、薄膜容量素子３１は、両電極３２、３３およびその間の第１の絶縁膜２により構成されている。

この場合、図１に示す第３の下地金属層１３を含む第３の配線１４は設けられていない。その代わりに、下部電極３３の図１４の上側および下側におけるシリコン基板１の上面に銅などからなる下部電極用配線３４が下部電極３３の上端部および下端部に接続されて設けられている。そして、４つの第２の下地金属層１１を含む第２の配線１２は、第１、第２の絶縁膜２、４に連続して形成された開口部３５を介して下部電極用配線３４の各端部上面に接続されている。

ここで、薄膜容量素子３１の下部電極３３は、このチップ型電子部品を回路基板（図示せず）上に実装したとき、４つの第２の半田ボール１９が回路基板上のアース用接続端子に接続されることにより、第２の柱状電極１６、第２の配線１２、第２の下地金属層１１および下部電極用配線３４を介して、接地電位となるようになっている。

なお、この実施形態では、図１４に示すように、シリコン基板１は平面長方形状となっている。また、この実施形態では、下部電極３３および下部電極用配線３４は、シリコン基板１の上面にスパッタ法などにより成膜された銅などからなる金属層をフォトリソグラフィ法によりパターニングすることにより、形成される。また、薄膜誘導素子用配線３を含む上部電極３２は、薄膜誘導素子用配線３の形成と同時に形成される。さらに、開口部３５は、開口部５、６の形成と同時に形成される。

（第４実施形態）
図１７はこの発明の第４実施形態としてのチップ型電子部品の透過平面図を示し、図１８（Ａ）は図１７のＡ−Ａ線に沿う断面図を示し、図１８（Ｂ）は図１７のＢ−Ｂ線に沿う断面図を示す。このチップ型電子部品において、図１４および図１５に示す場合と異なる点は、下部電極３３および下部電極用配線３４を設けずに、その代わりに、シリコン基板１自体に下部電極および下部電極用配線としての役目を持たせた点である。したがって、この場合、４つの第２の下地金属層１１を含む第２の配線１２は、第１、第２の絶縁膜２、４に連続して形成された開口部３５を介してシリコン基板１の上面の各所定の箇所に接続されている。

（第５実施形態）
図１９はこの発明の第５実施形態としてのチップ型電子部品の透過平面図を示し、図２０（Ａ）は図１９のＡ−Ａ線に沿う断面図を示し、図２０（Ｂ）は図１９のＢ−Ｂ線に沿う断面図を示す。このチップ型電子部品において、図１および図２に示す場合と大きく異なる点は、薄膜誘導素子８の代わりに、薄膜容量素子４１を設けた点である。

すなわち、第１の絶縁膜２の上面中央部には銅などからなる方形状の下部電極４２が設けられている。この場合、下部電極４２の左側には下部電極用配線４３が連続して設けられている。下部電極４２上における第２の絶縁膜４の上面中央部には上部電極用下地金属層４４を含む上部電極４５が設けられている。左側の第１の下地金属層９を含む左側の配線１０は、第２の絶縁膜４に設けられた開口部４６を介して下部電極用配線４３の接続パッド部に接続されている。右側の第１の下地金属層９を含む右側の第１の配線１０は、上部電極用下地金属層４４を含む上部電極４５に接続されている。

（第６実施形態）
図２１はこの発明の第６実施形態としてのチップ型電子部品の透過平面図を示し、図２２（Ａ）は図２１のＡ−Ａ線に沿う断面図を示し、図２２（Ｂ）は図２１のＢ−Ｂ線に沿う断面図を示す。このチップ型電子部品において、図１および図２に示す場合と大きく異なる点は、薄膜誘導素子８の代わりに、薄膜抵抗素子５１を設けた点である。

すなわち、第１の絶縁膜２の上面の図２１における上下方向中央部には、スクリーン印刷法などにより、ＮｉＣｒやＴａＮなどからなる薄膜抵抗体材料を塗布し、焼成することにより、短冊形状の薄膜抵抗素子（薄膜回路）５１が設けられている。薄膜抵抗素子５１の両端部上面には、スパッタ法などにより成膜されたアルミニウム系金属などからなる金属層をフォトリソグラフィ法によりパターニングすることにより、薄膜抵抗素子用接続パッド５２が設けられている。第１の下地金属層９を含む第１の配線１０は、第２の絶縁膜４に設けられた開口部５３を介して薄膜抵抗素子用接続パッド５２に接続されている。

（第７実施形態）
図２３はこの発明の第７実施形態としてのチップ型電子部品の透過平面図を示し、図２４（Ａ）は図２３のＡ−Ａ線に沿う断面図を示し、図２４（Ｂ）は図２３のＢ−Ｂ線に沿う断面図を示す。このチップ型電子部品において、図１および図２に示す場合と異なる点は、第１、第２の柱状電極１５、１６の上面に、第１、第２の半田ボール１８、１９の代わりに、第１、第２の半田層５４、５５を設けた点である。

この発明の第１実施形態としてのチップ型電子部品の透過平面図。 （Ａ）は図１のＡ−Ａ線に沿う断面図、（Ｂ）は図１のＢ−Ｂ線に沿う断面 図。 図２に示すチップ型電子部品の製造に際し、当初の工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 この発明の第２実施形態としてのチップ型電子部品の透過平面図。 （Ａ）は図１２のＡ−Ａ線に沿う断面図、（Ｂ）は図１２のＢ−Ｂ線に沿 う断面図。 この発明の第３実施形態としてのチップ型電子部品の透過平面図。 （Ａ）は図１４のＡ−Ａ線に沿う断面図、（Ｂ）は図１４のＢ−Ｂ線に沿 う断面図。 図１４に示すチップ型電子部品の等価回路的平面図。 この発明の第４実施形態としてのチップ型電子部品の透過平面図。 （Ａ）は図１７のＡ−Ａ線に沿う断面図、（Ｂ）は図１７のＢ−Ｂ線に沿 う断面図。 この発明の第５実施形態としてのチップ型電子部品の透過平面図。 （Ａ）は図１９のＡ−Ａ線に沿う断面図、（Ｂ）は図１９のＢ−Ｂ線に沿 う断面図。 この発明の第６実施形態としてのチップ型電子部品の透過平面図。 （Ａ）は図２１のＡ−Ａ線に沿う断面図、（Ｂ）は図２１のＢ−Ｂ線に沿 う断面図。 この発明の第６実施形態としてのチップ型電子部品の透過平面図。 （Ａ）は図２３のＡ−Ａ線に沿う断面図、（Ｂ）は図２３のＢ−Ｂ線に沿 う断面図。

符号の説明

１ シリコン基板
２ 第１の絶縁膜
３ 薄膜誘導素子用配線
４ 第２の絶縁膜
８ 薄膜誘導素子
１０ 第１の配線
１２ 第２の配線
１５ 第１の柱状電極
１６ 第２の柱状電極
１７ 封止膜
１８ 第１の半田ボール
１９ 第２の半田ボール

Claims (24)

1. 基板と、
   前記基板の一面側の上面全体に設けられた絶縁膜と、
   前記基板上の前記絶縁膜の上面に設けられた薄膜回路と、
   前記基板上の前記絶縁膜の上面に、前記薄膜回路に接続されて設けられた第１の外部接続用電極と、
   前記基板上の前記絶縁膜の上面に、前記薄膜回路に接続されずに設けられた接続補強用の第２の外部接続用電極と、
   を有し、
   前記第１及び第２の外部接続用電極は、それぞれ、前記絶縁膜上に同じ厚さに形成された配線層と、該配線層上に形成された同じ高さの柱状電極と、を有してなることを特徴とするチップ型電子部品。
2. 請求項１に記載の発明において、
   前記基板は半導体基板であることを特徴とするチップ型電子部品。
3. 請求項１に記載の発明において、
   前記基板は、ガラス基板、金属基板、耐熱樹脂基板、セラミックス基板の何れかであることを特徴とするチップ型電子部品。
4. 請求項１に記載の発明において、
   前記第１、第２の柱状電極の周囲に封止膜が設けられていることを特徴とするチップ型電子部品。
5. 請求項４に記載の発明において、
   前記第１、第２の柱状電極上に半田ボールが設けられていることを特徴とするチップ型電子部品。
6. 請求項４に記載の発明において、
   前記第１、第２の柱状電極上に半田層が設けられていることを特徴とするチップ型電子部品。
7. 請求項１に記載の発明において、
   前記基板は矩形状を有し、
   前記第１、第２の外部接続用電極は、少なくとも前記基板の対向する２辺に沿って配置されていることを特徴とするチップ型電子部品。
8. 請求項１に記載の発明において、
   前記基板は矩形状を有し、
   前記第１、第２の外部接続用電極は、前記基板の中央部および少なくとも前記基板の対向する２辺に沿って配置されていることを特徴とするチップ型電子部品。
9. 請求項１に記載の発明において、
   前記薄膜回路は少なくとも２つの端子電極を有し、
   前記第１の外部接続用電極は前記薄膜回路の前記各端子電極に接続されていることを特徴とするチップ型電子部品。
10. 請求項９に記載の発明において、
    前記薄膜回路は薄膜誘導素子であることを特徴とするチップ型電子部品。
11. 請求項９に記載の発明において、
    前記薄膜回路は薄膜容量素子であることを特徴とするチップ型電子部品。
12. 請求項９に記載の発明において、
    前記薄膜回路は薄膜抵抗素子であることを特徴とするチップ型電子部品。
13. 請求項９に記載の発明において、
    前記薄膜回路は薄膜フィルタ回路であることを特徴とするチップ型電子部品。
14. 複数のチップ型電子部品形成領域を有する基板を用意する工程と、
    前記基板の、前記チップ型電子部品形成領域が設けられる一面側の上面全体に絶縁膜を形成する工程と、
    前記基板上の前記絶縁膜の上面の複数のチップ型電子部品形成領域にそれぞれ薄膜回路を形成する工程と、
    前記基板上の前記絶縁膜の上面の前記各チップ型電子部品形成領域にそれぞれ第１の外部接続用電極を対応する前記薄膜回路に接続されて形成するとともに、接続補強用の前記薄膜回路に接続されない第２の外部接続用電極を形成する工程と、
    前記基板を切断してチップ型電子部品を複数個得る工程と、
    を有し、
    前記第１及び第２の外部接続用電極を形成する工程は、前記第１及び第２の外部接続用電極のそれぞれを形成する領域の前記絶縁膜上に、同じ厚さの配線層を形成する工程と、前記配線層上の前記第１及び第２の外部接続用電極のそれぞれを形成する領域に柱状電極を同じ高さに一括して形成して、前記配線層と前記柱状電極により前記第１及び第２の外部接続用電極を一括して形成する工程と、を含むことを特徴とするチップ型電子部品の製造方法。
15. 請求項１４に記載の発明において、
    前記基板はウェハ状態の半導体基板であることを特徴とするチップ型電子部品の製造方法。
16. 請求項１４に記載の発明において、
    前記基板は、前記チップ型電子部品形成領域を複数含む大きさを有するガラス基板、金属基板、耐熱樹脂基板、セラミックス基板の何れかであることを特徴とするチップ型電子部品の製造方法。
17. 請求項１４に記載の発明において、
    前記第１、第２の外部接続用電極は第１、第２の柱状電極からなり、
    前記第１、第２の柱状電極の周囲に封止膜を形成する工程を有することを特徴とするチップ型電子部品の製造方法。
18. 請求項１７に記載の発明において、
    前記第１、第２の柱状電極上に半田ボールを形成する工程を有することを特徴とするチップ型電子部品の製造方法。
19. 請求項１７に記載の発明において、
    前記第１、第２の柱状電極上に半田層を形成する工程を有することを特徴とするチップ型電子部品の製造方法。
20. 請求項１４に記載の発明において、
    前記薄膜回路は少なくとも２つの端子電極を有し、
    前記第１の外部接続用電極を形成する工程は、該第１の外部接続用電極を前記薄膜回路の前記各端子電極に接続して形成することを特徴とするチップ型電子部品の製造方法。
21. 請求項２０に記載の発明において、
    前記薄膜回路は薄膜誘導素子であることを特徴とするチップ型電子部品の製造方法。
22. 請求項２０に記載の発明において、
    前記薄膜回路は薄膜容量素子であることを特徴とするチップ型電子部品の製造方法。
23. 請求項２０に記載の発明において、
    前記薄膜回路は薄膜抵抗素子であることを特徴とするチップ型電子部品の製造方法。
24. 請求項２０に記載の発明において、
    前記薄膜回路は薄膜フィルタ回路であることを特徴とするチップ型電子部品の製造方法。

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