JP4752280B2 - チップ型電子部品およびその製造方法 - Google Patents
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Description
図1はこの発明の第1実施形態としてのチップ型電子部品の透過平面図を示し、図2(A)は図1のA−A線に沿う断面図を示し、図2(B)は図1のB−B線に沿う断面図を示す。このチップ型電子部品は、例えば平面正方形の矩形状のシリコン基板(半導体基板)1を備えている。シリコン基板1の上面には酸化シリコンなどからなる第1の絶縁膜2が設けられている。
図12はこの発明の第2実施形態としてのチップ型電子部品の透過平面図を示し、図13(A)は図12のA−A線に沿う断面図を示し、図13(B)は図12のB−B線に沿う断面図を示す。このチップ型電子部品において、図1および図2に示す場合と大きく異なる点は、薄膜誘導素子用配線3を省略し、第2の絶縁膜4の上面中央部上に第1の配線10を薄膜誘導素子8の内端部に接続させて設けた点である。
図14はこの発明の第3実施形態としてのチップ型電子部品の透過平面図を示し、図15(A)は図14のA−A線に沿う断面図を示し、図15(B)は図14のB−B線に沿う断面図を示す。このチップ型電子部品において、図1および図2に示す場合と大きく異なる点は、図16に等価回路的平面図として示すように、薄膜誘導素子8の一端部(内端部)と第2の柱状電極16との間に薄膜容量素子31を設け、薄膜誘導素子8および薄膜容量素子31によりLCフィルタ回路(薄膜フィルタ回路)を構成した点である。
図17はこの発明の第4実施形態としてのチップ型電子部品の透過平面図を示し、図18(A)は図17のA−A線に沿う断面図を示し、図18(B)は図17のB−B線に沿う断面図を示す。このチップ型電子部品において、図14および図15に示す場合と異なる点は、下部電極33および下部電極用配線34を設けずに、その代わりに、シリコン基板1自体に下部電極および下部電極用配線としての役目を持たせた点である。したがって、この場合、4つの第2の下地金属層11を含む第2の配線12は、第1、第2の絶縁膜2、4に連続して形成された開口部35を介してシリコン基板1の上面の各所定の箇所に接続されている。
図19はこの発明の第5実施形態としてのチップ型電子部品の透過平面図を示し、図20(A)は図19のA−A線に沿う断面図を示し、図20(B)は図19のB−B線に沿う断面図を示す。このチップ型電子部品において、図1および図2に示す場合と大きく異なる点は、薄膜誘導素子8の代わりに、薄膜容量素子41を設けた点である。
図21はこの発明の第6実施形態としてのチップ型電子部品の透過平面図を示し、図22(A)は図21のA−A線に沿う断面図を示し、図22(B)は図21のB−B線に沿う断面図を示す。このチップ型電子部品において、図1および図2に示す場合と大きく異なる点は、薄膜誘導素子8の代わりに、薄膜抵抗素子51を設けた点である。
図23はこの発明の第7実施形態としてのチップ型電子部品の透過平面図を示し、図24(A)は図23のA−A線に沿う断面図を示し、図24(B)は図23のB−B線に沿う断面図を示す。このチップ型電子部品において、図1および図2に示す場合と異なる点は、第1、第2の柱状電極15、16の上面に、第1、第2の半田ボール18、19の代わりに、第1、第2の半田層54、55を設けた点である。
2 第1の絶縁膜
3 薄膜誘導素子用配線
4 第2の絶縁膜
8 薄膜誘導素子
10 第1の配線
12 第2の配線
15 第1の柱状電極
16 第2の柱状電極
17 封止膜
18 第1の半田ボール
19 第2の半田ボール
Claims (24)
- 基板と、
前記基板の一面側の上面全体に設けられた絶縁膜と、
前記基板上の前記絶縁膜の上面に設けられた薄膜回路と、
前記基板上の前記絶縁膜の上面に、前記薄膜回路に接続されて設けられた第1の外部接続用電極と、
前記基板上の前記絶縁膜の上面に、前記薄膜回路に接続されずに設けられた接続補強用の第2の外部接続用電極と、
を有し、
前記第1及び第2の外部接続用電極は、それぞれ、前記絶縁膜上に同じ厚さに形成された配線層と、該配線層上に形成された同じ高さの柱状電極と、を有してなることを特徴とするチップ型電子部品。 - 請求項1に記載の発明において、
前記基板は半導体基板であることを特徴とするチップ型電子部品。 - 請求項1に記載の発明において、
前記基板は、ガラス基板、金属基板、耐熱樹脂基板、セラミックス基板の何れかであることを特徴とするチップ型電子部品。 - 請求項1に記載の発明において、
前記第1、第2の柱状電極の周囲に封止膜が設けられていることを特徴とするチップ型電子部品。 - 請求項4に記載の発明において、
前記第1、第2の柱状電極上に半田ボールが設けられていることを特徴とするチップ型電子部品。 - 請求項4に記載の発明において、
前記第1、第2の柱状電極上に半田層が設けられていることを特徴とするチップ型電子部品。 - 請求項1に記載の発明において、
前記基板は矩形状を有し、
前記第1、第2の外部接続用電極は、少なくとも前記基板の対向する2辺に沿って配置されていることを特徴とするチップ型電子部品。 - 請求項1に記載の発明において、
前記基板は矩形状を有し、
前記第1、第2の外部接続用電極は、前記基板の中央部および少なくとも前記基板の対向する2辺に沿って配置されていることを特徴とするチップ型電子部品。 - 請求項1に記載の発明において、
前記薄膜回路は少なくとも2つの端子電極を有し、
前記第1の外部接続用電極は前記薄膜回路の前記各端子電極に接続されていることを特徴とするチップ型電子部品。 - 請求項9に記載の発明において、
前記薄膜回路は薄膜誘導素子であることを特徴とするチップ型電子部品。 - 請求項9に記載の発明において、
前記薄膜回路は薄膜容量素子であることを特徴とするチップ型電子部品。 - 請求項9に記載の発明において、
前記薄膜回路は薄膜抵抗素子であることを特徴とするチップ型電子部品。 - 請求項9に記載の発明において、
前記薄膜回路は薄膜フィルタ回路であることを特徴とするチップ型電子部品。 - 複数のチップ型電子部品形成領域を有する基板を用意する工程と、
前記基板の、前記チップ型電子部品形成領域が設けられる一面側の上面全体に絶縁膜を形成する工程と、
前記基板上の前記絶縁膜の上面の複数のチップ型電子部品形成領域にそれぞれ薄膜回路を形成する工程と、
前記基板上の前記絶縁膜の上面の前記各チップ型電子部品形成領域にそれぞれ第1の外部接続用電極を対応する前記薄膜回路に接続されて形成するとともに、接続補強用の前記薄膜回路に接続されない第2の外部接続用電極を形成する工程と、
前記基板を切断してチップ型電子部品を複数個得る工程と、
を有し、
前記第1及び第2の外部接続用電極を形成する工程は、前記第1及び第2の外部接続用電極のそれぞれを形成する領域の前記絶縁膜上に、同じ厚さの配線層を形成する工程と、前記配線層上の前記第1及び第2の外部接続用電極のそれぞれを形成する領域に柱状電極を同じ高さに一括して形成して、前記配線層と前記柱状電極により前記第1及び第2の外部接続用電極を一括して形成する工程と、を含むことを特徴とするチップ型電子部品の製造方法。 - 請求項14に記載の発明において、
前記基板はウェハ状態の半導体基板であることを特徴とするチップ型電子部品の製造方法。 - 請求項14に記載の発明において、
前記基板は、前記チップ型電子部品形成領域を複数含む大きさを有するガラス基板、金属基板、耐熱樹脂基板、セラミックス基板の何れかであることを特徴とするチップ型電子部品の製造方法。 - 請求項14に記載の発明において、
前記第1、第2の外部接続用電極は第1、第2の柱状電極からなり、
前記第1、第2の柱状電極の周囲に封止膜を形成する工程を有することを特徴とするチップ型電子部品の製造方法。 - 請求項17に記載の発明において、
前記第1、第2の柱状電極上に半田ボールを形成する工程を有することを特徴とするチップ型電子部品の製造方法。 - 請求項17に記載の発明において、
前記第1、第2の柱状電極上に半田層を形成する工程を有することを特徴とするチップ型電子部品の製造方法。 - 請求項14に記載の発明において、
前記薄膜回路は少なくとも2つの端子電極を有し、
前記第1の外部接続用電極を形成する工程は、該第1の外部接続用電極を前記薄膜回路の前記各端子電極に接続して形成することを特徴とするチップ型電子部品の製造方法。 - 請求項20に記載の発明において、
前記薄膜回路は薄膜誘導素子であることを特徴とするチップ型電子部品の製造方法。 - 請求項20に記載の発明において、
前記薄膜回路は薄膜容量素子であることを特徴とするチップ型電子部品の製造方法。 - 請求項20に記載の発明において、
前記薄膜回路は薄膜抵抗素子であることを特徴とするチップ型電子部品の製造方法。 - 請求項20に記載の発明において、
前記薄膜回路は薄膜フィルタ回路であることを特徴とするチップ型電子部品の製造方法。
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