JP2002164467A - 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法 - Google Patents
回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 高精度、高機能で薄型化され、パッケージの
小型化、低価格を図るようにする。 【解決手段】 母基板１の平坦化された主面上に剥離層
６を形成する剥離層形成工程と、剥離層６上に絶縁層
７、９、１６を形成する絶縁層形成工程と、絶縁層７に
配線層８、１１、１４を形成する配線層形成工程と、剥
離層を介して各絶縁層及び配線層からなる回路ブロック
体２を剥離する回路ブロック体剥離工程とを有してな
る。回路ブロック体２は、配線層内に成膜素子１２、１
３、１７が内蔵されベース基板３に実装されて配線装置
を構成する。回路ブロック体２は、表面に半導体チップ
６２が実装されるとともにベース基板６４に実装されて
半導体装置を構成する。
小型化、低価格を図るようにする。 【解決手段】 母基板１の平坦化された主面上に剥離層
６を形成する剥離層形成工程と、剥離層６上に絶縁層
７、９、１６を形成する絶縁層形成工程と、絶縁層７に
配線層８、１１、１４を形成する配線層形成工程と、剥
離層を介して各絶縁層及び配線層からなる回路ブロック
体２を剥離する回路ブロック体剥離工程とを有してな
る。回路ブロック体２は、配線層内に成膜素子１２、１
３、１７が内蔵されベース基板３に実装されて配線装置
を構成する。回路ブロック体２は、表面に半導体チップ
６２が実装されるとともにベース基板６４に実装されて
半導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄型化が図られた
回路ブロック体及びその製造方法と、この回路ブロック
体を備えて高密度薄型化が図られた配線回路装置及びそ
の製造方法と、上記回路ブロック体を備えて高密度薄型
化が図られた半導体装置及びその製造方法に関する。
回路ブロック体及びその製造方法と、この回路ブロック
体を備えて高密度薄型化が図られた配線回路装置及びそ
の製造方法と、上記回路ブロック体を備えて高密度薄型
化が図られた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、各種の電子機器等においては、小
型軽量化、高機能化或いは多機能化が図られており、内
蔵される配線回路装置や半導体装置についても小型高密
度実装化が図られている。配線回路装置は、配線回路の
ビアの微細化或いは配線ピッチの狭窄化が図られるとと
もに、ＩＣパッケージの小型化や多ピン化、半導体チッ
プのベアチップ実装、さらにはコンデンサや抵抗体等の
受動素子の小型化や表面実装化等の技術開発により、小
型高密度実装化が図られている。一方、受動素子におい
ては、小型化の進展に伴って従来技術での製造或いは基
板に対する実装が極めて困難となっている。したがっ
て、配線回路装置においては、回路基板の主面上や層内
に受動素子を直接成膜して形成した成膜素子内蔵型の配
線回路装置も提案されている。
型軽量化、高機能化或いは多機能化が図られており、内
蔵される配線回路装置や半導体装置についても小型高密
度実装化が図られている。配線回路装置は、配線回路の
ビアの微細化或いは配線ピッチの狭窄化が図られるとと
もに、ＩＣパッケージの小型化や多ピン化、半導体チッ
プのベアチップ実装、さらにはコンデンサや抵抗体等の
受動素子の小型化や表面実装化等の技術開発により、小
型高密度実装化が図られている。一方、受動素子におい
ては、小型化の進展に伴って従来技術での製造或いは基
板に対する実装が極めて困難となっている。したがっ
て、配線回路装置においては、回路基板の主面上や層内
に受動素子を直接成膜して形成した成膜素子内蔵型の配
線回路装置も提案されている。
【０００３】かかる成膜素子内蔵型配線回路装置は、セ
ラミック基板上に、例えば金属や絶縁体のペーストをス
クリーン印刷法等によって印刷する厚膜技術を用いて抵
抗体やキャパシタが成膜形成されてなる。しかしなが
ら、厚膜技術による受動素子の形成は、パターン精度や
厚み精度に難があり、また再現性等のバラツキによって
十分な信頼性が得られていないといった問題がある。ま
た、厚膜技術による受動素子の形成は、基板上に塗布し
たペーストを焼結させるために高温処理が行われること
から、耐熱性を有する基板が用いられなければならず、
材料が制限されて比較的高価であるといった問題があっ
た。
ラミック基板上に、例えば金属や絶縁体のペーストをス
クリーン印刷法等によって印刷する厚膜技術を用いて抵
抗体やキャパシタが成膜形成されてなる。しかしなが
ら、厚膜技術による受動素子の形成は、パターン精度や
厚み精度に難があり、また再現性等のバラツキによって
十分な信頼性が得られていないといった問題がある。ま
た、厚膜技術による受動素子の形成は、基板上に塗布し
たペーストを焼結させるために高温処理が行われること
から、耐熱性を有する基板が用いられなければならず、
材料が制限されて比較的高価であるといった問題があっ
た。
【０００４】一方、半導体装置においても、１個の半導
体チップに所定の機能を集約するいわゆるシステム大規
模集積回路（ＬＳＩ：large-scall integrate circui
t）化が図られている。また、半導体装置においては、
プロセス技術の進展によって、例えばロジック機能とメ
モリ機能或いはアナログ機能とデジタル機能等のように
異なる機能が混載されたシステムＬＳＩも提供されてい
る。さらに、半導体装置においては、小型、薄型化の要
求も大きく、例えば半導体をウェハ状態で裏面から機械
的、化学的或いはその両方の方法によって研磨処理を施
して薄型化を図ることも行われている。
体チップに所定の機能を集約するいわゆるシステム大規
模集積回路（ＬＳＩ：large-scall integrate circui
t）化が図られている。また、半導体装置においては、
プロセス技術の進展によって、例えばロジック機能とメ
モリ機能或いはアナログ機能とデジタル機能等のように
異なる機能が混載されたシステムＬＳＩも提供されてい
る。さらに、半導体装置においては、小型、薄型化の要
求も大きく、例えば半導体をウェハ状態で裏面から機械
的、化学的或いはその両方の方法によって研磨処理を施
して薄型化を図ることも行われている。
【０００５】しかしながら、システムＬＳＩは、複数の
プロセスを経て各機能ブロックを混載する構造であるた
めに、プロセス数が増加し、結果的に製造時間の増大や
歩留りの低下等が生じてコストアップとなるといった問
題があった。半導体装置においては、かかるシステムＬ
ＳＩの問題点を解決するために、例えばマルチ・チップ
・モジュール（ＭＣＭ：multi chip module）化の対
応も図られる。このＭＣＭは、各プロセスの機能ブロッ
クを個別の半導体チップとして製造し、これら半導体チ
ップを同一の配線基板上に実装してシステムＬＳＩと同
様の機能を半導体モジュールで実現したものである。
プロセスを経て各機能ブロックを混載する構造であるた
めに、プロセス数が増加し、結果的に製造時間の増大や
歩留りの低下等が生じてコストアップとなるといった問
題があった。半導体装置においては、かかるシステムＬ
ＳＩの問題点を解決するために、例えばマルチ・チップ
・モジュール（ＭＣＭ：multi chip module）化の対
応も図られる。このＭＣＭは、各プロセスの機能ブロッ
クを個別の半導体チップとして製造し、これら半導体チ
ップを同一の配線基板上に実装してシステムＬＳＩと同
様の機能を半導体モジュールで実現したものである。
【０００６】
【発明が解決しようとする課題】配線回路装置において
は、上述した問題点を解決するために、図２９及び図３
０に示すようにフォトグラフィック法、スパッタリング
法や蒸着法等の薄膜形成技術を用いた成膜素子内蔵型配
線回路装置の検討が図られている。図２９に示した配線
回路装置１００は、コア基板１０１の主面に絶縁層１０
２が形成され、この絶縁層１０２上に配線パターン１０
３とともに抵抗体１０４が成膜形成されている。抵抗体
１０４は、例えばニッケル−クロム（Ｎｉ−Ｃｒ）や、
窒化タンタル（ＴａＮ）或いはタンタル（Ｔａ）等によ
って形成されている。なお、窒化タンタルは、温度係数
（ＴＣＲ）が１００ＰＰＭ／℃以下の小さな値であり、
寿命特性の安定度で優れていることから好適に用いられ
る。
は、上述した問題点を解決するために、図２９及び図３
０に示すようにフォトグラフィック法、スパッタリング
法や蒸着法等の薄膜形成技術を用いた成膜素子内蔵型配
線回路装置の検討が図られている。図２９に示した配線
回路装置１００は、コア基板１０１の主面に絶縁層１０
２が形成され、この絶縁層１０２上に配線パターン１０
３とともに抵抗体１０４が成膜形成されている。抵抗体
１０４は、例えばニッケル−クロム（Ｎｉ−Ｃｒ）や、
窒化タンタル（ＴａＮ）或いはタンタル（Ｔａ）等によ
って形成されている。なお、窒化タンタルは、温度係数
（ＴＣＲ）が１００ＰＰＭ／℃以下の小さな値であり、
寿命特性の安定度で優れていることから好適に用いられ
る。
【０００７】また、図３０に示した配線回路装置１０５
は、上述した配線回路装置１００と同様に主面に絶縁層
１０２が形成されたコア基板１０１が用いられ、絶縁層
１０２上に形成された配線パターン１０３の相対する両
端部１０３ａ、１０３ｂ間にキャパシタ１０６が成膜形
成されている。キャパシタ１０６は、詳細には下部配線
パターン１０３ａ上に誘電体層１０７が成膜されるとと
もにこの誘電体層１０７上に上部配線パターン１０３ｂ
が積層形成されてなる。誘電体層１０７は、例えば酸化
タンタル（Ｔａ２Ｏ５）や、窒化シリコン（Ｓｉ
３Ｎ４）或いはチタン酸バリウム（ＢａＴｉＯ）等によ
って形成されている。酸化タンタルは、スパッタリング
法によって基板上に直接成膜形成することが可能であ
り、またタンタル層や窒化タンタル層を陽極酸化するこ
とによってその表面上に酸化物を成長させて所望の厚み
の酸化タンタル膜を形成することが可能である。
は、上述した配線回路装置１００と同様に主面に絶縁層
１０２が形成されたコア基板１０１が用いられ、絶縁層
１０２上に形成された配線パターン１０３の相対する両
端部１０３ａ、１０３ｂ間にキャパシタ１０６が成膜形
成されている。キャパシタ１０６は、詳細には下部配線
パターン１０３ａ上に誘電体層１０７が成膜されるとと
もにこの誘電体層１０７上に上部配線パターン１０３ｂ
が積層形成されてなる。誘電体層１０７は、例えば酸化
タンタル（Ｔａ２Ｏ５）や、窒化シリコン（Ｓｉ
３Ｎ４）或いはチタン酸バリウム（ＢａＴｉＯ）等によ
って形成されている。酸化タンタルは、スパッタリング
法によって基板上に直接成膜形成することが可能であ
り、またタンタル層や窒化タンタル層を陽極酸化するこ
とによってその表面上に酸化物を成長させて所望の厚み
の酸化タンタル膜を形成することが可能である。
【０００８】配線回路装置においては、例えばコア基板
に受動素子を形成する際に機能するように導電性を有す
るシリコン基板が用いられている。このため、配線回路
装置においては、例えばマザー基板等に実装する場合に
配線パターンに形成した多数のランドとマザー基板のラ
ンドとの間をワイヤボンディング法によって接続するた
めに、受動素子形成層の表面に端子パターンが形成され
る。したがって、配線回路装置においては、端子パター
ン形成工程やワイヤボンディング工程が必要であった。
に受動素子を形成する際に機能するように導電性を有す
るシリコン基板が用いられている。このため、配線回路
装置においては、例えばマザー基板等に実装する場合に
配線パターンに形成した多数のランドとマザー基板のラ
ンドとの間をワイヤボンディング法によって接続するた
めに、受動素子形成層の表面に端子パターンが形成され
る。したがって、配線回路装置においては、端子パター
ン形成工程やワイヤボンディング工程が必要であった。
【０００９】ところで、通信端末機器等においては、小
型軽量で携帯が可能であることが必須となっており、送
受信部においてアナログの高周波信号の変換処理を行う
高周波モジュールが備えられる。図３１に示した高周波
モジュール１１０は、ベース基板部１１１上に、薄膜技
術や厚膜技術によって層内に成膜受動素子を形成した高
周波素子層部１１２を積層形成してなる。高周波素子層
部１１２は、ベース基板部１１１の配線パターン１１３
上に絶縁層１１４を介して第１配線層１１５が形成され
る。高周波素子層部１１２は、絶縁層１１４に形成した
ビア１１６を介してベース基板部１１１の配線パターン
１１３と第１配線層１１５とが接続される。
型軽量で携帯が可能であることが必須となっており、送
受信部においてアナログの高周波信号の変換処理を行う
高周波モジュールが備えられる。図３１に示した高周波
モジュール１１０は、ベース基板部１１１上に、薄膜技
術や厚膜技術によって層内に成膜受動素子を形成した高
周波素子層部１１２を積層形成してなる。高周波素子層
部１１２は、ベース基板部１１１の配線パターン１１３
上に絶縁層１１４を介して第１配線層１１５が形成され
る。高周波素子層部１１２は、絶縁層１１４に形成した
ビア１１６を介してベース基板部１１１の配線パターン
１１３と第１配線層１１５とが接続される。
【００１０】高周波素子層部１１２には、第１配線層１
１５に、上述したような抵抗体１１７やキャパシタ１１
８が成膜形成されてなる。高周波素子層部１１２には、
第１配線層１１５上に第２の絶縁層１１９が形成され、
さらにこの第２の絶縁層１１９上にビア１１６を介して
第２配線層１２０が積層形成されてなる。高周波素子層
部１１２には、この第２配線層１２０にインダクタ１２
１が形成されている。なお、インダクタ１２１について
は、利得の損失から、一般にスパッタリング法等による
薄膜形成技術により形成されずに、例えばメッキ法等に
よる厚膜形成技術によって形成される。
１５に、上述したような抵抗体１１７やキャパシタ１１
８が成膜形成されてなる。高周波素子層部１１２には、
第１配線層１１５上に第２の絶縁層１１９が形成され、
さらにこの第２の絶縁層１１９上にビア１１６を介して
第２配線層１２０が積層形成されてなる。高周波素子層
部１１２には、この第２配線層１２０にインダクタ１２
１が形成されている。なお、インダクタ１２１について
は、利得の損失から、一般にスパッタリング法等による
薄膜形成技術により形成されずに、例えばメッキ法等に
よる厚膜形成技術によって形成される。
【００１１】ところで、かかる高周波モジュール１１０
においては、ベース基板部１１１上に高精度の抵抗体１
１７やキャパシタ１１８がスパッタリング法等の薄膜形
成技術によって形成されるために、ベース基板部１１１
にスパッタリング時の表面温度の上昇に対する耐熱特性
やリソグラフィ時の焦点深度の保持、マスキング時のコ
ンタクトアライメント特性等が必要となる。ベース基板
部１１１には、このために高精度の平坦性が必要とされ
るとともに、絶縁性、耐熱性或いは耐薬品性等が要求さ
れる。
においては、ベース基板部１１１上に高精度の抵抗体１
１７やキャパシタ１１８がスパッタリング法等の薄膜形
成技術によって形成されるために、ベース基板部１１１
にスパッタリング時の表面温度の上昇に対する耐熱特性
やリソグラフィ時の焦点深度の保持、マスキング時のコ
ンタクトアライメント特性等が必要となる。ベース基板
部１１１には、このために高精度の平坦性が必要とされ
るとともに、絶縁性、耐熱性或いは耐薬品性等が要求さ
れる。
【００１２】高周波モジュール１１０においては、ベー
ス基板部１１１のコア基板に、かかる特性を有するＳｉ
基板やガラス基板が用いられて、ＬＳＩと別プロセスに
より低コストで低損失な受動素子の成膜形成が可能とさ
れるようになる。高周波モジュール１１０は、Ｓｉ基板
やガラス基板を用いることで、従来のセラミックモジュ
ール技術で用いられる印刷によるパターン等の形成方法
やプリント配線基板に配線パターンを形成する湿式エッ
チング法等と比較して、高精度の受動素子の形成が可能
であるとともに、素子サイズをその面積が１／１００程
度まで縮小することが可能となった。高周波モジュール
１１０は、Ｓｉ基板やガラス基板を用いることで、成膜
受動素子の使用限界周波数帯域を２０ＧＨｚまで高める
ことも可能となった。
ス基板部１１１のコア基板に、かかる特性を有するＳｉ
基板やガラス基板が用いられて、ＬＳＩと別プロセスに
より低コストで低損失な受動素子の成膜形成が可能とさ
れるようになる。高周波モジュール１１０は、Ｓｉ基板
やガラス基板を用いることで、従来のセラミックモジュ
ール技術で用いられる印刷によるパターン等の形成方法
やプリント配線基板に配線パターンを形成する湿式エッ
チング法等と比較して、高精度の受動素子の形成が可能
であるとともに、素子サイズをその面積が１／１００程
度まで縮小することが可能となった。高周波モジュール
１１０は、Ｓｉ基板やガラス基板を用いることで、成膜
受動素子の使用限界周波数帯域を２０ＧＨｚまで高める
ことも可能となった。
【００１３】しかしながら、高周波モジュール１１０に
おいては、例えばマザー基板等に実装するために上述し
たように高周波素子層部１１２にランドの形成やワイヤ
ボンディング法等による接続工程が必要となる。高周波
モジュール１１０は、高周波信号系の配線パターンが構
成された高周波素子層部１１２に対して、ベース基板部
１１１側から電源やグランドの供給配線或いは制御系信
号配線が行われる。高周波送受信モジュール１１０にお
いては、このためにベース基板部１１１と高周波素子層
部１１２との間に電磁的干渉が生じるとともに、配線層
を多層に形成することによるコストアップになるといっ
た問題も生じる。
おいては、例えばマザー基板等に実装するために上述し
たように高周波素子層部１１２にランドの形成やワイヤ
ボンディング法等による接続工程が必要となる。高周波
モジュール１１０は、高周波信号系の配線パターンが構
成された高周波素子層部１１２に対して、ベース基板部
１１１側から電源やグランドの供給配線或いは制御系信
号配線が行われる。高周波送受信モジュール１１０にお
いては、このためにベース基板部１１１と高周波素子層
部１１２との間に電磁的干渉が生じるとともに、配線層
を多層に形成することによるコストアップになるといっ
た問題も生じる。
【００１４】高周波モジュールについては、上述したシ
リコン基板やガラス基板に起因する問題点を解決するた
めに従来の配線基板装置に一般的に用いられている比較
的廉価で多層化が可能な有機配線基板の適用が検討され
る。かかる高周波モジュールは、有機配線基板を用いる
ことによって、ベース基板部に電源やグランドの配線部
や制御系の配線部を構成するとともに高周波素子層部に
高周波信号回路部を構成することで、両者の電磁的分離
が図られ電磁干渉の発生が抑制されて特性の向上が図ら
れるようになる。高周波モジュールは、ベース基板部に
充分な面積を有する電源やグランドの配線を形成するこ
とが可能となることから、レギュレーションの高い電源
供給が行われる。
リコン基板やガラス基板に起因する問題点を解決するた
めに従来の配線基板装置に一般的に用いられている比較
的廉価で多層化が可能な有機配線基板の適用が検討され
る。かかる高周波モジュールは、有機配線基板を用いる
ことによって、ベース基板部に電源やグランドの配線部
や制御系の配線部を構成するとともに高周波素子層部に
高周波信号回路部を構成することで、両者の電磁的分離
が図られ電磁干渉の発生が抑制されて特性の向上が図ら
れるようになる。高周波モジュールは、ベース基板部に
充分な面積を有する電源やグランドの配線を形成するこ
とが可能となることから、レギュレーションの高い電源
供給が行われる。
【００１５】しかしながら、高周波モジュールは、多層
配線基板をベース基板としてその上部に高周波素子層部
を形成する場合に、ベース基板が上述したシリコン基板
やガラス基板の特性を十分に有していないことから高精
度の成膜受動素子を形成し得ないといった問題がある。
また、高周波モジュールは、多層配線基板がそれ自体に
反りが有るために、パターニング工程を順次行う際に各
層の配線パターン等の位置合わせ精度が低下して高精度
に製作されないといった問題がある。さらに、高周波モ
ジュールは、多層配線基板がその表面が比較的粗いとと
もにこれに形成した配線パターンにより大きな凹凸も有
るために、平坦性を要求される高精度の成膜受動素子の
形成が困難であるといった問題があった。高周波モジュ
ールは、多層配線基板の耐熱性が小さいために、スパッ
タリング工程を施すことが困難であるといった問題があ
った。
配線基板をベース基板としてその上部に高周波素子層部
を形成する場合に、ベース基板が上述したシリコン基板
やガラス基板の特性を十分に有していないことから高精
度の成膜受動素子を形成し得ないといった問題がある。
また、高周波モジュールは、多層配線基板がそれ自体に
反りが有るために、パターニング工程を順次行う際に各
層の配線パターン等の位置合わせ精度が低下して高精度
に製作されないといった問題がある。さらに、高周波モ
ジュールは、多層配線基板がその表面が比較的粗いとと
もにこれに形成した配線パターンにより大きな凹凸も有
るために、平坦性を要求される高精度の成膜受動素子の
形成が困難であるといった問題があった。高周波モジュ
ールは、多層配線基板の耐熱性が小さいために、スパッ
タリング工程を施すことが困難であるといった問題があ
った。
【００１６】一方、図３２に示す半導体装置１３０にお
いても、配線基板１３１として有機基板やセラミック基
板が用いられ、その表裏主面に絶縁層１３２、１３３を
介して配線層１３４、１３５がそれぞれパターン形成さ
れる。半導体装置１３０は、配線層１３４、１３５に図
示しないが適宜の配線パターンや必要に応じて成膜素子
等が形成されるとともに、一方主面上に半導体チップ１
３６がフェースダウン実装される。半導体装置１３０
は、表裏の配線層１３４、１３５間の接続が配線基板１
３１に形成したスルーホール１３７を介して行われる。
半導体装置１３０には、配線層１３４、１３５を被覆し
てソルダレジスト層１３８、１３９が形成されるととも
にビア１４０、１４１を介して接続端子１４２や外部接
続電極１４３が形成されている。
いても、配線基板１３１として有機基板やセラミック基
板が用いられ、その表裏主面に絶縁層１３２、１３３を
介して配線層１３４、１３５がそれぞれパターン形成さ
れる。半導体装置１３０は、配線層１３４、１３５に図
示しないが適宜の配線パターンや必要に応じて成膜素子
等が形成されるとともに、一方主面上に半導体チップ１
３６がフェースダウン実装される。半導体装置１３０
は、表裏の配線層１３４、１３５間の接続が配線基板１
３１に形成したスルーホール１３７を介して行われる。
半導体装置１３０には、配線層１３４、１３５を被覆し
てソルダレジスト層１３８、１３９が形成されるととも
にビア１４０、１４１を介して接続端子１４２や外部接
続電極１４３が形成されている。
【００１７】ところで、半導体装置１３０においては、
これらの配線基板１３１の主面に形成される配線パスの
ピッチが製造条件から最小でも約１００ｕｍ程度である
ことから、各半導体チップ１３６間で多数の接続が行わ
れる場合に大きな面積或いは配線層が多層化された配線
基板１３１が必要となる。また、半導体装置１３０にお
いては、配線基板１３１の表裏主面に半導体チップ１３
６を実装する場合に、スルーホール１３７を介して各半
導体チップ１３６或いは配線パターン間の接続が行われ
る。半導体装置１３０においては、加工条件等からスル
ーホール１３７やランドがその孔径を最小でも約５０ｕ
ｍ、ランド径が最小でも約５０ｕｍより大きくなるため
に、大きな面積を有する配線基板１３１が必要となる。
これらの配線基板１３１の主面に形成される配線パスの
ピッチが製造条件から最小でも約１００ｕｍ程度である
ことから、各半導体チップ１３６間で多数の接続が行わ
れる場合に大きな面積或いは配線層が多層化された配線
基板１３１が必要となる。また、半導体装置１３０にお
いては、配線基板１３１の表裏主面に半導体チップ１３
６を実装する場合に、スルーホール１３７を介して各半
導体チップ１３６或いは配線パターン間の接続が行われ
る。半導体装置１３０においては、加工条件等からスル
ーホール１３７やランドがその孔径を最小でも約５０ｕ
ｍ、ランド径が最小でも約５０ｕｍより大きくなるため
に、大きな面積を有する配線基板１３１が必要となる。
【００１８】半導体装置１３０は、上述した配線基板１
３１に起因する問題点から、各半導体チップ１３６間を
接続する配線パスが長くなるとともに多層化に伴って配
線パスに多数個のビアホール１４０、１４１が介在す
る。このため、半導体装置１３０は、配線パスのＬ・Ｃ
・Ｒ成分が大きくなってシステムＬＳＩと比較して性能
が劣化するといった問題があった。
３１に起因する問題点から、各半導体チップ１３６間を
接続する配線パスが長くなるとともに多層化に伴って配
線パスに多数個のビアホール１４０、１４１が介在す
る。このため、半導体装置１３０は、配線パスのＬ・Ｃ
・Ｒ成分が大きくなってシステムＬＳＩと比較して性能
が劣化するといった問題があった。
【００１９】また、半導体装置１３０においては、上述
したようにマザー基板等に実装するために配線基板１３
１の裏面に接続用の外部接続電極１４３が形成され、こ
の裏面に対して半導体チップや他の電子部品等を実装す
ることができなかった。半導体装置１３０においては、
このために半導体チップ１３６の周辺回路の取り込みや
配線基板１３１に対する高密度の実装が困難となるとい
った問題があった。
したようにマザー基板等に実装するために配線基板１３
１の裏面に接続用の外部接続電極１４３が形成され、こ
の裏面に対して半導体チップや他の電子部品等を実装す
ることができなかった。半導体装置１３０においては、
このために半導体チップ１３６の周辺回路の取り込みや
配線基板１３１に対する高密度の実装が困難となるとい
った問題があった。
【００２０】一方、半導体装置１３０においては、薄型
化を図るためにウェハ状態で研磨された半導体チップ１
３６を配線基板１３１に実装する方法も採用されてい
る。しかしながら、薄型化された半導体チップ１３６
は、機械的強度が劣化しているために研磨後の取り扱い
が難しく、例えば次工程への搬送等の取扱時に割れが生
じたり、個片化するためのダイシング加工時に欠けが発
生する等の問題があった。また、薄型化された半導体チ
ップ１３６は、配線基板１３１に実装する際にもチップ
欠けや割れが発生し易いといった問題があった。
化を図るためにウェハ状態で研磨された半導体チップ１
３６を配線基板１３１に実装する方法も採用されてい
る。しかしながら、薄型化された半導体チップ１３６
は、機械的強度が劣化しているために研磨後の取り扱い
が難しく、例えば次工程への搬送等の取扱時に割れが生
じたり、個片化するためのダイシング加工時に欠けが発
生する等の問題があった。また、薄型化された半導体チ
ップ１３６は、配線基板１３１に実装する際にもチップ
欠けや割れが発生し易いといった問題があった。
【００２１】半導体装置１３０においては、上述したよ
うに平坦性や耐熱性に優れるシリコン基板やガラス基板
を用いることにより配線層内の信頼性の向上が図られる
が、表裏面間の導通構造を形成することが困難であるた
めに半導体チップを表裏面に実装して高密度化を図るこ
とが難しい。また、半導体装置１３０においては、各配
線層内の配線密度の差異等によって配線基板１３１に反
りが生じやすくなる。半導体装置１３０は、特に有機基
板からなる配線基板１３１を用いた場合に、半導体チッ
プ１３６の実装工程で負荷される熱によって配線基板１
３１の反りの発生がさらに大きくなり、例えばマザー基
板に実装する際に半田不良が生じて信頼性が劣化すると
いった問題があった。
うに平坦性や耐熱性に優れるシリコン基板やガラス基板
を用いることにより配線層内の信頼性の向上が図られる
が、表裏面間の導通構造を形成することが困難であるた
めに半導体チップを表裏面に実装して高密度化を図るこ
とが難しい。また、半導体装置１３０においては、各配
線層内の配線密度の差異等によって配線基板１３１に反
りが生じやすくなる。半導体装置１３０は、特に有機基
板からなる配線基板１３１を用いた場合に、半導体チッ
プ１３６の実装工程で負荷される熱によって配線基板１
３１の反りの発生がさらに大きくなり、例えばマザー基
板に実装する際に半田不良が生じて信頼性が劣化すると
いった問題があった。
【００２２】したがって、本発明は、平坦性がよく反り
の小さい等の特性を有するシリコン基板やガラス基板に
着目し、これを母基板として薄膜技術や厚膜技術によっ
て絶縁層を介して成膜素子内蔵配線層を形成した後に剥
離工程を経ることにより高精度、高機能、高信頼性で薄
型化されて、パッケージの小型化、低価格を図る回路ブ
ロック体及びその製造方法、この回路ブロック体を備え
る配線回路装置及びその製造方法並びに回路ブロック体
を備える半導体装置及びその製造方法を提供することを
目的に提案されたものである。
の小さい等の特性を有するシリコン基板やガラス基板に
着目し、これを母基板として薄膜技術や厚膜技術によっ
て絶縁層を介して成膜素子内蔵配線層を形成した後に剥
離工程を経ることにより高精度、高機能、高信頼性で薄
型化されて、パッケージの小型化、低価格を図る回路ブ
ロック体及びその製造方法、この回路ブロック体を備え
る配線回路装置及びその製造方法並びに回路ブロック体
を備える半導体装置及びその製造方法を提供することを
目的に提案されたものである。
【００２３】
【課題を解決するための手段】上述した目的を達成する
本発明にかかる回路ブロック体は、絶縁層と、この絶縁
層にパターニング形成された配線部と、この配線部に形
成された多数個の外部接続ランドとからなる薄厚のシー
ト状に形成されてなり、母基板の平坦化された主面に形
成された剥離層上に形成されるとともに、この剥離層を
介して母基板から剥離されて形成されてなる。
本発明にかかる回路ブロック体は、絶縁層と、この絶縁
層にパターニング形成された配線部と、この配線部に形
成された多数個の外部接続ランドとからなる薄厚のシー
ト状に形成されてなり、母基板の平坦化された主面に形
成された剥離層上に形成されるとともに、この剥離層を
介して母基板から剥離されて形成されてなる。
【００２４】以上のように構成された本発明にかかる回
路ブロック体によれば、高精度の平坦特性、耐熱特性や
リソグラフィ時の焦点深度の保持、マスキング時のコン
タクトアライメント特性が良好であり絶縁性や耐薬品性
を有する母基板上で製作されることで、基板の反りや表
面の凹凸に影響されることなく微細な配線パスを有して
高精度の成膜素子を内蔵したり半導体チップや電子部品
等の高密度実装を可能とする高精度で信頼性の高い配線
部が形成される。したがって、回路ブロック体によれ
ば、ベース基板等に接合することによって、信頼性の高
い配線回路装置を構成する。
路ブロック体によれば、高精度の平坦特性、耐熱特性や
リソグラフィ時の焦点深度の保持、マスキング時のコン
タクトアライメント特性が良好であり絶縁性や耐薬品性
を有する母基板上で製作されることで、基板の反りや表
面の凹凸に影響されることなく微細な配線パスを有して
高精度の成膜素子を内蔵したり半導体チップや電子部品
等の高密度実装を可能とする高精度で信頼性の高い配線
部が形成される。したがって、回路ブロック体によれ
ば、ベース基板等に接合することによって、信頼性の高
い配線回路装置を構成する。
【００２５】また、上述した目的を達成する本発明にか
かる回路ブロック体の製造方法は、平坦化された主面を
有する母基板の上記主面上に剥離層を形成する剥離層形
成工程と、剥離層上に絶縁層を形成する絶縁層形成工程
と、絶縁層に多数個の外部接続ランドを有する配線部を
パターニング形成する配線部形成工程と、剥離層を介し
て母基板から絶縁層と配線部とからなる薄厚の回路ブロ
ック体を剥離する剥離工程とを有してなる。
かる回路ブロック体の製造方法は、平坦化された主面を
有する母基板の上記主面上に剥離層を形成する剥離層形
成工程と、剥離層上に絶縁層を形成する絶縁層形成工程
と、絶縁層に多数個の外部接続ランドを有する配線部を
パターニング形成する配線部形成工程と、剥離層を介し
て母基板から絶縁層と配線部とからなる薄厚の回路ブロ
ック体を剥離する剥離工程とを有してなる。
【００２６】以上の工程を有する本発明にかかる回路ブ
ロック体の製造方法によれば、高精度の平坦特性、耐熱
特性やリソグラフィ時の焦点深度の保持、マスキング時
のコンタクトアライメント特性が良好であり、絶縁性や
耐薬品性を有する母基板上で回路ブロック体を製作する
ことで、基板の反りや表面の凹凸に影響されることなく
微細な配線パスを有して高精度の成膜素子を内蔵したり
半導体チップや電子部品等の高密度実装を可能とする高
精度で信頼性の高い配線部を有する回路ブロック体を効
率的に製作する。
ロック体の製造方法によれば、高精度の平坦特性、耐熱
特性やリソグラフィ時の焦点深度の保持、マスキング時
のコンタクトアライメント特性が良好であり、絶縁性や
耐薬品性を有する母基板上で回路ブロック体を製作する
ことで、基板の反りや表面の凹凸に影響されることなく
微細な配線パスを有して高精度の成膜素子を内蔵したり
半導体チップや電子部品等の高密度実装を可能とする高
精度で信頼性の高い配線部を有する回路ブロック体を効
率的に製作する。
【００２７】さらに、上述した目的を達成する本発明に
かかる配線回路装置は、回路ブロック体と、主面上に回
路ブロック体の各外部接続ランドに対応して多数個の接
続ランドが形成されたベース基板とを備えてなる。配線
回路装置は、絶縁層と、この絶縁層にパターニング形成
された配線部と、この配線部に形成された多数個の外部
接続ランドとからなる薄厚のシート状に形成されてな
り、母基板の平坦化された主面に形成された剥離層上に
形成されるとともに、この剥離層を介して母基板から剥
離されて形成される。配線回路装置は、回路ブロック体
が、各接続ランドを相対する外部接続ランドとそれぞれ
接続されてベース基板の主面上に接合されて実装されて
なる。
かかる配線回路装置は、回路ブロック体と、主面上に回
路ブロック体の各外部接続ランドに対応して多数個の接
続ランドが形成されたベース基板とを備えてなる。配線
回路装置は、絶縁層と、この絶縁層にパターニング形成
された配線部と、この配線部に形成された多数個の外部
接続ランドとからなる薄厚のシート状に形成されてな
り、母基板の平坦化された主面に形成された剥離層上に
形成されるとともに、この剥離層を介して母基板から剥
離されて形成される。配線回路装置は、回路ブロック体
が、各接続ランドを相対する外部接続ランドとそれぞれ
接続されてベース基板の主面上に接合されて実装されて
なる。
【００２８】以上のように構成された本発明にかかる配
線回路装置によれば、高精度の平坦特性や耐熱特性或い
はリソグラフィ時の焦点深度の保持、マスキング時のコ
ンタクトアライメント特性が良好であり、絶縁性や耐薬
品性を有する母基板上で製作されることでベース基板の
反りや表面の凹凸に影響されず微細な配線パスを有して
高精度の成膜素子を内蔵したり半導体チップや電子部品
等の高密度実装を可能とする高精度で信頼性の高い配線
部が形成された回路ブロック体を備える。したがって、
配線回路装置によれば、配線部とベース基板側の回路部
とが電気的、電磁的に分離されて相互の干渉の発生が抑
制されることで特性の向上が図られるとともに、ベース
基板側に充分な面積を有する電源やグランド等の配線を
形成することが可能とされることからレギュレーション
の高い電源供給が行われるようになる。
線回路装置によれば、高精度の平坦特性や耐熱特性或い
はリソグラフィ時の焦点深度の保持、マスキング時のコ
ンタクトアライメント特性が良好であり、絶縁性や耐薬
品性を有する母基板上で製作されることでベース基板の
反りや表面の凹凸に影響されず微細な配線パスを有して
高精度の成膜素子を内蔵したり半導体チップや電子部品
等の高密度実装を可能とする高精度で信頼性の高い配線
部が形成された回路ブロック体を備える。したがって、
配線回路装置によれば、配線部とベース基板側の回路部
とが電気的、電磁的に分離されて相互の干渉の発生が抑
制されることで特性の向上が図られるとともに、ベース
基板側に充分な面積を有する電源やグランド等の配線を
形成することが可能とされることからレギュレーション
の高い電源供給が行われるようになる。
【００２９】さらにまた、上述した目的を達成する本発
明にかかる配線回路装置の製造方法は、母基板を介して
回路ブロック体を形成する回路ブロック体形成工程と、
回路ブロック体をベース基板の主面上に接合して実装す
る回路ブロック体接合工程とを有して、配線回路装置を
製作する。回路ブロック体形成工程は、母基板の平坦化
された主面上に剥離層を形成する剥離層形成工程と、剥
離層上に絶縁層を形成する絶縁層形成工程と、絶縁層に
多数個の外部接続ランドを有する配線部をパターニング
形成する配線部形成工程と、剥離層を介して母基板から
絶縁層と配線部とからなる回路ブロック体を剥離する剥
離工程とを経て薄厚の回路ブロック体を形成する。
明にかかる配線回路装置の製造方法は、母基板を介して
回路ブロック体を形成する回路ブロック体形成工程と、
回路ブロック体をベース基板の主面上に接合して実装す
る回路ブロック体接合工程とを有して、配線回路装置を
製作する。回路ブロック体形成工程は、母基板の平坦化
された主面上に剥離層を形成する剥離層形成工程と、剥
離層上に絶縁層を形成する絶縁層形成工程と、絶縁層に
多数個の外部接続ランドを有する配線部をパターニング
形成する配線部形成工程と、剥離層を介して母基板から
絶縁層と配線部とからなる回路ブロック体を剥離する剥
離工程とを経て薄厚の回路ブロック体を形成する。
【００３０】以上の工程を有する本発明にかかる配線回
路装置の製造方法によれば、高精度の平坦特性や耐熱特
性或いはリソグラフィ時の焦点深度の保持、マスキング
時のコンタクトアライメント特性が良好であり、絶縁性
や耐薬品性を有する母基板上で回路ブロック体を製作
し、この回路ブロック体をベース基板に接合して配線回
路装置を製作することで、ベース基板の反りや表面の凹
凸に影響されず微細な配線パスを有して高精度の成膜素
子を内蔵したり半導体チップや電子部品等の高密度実装
を可能とする高精度で信頼性の高い配線部を有する配線
回路装置が効率的に製作される。配線回路装置の製造方
法によれば、配線部とベース基板側の回路部とが電気
的、電磁的に分離されて相互の干渉の発生が抑制されて
特性の向上が図られるとともにベース基板側に充分な面
積を有する電源やグランドの配線を形成することが可能
であることからレギュレーションの高い電源供給が行わ
れる配線回路装置が製作される。
路装置の製造方法によれば、高精度の平坦特性や耐熱特
性或いはリソグラフィ時の焦点深度の保持、マスキング
時のコンタクトアライメント特性が良好であり、絶縁性
や耐薬品性を有する母基板上で回路ブロック体を製作
し、この回路ブロック体をベース基板に接合して配線回
路装置を製作することで、ベース基板の反りや表面の凹
凸に影響されず微細な配線パスを有して高精度の成膜素
子を内蔵したり半導体チップや電子部品等の高密度実装
を可能とする高精度で信頼性の高い配線部を有する配線
回路装置が効率的に製作される。配線回路装置の製造方
法によれば、配線部とベース基板側の回路部とが電気
的、電磁的に分離されて相互の干渉の発生が抑制されて
特性の向上が図られるとともにベース基板側に充分な面
積を有する電源やグランドの配線を形成することが可能
であることからレギュレーションの高い電源供給が行わ
れる配線回路装置が製作される。
【００３１】また、上述した目的を達成する本発明にか
かる半導体装置は、薄厚のシート状に形成された回路ブ
ロック体と、この回路ブロック体の配線部上に実装され
た半導体チップ及びこの半導体チップを封止する封止樹
脂層と、主面上に回路ブロック体の各外部接続ランドに
対応して多数個の接続ランドが形成されたベース基板と
を備えてなる。回路ブロック体は、絶縁層と、この絶縁
層にパターニング形成された配線部と、この配線部に形
成された多数個の外部接続ランドとからなる。
かる半導体装置は、薄厚のシート状に形成された回路ブ
ロック体と、この回路ブロック体の配線部上に実装され
た半導体チップ及びこの半導体チップを封止する封止樹
脂層と、主面上に回路ブロック体の各外部接続ランドに
対応して多数個の接続ランドが形成されたベース基板と
を備えてなる。回路ブロック体は、絶縁層と、この絶縁
層にパターニング形成された配線部と、この配線部に形
成された多数個の外部接続ランドとからなる。
【００３２】以上のように構成された本発明にかかる半
導体装置によれば、高精度の平坦特性や耐熱特性或いは
リソグラフィ時の焦点深度の保持、マスキング時のコン
タクトアライメント特性が良好であり、絶縁性や耐薬品
性を有する母基板上で製作され、ベース基板の反りや表
面の凹凸に影響されず微細な配線パスを有する回路ブロ
ック体を備えることで、半導体チップが高精度にかつ高
密度に実装化される。半導体装置によれば、半導体チッ
プを実装した配線部とベース基板側の回路部とが電気
的、電磁的に分離されて相互の干渉の発生が抑制されて
特性の向上が図られるとともに、ベース基板側に充分な
面積を有する電源やグランドの配線を形成することが可
能であることからレギュレーションの高い電源供給が行
われるようになる。半導体装置によれば、半導体チップ
や封止樹脂を研磨して薄型化が図られるとともに、半導
体チップの欠けや割れ等の発生も低減されるようにな
る。
導体装置によれば、高精度の平坦特性や耐熱特性或いは
リソグラフィ時の焦点深度の保持、マスキング時のコン
タクトアライメント特性が良好であり、絶縁性や耐薬品
性を有する母基板上で製作され、ベース基板の反りや表
面の凹凸に影響されず微細な配線パスを有する回路ブロ
ック体を備えることで、半導体チップが高精度にかつ高
密度に実装化される。半導体装置によれば、半導体チッ
プを実装した配線部とベース基板側の回路部とが電気
的、電磁的に分離されて相互の干渉の発生が抑制されて
特性の向上が図られるとともに、ベース基板側に充分な
面積を有する電源やグランドの配線を形成することが可
能であることからレギュレーションの高い電源供給が行
われるようになる。半導体装置によれば、半導体チップ
や封止樹脂を研磨して薄型化が図られるとともに、半導
体チップの欠けや割れ等の発生も低減されるようにな
る。
【００３３】さらに、上述した目的を達成する本発明に
かかる半導体装置の製造方法は、母基板上で薄厚の回路
ブロック体を形成する回路ブロック体形成工程と、回路
ブロック体に半導体チップを実装する半導体実装工程
と、半導体チップを封止する封止樹脂層を回路ブロック
体の配線部上に形成する封止樹脂形成工程と、剥離層を
介して母基板から上半導体チップを実装した回路ブロッ
ク体を剥離する剥離工程と、回路ブロック体をベース基
板の主面上に接合して実装する回路ブロック体接合工程
とを有してなる。回路ブロック体形成工程は、平坦化さ
れた主面を有する母基板の主面上に剥離層を形成する剥
離層形成工程と、剥離層上に絶縁層を形成する絶縁層形
成工程と、絶縁層に多数個の外部接続ランドを有する配
線部をパターニング形成する配線部形成工程とからな
る。
かかる半導体装置の製造方法は、母基板上で薄厚の回路
ブロック体を形成する回路ブロック体形成工程と、回路
ブロック体に半導体チップを実装する半導体実装工程
と、半導体チップを封止する封止樹脂層を回路ブロック
体の配線部上に形成する封止樹脂形成工程と、剥離層を
介して母基板から上半導体チップを実装した回路ブロッ
ク体を剥離する剥離工程と、回路ブロック体をベース基
板の主面上に接合して実装する回路ブロック体接合工程
とを有してなる。回路ブロック体形成工程は、平坦化さ
れた主面を有する母基板の主面上に剥離層を形成する剥
離層形成工程と、剥離層上に絶縁層を形成する絶縁層形
成工程と、絶縁層に多数個の外部接続ランドを有する配
線部をパターニング形成する配線部形成工程とからな
る。
【００３４】以上の工程を有する本発明にかかる半導体
装置の製造方法によれば、高精度の平坦特性や耐熱特性
或いはリソグラフィ時の焦点深度の保持、マスキング時
のコンタクトアライメント特性が良好であり、絶縁性や
耐薬品性を有する母基板上で回路ブロック体を製作し、
この回路ブロック体をベース基板に接合して半導体装置
を製作することで、ベース基板の反りや表面の凹凸に影
響されない微細な配線パスが形成されて半導体チップの
高精度な高密度実装を可能とする信頼性の高い半導体装
置が効率的に製作される。半導体装置の製造方法によれ
ば、配線部や半導体チップとベース基板側の回路部とが
電気的、電磁的に分離されて相互の干渉の発生が抑制さ
れて特性の向上が図られるとともにベース基板側に充分
な面積を有する電源やグランドの配線を形成することが
可能であることからレギュレーションの高い電源供給が
行われる半導体装置が製作される。半導体装置の製造方
法によれば、半導体チップや封止樹脂を研磨して薄型化
が図られるとともに、半導体チップの欠けや割れ等の発
生も低減されるようになる。
装置の製造方法によれば、高精度の平坦特性や耐熱特性
或いはリソグラフィ時の焦点深度の保持、マスキング時
のコンタクトアライメント特性が良好であり、絶縁性や
耐薬品性を有する母基板上で回路ブロック体を製作し、
この回路ブロック体をベース基板に接合して半導体装置
を製作することで、ベース基板の反りや表面の凹凸に影
響されない微細な配線パスが形成されて半導体チップの
高精度な高密度実装を可能とする信頼性の高い半導体装
置が効率的に製作される。半導体装置の製造方法によれ
ば、配線部や半導体チップとベース基板側の回路部とが
電気的、電磁的に分離されて相互の干渉の発生が抑制さ
れて特性の向上が図られるとともにベース基板側に充分
な面積を有する電源やグランドの配線を形成することが
可能であることからレギュレーションの高い電源供給が
行われる半導体装置が製作される。半導体装置の製造方
法によれば、半導体チップや封止樹脂を研磨して薄型化
が図られるとともに、半導体チップの欠けや割れ等の発
生も低減されるようになる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。実施の形態として
示す回路ブロック体２は、携帯通信端末機器等に備えら
れて送受信部においてスーパーへテロダイン方式やダイ
レクトコンバージョン方式によってアナログの高周波信
号の変換処理を行う高周波モジュール４に実装される。
回路ブロック体２は、図１に示した工程図のように母基
板１上において製作された後に剥離工程を経て母基板１
から分離され、多層配線基板からなるベース基板３に接
合されて高周波モジュール４を構成する。高周波モジュ
ール４は、ベース基板３側が、上層の回路ブロック体２
に対する電源系の配線、制御系の配線あるいはグランド
面を構成する。
て、図面を参照して詳細に説明する。実施の形態として
示す回路ブロック体２は、携帯通信端末機器等に備えら
れて送受信部においてスーパーへテロダイン方式やダイ
レクトコンバージョン方式によってアナログの高周波信
号の変換処理を行う高周波モジュール４に実装される。
回路ブロック体２は、図１に示した工程図のように母基
板１上において製作された後に剥離工程を経て母基板１
から分離され、多層配線基板からなるベース基板３に接
合されて高周波モジュール４を構成する。高周波モジュ
ール４は、ベース基板３側が、上層の回路ブロック体２
に対する電源系の配線、制御系の配線あるいはグランド
面を構成する。
【００３６】高周波モジュール４の製造工程において
は、図２に示した母基板１が製造工程に供給される。母
基板１には、絶縁性、耐熱性或いは耐薬品性を有し、高
精度の平坦面の形成が可能であり剛性が高いＳｉ基板や
ガラス基板が用いられ、詳細を後述する各工程を経てそ
の主面上に回路ブロック体２が製作される。製造工程に
おいては、かかる母基板１を用いることで、スパッタリ
ング時の表面温度の上昇に対する耐熱特性やリソグラフ
ィ時の焦点深度の保持、マスキング時のコンタクトアラ
イメント特性の向上が図られるようになる。したがっ
て、製造工程においては、従来の印刷法や湿式エッチン
グ法等と比較して、サイズが面積で１／１００程度まで
縮小され、使用限界周波数帯域も２０ＧＨｚまで高めら
れる高精度の回路ブロック体２の製作を可能とする。
は、図２に示した母基板１が製造工程に供給される。母
基板１には、絶縁性、耐熱性或いは耐薬品性を有し、高
精度の平坦面の形成が可能であり剛性が高いＳｉ基板や
ガラス基板が用いられ、詳細を後述する各工程を経てそ
の主面上に回路ブロック体２が製作される。製造工程に
おいては、かかる母基板１を用いることで、スパッタリ
ング時の表面温度の上昇に対する耐熱特性やリソグラフ
ィ時の焦点深度の保持、マスキング時のコンタクトアラ
イメント特性の向上が図られるようになる。したがっ
て、製造工程においては、従来の印刷法や湿式エッチン
グ法等と比較して、サイズが面積で１／１００程度まで
縮小され、使用限界周波数帯域も２０ＧＨｚまで高めら
れる高精度の回路ブロック体２の製作を可能とする。
【００３７】製造工程は、上述したように母基板１の基
材５がＳｉ基板やガラス基板からなり、高精度の平坦面
に形成されたこの基材５の主面上に剥離層６を成膜形成
する剥離層形成工程（ｓ−１）を第１工程とする。剥離
層６は、適宜の成膜技術によって成膜形成された銅層や
アルミニウム層等の金属層からなり、図２に示すように
基材５の主面上にスパッタ法によって厚みが１０００Å
程度となるように均一な厚みを以って全面に亘って成膜
形成するとともに、この金属層の表面にスピンコート法
によって厚みが１乃至２ｕｍ程度の樹脂層、例えばポリ
イミド樹脂層を成膜形成してなる。母基板１は、後述す
るように複数層の積層体からなる回路ブロック体２をそ
の主面上に形成するが、剥離層６が、後述する剥離工程
において回路ブロック体２を剥離する作用を奏する。
材５がＳｉ基板やガラス基板からなり、高精度の平坦面
に形成されたこの基材５の主面上に剥離層６を成膜形成
する剥離層形成工程（ｓ−１）を第１工程とする。剥離
層６は、適宜の成膜技術によって成膜形成された銅層や
アルミニウム層等の金属層からなり、図２に示すように
基材５の主面上にスパッタ法によって厚みが１０００Å
程度となるように均一な厚みを以って全面に亘って成膜
形成するとともに、この金属層の表面にスピンコート法
によって厚みが１乃至２ｕｍ程度の樹脂層、例えばポリ
イミド樹脂層を成膜形成してなる。母基板１は、後述す
るように複数層の積層体からなる回路ブロック体２をそ
の主面上に形成するが、剥離層６が、後述する剥離工程
において回路ブロック体２を剥離する作用を奏する。
【００３８】製造工程は、母基板１の剥離層６上に第１
の絶縁層７を成膜形成する第１の絶縁層形成工程（ｓ−
２）を第２工程とする。第１の絶縁層７は、低誘電率で
低いＴａｎδ、すなわち高周波特性に優れかつ耐熱性や
耐薬品性に優れた絶縁性誘電材によって形成される。絶
縁性誘電材には、例えばポリイミド、ベンゾシクロブテ
ン（ＢＣＢ）、ポリノルボルネン（ＰＮＢ）、液晶ポリ
マ（ＬＣＰ）或いはエポキシ樹脂やアクリル系樹脂が用
いられる。第１の絶縁層７は、図３に示すように剥離層
６上に適宜の成膜技術によって所定のパターンを以って
形成される。第１の絶縁層７は、感光性の絶縁性誘電材
を用いた場合には、フォトリソグラフ法により剥離層６
上に直接パターン形成される。第１の絶縁層７は、非感
光性の絶縁性誘電材を用いた場合には、例えばフォトリ
ソグラフ法とドライエッチング法により剥離層６上にパ
ターン形成される。
の絶縁層７を成膜形成する第１の絶縁層形成工程（ｓ−
２）を第２工程とする。第１の絶縁層７は、低誘電率で
低いＴａｎδ、すなわち高周波特性に優れかつ耐熱性や
耐薬品性に優れた絶縁性誘電材によって形成される。絶
縁性誘電材には、例えばポリイミド、ベンゾシクロブテ
ン（ＢＣＢ）、ポリノルボルネン（ＰＮＢ）、液晶ポリ
マ（ＬＣＰ）或いはエポキシ樹脂やアクリル系樹脂が用
いられる。第１の絶縁層７は、図３に示すように剥離層
６上に適宜の成膜技術によって所定のパターンを以って
形成される。第１の絶縁層７は、感光性の絶縁性誘電材
を用いた場合には、フォトリソグラフ法により剥離層６
上に直接パターン形成される。第１の絶縁層７は、非感
光性の絶縁性誘電材を用いた場合には、例えばフォトリ
ソグラフ法とドライエッチング法により剥離層６上にパ
ターン形成される。
【００３９】製造工程は、例えば母基板１にメッキ処理
を施して上述したようにパターン形成された第１の絶縁
層７の開口部に対応して剥離層６上に金属メッキ層から
なる第１の配線層８を成膜形成する第１の配線層形成工
程（ｓ−３）を第３工程とする。製造工程は、剥離層６
を電圧印加電極として例えば銅メッキ処理を施すことに
よって第１の絶縁層７の開口部に対応した剥離層６の露
出部位に銅をメッキして、図４に示すように第１の絶縁
層７とほぼ同一の厚みとなるように制御された第１の配
線層８を形成する。
を施して上述したようにパターン形成された第１の絶縁
層７の開口部に対応して剥離層６上に金属メッキ層から
なる第１の配線層８を成膜形成する第１の配線層形成工
程（ｓ−３）を第３工程とする。製造工程は、剥離層６
を電圧印加電極として例えば銅メッキ処理を施すことに
よって第１の絶縁層７の開口部に対応した剥離層６の露
出部位に銅をメッキして、図４に示すように第１の絶縁
層７とほぼ同一の厚みとなるように制御された第１の配
線層８を形成する。
【００４０】第１の配線層８と第１の絶縁層７とは、剥
離層６との境界面が後述するように回路ブロック体２を
母基板１から剥離する際の剥離面を構成する。第１の配
線層形成工程は、第１の配線層８を銅メッキによる厚膜
形成技術によって形成することで、この剥離面を高精度
の平坦面に形成することを可能として後述するようにベ
ース基板３に対して接合する際に安定した接合が行われ
るようにする。また、第１の配線層８は、回路ブロック
体２におけるグランドや電源部として構成されることか
ら充分な厚みを有することが好ましく、メッキによる厚
膜形成技術により好適に形成される。
離層６との境界面が後述するように回路ブロック体２を
母基板１から剥離する際の剥離面を構成する。第１の配
線層形成工程は、第１の配線層８を銅メッキによる厚膜
形成技術によって形成することで、この剥離面を高精度
の平坦面に形成することを可能として後述するようにベ
ース基板３に対して接合する際に安定した接合が行われ
るようにする。また、第１の配線層８は、回路ブロック
体２におけるグランドや電源部として構成されることか
ら充分な厚みを有することが好ましく、メッキによる厚
膜形成技術により好適に形成される。
【００４１】第１の配線層８は、銅メッキによって剥離
層６上に直接成膜形成するようにしたが、例えば剥離層
６上に形成された金−ニッケルによる下地層上に形成す
るようにしてもよい。第１の配線層８は、この下地層
が、後述するようにベース基板３等に形成されたランド
等と半田バンプ等を介しての接続端子部として有効に作
用する。
層６上に直接成膜形成するようにしたが、例えば剥離層
６上に形成された金−ニッケルによる下地層上に形成す
るようにしてもよい。第１の配線層８は、この下地層
が、後述するようにベース基板３等に形成されたランド
等と半田バンプ等を介しての接続端子部として有効に作
用する。
【００４２】第１の配線層８と第１の絶縁層７について
は、例えば剥離層６上にメッキやスパッタ法等により、
例えば金−ニッケル−銅の金属層を形成し、この金属層
にエッチング処理を施して配線パターンを形成するとと
もに絶縁層を形成するようにしてもよい。また、第１の
配線層８と第１の絶縁層７については、例えば剥離層６
上にメッキレジスト層を形成し、メッキによって所定の
配線パターンを形成するアディティブ法等によって形成
するようにしてもよい。
は、例えば剥離層６上にメッキやスパッタ法等により、
例えば金−ニッケル−銅の金属層を形成し、この金属層
にエッチング処理を施して配線パターンを形成するとと
もに絶縁層を形成するようにしてもよい。また、第１の
配線層８と第１の絶縁層７については、例えば剥離層６
上にメッキレジスト層を形成し、メッキによって所定の
配線パターンを形成するアディティブ法等によって形成
するようにしてもよい。
【００４３】製造工程は、第１の絶縁層７と第１の配線
層８との上層に、第２の絶縁層９を全面に亘って形成す
る第２の絶縁層形成工程（ｓ−４）を第４工程とする。
第２の絶縁層９は、上述した第１の絶縁層７と同一の絶
縁性誘電材によって形成される。第２の絶縁層形成工程
においては、第１の配線層８の所定部位を露呈させる複
数のビア１０の形成も行われる。各ビア１０は、感光性
の絶縁性誘電材の場合には所定のパターンを形成したマ
スクを第２の絶縁層９の表面に取り付けてフォトリソグ
ラフ法によって直接形成する。各ビア１０は、例えば第
２の絶縁層９に対してレーザ照射を行ってホールを形成
する等の適宜の方法によって形成するようにしてもよ
い。
層８との上層に、第２の絶縁層９を全面に亘って形成す
る第２の絶縁層形成工程（ｓ−４）を第４工程とする。
第２の絶縁層９は、上述した第１の絶縁層７と同一の絶
縁性誘電材によって形成される。第２の絶縁層形成工程
においては、第１の配線層８の所定部位を露呈させる複
数のビア１０の形成も行われる。各ビア１０は、感光性
の絶縁性誘電材の場合には所定のパターンを形成したマ
スクを第２の絶縁層９の表面に取り付けてフォトリソグ
ラフ法によって直接形成する。各ビア１０は、例えば第
２の絶縁層９に対してレーザ照射を行ってホールを形成
する等の適宜の方法によって形成するようにしてもよ
い。
【００４４】製造工程は、第２の絶縁層９上に適宜の配
線パターンを以って第２の配線層１１を形成する第２の
配線層形成工程（ｓ−５）を第５工程とする。第２の配
線層１１は、上述した銅メッキによる厚膜形成技術やス
パッタリング法等による薄膜形成技術によって形成さ
れ、図５に示すように各ビア１０を介して第１の配線層
８との接続が図られてなる。第２の配線層１１は、平坦
性が保持された母基板１の主面上に形成された上述した
各層上に積層形成される。したがって、第２の配線層形
成工程は、従来のように有機基板を基材として多層の配
線層が積層形成される多層プリント配線基板と比較し
て、極めて高精度の第２の配線層１１を形成する。
線パターンを以って第２の配線層１１を形成する第２の
配線層形成工程（ｓ−５）を第５工程とする。第２の配
線層１１は、上述した銅メッキによる厚膜形成技術やス
パッタリング法等による薄膜形成技術によって形成さ
れ、図５に示すように各ビア１０を介して第１の配線層
８との接続が図られてなる。第２の配線層１１は、平坦
性が保持された母基板１の主面上に形成された上述した
各層上に積層形成される。したがって、第２の配線層形
成工程は、従来のように有機基板を基材として多層の配
線層が積層形成される多層プリント配線基板と比較し
て、極めて高精度の第２の配線層１１を形成する。
【００４５】製造工程は、第２の配線層１１に、図６に
示すように薄膜抵抗体１２や薄膜キャパシタ１３等の薄
膜素子を形成する薄膜素子形成工程（ｓ−６）を第６工
程とする。なお、薄膜素子形成工程においては、後述す
るようなインダクタも第２の配線層１１に形成するよう
にしてもよいことは勿論である。薄膜抵抗体１２は、上
述したように第２の配線層１１に形成した抵抗体形成部
位間にニッケル−クロムや窒化タンタル或いはタンタル
等の抵抗体形成材料を、フォトリソグラフ法、スパッタ
リング法、蒸着法等の薄膜形成技術によって成膜して形
成される。薄膜抵抗体１２の形成方法は、例えば形成部
位に対応する第２の絶縁層９上にリフトオフ法によって
窒化タンタル層を形成する工程と、この窒化タンタル層
上にレジスト処理を施した後に窒化タンタルをスパッタ
リングする工程と、レジスト層部分の窒化タンタルを除
去する工程とを経て形成される。
示すように薄膜抵抗体１２や薄膜キャパシタ１３等の薄
膜素子を形成する薄膜素子形成工程（ｓ−６）を第６工
程とする。なお、薄膜素子形成工程においては、後述す
るようなインダクタも第２の配線層１１に形成するよう
にしてもよいことは勿論である。薄膜抵抗体１２は、上
述したように第２の配線層１１に形成した抵抗体形成部
位間にニッケル−クロムや窒化タンタル或いはタンタル
等の抵抗体形成材料を、フォトリソグラフ法、スパッタ
リング法、蒸着法等の薄膜形成技術によって成膜して形
成される。薄膜抵抗体１２の形成方法は、例えば形成部
位に対応する第２の絶縁層９上にリフトオフ法によって
窒化タンタル層を形成する工程と、この窒化タンタル層
上にレジスト処理を施した後に窒化タンタルをスパッタ
リングする工程と、レジスト層部分の窒化タンタルを除
去する工程とを経て形成される。
【００４６】薄膜キャパシタ１３の形成方法は、第２の
配線層１１上にキャパシタ形成部位を除く全面にレジス
トをコーティングする工程と、ホウ酸アンモニウム等の
電解液中で窒化タンタルが陽極となるように電界をかけ
る陽極酸化工程と、上部電極形成工程とを経て形成され
る。陽極酸化工程は、窒化タンタルに１００Ｖ、３０分
程度の電界を印加する陽極酸化処理を施す工程であり、
窒化タンタル層が酸化してタンタルオキサイト層が形成
される。第２の配線層１１には、必要な配線パターンだ
けを残すようにフォトリソグラフ処理によってレジスト
のパターンニングが行われるとともに、タンタルオキサ
イト層にレジストを取り去った後にマスキングが施され
て、例えばリフトオフ法によってニッケル層と銅層とか
らなる上部電極が形成される。
配線層１１上にキャパシタ形成部位を除く全面にレジス
トをコーティングする工程と、ホウ酸アンモニウム等の
電解液中で窒化タンタルが陽極となるように電界をかけ
る陽極酸化工程と、上部電極形成工程とを経て形成され
る。陽極酸化工程は、窒化タンタルに１００Ｖ、３０分
程度の電界を印加する陽極酸化処理を施す工程であり、
窒化タンタル層が酸化してタンタルオキサイト層が形成
される。第２の配線層１１には、必要な配線パターンだ
けを残すようにフォトリソグラフ処理によってレジスト
のパターンニングが行われるとともに、タンタルオキサ
イト層にレジストを取り去った後にマスキングが施され
て、例えばリフトオフ法によってニッケル層と銅層とか
らなる上部電極が形成される。
【００４７】製造工程においては、上述したように高精
度の平坦面と耐熱特性或いはリソグラフィ時の焦点深度
の保持、マスキング時のコンタクトアライメント特性が
良好であり、絶縁性や耐薬品性を有する母基板１を用い
ることで、スパッタリング時の熱やエッチングの薬品等
に影響されること無く、第２の配線層１１に高精度の薄
膜抵抗体１２や薄膜キャパシタ１３が形成される。
度の平坦面と耐熱特性或いはリソグラフィ時の焦点深度
の保持、マスキング時のコンタクトアライメント特性が
良好であり、絶縁性や耐薬品性を有する母基板１を用い
ることで、スパッタリング時の熱やエッチングの薬品等
に影響されること無く、第２の配線層１１に高精度の薄
膜抵抗体１２や薄膜キャパシタ１３が形成される。
【００４８】製造工程は、第２の配線層１１及び薄膜抵
抗体１２や薄膜キャパシタ１３を被覆する第３の絶縁層
１４を形成する第３の絶縁層形成工程（ｓ−７）を第７
工程とする。この第３の絶縁層１４も、上述した第１の
絶縁層７や第２の絶縁層９と同一の絶縁性誘電材によっ
て形成される。第３の絶縁層形成工程においても、図７
に示すよう第２の配線層１１の所定部位や薄膜キャパシ
タ１３の上部電極を露呈させる複数のビア１５の形成も
行われる。各ビア１５も、上述した第２の絶縁層９に形
成されるビア１０と同様に、所定のパターンを形成した
マスクを第３の絶縁層１４の表面に取り付けてフォトリ
ソグラフ法によって形成される。
抗体１２や薄膜キャパシタ１３を被覆する第３の絶縁層
１４を形成する第３の絶縁層形成工程（ｓ−７）を第７
工程とする。この第３の絶縁層１４も、上述した第１の
絶縁層７や第２の絶縁層９と同一の絶縁性誘電材によっ
て形成される。第３の絶縁層形成工程においても、図７
に示すよう第２の配線層１１の所定部位や薄膜キャパシ
タ１３の上部電極を露呈させる複数のビア１５の形成も
行われる。各ビア１５も、上述した第２の絶縁層９に形
成されるビア１０と同様に、所定のパターンを形成した
マスクを第３の絶縁層１４の表面に取り付けてフォトリ
ソグラフ法によって形成される。
【００４９】製造工程は、第３の絶縁層１４上に第３の
配線層１６を形成する第３の配線層形成工程（ｓ−８）
を第８工程とする。第３の配線層１６は、例えばスパッ
タリング法等の薄膜形成技術により銅配線パターンを形
成する方法や、銅メッキ等による厚膜形成技術によって
形成される。第３の配線層の形成工程は、スパッタリン
グ法等によって第２の絶縁層９上にニッケル及び銅とか
らなるスパッタ層を成膜形成した後に、このスパッタ層
に対してフォトリソグラフ処理によって所定のパターン
ニングを行う工程を有する。第３の配線層の形成工程
は、このスパッタ層に対して電界メッキにより数μｍ程
度の厚みを有する銅メッキを選択的に行った後に、メッ
キ用レジストを除去しさらにスパッタ層を全面的にエッ
チングすることによって図８に示すように第３の配線層
１６を形成する。
配線層１６を形成する第３の配線層形成工程（ｓ−８）
を第８工程とする。第３の配線層１６は、例えばスパッ
タリング法等の薄膜形成技術により銅配線パターンを形
成する方法や、銅メッキ等による厚膜形成技術によって
形成される。第３の配線層の形成工程は、スパッタリン
グ法等によって第２の絶縁層９上にニッケル及び銅とか
らなるスパッタ層を成膜形成した後に、このスパッタ層
に対してフォトリソグラフ処理によって所定のパターン
ニングを行う工程を有する。第３の配線層の形成工程
は、このスパッタ層に対して電界メッキにより数μｍ程
度の厚みを有する銅メッキを選択的に行った後に、メッ
キ用レジストを除去しさらにスパッタ層を全面的にエッ
チングすることによって図８に示すように第３の配線層
１６を形成する。
【００５０】第３の配線層１６は、ビア１５の内壁に形
成されたスパッタ層を介して、第２の配線層１１や薄膜
キャパシタ１３との電気的導通が図られる。第３の配線
層１６には、その一部にスパイラル型のインダクタ１７
が形成される。インダクタ１７は、直列抵抗値が問題と
なるが、上述したように第３の配線層１６がスパッタ層
に対して電解メッキを施して所定の厚みを以って形成さ
れることで損失の低下が抑制される。なお、第３の配線
層１６にも、例えば上述した薄膜抵抗体１２や薄膜キャ
パシタ１３を必要に応じて形成してもよいことは勿論で
ある。
成されたスパッタ層を介して、第２の配線層１１や薄膜
キャパシタ１３との電気的導通が図られる。第３の配線
層１６には、その一部にスパイラル型のインダクタ１７
が形成される。インダクタ１７は、直列抵抗値が問題と
なるが、上述したように第３の配線層１６がスパッタ層
に対して電解メッキを施して所定の厚みを以って形成さ
れることで損失の低下が抑制される。なお、第３の配線
層１６にも、例えば上述した薄膜抵抗体１２や薄膜キャ
パシタ１３を必要に応じて形成してもよいことは勿論で
ある。
【００５１】製造工程においては、上述した第３の配線
層１６を最上層として母基板１に積層構造の回路ブロッ
ク体２が形成される。なお、製造工程においては、必要
に応じて第３の配線層１６上にさらに多層の絶縁層や配
線層を形成するようにしてもよいことは勿論である。製
造工程は、母基板１と回路ブロック体２との積層体を酸
或いはアルカリ溶液中に浸漬することによって、回路ブ
ロック体２を母基板１から剥離する回路ブロック体−母
基板剥離工程（ｓ−９）を第９工程とする。回路ブロッ
ク体２は、上述したように剥離層６が銅材により形成さ
れており、塩酸溶液に浸漬することによって図９に示す
ように剥離層６の上面を界面として母基板１からきれい
に剥離する。回路ブロック体２は、第１の絶縁層７及び
第１の配線層８とから構成される露呈面が剥離面Ｈを構
成する。
層１６を最上層として母基板１に積層構造の回路ブロッ
ク体２が形成される。なお、製造工程においては、必要
に応じて第３の配線層１６上にさらに多層の絶縁層や配
線層を形成するようにしてもよいことは勿論である。製
造工程は、母基板１と回路ブロック体２との積層体を酸
或いはアルカリ溶液中に浸漬することによって、回路ブ
ロック体２を母基板１から剥離する回路ブロック体−母
基板剥離工程（ｓ−９）を第９工程とする。回路ブロッ
ク体２は、上述したように剥離層６が銅材により形成さ
れており、塩酸溶液に浸漬することによって図９に示す
ように剥離層６の上面を界面として母基板１からきれい
に剥離する。回路ブロック体２は、第１の絶縁層７及び
第１の配線層８とから構成される露呈面が剥離面Ｈを構
成する。
【００５２】回路ブロック体２は、剥離層６が銅材によ
り形成されており例えば硝酸溶液に浸漬した場合に、剥
離層６の表面がわずかに溶解することによって母基板１
から剥離する。なお、回路ブロック体２は、この場合第
１の配線層８の剥離面Ｈも硝酸溶液によってその表面が
侵されることから、剥離層６との間に予め保護層を形成
するようにしてもよい。
り形成されており例えば硝酸溶液に浸漬した場合に、剥
離層６の表面がわずかに溶解することによって母基板１
から剥離する。なお、回路ブロック体２は、この場合第
１の配線層８の剥離面Ｈも硝酸溶液によってその表面が
侵されることから、剥離層６との間に予め保護層を形成
するようにしてもよい。
【００５３】回路ブロック体２は、剥離層６がＣｕ層−
ポリイミド層によって構成されている場合に、塩酸溶液
に浸漬されることによってこのＣｕ層とポリイミド層と
の界面から剥離が行われる。回路ブロック体２は、例え
ば酸素プラズマによるドライエッチング法が施されるこ
とにより、第１の絶縁層７及び第１の配線層８側に残っ
たポリイミド層の除去が行われる。
ポリイミド層によって構成されている場合に、塩酸溶液
に浸漬されることによってこのＣｕ層とポリイミド層と
の界面から剥離が行われる。回路ブロック体２は、例え
ば酸素プラズマによるドライエッチング法が施されるこ
とにより、第１の絶縁層７及び第１の配線層８側に残っ
たポリイミド層の除去が行われる。
【００５４】以上の工程を有する回路ブロック体２の製
造工程によれば、高平坦性を有し機械的強度が大きな母
基板１を用いてその主面上に多層の回路ブロック体２を
形成することから、各層及び各配線層内に形成される薄
膜受動素子１２、１３等が極めて高精度に形成される。
回路ブロック体２の製造工程によれば、従来の半導体プ
ロセスに用いられる装置を用いて、高精度のエッチング
レジスト層、メッキレジスト層や絶縁層の形成或いはレ
ジストの塗布処理、露光処理や現像処理等の各処理が可
能とされることで、各配線層に幅寸法が１ｕｍ以下の配
線パターンが形成される。
造工程によれば、高平坦性を有し機械的強度が大きな母
基板１を用いてその主面上に多層の回路ブロック体２を
形成することから、各層及び各配線層内に形成される薄
膜受動素子１２、１３等が極めて高精度に形成される。
回路ブロック体２の製造工程によれば、従来の半導体プ
ロセスに用いられる装置を用いて、高精度のエッチング
レジスト層、メッキレジスト層や絶縁層の形成或いはレ
ジストの塗布処理、露光処理や現像処理等の各処理が可
能とされることで、各配線層に幅寸法が１ｕｍ以下の配
線パターンが形成される。
【００５５】回路ブロック体２の製造工程によれば、例
えばプリント配線基板のような有機基板上やセラミック
基板等上に上述した各工程を経て形成した場合に生じる
基板の反りや収縮或いはうねりや凹凸がほとんど無いこ
とから、各層や薄膜受動素子或いは配線パターンの精度
劣化が抑制されて高精度に形成される。回路ブロック体
２の製造工程によれば、各絶縁層等の形成に高温処理を
要する場合に有機基板で問題となる耐熱性の影響も無
く、またスパッタ層の成膜に際しての真空状態時のデガ
スの問題或いはゴミの問題等についてもその低減が図ら
れる。
えばプリント配線基板のような有機基板上やセラミック
基板等上に上述した各工程を経て形成した場合に生じる
基板の反りや収縮或いはうねりや凹凸がほとんど無いこ
とから、各層や薄膜受動素子或いは配線パターンの精度
劣化が抑制されて高精度に形成される。回路ブロック体
２の製造工程によれば、各絶縁層等の形成に高温処理を
要する場合に有機基板で問題となる耐熱性の影響も無
く、またスパッタ層の成膜に際しての真空状態時のデガ
スの問題或いはゴミの問題等についてもその低減が図ら
れる。
【００５６】回路ブロック体２の製造工程によれば、各
配線層に形成される配線パターンの密度が異にされてい
る場合においても、機械的強度を有する母基板１上で回
路ブロック体２の製作が行われることで反りやうねりあ
るいは凹凸等の発生が抑制される。したがって、回路ブ
ロック体２の製造工程によれば、各配線層が高精度に形
成されて信頼性の高い回路ブロック体２が製造される。
回路ブロック体２は、反りやうねり或いは凹凸がほとん
ど無いことから、ベース基板等に実装する場合において
半田付け不良等の発生が抑制される。
配線層に形成される配線パターンの密度が異にされてい
る場合においても、機械的強度を有する母基板１上で回
路ブロック体２の製作が行われることで反りやうねりあ
るいは凹凸等の発生が抑制される。したがって、回路ブ
ロック体２の製造工程によれば、各配線層が高精度に形
成されて信頼性の高い回路ブロック体２が製造される。
回路ブロック体２は、反りやうねり或いは凹凸がほとん
ど無いことから、ベース基板等に実装する場合において
半田付け不良等の発生が抑制される。
【００５７】製造工程は、母基板１から剥離された回路
ブロック体２がベース基板３に接合されるとともに、後
述するように部品の実装工程等が施されることによって
高周波モジュール４の製造が行われる。製造工程におい
ては、多層化された有機基板やセラミック基板がベース
基板３として用いられる。ベース基板３は、図１０に示
すようにコア基板３ａに対してその表面側と裏面側都に
多層の配線層３ｂ、３ｃが形成されてなり、各層間或い
は上下配線層３ｂ、３ｃが多数の層間ビア２０により適
宜接続されてなる。ベース基板３には、上部配線層３ｂ
の表面上に配線パターン１９ａが形成されるとともに、
下部配線層３ｃに端子ランド１９ｂが形成されている。
ブロック体２がベース基板３に接合されるとともに、後
述するように部品の実装工程等が施されることによって
高周波モジュール４の製造が行われる。製造工程におい
ては、多層化された有機基板やセラミック基板がベース
基板３として用いられる。ベース基板３は、図１０に示
すようにコア基板３ａに対してその表面側と裏面側都に
多層の配線層３ｂ、３ｃが形成されてなり、各層間或い
は上下配線層３ｂ、３ｃが多数の層間ビア２０により適
宜接続されてなる。ベース基板３には、上部配線層３ｂ
の表面上に配線パターン１９ａが形成されるとともに、
下部配線層３ｃに端子ランド１９ｂが形成されている。
【００５８】ベース基板３は、アルミナ、ガラスセラミ
ックアルミナイトライド或いはムライトを基材とするセ
ラミック多層基板が用いられる。ベース基板３は、ガラ
スエポキシ、ポリイミド、ビスマレイトトリアジン樹
脂、ポリフェニールエチレン樹脂、フェノール樹脂、ポ
リオレフィン樹脂或いはポリテトラフルオロエチレンを
基材とする有機多層基板が用いられる。ベース基板３
は、少なくとも一方の主面に、感光性若しくは非感光性
のエポキシ樹脂、ポリイミド或いはベンゾシクロブテン
の誘電樹脂材層と金属メッキ層とによって高密度配線層
が形成されたビルドアップ基板が用いられる。
ックアルミナイトライド或いはムライトを基材とするセ
ラミック多層基板が用いられる。ベース基板３は、ガラ
スエポキシ、ポリイミド、ビスマレイトトリアジン樹
脂、ポリフェニールエチレン樹脂、フェノール樹脂、ポ
リオレフィン樹脂或いはポリテトラフルオロエチレンを
基材とする有機多層基板が用いられる。ベース基板３
は、少なくとも一方の主面に、感光性若しくは非感光性
のエポキシ樹脂、ポリイミド或いはベンゾシクロブテン
の誘電樹脂材層と金属メッキ層とによって高密度配線層
が形成されたビルドアップ基板が用いられる。
【００５９】ベース基板３には、上部配線層３ｂの配線
パターン１９ａ上に複数のポストバンプ２１を適宜形成
するポストバンプ形成工程（ｓ−１０）が施される。ポ
ストバンプ形成工程は、電解メッキ法や無電解メッキ法
によって銅バンプからなるポストバンプ２１を形成する
工程である。ポストバンプ形成工程は、後述するアンダ
ーフィル２２の厚みとほぼ等しい厚み、例えば２０μｍ
〜１００μｍの厚みを有するポストバンプ２１を形成す
る。ポストバンプ形成工程においては、ポストバンプ２
１の表面にニッケル−金メッキを施して金メッキ層を形
成するようにしてもよく、また表面に半田メッキを施す
ようにしてもよい。
パターン１９ａ上に複数のポストバンプ２１を適宜形成
するポストバンプ形成工程（ｓ−１０）が施される。ポ
ストバンプ形成工程は、電解メッキ法や無電解メッキ法
によって銅バンプからなるポストバンプ２１を形成する
工程である。ポストバンプ形成工程は、後述するアンダ
ーフィル２２の厚みとほぼ等しい厚み、例えば２０μｍ
〜１００μｍの厚みを有するポストバンプ２１を形成す
る。ポストバンプ形成工程においては、ポストバンプ２
１の表面にニッケル−金メッキを施して金メッキ層を形
成するようにしてもよく、また表面に半田メッキを施す
ようにしてもよい。
【００６０】製造工程は、ポストバンプ２１が形成され
たベース基板３上に回路ブロック体２を接合する回路ブ
ロック体−ベース基板接合工程（ｓ−１１）を第１０工
程とする。接合工程においては、図１１に示すように回
路ブロック体２が、第１の絶縁層７と第１の配線層８と
から構成される剥離面Ｈを接合面として接合が行われ
る。回路ブロック体２は、第１の配線層８にパターン形
成されたランドが、相対するポストバンプ２１と互いに
接続されて図１２に示すようにベース基板３に接合され
て接合体を構成する。
たベース基板３上に回路ブロック体２を接合する回路ブ
ロック体−ベース基板接合工程（ｓ−１１）を第１０工
程とする。接合工程においては、図１１に示すように回
路ブロック体２が、第１の絶縁層７と第１の配線層８と
から構成される剥離面Ｈを接合面として接合が行われ
る。回路ブロック体２は、第１の配線層８にパターン形
成されたランドが、相対するポストバンプ２１と互いに
接続されて図１２に示すようにベース基板３に接合され
て接合体を構成する。
【００６１】接合工程においては、例えばポストバンプ
２１の表面に半田メッキを施したり半田バンプを設けた
場合には、第１の配線層８のランドに対して半田法によ
る接続が可能となる。接合工程においては、第１の配線
層８に金層が形成されている場合には、表面酸化が抑制
されることで半田の流れが良くなって銅層と比較して良
好な半田接続が行われる。
２１の表面に半田メッキを施したり半田バンプを設けた
場合には、第１の配線層８のランドに対して半田法によ
る接続が可能となる。接合工程においては、第１の配線
層８に金層が形成されている場合には、表面酸化が抑制
されることで半田の流れが良くなって銅層と比較して良
好な半田接続が行われる。
【００６２】接合工程においては、例えばポストバンプ
２１の表面と第１の配線層８のランドの表面とにそれぞ
れ金層が形成されている場合には、例えば金−金による
熱圧接法や超音波接合法によってこれらの間の接続が行
われる。回路ブロック体２とベース基板３とは、その他
の適宜の方法によってポストバンプ２１と第１の配線層
８のランドとが接続されて接合されることは勿論であ
る。
２１の表面と第１の配線層８のランドの表面とにそれぞ
れ金層が形成されている場合には、例えば金−金による
熱圧接法や超音波接合法によってこれらの間の接続が行
われる。回路ブロック体２とベース基板３とは、その他
の適宜の方法によってポストバンプ２１と第１の配線層
８のランドとが接続されて接合されることは勿論であ
る。
【００６３】製造工程は、回路ブロック体２とベース基
板３との間に介在するポストバンプ２１によって構成さ
れた間隙にアンダーフィル２２を充填してこれを埋設す
るアンダーフィル充填工程（ｓ−１２）を第１１工程と
する。アンダーフィル２２には、例えば半導体チップの
フリップチップ実装工程において一般的に用いられるア
ンダーフィル材及び充填方法が用いられる。アンダーフ
ィル２２は、ポストバンプ２１の厚みよりも小径粒子の
ものが用いられることにより、図１３に示すように回路
ブロック体２の接合面Ｈとベース基板３の主面との間に
均一に充填される。製造工程は、上述した工程を経て高
周波モジュール４を製造するが、例えば回路ブロック体
２の第３の配線層１６上に高周波ＩＣやチップ部品等を
実装する部品実装工程（ｓ−１３）や、マザー基板上に
実装するモジュール化工程（ｓ−１４）或いは回路ブロ
ック体２を遮蔽するシールドカバーの取付工程等が施さ
れる。
板３との間に介在するポストバンプ２１によって構成さ
れた間隙にアンダーフィル２２を充填してこれを埋設す
るアンダーフィル充填工程（ｓ−１２）を第１１工程と
する。アンダーフィル２２には、例えば半導体チップの
フリップチップ実装工程において一般的に用いられるア
ンダーフィル材及び充填方法が用いられる。アンダーフ
ィル２２は、ポストバンプ２１の厚みよりも小径粒子の
ものが用いられることにより、図１３に示すように回路
ブロック体２の接合面Ｈとベース基板３の主面との間に
均一に充填される。製造工程は、上述した工程を経て高
周波モジュール４を製造するが、例えば回路ブロック体
２の第３の配線層１６上に高周波ＩＣやチップ部品等を
実装する部品実装工程（ｓ−１３）や、マザー基板上に
実装するモジュール化工程（ｓ−１４）或いは回路ブロ
ック体２を遮蔽するシールドカバーの取付工程等が施さ
れる。
【００６４】製造工程においては、上述した工程を経て
高精度に製作された回路ブロック体２を有機基板やセラ
ミック基板等からなる多層基板からなるベース基板３上
に実装して高周波モジュール４を製造する。製造工程に
おいては、回路ブロック体２の製作工程においてベース
基板３が関与しないことから、従来の多層基板の製造プ
ロセスを利用して製作されたベース基板３を用いること
が可能となる。製造工程においては、高周波モジュール
４を、材料等に制限が無く高精度でかつ高機能化を図っ
てより廉価でかつ効率的に製造する。
高精度に製作された回路ブロック体２を有機基板やセラ
ミック基板等からなる多層基板からなるベース基板３上
に実装して高周波モジュール４を製造する。製造工程に
おいては、回路ブロック体２の製作工程においてベース
基板３が関与しないことから、従来の多層基板の製造プ
ロセスを利用して製作されたベース基板３を用いること
が可能となる。製造工程においては、高周波モジュール
４を、材料等に制限が無く高精度でかつ高機能化を図っ
てより廉価でかつ効率的に製造する。
【００６５】上述した実施の形態においては、回路ブロ
ック体２とベース基板３とを、第１の配線層８のランド
とポストバンプ２１との接合とアンダーフィル２２の充
填とによって接合するようにしたが、かかる接合形態に
限定されるものでは無い。回路ブロック体２とベース基
板３とは、図１４乃至図１７に示すようにベース基板３
の主面上に設けられた接着剤層２３を介して一体的に接
合されるとともに電気的接続が行われて接合される。接
着剤層２３には、例えばエポキシ系樹脂接着剤やアクリ
ル系樹脂接着剤、好ましくは熱硬化型の樹脂接着剤が用
いられる。接着剤層２３は、図１４に示すようにポスト
バンプ２１が形成されたベース基板３の主面上に均一な
厚みによって形成される。なお、接着剤層２３は、例え
ば上述した樹脂接着剤と同一素材の均一な厚みを有する
板状体からなり、これをベース基板３の主面上に接合す
ることによって形成するようにしてもよい。
ック体２とベース基板３とを、第１の配線層８のランド
とポストバンプ２１との接合とアンダーフィル２２の充
填とによって接合するようにしたが、かかる接合形態に
限定されるものでは無い。回路ブロック体２とベース基
板３とは、図１４乃至図１７に示すようにベース基板３
の主面上に設けられた接着剤層２３を介して一体的に接
合されるとともに電気的接続が行われて接合される。接
着剤層２３には、例えばエポキシ系樹脂接着剤やアクリ
ル系樹脂接着剤、好ましくは熱硬化型の樹脂接着剤が用
いられる。接着剤層２３は、図１４に示すようにポスト
バンプ２１が形成されたベース基板３の主面上に均一な
厚みによって形成される。なお、接着剤層２３は、例え
ば上述した樹脂接着剤と同一素材の均一な厚みを有する
板状体からなり、これをベース基板３の主面上に接合す
ることによって形成するようにしてもよい。
【００６６】製造工程においては、図１５に示すように
接着剤層２３が設けられたベース基板３に対して、第１
の絶縁層７と第１の配線層８とから構成される剥離面Ｈ
を接合面として回路ブロック体２の接合が行われる。回
路ブロック体２とベース基板３とは、適宜の位置決め治
具等を用いて第１の配線層８のランドが相対するポスト
バンプ２１と互いに対応位置されるようにする。製造工
程においては、図１６矢印で示すようにベース基板３に
対して回路ブロック体２を加熱状態で加圧する熱圧着工
程が施される。接着剤層２３には、回路ブロック体２が
加圧されるにしたがって同図に示すように各ポストバン
プ２１がその内部に進入する。
接着剤層２３が設けられたベース基板３に対して、第１
の絶縁層７と第１の配線層８とから構成される剥離面Ｈ
を接合面として回路ブロック体２の接合が行われる。回
路ブロック体２とベース基板３とは、適宜の位置決め治
具等を用いて第１の配線層８のランドが相対するポスト
バンプ２１と互いに対応位置されるようにする。製造工
程においては、図１６矢印で示すようにベース基板３に
対して回路ブロック体２を加熱状態で加圧する熱圧着工
程が施される。接着剤層２３には、回路ブロック体２が
加圧されるにしたがって同図に示すように各ポストバン
プ２１がその内部に進入する。
【００６７】製造工程においては、回路ブロック体２が
さらに加圧されると各ポストバンプ２１が接着剤層２３
を突き抜けて相対する第１の配線層８の各ランドに突き
当たり、図１７に示すように各ポストバンプ２１を介し
てベース基板３のランドと回路ブロック体２の第１の配
線層８のランドとの電気的接続を行う。製造工程におい
ては、接着剤層２３によって回路ブロック体２とベース
基板３とが一体的に接合されて高周波モジュール２４を
構成する。
さらに加圧されると各ポストバンプ２１が接着剤層２３
を突き抜けて相対する第１の配線層８の各ランドに突き
当たり、図１７に示すように各ポストバンプ２１を介し
てベース基板３のランドと回路ブロック体２の第１の配
線層８のランドとの電気的接続を行う。製造工程におい
ては、接着剤層２３によって回路ブロック体２とベース
基板３とが一体的に接合されて高周波モジュール２４を
構成する。
【００６８】したがって、製造工程においては、回路ブ
ロック体２とベース基板３との接合と両者の電気的接続
が同時に行われるとともに、アンダーフィル２２及びそ
の充填工程を不要とする。なお、製造工程においては、
例えば相対接合した第１の配線層８の各ランドとポスト
バンプ２１との間に超音波接合法を施すことによってよ
り確実な接続が行われるようにしてもよい。また、製造
工程においては、第１の配線層８の各ランドとポストバ
ンプ２１の接合面がそれぞれ金層とすることにより、よ
り確実かつ容易に接合が行われるようになる。
ロック体２とベース基板３との接合と両者の電気的接続
が同時に行われるとともに、アンダーフィル２２及びそ
の充填工程を不要とする。なお、製造工程においては、
例えば相対接合した第１の配線層８の各ランドとポスト
バンプ２１との間に超音波接合法を施すことによってよ
り確実な接続が行われるようにしてもよい。また、製造
工程においては、第１の配線層８の各ランドとポストバ
ンプ２１の接合面がそれぞれ金層とすることにより、よ
り確実かつ容易に接合が行われるようになる。
【００６９】上述した実施の形態においては、母基板１
の主面上に剥離層６を介して１個の回路ブロック体２を
形成したが、図１８及び図１９に示すように多数個の回
路ブロック体３０ａ乃至３０ｎを一体に連設してなる回
路ブロック集合体３０を母基板１上に形成するようにし
てもよい。回路ブロック集合体３０は、詳細な説明を省
略するが、各回路ブロック体３０が連設部を介して相互
に連結されており、上述した１個の回路ブロック体２の
製造工程と同一工程によって母基板１の主面上に一括し
て形成される。
の主面上に剥離層６を介して１個の回路ブロック体２を
形成したが、図１８及び図１９に示すように多数個の回
路ブロック体３０ａ乃至３０ｎを一体に連設してなる回
路ブロック集合体３０を母基板１上に形成するようにし
てもよい。回路ブロック集合体３０は、詳細な説明を省
略するが、各回路ブロック体３０が連設部を介して相互
に連結されており、上述した１個の回路ブロック体２の
製造工程と同一工程によって母基板１の主面上に一括し
て形成される。
【００７０】回路ブロック集合体３０は、図示しないダ
イシング装置の台上にセッティングされ、図１８に示す
ようにカッタ３１ａ、３１ｂによって１個ずつの回路ブ
ロック体３０ａ〜３０ｎにカッティングされる。このカ
ッティング工程は、従来の半導体チップの製造工程と同
様に行われ、回路ブロック集合体３０から各回路ブロッ
ク体３０ａ乃至３０ｎを高精度にカッティングする。各
回路ブロック体３０ａ乃至３０ｎは、このカッティング
工程により相互に切り分けられているが、なお母基板１
上に積層形成された状態に保持されている。
イシング装置の台上にセッティングされ、図１８に示す
ようにカッタ３１ａ、３１ｂによって１個ずつの回路ブ
ロック体３０ａ〜３０ｎにカッティングされる。このカ
ッティング工程は、従来の半導体チップの製造工程と同
様に行われ、回路ブロック集合体３０から各回路ブロッ
ク体３０ａ乃至３０ｎを高精度にカッティングする。各
回路ブロック体３０ａ乃至３０ｎは、このカッティング
工程により相互に切り分けられているが、なお母基板１
上に積層形成された状態に保持されている。
【００７１】製造工程においては、回路ブロック集合体
３０を形成した母基板１に対して上述した剥離工程を施
すことによって、図１９に示すように母基板１の剥離層
６を介して各回路ブロック体３０ａ乃至３０ｎが１個ず
つ独立して剥離される。製造工程においては、各回路ブ
ロック体３０ａ乃至３０ｎがそれぞれベース基板３との
接合工程に供給される。
３０を形成した母基板１に対して上述した剥離工程を施
すことによって、図１９に示すように母基板１の剥離層
６を介して各回路ブロック体３０ａ乃至３０ｎが１個ず
つ独立して剥離される。製造工程においては、各回路ブ
ロック体３０ａ乃至３０ｎがそれぞれベース基板３との
接合工程に供給される。
【００７２】ところで、製造工程においては、回路ブロ
ック集合体３０に対してカッティング工程が施されるこ
とによって、図１９に示すように母基板１を構成する基
材５の主面にカッタ３１による切断痕３２が発生する。
したがって、製造工程においては、この切断痕３２によ
り平坦性が損なわれることから母基板１を次の回路ブロ
ック集合体３０を製作するために再使用することが不能
となる。製造工程においては、このために母基板１を廃
棄したり、主面を再研磨処理した後に剥離層６の再成膜
処理が施される。
ック集合体３０に対してカッティング工程が施されるこ
とによって、図１９に示すように母基板１を構成する基
材５の主面にカッタ３１による切断痕３２が発生する。
したがって、製造工程においては、この切断痕３２によ
り平坦性が損なわれることから母基板１を次の回路ブロ
ック集合体３０を製作するために再使用することが不能
となる。製造工程においては、このために母基板１を廃
棄したり、主面を再研磨処理した後に剥離層６の再成膜
処理が施される。
【００７３】このため、製造工程においては、図２０に
示すように基材５と剥離層６との間にダミー層３５を設
けた母基板１も用いられる。ダミー層３５は、機械的剛
性を有する適宜の合成樹脂材によって基材５の主面上に
高精度の平坦性を以って形成される。ダミー層３５は、
回路ブロック集合体３０のカッティングに際して、カッ
タ３１の先端部が基材５に達しない厚みを以って形成さ
れてなる。
示すように基材５と剥離層６との間にダミー層３５を設
けた母基板１も用いられる。ダミー層３５は、機械的剛
性を有する適宜の合成樹脂材によって基材５の主面上に
高精度の平坦性を以って形成される。ダミー層３５は、
回路ブロック集合体３０のカッティングに際して、カッ
タ３１の先端部が基材５に達しない厚みを以って形成さ
れてなる。
【００７４】したがって、製造工程においては、ダイシ
ング装置においてカッタ３１の動作が制御されて図２０
（ａ）に示すように先端部がダミー層３５の内部で停止
されて回路ブロック集合体３０のカッティングが行われ
るようにする。製造工程においては、同図（ｂ）に示す
ように剥離工程が施されることによって、切り分けられ
た各回路ブロック体３０ａ乃至３０ｎが母基板１の剥離
層６を介してそれぞれ１個ずつ独立して剥離される。製
造工程においては、同図（ｃ）に示すように母基板１
が、ダミー層３５までカッタ３１による切断痕３６が生
じていても、基材５の損傷は無い。製造工程において
は、同図（ｄ）に示すように基材５から損傷したダミー
層３５と剥離層６とが除去される。
ング装置においてカッタ３１の動作が制御されて図２０
（ａ）に示すように先端部がダミー層３５の内部で停止
されて回路ブロック集合体３０のカッティングが行われ
るようにする。製造工程においては、同図（ｂ）に示す
ように剥離工程が施されることによって、切り分けられ
た各回路ブロック体３０ａ乃至３０ｎが母基板１の剥離
層６を介してそれぞれ１個ずつ独立して剥離される。製
造工程においては、同図（ｃ）に示すように母基板１
が、ダミー層３５までカッタ３１による切断痕３６が生
じていても、基材５の損傷は無い。製造工程において
は、同図（ｄ）に示すように基材５から損傷したダミー
層３５と剥離層６とが除去される。
【００７５】製造工程においては、母基板１の基材５を
回収してその主面上に再びダミー層３５と剥離層６とが
再成膜されて次の回路ブロック集合体３０の製作工程に
再利用される。母基板１は、ダミー層３５を樹脂材によ
って形成することで、基材５から容易に除去することが
可能である。製造工程においては、基材５上にダミー層
３５や剥離層６を容易に形成して母基板１を形成するこ
とが可能であることから、比較的高価な基材５が再利用
され製造コストと製造時間の低減が図られるようにな
る。
回収してその主面上に再びダミー層３５と剥離層６とが
再成膜されて次の回路ブロック集合体３０の製作工程に
再利用される。母基板１は、ダミー層３５を樹脂材によ
って形成することで、基材５から容易に除去することが
可能である。製造工程においては、基材５上にダミー層
３５や剥離層６を容易に形成して母基板１を形成するこ
とが可能であることから、比較的高価な基材５が再利用
され製造コストと製造時間の低減が図られるようにな
る。
【００７６】図２１に示した高周波モジュール４０は、
多層配線基板からなるベース基板部４１を第１層とし
て、第１配線層４３と、第２配線層４４及び第３配線層
４５とからなる高周波素子層部４２が接合され、さらに
第３配線層４５の表面上に高周波ＩＣ４６とチップ部品
４７とが実装されてなる。高周波モジュール４０は、各
配線層４３乃至４５が、上述した回路ブロック体２と同
様に絶縁層と配線層とから構成されている。高周波モジ
ュール４０は、第２配線層４４と第３配線層４５とに複
数の受動素子が内蔵されている。高周波モジュール４０
は、高周波ＩＣ４６を例えば半田バンプ４８等を利用し
てフリップチップ実装するとともにチップ部品４７を第
３配線層４５上に直接実装してなる。
多層配線基板からなるベース基板部４１を第１層とし
て、第１配線層４３と、第２配線層４４及び第３配線層
４５とからなる高周波素子層部４２が接合され、さらに
第３配線層４５の表面上に高周波ＩＣ４６とチップ部品
４７とが実装されてなる。高周波モジュール４０は、各
配線層４３乃至４５が、上述した回路ブロック体２と同
様に絶縁層と配線層とから構成されている。高周波モジ
ュール４０は、第２配線層４４と第３配線層４５とに複
数の受動素子が内蔵されている。高周波モジュール４０
は、高周波ＩＣ４６を例えば半田バンプ４８等を利用し
てフリップチップ実装するとともにチップ部品４７を第
３配線層４５上に直接実装してなる。
【００７７】以上のように構成された高周波モジュール
４０においては、ベース基板部４１が有機配線基板を基
材として構成されるとともにこのベース基板部４１に電
源やグランドの配線部や制御系の配線部が構成されて高
周波素子層部４２に対して電源或いは信号を供給する。
高周波モジュール４０においては、高周波素子層部４２
に高周波信号回路部を構成してアナログの高周波信号の
処理を行う。高周波モジュール４０においては、ベース
基板部４１と高周波素子層部４２とが電磁的に分離され
ていることにより、電磁干渉の発生が抑制されて特性の
向上が図られるようになる。高周波モジュール４０は、
ベース基板部４１に充分な面積を有する電源やグランド
の配線を形成することが可能となることから、高周波素
子層部４２に対してレギュレーションの高い電源供給を
行う。
４０においては、ベース基板部４１が有機配線基板を基
材として構成されるとともにこのベース基板部４１に電
源やグランドの配線部や制御系の配線部が構成されて高
周波素子層部４２に対して電源或いは信号を供給する。
高周波モジュール４０においては、高周波素子層部４２
に高周波信号回路部を構成してアナログの高周波信号の
処理を行う。高周波モジュール４０においては、ベース
基板部４１と高周波素子層部４２とが電磁的に分離され
ていることにより、電磁干渉の発生が抑制されて特性の
向上が図られるようになる。高周波モジュール４０は、
ベース基板部４１に充分な面積を有する電源やグランド
の配線を形成することが可能となることから、高周波素
子層部４２に対してレギュレーションの高い電源供給を
行う。
【００７８】上述した工程を経て製作された回路ブロッ
ク体２は、図２２に示すように高周波ＩＣ４６やチップ
部品と同等のチップ部品として基板５１上に直接実装さ
れて配線回路装置５０を構成する。配線回路装置５０
は、基板５１の主面上に適宜の形成された配線パターン
５２に対して、半田バンプ４８等を介して回路ブロック
体２が実装される。配線回路装置５０は、１チップ部品
としての高精度の回路ブロック体２を実装することで、
高精度かつ廉価に形成される。配線回路装置５０は、基
板５１の所望の位置に高精度の回路ブロック体２を設け
ることができ、小型軽量化が図られる。
ク体２は、図２２に示すように高周波ＩＣ４６やチップ
部品と同等のチップ部品として基板５１上に直接実装さ
れて配線回路装置５０を構成する。配線回路装置５０
は、基板５１の主面上に適宜の形成された配線パターン
５２に対して、半田バンプ４８等を介して回路ブロック
体２が実装される。配線回路装置５０は、１チップ部品
としての高精度の回路ブロック体２を実装することで、
高精度かつ廉価に形成される。配線回路装置５０は、基
板５１の所望の位置に高精度の回路ブロック体２を設け
ることができ、小型軽量化が図られる。
【００７９】上述した実施の形態においては、母基板１
上に積層体からなる回路ブロック体２を製作し、この回
路ブロック体２を剥離層６を介して母基板１から剥離し
た後にベース基板３に実装して高周波モジュール４０を
製作するようにしたが、本発明はかかる適用例に限定さ
れるものでは無い。本発明は、例えば図２３に示すよう
に複数個の半導体チップ６２を、４層構成の回路ブロッ
ク体６１の表面上にフェースダウン実装してなる半導体
モジュール６０にも適用される。なお、回路ブロック体
６１は、基本的な構成や製造プロセスを上述した回路ブ
ロック体２と同等とすることから、それらの詳細な説明
を省略する。
上に積層体からなる回路ブロック体２を製作し、この回
路ブロック体２を剥離層６を介して母基板１から剥離し
た後にベース基板３に実装して高周波モジュール４０を
製作するようにしたが、本発明はかかる適用例に限定さ
れるものでは無い。本発明は、例えば図２３に示すよう
に複数個の半導体チップ６２を、４層構成の回路ブロッ
ク体６１の表面上にフェースダウン実装してなる半導体
モジュール６０にも適用される。なお、回路ブロック体
６１は、基本的な構成や製造プロセスを上述した回路ブ
ロック体２と同等とすることから、それらの詳細な説明
を省略する。
【００８０】半導体モジュール６０は、回路ブロック体
６１の表面上に半導体チップ６２が実装されるととも
に、この半導体チップ６２を封止する封止樹脂層６３が
形成されてなる。半導体モジュール６０は、狭ピッチ化
が図られた高精度の回路ブロック体６１上に半導体チッ
プ６２を高密度に実装してなる。半導体モジュール６０
は、半導体チップ６２と封止樹脂層６３とがその表面を
研磨する研磨処理が施されることにより薄型化が図られ
ている。半導体モジュール６０は、上述した剥離工程を
経て母基板１から剥離されることにより露出された回路
ブロック体６１の第１の配線層６１ａが外部電極を構成
する。
６１の表面上に半導体チップ６２が実装されるととも
に、この半導体チップ６２を封止する封止樹脂層６３が
形成されてなる。半導体モジュール６０は、狭ピッチ化
が図られた高精度の回路ブロック体６１上に半導体チッ
プ６２を高密度に実装してなる。半導体モジュール６０
は、半導体チップ６２と封止樹脂層６３とがその表面を
研磨する研磨処理が施されることにより薄型化が図られ
ている。半導体モジュール６０は、上述した剥離工程を
経て母基板１から剥離されることにより露出された回路
ブロック体６１の第１の配線層６１ａが外部電極を構成
する。
【００８１】半導体モジュール６０は、回路ブロック体
６１の各層の配線層が層間に適宜形成されたビア１０を
介して互いに層間接続されるとともに、詳細を省略する
が最上層の配線層に半導体チップ６２の各実装領域に対
応してそれぞれ多数個の電極パッド６２ｂが形成されて
いる。各電極パッド６２ｂは、半導体チップ６２の実装
面に形成された多数個のボンディングパッドに対応して
それぞれ形成されている。各電極パッド６２ｂは、上述
した工程を経て回路ブロック体６１が製作されることに
より、半導体チップ６２に狭ピッチで形成される多数個
のボンディングパッドに対応して高精度に形成される。
６１の各層の配線層が層間に適宜形成されたビア１０を
介して互いに層間接続されるとともに、詳細を省略する
が最上層の配線層に半導体チップ６２の各実装領域に対
応してそれぞれ多数個の電極パッド６２ｂが形成されて
いる。各電極パッド６２ｂは、半導体チップ６２の実装
面に形成された多数個のボンディングパッドに対応して
それぞれ形成されている。各電極パッド６２ｂは、上述
した工程を経て回路ブロック体６１が製作されることに
より、半導体チップ６２に狭ピッチで形成される多数個
のボンディングパッドに対応して高精度に形成される。
【００８２】半導体モジュール６０の製造工程は、上述
した工程を経て母基板１上に回路ブロック体６１を製作
した後工程として半導体チップ実装工程と、封止樹脂層
形成工程と研磨工程とが施された後に、剥離工程が施さ
れて半導体モジュール６０を製造する。半導体チップ実
装工程は、例えば回路ブロック体６１の各パッド電極６
１ｂ上にそれぞれ半田バンプを取り付けてフリップチッ
プボンディング法により半導体チップ６２を実装する工
程である。半導体チップ実装工程は、例えばＴＡＢ（ta
pe automated bonding）法やビームリードボンディン
グ法等の他の周知のフェースダウン実装法によって半導
体チップ６２を回路ブロック体６１上に実装するように
してもよい。
した工程を経て母基板１上に回路ブロック体６１を製作
した後工程として半導体チップ実装工程と、封止樹脂層
形成工程と研磨工程とが施された後に、剥離工程が施さ
れて半導体モジュール６０を製造する。半導体チップ実
装工程は、例えば回路ブロック体６１の各パッド電極６
１ｂ上にそれぞれ半田バンプを取り付けてフリップチッ
プボンディング法により半導体チップ６２を実装する工
程である。半導体チップ実装工程は、例えばＴＡＢ（ta
pe automated bonding）法やビームリードボンディン
グ法等の他の周知のフェースダウン実装法によって半導
体チップ６２を回路ブロック体６１上に実装するように
してもよい。
【００８３】半導体モジュール６０の製造工程において
は、上述したように高平坦性を有する母基板１上で高精
度の回路ブロック体６１が製作されるとともに、この回
路ブロック体６１を母基板１に保持した状態、すなわち
剥離工程の前工程で半導体チップ６２が実装される。半
導体チップ実装工程は、反りやうねり或いは凹凸の無い
回路ブロック体６１に対して、半導体チップ６２を高精
度に実装する。
は、上述したように高平坦性を有する母基板１上で高精
度の回路ブロック体６１が製作されるとともに、この回
路ブロック体６１を母基板１に保持した状態、すなわち
剥離工程の前工程で半導体チップ６２が実装される。半
導体チップ実装工程は、反りやうねり或いは凹凸の無い
回路ブロック体６１に対して、半導体チップ６２を高精
度に実装する。
【００８４】封止樹脂形成工程は、母基板１上に半導体
チップ６２を実装した回路ブロック体６１を保持した状
態で、この回路ブロック体６１の表面に封止樹脂層６３
を形成する工程である。封止樹脂形成工程においては、
封止樹脂材として例えばエポキシ系樹脂等が用いられる
とともに、トランスファーモールド法や印刷法等により
半導体チップ６２を封止する封止樹脂層６３を形成す
る。封止樹脂層６３は、半導体チップ６２及び接続電極
部を機械的かつ電気的に保護する。
チップ６２を実装した回路ブロック体６１を保持した状
態で、この回路ブロック体６１の表面に封止樹脂層６３
を形成する工程である。封止樹脂形成工程においては、
封止樹脂材として例えばエポキシ系樹脂等が用いられる
とともに、トランスファーモールド法や印刷法等により
半導体チップ６２を封止する封止樹脂層６３を形成す
る。封止樹脂層６３は、半導体チップ６２及び接続電極
部を機械的かつ電気的に保護する。
【００８５】研磨工程は、引き続き回路ブロック体６１
を母基板１に保持した状態で、例えばグラインダを用い
た機械的研磨方法やウェットエッチング法による化学的
研磨方法或いは機械的研磨方法と化学的研磨方法とを併
用した方法等によって、封止樹脂層６３の表面を研磨す
る工程である。研磨工程においては、封止樹脂層６３ば
かりでなく、機能に支障の無い最大範囲で半導体チップ
６２の表面も一括して研磨する。研磨工程においては、
半導体チップ６２が封止樹脂層６３によって外周を封止
されて機械的に保持されていることから、例えば機械的
研磨を施した場合にも半導体チップ６２にエッジ欠け等
の損傷の発生を抑制して最大量の研磨を行うことが可能
である。
を母基板１に保持した状態で、例えばグラインダを用い
た機械的研磨方法やウェットエッチング法による化学的
研磨方法或いは機械的研磨方法と化学的研磨方法とを併
用した方法等によって、封止樹脂層６３の表面を研磨す
る工程である。研磨工程においては、封止樹脂層６３ば
かりでなく、機能に支障の無い最大範囲で半導体チップ
６２の表面も一括して研磨する。研磨工程においては、
半導体チップ６２が封止樹脂層６３によって外周を封止
されて機械的に保持されていることから、例えば機械的
研磨を施した場合にも半導体チップ６２にエッジ欠け等
の損傷の発生を抑制して最大量の研磨を行うことが可能
である。
【００８６】半導体モジュール６０の製造工程において
は、ウェハ状態で研磨処理等が施された薄型の半導体チ
ップを用いることなく、薄型に形成された回路ブロック
体６１上に厚みが１００ｕｍ以下の半導体チップ６２を
実装した構造の薄型化が図られた半導体モジュール６０
の製造を可能とする。半導体モジュール６０の製造工程
においては、薄型の半導体チップを用いないことから、
半導体チップ６２に工程中への搬送等の取扱時に割れや
欠けといった不都合の発生が抑制されるようになるとと
もに取り扱いも簡便となり、信頼性の向上が図られた半
導体モジュール６０を効率よく製造する。
は、ウェハ状態で研磨処理等が施された薄型の半導体チ
ップを用いることなく、薄型に形成された回路ブロック
体６１上に厚みが１００ｕｍ以下の半導体チップ６２を
実装した構造の薄型化が図られた半導体モジュール６０
の製造を可能とする。半導体モジュール６０の製造工程
においては、薄型の半導体チップを用いないことから、
半導体チップ６２に工程中への搬送等の取扱時に割れや
欠けといった不都合の発生が抑制されるようになるとと
もに取り扱いも簡便となり、信頼性の向上が図られた半
導体モジュール６０を効率よく製造する。
【００８７】なお、研磨工程については、剥離工程の後
工程として回路ブロック体６１を母基板１から剥離した
後に行うようにしてもよいが、母基板１をベースとして
機械的剛性が保持された状態で研磨を施すほうがより効
率的であるとともに、信頼性も高い。
工程として回路ブロック体６１を母基板１から剥離した
後に行うようにしてもよいが、母基板１をベースとして
機械的剛性が保持された状態で研磨を施すほうがより効
率的であるとともに、信頼性も高い。
【００８８】以上の工程を経て製造された半導体モジュ
ール６０は、例えば図２３において鎖線で示すマザー基
板（ベース基板）６５上に接合する実装工程が施される
ことによって半導体装置を構成する。実装工程は、回路
ブロック体６１に形成された外部電極６１ａがベース基
板６５の主面上に形成された接続パッドにそれぞれ電気
的、機械的に結合されることによって行われる。実装工
程は、具体的には回路ブロック体６１に対する半導体チ
ップ６２の実装と同様に、フェースダウン法によって行
われる。
ール６０は、例えば図２３において鎖線で示すマザー基
板（ベース基板）６５上に接合する実装工程が施される
ことによって半導体装置を構成する。実装工程は、回路
ブロック体６１に形成された外部電極６１ａがベース基
板６５の主面上に形成された接続パッドにそれぞれ電気
的、機械的に結合されることによって行われる。実装工
程は、具体的には回路ブロック体６１に対する半導体チ
ップ６２の実装と同様に、フェースダウン法によって行
われる。
【００８９】半導体装置は、それぞれ異なる機能ブロッ
クを構成する半導体チップ６２を回路ブロック体６１上
に実装することで、ＭＣＭ半導体装置を構成する。半導
体装置は、回路ブロック体６１上に半導体チップ６２を
高密度に実装するとともに高密度の配線パターンが構成
されることで、小型かつ薄型で配線パターン等のＬ・Ｃ
・Ｒ成分を低減した高特性のＭＣＭ半導体装置を構成す
る。
クを構成する半導体チップ６２を回路ブロック体６１上
に実装することで、ＭＣＭ半導体装置を構成する。半導
体装置は、回路ブロック体６１上に半導体チップ６２を
高密度に実装するとともに高密度の配線パターンが構成
されることで、小型かつ薄型で配線パターン等のＬ・Ｃ
・Ｒ成分を低減した高特性のＭＣＭ半導体装置を構成す
る。
【００９０】半導体モジュール６０においては、最上層
の配線層に半導体チップ６２を実装することによって回
路ブロック体６１上に他の表面実装型部品等が実装され
ない構造である。図２４に示した半導体モジュール６５
は、半導体チップ６２の実装面６６ａにも複数個の外部
接続端子６７が形成された回路ブロック体６６を備える
構成に特徴を有している。各外部接続端子６７は、詳細
を後述する工程を経て回路ブロック体６６の実装面６６
ａに金属からなる突起電極として形成されてなる。各外
部接続端子６７は、同図に示すようにそれぞれの表面が
研磨された封止樹脂層６３から露出されてなる。
の配線層に半導体チップ６２を実装することによって回
路ブロック体６１上に他の表面実装型部品等が実装され
ない構造である。図２４に示した半導体モジュール６５
は、半導体チップ６２の実装面６６ａにも複数個の外部
接続端子６７が形成された回路ブロック体６６を備える
構成に特徴を有している。各外部接続端子６７は、詳細
を後述する工程を経て回路ブロック体６６の実装面６６
ａに金属からなる突起電極として形成されてなる。各外
部接続端子６７は、同図に示すようにそれぞれの表面が
研磨された封止樹脂層６３から露出されてなる。
【００９１】半導体モジュール６５は、図２５に示した
各工程を経て母基板１上に回路ブロック体６６を保持し
た状態で外部接続端子６７が形成される。半導体モジュ
ール６５の製造工程は、同図（ａ）に示した外部接続端
子６７を形成する外部接続端子形成工程が、同図（ｂ）
に示した半導体チップ実装工程の前工程で行われる。半
導体モジュール６５の製造工程においては、外部接続端
子形成工程に引き続いて、半導体モジュール６０の製造
工程と同様に同図（ｃ）に示した封止樹脂層６３を形成
する封止樹脂層形成工程と、同図（ｄ）に示した封止樹
脂層６等を研磨する研磨工程と、同図（ｅ）に示した回
路ブロック体６６を母基板１から剥離する剥離工程とが
施されて半導体モジュール６５が製造される。
各工程を経て母基板１上に回路ブロック体６６を保持し
た状態で外部接続端子６７が形成される。半導体モジュ
ール６５の製造工程は、同図（ａ）に示した外部接続端
子６７を形成する外部接続端子形成工程が、同図（ｂ）
に示した半導体チップ実装工程の前工程で行われる。半
導体モジュール６５の製造工程においては、外部接続端
子形成工程に引き続いて、半導体モジュール６０の製造
工程と同様に同図（ｃ）に示した封止樹脂層６３を形成
する封止樹脂層形成工程と、同図（ｄ）に示した封止樹
脂層６等を研磨する研磨工程と、同図（ｅ）に示した回
路ブロック体６６を母基板１から剥離する剥離工程とが
施されて半導体モジュール６５が製造される。
【００９２】回路ブロック体６６には、半導体チップ実
装面６６ａを構成する最上層配線層６８に、半導体チッ
プ６２を実装する電極パッド６８ａとともに外部接続端
子６７を形成する電極形成パッド６８ｂが形成されてい
る。回路ブロック体６６は、母基板１側の第１層配線層
６６ｂが、剥離面とベース基板に対する実装面を構成す
る。
装面６６ａを構成する最上層配線層６８に、半導体チッ
プ６２を実装する電極パッド６８ａとともに外部接続端
子６７を形成する電極形成パッド６８ｂが形成されてい
る。回路ブロック体６６は、母基板１側の第１層配線層
６６ｂが、剥離面とベース基板に対する実装面を構成す
る。
【００９３】外部接続端子形成工程は、例えば最上層配
線層６８の電極形成パッド６８ｂ上にメッキ法によって
金属凸部を形成したり、半田ボールを接合する等によっ
て外部接続端子６７を形成する工程である。メッキ法
は、回路ブロック体６６の最上層配線層６８上にメッキ
レジストを適宜の方法によって塗布する工程と、外部接
続端子６７を形成する電極形成パッド６８ｂに対応して
メッキレジストを除去する工程と、電極形成パッド６８
ｂに対して電気銅メッキを施すことにより所定の厚みを
有する金属凸部を形成する工程とからなる。半田ボール
は、例えば回路ブロック体６６を形成した母基板１をリ
フロー槽に供給することによって電極形成パッド６８ｂ
上に形成される。
線層６８の電極形成パッド６８ｂ上にメッキ法によって
金属凸部を形成したり、半田ボールを接合する等によっ
て外部接続端子６７を形成する工程である。メッキ法
は、回路ブロック体６６の最上層配線層６８上にメッキ
レジストを適宜の方法によって塗布する工程と、外部接
続端子６７を形成する電極形成パッド６８ｂに対応して
メッキレジストを除去する工程と、電極形成パッド６８
ｂに対して電気銅メッキを施すことにより所定の厚みを
有する金属凸部を形成する工程とからなる。半田ボール
は、例えば回路ブロック体６６を形成した母基板１をリ
フロー槽に供給することによって電極形成パッド６８ｂ
上に形成される。
【００９４】外部接続端子６７は、上述した工程を経て
高精度に形成された回路ブロック体６６に形成されるこ
とで、高精度でかつ狭ピッチ化、小型化されて構成する
ことが可能である。外部接続端子６７は、その高さ（厚
み）が、後工程で回路ブロック体６６に実装されるとと
もに研磨処理が施される半導体チップ６２の厚みよりも
やや大きく形成される。なお、外部接続端子６７は、半
導体モジュール６５の薄型化を図るために半導体チップ
６２の表面を研磨する場合には、少なくとも半導体チッ
プ６２が最大に研磨される場合の厚みよりもやや大きな
高さを以って形成される。
高精度に形成された回路ブロック体６６に形成されるこ
とで、高精度でかつ狭ピッチ化、小型化されて構成する
ことが可能である。外部接続端子６７は、その高さ（厚
み）が、後工程で回路ブロック体６６に実装されるとと
もに研磨処理が施される半導体チップ６２の厚みよりも
やや大きく形成される。なお、外部接続端子６７は、半
導体モジュール６５の薄型化を図るために半導体チップ
６２の表面を研磨する場合には、少なくとも半導体チッ
プ６２が最大に研磨される場合の厚みよりもやや大きな
高さを以って形成される。
【００９５】半導体チップ実装工程は、上述した工程と
同様の方法によって、回路ブロック体６６の電極パッド
６８ａ上に半導体チップ６２を実装する。封止樹脂層形
成工程は、半導体チップ６２が実装されるとともに外部
接続端子６７が形成された回路ブロック体６６の表面上
に封止樹脂層６３を形成する。研磨工程は、封止樹脂層
６３を研磨して外部接続端子６７を露出させる。研磨工
程では、上述したように半導体チップ６２の表面も研磨
することによって、薄型の半導体モジュール６５を形成
する。研磨工程においては、外部接続端子６７が小型で
多数個が形成されている場合においても、封止樹脂層６
３によってこれら外部接続端子６７の外周を封止して機
械的に保持した状態で研磨を施すことから、変形や損傷
或いは電極形成パッド６８ｂからの剥離等の発生が抑制
されるようにする。
同様の方法によって、回路ブロック体６６の電極パッド
６８ａ上に半導体チップ６２を実装する。封止樹脂層形
成工程は、半導体チップ６２が実装されるとともに外部
接続端子６７が形成された回路ブロック体６６の表面上
に封止樹脂層６３を形成する。研磨工程は、封止樹脂層
６３を研磨して外部接続端子６７を露出させる。研磨工
程では、上述したように半導体チップ６２の表面も研磨
することによって、薄型の半導体モジュール６５を形成
する。研磨工程においては、外部接続端子６７が小型で
多数個が形成されている場合においても、封止樹脂層６
３によってこれら外部接続端子６７の外周を封止して機
械的に保持した状態で研磨を施すことから、変形や損傷
或いは電極形成パッド６８ｂからの剥離等の発生が抑制
されるようにする。
【００９６】半導体モジュール６５は、上述した剥離工
程を経て母基板１から剥離される。半導体モジュール６
５は、母基板１からの剥離面がベース基板６４との接合
面６６ｂを構成し、第１層の配線層を接続端子部として
半田ボール等が設けられる。半導体モジュール６５に
は、半導体チップ６２を実装した表面にも多数個の外部
接続端子６７が形成されている。半導体モジュール６５
には、外部接続端子６７を介して、半導体チップ６２の
実装面側にも適宜の表面実装型電子部品や他の半導体パ
ッケージ等を実装することが可能とされ高密度化が図ら
れるようになる。
程を経て母基板１から剥離される。半導体モジュール６
５は、母基板１からの剥離面がベース基板６４との接合
面６６ｂを構成し、第１層の配線層を接続端子部として
半田ボール等が設けられる。半導体モジュール６５に
は、半導体チップ６２を実装した表面にも多数個の外部
接続端子６７が形成されている。半導体モジュール６５
には、外部接続端子６７を介して、半導体チップ６２の
実装面側にも適宜の表面実装型電子部品や他の半導体パ
ッケージ等を実装することが可能とされ高密度化が図ら
れるようになる。
【００９７】半導体モジュール６５においては、上述し
たように回路ブロック体６６の接合面６６ｂをベース基
板６４上に接合して半導体装置を構成するようにした
が、例えば図２６に示すように表面実装型部品６９を実
装した半導体モジュール７０を構成するようにしてもよ
い。表面実装型部品６９としては、例えばチップ抵抗体
やチップコンデンサ等の受動部品或いは半導体パッケー
ジ等が用いられ、半田リフロー法等によって実装され
る。半導体モジュール７０は、この場合、回路ブロック
体６６の第１層の配線層７１が、ベース基板に対する接
続端子部に代えて表面実装型部品６９を実装するランド
や接続回路パターンとして構成される。半導体モジュー
ル７０は、上述した工程を経て精密な回路ブロック体６
６が形成されることにより、第１層の配線層７１に狭ピ
ッチ化された高精度のランドや接続回路パターンが形成
される。
たように回路ブロック体６６の接合面６６ｂをベース基
板６４上に接合して半導体装置を構成するようにした
が、例えば図２６に示すように表面実装型部品６９を実
装した半導体モジュール７０を構成するようにしてもよ
い。表面実装型部品６９としては、例えばチップ抵抗体
やチップコンデンサ等の受動部品或いは半導体パッケー
ジ等が用いられ、半田リフロー法等によって実装され
る。半導体モジュール７０は、この場合、回路ブロック
体６６の第１層の配線層７１が、ベース基板に対する接
続端子部に代えて表面実装型部品６９を実装するランド
や接続回路パターンとして構成される。半導体モジュー
ル７０は、上述した工程を経て精密な回路ブロック体６
６が形成されることにより、第１層の配線層７１に狭ピ
ッチ化された高精度のランドや接続回路パターンが形成
される。
【００９８】したがって、半導体モジュール７０には、
第１層の配線層７１上に、各種の表面実装型部品６９が
高密度にかつ高精度に実装される。また、半導体モジュ
ール７０は、上述した各種の表面実装型部品６９を実装
することによって、各半導体チップ６２の周辺回路を同
一のパッケージ内に構成することが可能となる。半導体
モジュール７０は、これによって配線部を短縮するとと
もに接続部を減らすことが可能となり、回路内における
Ｌ・Ｃ・Ｒ成分を低減して高機能化、高性能化が図られ
るようになる。
第１層の配線層７１上に、各種の表面実装型部品６９が
高密度にかつ高精度に実装される。また、半導体モジュ
ール７０は、上述した各種の表面実装型部品６９を実装
することによって、各半導体チップ６２の周辺回路を同
一のパッケージ内に構成することが可能となる。半導体
モジュール７０は、これによって配線部を短縮するとと
もに接続部を減らすことが可能となり、回路内における
Ｌ・Ｃ・Ｒ成分を低減して高機能化、高性能化が図られ
るようになる。
【００９９】上述した半導体モジュール６５において
は、例えば回路ブロック体６６の接合面６６ｂ上に第２
の半導体チップ７２を実装することにより、図２７に示
した半導体モジュール７３を構成してもよい。半導体モ
ジュール７３は、この場合、回路ブロック体６６の第１
層の配線層７１が、半導体チップ７２を実装するベース
基板に対する接続端子部に代えて表面実装型部品６９を
実装する接続ランド７４や接続回路パターンとして構成
される。半導体モジュール７３は、回路ブロック体６６
の表裏面にそれぞれ第１群の半導体チップ６２と第２群
の半導体チップ７２とを３次元的に実装した多層半導体
装置を構成する。
は、例えば回路ブロック体６６の接合面６６ｂ上に第２
の半導体チップ７２を実装することにより、図２７に示
した半導体モジュール７３を構成してもよい。半導体モ
ジュール７３は、この場合、回路ブロック体６６の第１
層の配線層７１が、半導体チップ７２を実装するベース
基板に対する接続端子部に代えて表面実装型部品６９を
実装する接続ランド７４や接続回路パターンとして構成
される。半導体モジュール７３は、回路ブロック体６６
の表裏面にそれぞれ第１群の半導体チップ６２と第２群
の半導体チップ７２とを３次元的に実装した多層半導体
装置を構成する。
【０１００】半導体モジュール７３は、上述したように
母基板１から剥離された半導体モジュール６５を基材と
して、平坦な基板上に剥離面である第１層の配線層７１
を上側にして載置された後に半導体チップ実装工程と、
封止樹脂形成工程と、研磨工程とが施されて製造され
る。半導体チップ実装工程は、回路ブロック体６６の第
１層の配線層７１上に半導体チップ７２を実装する工程
である。半導体モジュール６５には、図２８（ａ）に示
すように、回路ブロック体６６の第１層の配線層７１に
形成したランド７４上に半導体チップ７２が実装され
る。
母基板１から剥離された半導体モジュール６５を基材と
して、平坦な基板上に剥離面である第１層の配線層７１
を上側にして載置された後に半導体チップ実装工程と、
封止樹脂形成工程と、研磨工程とが施されて製造され
る。半導体チップ実装工程は、回路ブロック体６６の第
１層の配線層７１上に半導体チップ７２を実装する工程
である。半導体モジュール６５には、図２８（ａ）に示
すように、回路ブロック体６６の第１層の配線層７１に
形成したランド７４上に半導体チップ７２が実装され
る。
【０１０１】封止樹脂形成工程も、図２８（ｂ）に示す
ように実装された半導体チップ７２を封止する封止樹脂
層７５を形成する工程である。研磨工程は、全体を薄型
化するために、形成された封止樹脂層７５の表面を研磨
する工程であり、半導体チップ７２の表面も同時に研磨
する。研磨工程は、半導体チップ７２が封止樹脂層７５
によって外周を封止されて機械的に保持されていること
から、例えば機械的研磨を施した場合にも半導体チップ
７２にエッジ欠け等の損傷の発生を抑制して最大量の研
磨を行うことが可能である。
ように実装された半導体チップ７２を封止する封止樹脂
層７５を形成する工程である。研磨工程は、全体を薄型
化するために、形成された封止樹脂層７５の表面を研磨
する工程であり、半導体チップ７２の表面も同時に研磨
する。研磨工程は、半導体チップ７２が封止樹脂層７５
によって外周を封止されて機械的に保持されていること
から、例えば機械的研磨を施した場合にも半導体チップ
７２にエッジ欠け等の損傷の発生を抑制して最大量の研
磨を行うことが可能である。
【０１０２】以上の工程を経て製造された半導体モジュ
ール７３は、第１群の半導体チップ６２を実装した側に
上述した外部接続端子６７が形成されており、これら外
部接続端子６７を介してベース基板等に実装された多層
半導体装置を構成する。半導体モジュール７３は、例え
ば第２群の半導体チップ７２を搭載した側に、上述した
工程を経て外部接続端子６７を形成するようにしてもよ
い。半導体モジュール７３は、かかる構成を採用するこ
とにより、この面を接合面としてベース基板に実装する
ことが可能となる。
ール７３は、第１群の半導体チップ６２を実装した側に
上述した外部接続端子６７が形成されており、これら外
部接続端子６７を介してベース基板等に実装された多層
半導体装置を構成する。半導体モジュール７３は、例え
ば第２群の半導体チップ７２を搭載した側に、上述した
工程を経て外部接続端子６７を形成するようにしてもよ
い。半導体モジュール７３は、かかる構成を採用するこ
とにより、この面を接合面としてベース基板に実装する
ことが可能となる。
【０１０３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、高精度の平坦面と薄膜形成時の表面温度の上昇に
対する耐熱特性やリソグラフィ時の焦点深度の保持、マ
スキング時のコンタクトアライメント特性が良好であり
絶縁性や耐薬品性を有する母基板を用いて回路ブロック
体を製造することで、基板の反りや表面の凹凸に影響さ
れることなく微細な配線部を有する高精度で信頼性の高
い回路ブロック体の製造が効率的に行われる。本発明に
よれば、回路ブロック体の内部に高精度の成膜素子を内
蔵したり半導体チップや電子部品等の高密度実装を可能
とする薄型の回路ブロック体が製造される。
れば、高精度の平坦面と薄膜形成時の表面温度の上昇に
対する耐熱特性やリソグラフィ時の焦点深度の保持、マ
スキング時のコンタクトアライメント特性が良好であり
絶縁性や耐薬品性を有する母基板を用いて回路ブロック
体を製造することで、基板の反りや表面の凹凸に影響さ
れることなく微細な配線部を有する高精度で信頼性の高
い回路ブロック体の製造が効率的に行われる。本発明に
よれば、回路ブロック体の内部に高精度の成膜素子を内
蔵したり半導体チップや電子部品等の高密度実装を可能
とする薄型の回路ブロック体が製造される。
【０１０４】本発明によれば、母基板から剥離した回路
ブロック体をベース基板上に接合することにより、回路
ブロック体がベース基板側から電源や信号の供給を受け
る薄型化された高精度の配線回路装置が効率的に製造さ
れる。配線回路装置は、ベース基板等に対する直接の実
装も簡易に行われ、回路ブロック体とベース基板側とが
電磁的に分離されて干渉の発生が抑制されることで、特
性の向上が図られるとともにベース基板側に充分な面積
を有する電源やグランドの配線を形成することが可能で
あることからレギュレーションの高い電源供給が行われ
る配線回路装置が得られる。
ブロック体をベース基板上に接合することにより、回路
ブロック体がベース基板側から電源や信号の供給を受け
る薄型化された高精度の配線回路装置が効率的に製造さ
れる。配線回路装置は、ベース基板等に対する直接の実
装も簡易に行われ、回路ブロック体とベース基板側とが
電磁的に分離されて干渉の発生が抑制されることで、特
性の向上が図られるとともにベース基板側に充分な面積
を有する電源やグランドの配線を形成することが可能で
あることからレギュレーションの高い電源供給が行われ
る配線回路装置が得られる。
【０１０５】本発明によれば、高精度で微細な配線部を
有する回路ブロック体に対して多数個の半導体チップを
簡易な工程によって実装することで、高精度で多機能化
が図られた小型の半導体装置が効率的に製造される。本
発明によれば、半導体チップを欠けや破損等を生じさせ
ることなく表面研磨を施して薄型化された回路ブロック
体に実装することが可能であることから、全体の薄型化
が図られるとともに高密度実装化が図られる。本発明に
よれば、半導体チップを実装した回路ブロック体とベー
ス基板側とが電磁的に分離されて干渉の発生が抑制され
ることで、特性の向上が図られるとともにベース基板側
に充分な面積を有する電源やグランドの配線を形成する
ことが可能であることからレギュレーションの高い電源
供給が行われる半導体装置が得られる。
有する回路ブロック体に対して多数個の半導体チップを
簡易な工程によって実装することで、高精度で多機能化
が図られた小型の半導体装置が効率的に製造される。本
発明によれば、半導体チップを欠けや破損等を生じさせ
ることなく表面研磨を施して薄型化された回路ブロック
体に実装することが可能であることから、全体の薄型化
が図られるとともに高密度実装化が図られる。本発明に
よれば、半導体チップを実装した回路ブロック体とベー
ス基板側とが電磁的に分離されて干渉の発生が抑制され
ることで、特性の向上が図られるとともにベース基板側
に充分な面積を有する電源やグランドの配線を形成する
ことが可能であることからレギュレーションの高い電源
供給が行われる半導体装置が得られる。
【図１】本発明にかかる高周波モジュールの製造工程図
である。
である。
【図２】同高周波モジュールの製造工程に用いられる母
基板の縦断面図である。
基板の縦断面図である。
【図３】第１の絶縁層が形成された母基板の縦断面図で
ある。
ある。
【図４】第１の配線層が形成された母基板の縦断面図で
ある。
ある。
【図５】第２の絶縁層と第２の配線層とが形成された母
基板の縦断面図である。
基板の縦断面図である。
【図６】第２の配線層に薄膜抵抗体と薄膜キャパシタと
が形成された母基板の縦断面図である。
が形成された母基板の縦断面図である。
【図７】第３の絶縁層が形成された母基板の縦断面図で
ある。
ある。
【図８】第３の配線層が形成された母基板の縦断面図で
ある。
ある。
【図９】母基板上に製作された回路ブロック体の剥離工
程の説明図である。
程の説明図である。
【図１０】ベース基板の縦断面図である。
【図１１】ベース基板と回路ブロック体との接合工程説
明図である。
明図である。
【図１２】ベース基板と回路ブロック体とを接合した状
態の縦断面図である。
態の縦断面図である。
【図１３】高周波モジュールの縦断面図である。
【図１４】接着剤層が設けられたベース基板の縦断面図
である。
である。
【図１５】同ベース基板と回路ブロック体との接合工程
説明図である。
説明図である。
【図１６】同ベース基板と回路ブロック体との熱圧着接
合工程説明図である。
合工程説明図である。
【図１７】高周波モジュールの縦断面図である。
【図１８】回路ブロック集体の切断工程説明図である。
【図１９】回路ブロック体の剥離工程説明図である。
【図２０】ダミー層を設けた母基板を用いた回路ブロッ
ク体の製造工程説明図であり、同図（ａ）は切断工程説
明図、同図（ｂ）は剥離工程説明図、同図（ｃ）は切断
工程後の母基板の縦断面図、同図（ｄ）は樹脂層を除去
した母基板の縦断面図である。
ク体の製造工程説明図であり、同図（ａ）は切断工程説
明図、同図（ｂ）は剥離工程説明図、同図（ｃ）は切断
工程後の母基板の縦断面図、同図（ｄ）は樹脂層を除去
した母基板の縦断面図である。
【図２１】他の高周波モジュールの縦断面図である。
【図２２】他の高周波モジュールの縦断面図である。
【図２３】本発明にかかる半導体モジュールの縦断面図
である。
である。
【図２４】半導体チップ実装面に外部接続端子が形成さ
れた半導体モジュールの縦断面図である。
れた半導体モジュールの縦断面図である。
【図２５】同半導体モジュールの製造工程の説明図であ
る。
る。
【図２６】半導体チップ実装面に表面実装型部品を搭載
した半導体モジュールの縦断面図である。
した半導体モジュールの縦断面図である。
【図２７】半導体チップを両面に実装した半導体モジュ
ールの縦断面図である。
ールの縦断面図である。
【図２８】同半導体モジュールの製造工程の説明図であ
る。
る。
【図２９】薄膜抵抗体を形成した配線基板の縦断面図で
ある。
ある。
【図３０】薄膜キャパシタを形成した配線基板の縦断面
図である。
図である。
【図３１】従来の高周波モジュールの縦断面図である。
【図３２】従来の半導体装置の縦断面図である。
１ 母基板、２ 回路ブロック体、３ ベース基板、４
高周波モジュール、５ 基材、６ 剥離層、７ 第１
の絶縁層、８ 第１の配線層、９ 第２の絶縁層、１０
ビア、１１ 第２の配線層、１２ 薄膜抵抗体、１３
薄膜キャパシタ、１４ 第３の絶縁層、１５ ビア、
１６ 第３の配線層、１７ インダクタ、１９ 配線
層、２０ ビア、２１ ポストバンプ、２２ アンダー
フィル、２３ 接着剤層、３０ 回路ブロック集体、３
１ カッタ、３２ 切断痕、３５ダミー層、３６ 切断
痕、４０ 高周波モジュール、４１ ベース基板部、４
２高周波素子層部、４３ 絶縁層、４４ 第１素子形成
層、４５ 第２素子形成層、４６ 高周波ＩＣ、４７
チップ部品、４８ 半田パンプ、５０ 高周波モジュー
ル、５１ ベース基板部、５２ 配線層、６０ 半導体
モジュール、６１回路ブロック体、６２ 半導体チッ
プ、６３ 封止樹脂層、６４ ベース基板、６５ 半導
体モジュール、６６ 回路ブロック体、６７ 外部接続
端子、６９表面実装型部品、７０ 半導体モジュール、
７２ 半導体チップ、７３ 半導体モジュール、７５
封止樹脂層
高周波モジュール、５ 基材、６ 剥離層、７ 第１
の絶縁層、８ 第１の配線層、９ 第２の絶縁層、１０
ビア、１１ 第２の配線層、１２ 薄膜抵抗体、１３
薄膜キャパシタ、１４ 第３の絶縁層、１５ ビア、
１６ 第３の配線層、１７ インダクタ、１９ 配線
層、２０ ビア、２１ ポストバンプ、２２ アンダー
フィル、２３ 接着剤層、３０ 回路ブロック集体、３
１ カッタ、３２ 切断痕、３５ダミー層、３６ 切断
痕、４０ 高周波モジュール、４１ ベース基板部、４
２高周波素子層部、４３ 絶縁層、４４ 第１素子形成
層、４５ 第２素子形成層、４６ 高周波ＩＣ、４７
チップ部品、４８ 半田パンプ、５０ 高周波モジュー
ル、５１ ベース基板部、５２ 配線層、６０ 半導体
モジュール、６１回路ブロック体、６２ 半導体チッ
プ、６３ 封止樹脂層、６４ ベース基板、６５ 半導
体モジュール、６６ 回路ブロック体、６７ 外部接続
端子、６９表面実装型部品、７０ 半導体モジュール、
７２ 半導体チップ、７３ 半導体モジュール、７５
封止樹脂層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥洞 明彦 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5E346 AA02 AA12 AA13 AA14 AA15 AA16 AA22 AA43 BB02 BB07 BB16 CC08 CC21 CC25 CC32 DD25 DD33 EE34 FF01 FF04 FF07 FF12 FF13 FF27 FF35 FF37 GG15 GG17 GG22 GG23 GG25
Claims (73)
- 【請求項１】 絶縁層と、この絶縁層にパターニング形
成された配線部と、この配線部に形成された多数個の外
部接続ランドとからなる薄厚のシート状に形成されてな
り、 母基板の平坦化された主面に形成された剥離層上に形成
されるとともに、この剥離層を介して上記母基板から剥
離されて形成されることを特徴とする回路ブロック体。 - 【請求項２】 少なくとも１層以上の配線部が所定箇所
を互いに層間接続されて形成されるとともに、最上層の
配線部或いは最下層の配線部に上記外部接続ランドが形
成されてなることを特徴とする請求項１に記載の回路ブ
ロック体。 - 【請求項３】 上記配線部内に、薄膜技術或いは厚膜技
術により成膜素子が成膜形成されて成膜素子内蔵型配線
回路ブロック体を構成することを特徴とする請求項２に
記載の回路ブロック体。 - 【請求項４】 上記成膜素子が、薄膜技術によって成膜
形成された抵抗体及びキャパシタと、厚膜技術によって
成膜形成されたインダクタとからなる受動素子であり、
高周波回路ブロック体を構成することを特徴とする請求
項３に記載の回路ブロック体。 - 【請求項５】 上記配線部上に、半導体チップを実装す
るとともにこの半導体チップを封止する封止樹脂層が形
成されて半導体装置を構成することを特徴とする請求項
１に記載の回路ブロック体。 - 【請求項６】 上記半導体チップ及び封止樹脂層が表面
を研磨されて薄型化されていることを特徴とする請求項
５に記載の回路ブロック体。 - 【請求項７】 上記配線部に、電極パターンと、金属膜
からなる多数個の突起電極とが形成され、 上記封止樹脂層が表面を研磨されて上記各突起電極と半
導体チップとが露出されていることを特徴とする請求項
５に記載の回路ブロック体。 - 【請求項８】 露出された上記各突起電極に、それぞれ
金属ボール端子が設けられていることを特徴とする請求
項７に記載の回路ブロック体。 - 【請求項９】 上記配線部の底面に、表面実装型部品及
び／又は半導体チップが実装されるとともに、これらを
封止する封止樹脂層が形成されていることを特徴とする
請求項５に記載の回路ブロック体。 - 【請求項１０】 上記表面実装型部品及び／又は半導体
チップと封止樹脂層とが研磨されて薄型化されているこ
とを特徴とする請求項５に記載の回路ブロック体。 - 【請求項１１】 平坦化された主面を有する母基板の上
記主面上に剥離層を形成する剥離層形成工程と、 上記剥離層上に絶縁層を形成する絶縁層形成工程と、 上記絶縁層に、多数個の外部接続ランドを有する配線部
をパターニングして形成する配線部形成工程と、 上記剥離層を介して、上記母基板から上記絶縁層と配線
部とからなる薄厚の回路ブロック体を剥離する剥離工程
とを有することを特徴とする回路ブロック体の製造方
法。 - 【請求項１２】 上記剥離層上に第１の絶縁層をパター
ンニングして形成する第１の絶縁層形成工程と、 上記第１の絶縁層の開口パターンにメッキ処理によって
第１の配線部を形成する第１の配線部形成工程と、 上記第１の絶縁層と第１の配線部上に、複数のビアをパ
ターンニングしながら第２の絶縁層を形成する第２の絶
縁層形成工程と、 上記第２の絶縁層上に、外部接続ランド及び薄膜技術或
いは厚膜技術によって成膜形成される上記成膜素子を含
む第２の配線部を形成する第２の配線部形成工程とを施
し、 上記各絶縁層形成工程と配線部形成工程とが、それぞれ
交互に行われることによって多層の配線部が形成される
ことを特徴とする請求項１１に記載の回路ブロック体の
製造方法。 - 【請求項１３】 上記母基板に、シリコン基板或いはガ
ラス基板が用いられることを特徴とする請求項１１に記
載の回路ブロック体の製造方法。 - 【請求項１４】 上記剥離層形成工程が、上記母基板の
主面上に金属膜層からなる剥離層を形成する工程である
ことを特徴とする請求項１１に記載の回路ブロック体の
製造方法。 - 【請求項１５】 上記剥離工程が、酸溶液或いはアルカ
リ溶液に浸漬することにより、上記金属層からなる剥離
層から上記回路ブロック体を剥離する工程であることを
特徴とする請求項１１に記載の回路ブロック体の製造方
法。 - 【請求項１６】 上記母基板に対して、その主面上に上
記回路ブロック体が複数個連続して形成され、 上記母基板上においてそれぞれ分割される切断工程が施
された後に、上記剥離工程が施されて上記回路ブロック
体が１個ずつに分離されて形成されることを特徴とする
請求項１１に記載の回路ブロック体の製造方法。 - 【請求項１７】 上記剥離層形成工程の前工程として、
上記母基板の主面上にダミー層を形成するダミー層形成
工程が施され、 上記切断工程において、上記回路ブロック体をそれぞれ
分離するカッタが上記ダミー層で停止されて上記母基板
の主面に達しないように制御されることを特徴とする請
求項１６に記載の回路ブロック体の製造方法。 - 【請求項１８】 上記配線部形成工程が、上記絶縁層上
に、薄膜技術や厚膜技術によって成膜形成される成膜素
子を内蔵した少なくとも１層以上の成膜素子内蔵配線部
を形成する工程であることを特徴とする請求項１１に記
載の回路ブロック体の製造方法。 - 【請求項１９】 上記成膜素子の形成工程が、薄膜技術
によって抵抗体及びキャパシタとを成膜形成する工程
と、厚膜技術によってインダクタを成膜形成する工程と
からなり、 上記成膜素子によって上記配線部を高周波回路部として
構成することを特徴とする請求項１１に記載の回路ブロ
ック体の製造方法。 - 【請求項２０】 最上層の上記配線部に対して、半導体
チップを実装する半導体実装工程と、この半導体チップ
を封止する封止樹脂層を形成する封止樹脂層形成工程と
が施されて半導体装置を形成することを特徴とする請求
項１１に記載の回路ブロック体の製造方法。 - 【請求項２１】 上記半導体チップ及び封止樹脂層の表
面を研磨して薄型化する研磨工程が施されることを特徴
とする請求項２０に記載の回路ブロック体の製造方法。 - 【請求項２２】 最上層の上記配線部に形成された電極
パターンに対して金属膜からなる突起電極を形成する電
極形成工程と、半導体チップを実装する半導体実装工程
と、上記突起電極と半導体チップとを封止する封止樹脂
層を形成する封止樹脂層形成工程と、上記封止樹脂層を
研磨して上記突起電極と半導体チップとを露出させる研
磨工程とが施されることを特徴とする請求項１１に記載
の回路ブロック体の製造方法。 - 【請求項２３】 露出された上記各突起電極に、それぞ
れ金属ボール端子を形成する金属ボール端子形成工程を
施すことを特徴とする請求項２２に記載の回路ブロック
体の製造方法。 - 【請求項２４】 上記配線部の底面に、表面実装型部品
及び／又は半導体チップを実装する部品実装工程を施す
ことを特徴とする請求項１１に記載の回路ブロック体の
製造方法。 - 【請求項２５】 上記配線部の底面に実装された表面実
装型部品及び／又は半導体チップを封止する封止樹脂層
を形成する封止樹脂形成工程を施すことを特徴とする請
求項２４に記載の回路ブロック体の製造方法。 - 【請求項２６】 絶縁層と、この絶縁層にパターニング
して形成された配線部と、この配線部に形成された多数
個の外部接続ランドとからなる薄厚のシート状に形成さ
れてなり、母基板の平坦化された主面に形成された剥離
層上に形成されるとともに、この剥離層を介して上記母
基板から剥離されて形成された回路ブロック体と、 主面上に、上記回路ブロック体の各外部接続ランドに対
応して多数個の接続ランドが形成されたベース基板とを
備え、 上記回路ブロック体が、上記各接続ランドを相対する上
記外部接続ランドとそれぞれ接続されて、上記ベース基
板の主面上に接合されて実装されることを特徴とする配
線回路装置。 - 【請求項２７】 上記各接続ランドにそれぞれポストバ
ンプが形成されるとともに、上記ベース基板の主面に上
記ポストバンプを覆って熱可塑性樹脂材からなる接着剤
層が形成されてなり、 上記回路ブロック体が、上記ベース基板の主面上に重ね
合わされた状態で熱圧着されることによって上記各ポス
トバンプが接着剤層を突き抜けて上記接続ランドと接続
されて、上記ベース基板上に接合されて実装されること
を特徴とする請求項２６に記載の配線回路装置。 - 【請求項２８】 少なくとも１層以上の配線部が所定箇
所を互いに層間接続されて形成されるとともに、最上層
の配線部或いは最下層の配線部に上記外部接続ランドが
形成されてなることを特徴とする請求項２６に記載の配
線回路装置。 - 【請求項２９】 上記ベース基板に、アルミナ、ガラス
セラミックアルミナイトライド或いはムライトから選択
された材料を基材とするセラミック多層基板が用いられ
ることを特徴とする請求項２６に記載の配線回路装置。 - 【請求項３０】 上記ベース基板に、ガラスエポキシ、
ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニ
ールエチレン樹脂、フェノール樹脂、ポリオレフィン樹
脂或いはポリテトラフルオロエチレンから選択された材
料を基材とする有機多層基板が用いられることを特徴と
する請求項２６に記載の配線回路装置。 - 【請求項３１】 上記ベース基板が、少なくとも一方の
主面に、感光性若しくは非感光性のエポキシ樹脂、ポリ
イミド或いはベンゾシクロブテンの誘電樹脂材層と金属
メッキ層とによって高密度配線層が形成されたビルドア
ップ基板が用いられることを特徴とする請求項２９又は
請求項３０のいずれか１項に記載の配線回路装置。 - 【請求項３２】 上記回路ブロック体が、上記ビルドア
ップベース基板上に高周波集積回路素子或いは集積回路
チップとともに実装され、 上記ビルドアップベース基板側から電源或いは信号の供
給を受けることを特徴とする請求項３１に記載の配線回
路装置。 - 【請求項３３】 上記回路ブロック体が、上記配線部内
に、薄膜技術或いは厚膜記述により成膜素子が成膜形成
されて成膜素子内蔵型配線回路ブロック体を構成するこ
とを特徴とする請求項２６に記載の配線回路装置。 - 【請求項３４】 上記成膜素子が、薄膜技術によって成
膜形成された抵抗体及びキャパシタと、厚膜技術によっ
て成膜形成されたインダクタとからなる受動素子であ
り、上記回路ブロック体が高周波回路ブロック体を構成
することを特徴とする請求項２６に記載の配線回路装
置。 - 【請求項３５】 上記回路ブロック体の配線部上に、表
面実装型部品或いはチップ部品が直接実装されているこ
とを特徴とする請求項２６に記載の配線回路装置。 - 【請求項３６】 平坦化された主面を有する母基板の上
記主面上に剥離層を形成する剥離層形成工程と、上記剥
離層上に絶縁層を形成する絶縁層形成工程と、上記絶縁
層に、多数個の外部接続ランドを有する配線部をパター
ニングして形成する配線部形成工程と、上記剥離層を介
して上記母基板から上記絶縁層と配線部とからなる回路
ブロック体を剥離する剥離工程とを経て薄厚の回路ブロ
ック体を形成する回路ブロック体形成工程と、 上記回路ブロック体をベース基板の主面上に接合して実
装する回路ブロック体接合工程とを有することを特徴と
する配線回路装置の製造方法。 - 【請求項３７】 上記配線部の各接続ランドにポストバ
ンプを形成するポストバンプ形成工程と、熱可塑性樹脂
材からなる接着剤層が形成された上記ベース基板に対し
て重ね合わされた状態で熱圧着処理することによって接
合される接合工程とが施され、 上記外部接続ランドに対して、上記各ポストバンプが上
記接着剤層を突き抜けてそれぞれ接合することにより上
記ベース基板に形成された接続ランドとの接続が行われ
ることを特徴とする請求項３６に記載の配線回路装置の
製造方法。 - 【請求項３８】 上記剥離層上に第１の絶縁層をパター
ンニングして形成する第１の絶縁層形成工程と、 上記第１の絶縁層の開口パターンにメッキ処理によって
第１の配線部を形成する第１の配線部形成工程と、 上記第１の絶縁層と第１の配線部上に、複数のビアをパ
ターンニングしながら第２の絶縁層を形成する第２の絶
縁層形成工程と、 上記第２の絶縁層上に、外部接続ランド及び薄膜技術或
いは厚膜技術によって成膜形成される上記成膜素子を含
む第２の配線部を形成する第２の配線部形成工程とを施
し、 上記各絶縁層形成工程と配線部形成工程とが、それぞれ
交互に行われることによって多層積層体からなる上記回
路ブロック体を形成することを特徴とする請求項３６に
記載の配線回路装置の製造方法。 - 【請求項３９】 上記母基板に、シリコン基板或いはガ
ラス基板を用ることを特徴とする請求項３６に記載の配
線回路装置の製造方法。 - 【請求項４０】 上記剥離層形成工程が、上記母基板の
主面上に金属膜層からなる剥離層を形成する工程である
ことを特徴とする請求項３６に記載の配線回路装置の製
造方法。 - 【請求項４１】 上記剥離工程が、酸溶液或いはアルカ
リ溶液に浸漬することにより、上記金属層からなる剥離
層から上記回路ブロック体を剥離する工程であることを
特徴とする請求項３６に記載の配線回路装置の製造方
法。 - 【請求項４２】 上記母基板に対して、その主面上に上
記回路ブロック体が複数個連続して形成され、 上記母基板上においてそれぞれ分割される切断工程が施
された後に、上記剥離工程が施されて上記回路ブロック
体が１個ずつに分離されて形成されることを特徴とする
請求項３６に記載の配線回路装置の製造方法。 - 【請求項４３】 上記剥離層形成工程の前工程として、
上記母基板の主面上にダミー層を形成するダミー層形成
工程が施され、 上記切断工程において、上記回路ブロック体をそれぞれ
分離するカッタが上記ダミー層で停止されて上記母基板
の主面に達しないように制御されることを特徴とする請
求項４２に記載の配線回路装置の製造方法。 - 【請求項４４】 上記配線部形成工程が、上記絶縁層上
に、薄膜技術や厚膜技術によって成膜形成される成膜素
子を内蔵した少なくとも１層以上の成膜素子内蔵配線部
を形成する工程であることを特徴とする請求項３６に記
載の配線回路装置の製造方法。 - 【請求項４５】 上記成膜素子の形成工程が、薄膜技術
によって抵抗体及びキャパシタとを成膜形成する工程
と、厚膜技術によってインダクタを成膜形成する工程と
からなり、 上記成膜素子によって上記配線部を高周波回路部として
構成することを特徴とする請求項３６に記載の配線回路
装置の製造方法。 - 【請求項４６】 上記ベース基板に、アルミナ、ガラス
セラミックアルミナイトライド或いはムライトから選択
された材料を基材とするセラミック多層基板が用いられ
ることを特徴とする請求項３６に記載の配線回路装置の
製造方法。 - 【請求項４７】 上記ベース基板に、ガラスエポキシ、
ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニ
ールエチレン樹脂、フェノール樹脂、ポリオレフィン樹
脂或いはポリテトラフルオロエチレンから選択された材
料を基材とする有機多層基板が用いられることを特徴と
する請求項３６に記載の配線回路装置の製造方法。 - 【請求項４８】 上記ベース基板に、少なくとも一方の
主面に感光性若しくは非感光性のエポキシ樹脂、ポリイ
ミド或いはベンゾシクロブテンの誘電樹脂材層と金属メ
ッキ層とによって高密度配線層が形成されたビルドアッ
プ基板が用いられることを特徴とする請求項４６又は請
求項４７のいずれか１項に記載の配線回路装置の製造方
法。 - 【請求項４９】 絶縁層と、この絶縁層にパターニング
して形成された配線部と、この配線部に形成された多数
個の外部接続ランドとからなる薄厚のシート状に形成さ
れてなり、母基板の平坦化された主面に形成された剥離
層上に形成されるとともに、この剥離層を介して上記母
基板から剥離されて形成された回路ブロック体と、 上記配線部上に実装された半導体チップ及びこの半導体
チップを封止する封止樹脂層と、 主面上に、上記回路ブロック体の各外部接続ランドに対
応して多数個の接続ランドが形成されたベース基板とを
備え、 上記回路ブロック体が、上記各接続ランドを相対する上
記外部接続ランドとそれぞれ接続されて、上記ベース基
板の主面上に接合されて実装されることを特徴とする半
導体装置。 - 【請求項５０】 上記各接続ランドにそれぞれポストバ
ンプが形成されるとともに、上記ベース基板の主面に上
記ポストバンプを覆って熱可塑性樹脂材からなる接着剤
層が形成されてなり、 上記回路ブロック体が、上記ベース基板の主面上に重ね
合わされた状態で熱圧着されることによって上記各ポス
トバンプが接着剤層を突き抜けて上記接続ランドと接続
されることを特徴とする請求項４９に記載の半導体装
置。 - 【請求項５１】 少なくとも１層以上の配線部が所定箇
所を互いに層間接続されて形成されるとともに、上記半
導体チップが実装された最上層の配線部或いは最下層の
配線部に上記外部接続ランドが形成されてなることを特
徴とする請求項４９に記載の半導体装置。 - 【請求項５２】 上記ベース基板に、アルミナ、ガラス
セラミックアルミナイトライド或いはムライトから選択
された材料を基材とするセラミック多層基板が用いられ
ることを特徴とする請求項４９に記載の半導体装置。 - 【請求項５３】 上記ベース基板に、ガラスエポキシ、
ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニ
ールエチレン樹脂、フェノール樹脂、ポリオレフィン樹
脂或いはポリテトラフルオロエチレンから選択された材
料を基材とする有機多層基板が用いられることを特徴と
する請求項４９に記載の半導体装置。 - 【請求項５４】 上記ベース基板が、少なくとも一方の
主面に、感光性若しくは非感光性のエポキシ樹脂、ポリ
イミド或いはベンゾシクロブテンの誘電樹脂材層と金属
メッキ層とによって高密度配線層が形成されたビルドア
ップ基板が用いられることを特徴とする請求項５２又は
請求項５３のいずれか１項に記載の半導体装置。 - 【請求項５５】 上記半導体チップ及び封止樹脂層が表
面を研磨されて薄型化されていることを特徴とする請求
項４９に記載の半導体装置。 - 【請求項５６】 上記配線部に、電極パターンと、金属
膜からなる多数個の突起電極とが形成され、 上記封止樹脂層が表面を研磨されて上記各突起電極と半
導体チップとが露出されていることを特徴とする請求項
４９に記載の半導体装置。 - 【請求項５７】 露出された上記各突起電極に、それぞ
れ金属ボール端子が設けられていることを特徴とする請
求項５６に記載の半導体装置。 - 【請求項５８】 上記配線部の底面に表面実装型部品及
び／又は半導体チップが実装されるとともに、これらを
封止する封止樹脂層が形成された上記回路ブロック体を
備えることを特徴とする請求項４９に記載の半導体装
置。 - 【請求項５９】 上記半導体チップと封止樹脂層との表
面を研磨されて薄型化されていることを特徴とする請求
項５０に記載の半導体装置。 - 【請求項６０】 平坦化された主面を有する母基板の上
記主面上に剥離層を形成する剥離層形成工程と、上記剥
離層上に絶縁層を形成する絶縁層形成工程と、上記絶縁
層に多数個の外部接続ランドを有する配線部をパターニ
ングして形成する配線部形成工程とを経て薄厚の回路ブ
ロック体を形成する回路ブロック体形成工程と、 上記回路ブロック体の配線部上に半導体チップを実装す
る半導体チップ実装工程と、 上記半導体チップを封止する封止樹脂層を上記回路ブロ
ック体の配線部上に形成する封止樹脂形成工程と、 上記剥離層を介して上記母基板から上半導体チップを実
装した回路ブロック体を剥離する剥離工程と、 上記回路ブロック体をベース基板の主面上に接合して実
装する回路ブロック体接合工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項６１】 上記配線部の各接続ランドにポストバ
ンプを形成するポストバンプ形成工程と、熱可塑性樹脂
材からなる接着剤層が形成された上記ベース基板に対し
て重ね合わされた状態で熱圧着処理することによって接
合される接合工程とが施され、 上記外部接続ランドに対して、上記各ポストバンプが上
記接着剤層を突き抜けてそれぞれ接合することにより上
記ベース基板に形成された接続ランドとの接続が行われ
ることを特徴とする請求項６０に記載の半導体装置の製
造方法。 - 【請求項６２】 上記半導体チップ実装工程が、少なく
とも１層以上の配線部が所定箇所を互いに層間接続され
て形成されてなる上記回路ブロック体の最上層の配線部
に上記半導体チップを実装する工程であることを特徴と
する請求項６０に記載の半導体装置の製造方法。 - 【請求項６３】 上記母基板に、シリコン基板或いはガ
ラス基板を用ることを特徴とする請求項６０に記載の半
導体装置の製造方法。 - 【請求項６４】 上記剥離層形成工程が、上記母基板の
主面上に金属膜層からなる剥離層を形成する工程である
ことを特徴とする請求項６０に記載の半導体装置の製造
方法。 - 【請求項６５】 上記剥離工程が、酸溶液或いはアルカ
リ溶液に浸漬することにより、上記金属層からなる剥離
層から上記回路ブロック体を剥離する工程であることを
特徴とする請求項６０に記載の半導体装置の製造方法。 - 【請求項６６】 上記母基板に対して、その主面上に上
記回路ブロック体が複数個連続して形成され、 上記母基板上においてそれぞれ分割される切断工程が施
された後に、上記剥離工程が施されて上記回路ブロック
体が１個ずつに分離されて形成されることを特徴とする
請求項６０に記載の半導体装置の製造方法。 - 【請求項６７】 上記剥離層形成工程の前工程として、
上記母基板の主面上にダミー層を形成するダミー層形成
工程が施され、 上記切断工程において、上記回路ブロック体をそれぞれ
分離するカッタが上記ダミー層で停止されて上記母基板
の主面に達しないように制御されることを特徴とする請
求項６６に記載の半導体装置の製造方法。 - 【請求項６８】 上記ベース基板に、アルミナ、ガラス
セラミックアルミナイトライド或いはムライトから選択
される材料を基材とするセラミック多層基板が用いられ
ることを特徴とする請求項６０に記載の半導体装置の製
造方法。 - 【請求項６９】 上記ベース基板に、ガラスエポキシ、
ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニ
ールエチレン樹脂、フェノール樹脂、ポリオレフィン樹
脂或いはポリテトラフルオロエチレンから選択される材
料を基材とする有機多層基板が用いられることを特徴と
する請求項６０に記載の半導体装置の製造方法。 - 【請求項７０】 上記ベース基板に、少なくとも一方の
主面に感光性若しくは非感光性のエポキシ樹脂、ポリイ
ミド或いはベンゾシクロブテンの誘電樹脂材層と金属メ
ッキ層とによって高密度配線層が形成されたビルドアッ
プ基板が用いられることを特徴とする請求項６８又は請
求項６９のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項７１】 上記封止樹脂形成工程と上記剥離工程
との間において、上記半導体チップ及び封止樹脂層の表
面を研磨して薄型化する研磨工程を施すことを特徴とす
る請求項６０に記載の半導体装置の製造方法。 - 【請求項７２】 上記配線部に、電極パターンと、金属
膜からなる多数個の突起電極とを形成する電極形成工程
と、上記封止樹脂層の表面を研磨して上記各突起電極と
半導体チップとを露出させる研磨工程とを施すことを特
徴とする請求項６０に記載の半導体装置の製造方法。 - 【請求項７３】 露出された上記各突起電極にそれぞれ
金属ボール端子を設ける金属ボール端子形成工程を施す
ことを特徴とする請求項７２に記載の半導体装置の製造
方法。
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