KR20040048816A - 전자 부품 실장 구조 및 그 제조 방법 - Google Patents

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KR20040048816A
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wiring pattern
via hole
insulating film
connection terminal
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스노하라마사히로
무라야마게이
마시노나오히로
히가시미츠토시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 전자 부품이 절연막에 매설(埋設)되고, 또한 전자 부품 및 절연막에 형성된 비어 홀을 통하여 복수의 전자 부품이 상호 접속된 구조를 가지며, 또 간단한 방법에 의해 제조할 수 있는 전자 부품 실장 구조를 제공하는 것을 과제로 한다.
소정의 배선 패턴(32a)을 구비한 배선 기판(30)과, 배선 패턴(32a)에 소자 형성면의 접속 단자(10a)가 플립칩 실장된 전자 부품(20)과, 전자 부품(20)을 피복하는 절연막(34a)과, 접속 단자(10a) 위의 전자 부품(20) 및 절연막(34a)의 소정부에 형성된 비어 홀(36)과, 절연막(34a) 위에 형성되고, 비어 홀(36)을 통하여 접속 단자(10a)에 접속된 상측 배선 패턴(32b)을 포함한다.

Description

전자 부품 실장 구조 및 그 제조 방법{ELECTRONIC PARTS PACKAGING STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 부품 실장 구조 및 그 제조 방법에 관한 것이며, 보다 상세하게는 복수의 전자 부품이 절연막에 매설(埋設)된 상태에서 상호 접속된 구조를 갖는 전자 부품 실장 구조 및 그 제조 방법에 관한 것이다.
멀티미디어 기기를 실현하기 위한 핵심 기술인 LSI 기술은 데이터 전송의 고속화 및 대용량화를 향하여 착실하게 개발이 진행되고 있다. 이것에 수반하여, LSI와 전자 기기의 인터페이스로 되는 실장 기술의 고밀도화가 진행되고 있다.
보다 고밀도화의 요구로부터, 배선 기판 위에 복수의 반도체 칩을 3차원적으로 적층하여 실장한 멀티칩 패키지(반도체 장치)가 개발되고 있다. 그 일례로서, 배선 기판 위에 복수의 반도체 칩이 절연막에 매설된 상태에서 3차원적으로 실장되고, 또한 절연막에 형성된 비어 홀 및 배선 패턴을 통하여 복수의 반도체 칩이 상호 접속된 구조를 갖는 반도체 장치가 있다(예를 들어, 일본국 특허공개2001-196525호 공보, 일본국 특허공개2001-177045호 공보 및 일본국 특허공개2000-323645호 공보).
최근, 보다 고밀도화 실장에 대응하기 위해, 복수의 반도체 칩이 절연막에 매설되어 실장되고, 또한 반도체 칩과 절연막에 형성된 비어 홀을 통하여 복수의반도체 칩이 상호 접속된 구조가 검토되고 있다. 상기한 일본국 특허공개2001-196525호 공보, 일본국 특허공개2001-177045호 공보 및 일본국 특허공개2000-323645호 공보는 모두 절연막에 형성된 비어 홀을 통하여 복수의 반도체 칩이 상호 접속되어 있는 구조에 관한 것으로서, 상기한 바와 같은 실장 구조에 관해서는 전혀 고려되어 있지 않다.
본 발명은 이상의 과제를 감안하여 창작된 것으로서, 전자 부품이 절연막에 매설되고, 또한 전자 부품 및 절연막에 형성된 비어 홀을 통하여 복수의 전자 부품이 상호 접속된 구조를 가지며, 또 간단한 방법에 의해 제조할 수 있는 전자 부품 실장 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1의 (a)∼(d)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 1).
도 2의 (a)∼(c)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 2).
도 3의 (a)∼(c)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 3).
도 4는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 4).
도 5의 (a)∼(c)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 1).
도 6의 (a) 및 (b)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 2).
도 7의 (a) 및 (b)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 3).
도 8의 (a) 및 (b)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조방법을 나타내는 단면도(그 4)로서, 도 8의 (b)는 도 8의 (a)를 평면 방향으로부터 투시한 투시 평면도.
도 9의 (a) 및 (b)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 5).
도 10은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도(그 6).
도 11은 본 발명의 제 2 실시예의 전자 부품 실장 구조에 따른 기타 형태를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 1a, 1b : 반도체 장치
10 : 반도체 웨이퍼
10a : 접속 패드
10b : 비어 홀
11 : 범프
12, 13, 19 : 레지스트막
12a, 13a, 19a, 34x : 개구부
15 : 음극 전극
16a : Cu막 패턴
16 : 관통 전극
18 : 언더필(underfill) 수지
20, 20a : 반도체 칩
21 : 솔더 레지스트막
30 : 베이스 기판
30a : 관통 구멍(through hole)
30b : 관통 구멍 도금층
30c : 수지체
31 : Cu 플러그
32 : 제 1 배선 패턴
32a : 제 2 배선 패턴
32b : 제 3 배선 패턴
32c : 제 4 배선 패턴
33 : 외부 프레임 배선
33x : 도금 급전부(給電部)
34 : 제 1 층간절연막
34a : 제 2 층간절연막
34b : 제 3 층간절연막
34x : 제 1 비어 홀
34y, 36 : 제 2 비어 홀
38 : 무기 절연막
40 : 배선 기판
42 : Ni/Au막
상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조에 관한 것으로서, 소정의 배선 패턴을 구비한 배선 기판과, 상기 배선 패턴에 전자 부품의 소자 형성면의 접속 단자가 플립칩(flip-chip) 접속된 상기 전자 부품과, 상기 전자 부품을 피복하는 절연막과, 상기 접속 단자 위의 상기 전자 부품 및 상기 절연막의 소정부에 형성된 비어 홀과, 상기 절연막 위에 형성되고, 상기 비어 홀을 통하여 상기 접속 단자에 접속된 상측 배선 패턴을 갖는 것을 특징으로 한다.
본 발명의 전자 부품 실장 구조에서는, 우선, 배선 기판의 배선 패턴에 전자 부품(반도체 칩 등)의 접속 단자가 플립칩 접속된다. 그 후, 전자 부품을 피복하는 절연막이 형성된다. 이어서, 접속 단자 위의 전자 부품 및 절연막의 소정부가 RIE나 레이저에 의해 연속적으로 에칭되어, 접속 단자가 노출되는 비어 홀이 형성된다. 그 후에, 전자 부품과 절연막에 형성된 비어 홀을 통하여 접속 단자에 접속되는 상측 배선 패턴이 절연막 위에 형성된다.
이와 같이, 본 발명의 전자 부품 실장 구조에서는, 예를 들어 절연막과 전자 부품에 1회의 에칭에 의해 연속적으로 비어 홀이 형성되고, 또한 접속 단자에 비어 홀을 통하여 접속되어 절연막 위로 연장되는 상측 배선 패턴은 1회의 전해 도금에 의해 형성된다. 즉, 본 발명의 전자 부품 실장 구조는 극히 간단한 제조 방법에 의해 제조되기 때문에, 그 제조 비용이 저감되는 동시에, 제조 납기(納期)의 지연이 방지된다.
본 발명의 적합한 일 형태에서는, 상기 전자 부품으로서, 그 두께가 150㎛ 정도 이하로 박형화된 반도체 칩이 사용된다. 또한, 상기 배선 패턴 위에 형성된, 상기 전자 부품, 상기 절연막, 및 상기 상측 배선 패턴과 동일한 구조체가 상기 상측 배선 패턴 위에 n회(n은 1 이상의 정수) 반복되어 다층화되어 형성되어 있고, 복수의 상기 전자 부품이 상기 비어 홀을 통하여 상호 접속되어 있도록 할 수도 있다.
이 경우, 전자 부품 실장 구조를 그 전체의 두께를 얇게 할 수 있기 때문에, 고밀도화에 대응할 수 있다. 더 나아가서는, 상하의 전자 부품을 수직 방향의 배선에 의해 상호 접속을 행하도록 했기 때문에, 와이어에 의해 결선(結線)하는 경우나 횡방향의 배선 라우팅(routing)을 수반하여 배선하는 경우보다 배선 길이를 짧게 할 수 있다. 이것에 의해, 고주파 용도의 전자 부품에서는 신호 속도의 고속화에 대응할 수 있게 된다.
또한, 상기한 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조의 제조 방법에 관한 것으로서, 베이스 기판 위 또는 위쪽에 형성된 배선 패턴에 소자 형성면에 접속 단자를 구비한 전자 부품의 상기 접속 단자를 플립칩 접속하는 공정과, 상기 전자 부품을 피복하는 절연막을 형성하는 공정과, 상기 절연막의 상면 소정부로부터 상기 전자 부품의 소자 형성면까지를 에칭함으로써, 상기 접속 단자에 도달하는 깊이의 비어 홀을 형성하는 공정과, 상기 비어 홀을 통하여 상기 접속 단자에 접속되는 상측 배선 패턴을 상기 절연막 위에 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명의 전자 부품 실장 구조의 제조 방법을 이용함으로써, 상기한 바와 같이 본 발명의 전자 부품 실장 구조를 극히 간단하게 제조할 수 있다.
본 발명의 적합한 일 형태에서는, 상기 상측 배선 패턴을 형성하는 공정은 상기 비어 홀을 포함하는 소정부에 개구부를 갖는 레지스트막을 상기 절연막 위에 형성하는 공정과, 상기 배선 패턴과 이 배선 패턴에 접속된 상기 전자 부품의 접속 단자를 도금 급전층에 이용한 전해 도금에 의해, 상기 비어 홀의 저부(底部)에 노출되는 접속 단자로부터 상측을 향하여 도금을 실시하여, 상기 비어 홀과 상기 레지스트막의 개구부에 도전막 패턴을 형성하는 공정과, 상기 레지스트막을 제거하여 상기 상측 배선 패턴을 얻는 공정을 갖는다.
이렇게 함으로써, 비어 홀 내와 레지스트막의 개구부에 도전막 패턴을 형성하는 공정에서, 비어 홀의 저부에 노출되는 접속 단자로부터 상측을 향하여 차례로 도금이 실시되어 도전막 패턴이 형성되기 때문에, 비어 홀 내에 보이드(void)가 발생하지 않고 도전막이 매립되어 형성된다. 따라서, 전자 부품의 접속 단자와 상측 배선 패턴의 비어 홀을 통한 전기적인 접속의 신뢰성을 향상시킬 수 있기 때문에, 전자 부품 실장 구조의 제조 수율을 향상시킬 수 있다.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 설명한다.
(제 1 실시예)
도 1 내지 도 4는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 차례로 나타내는 단면도이다. 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법은, 우선, 도 1의 (a)에 나타낸 바와 같이, 소정의 소자나 다층 배선(도시 생략) 등이 형성된 반도체 웨이퍼(10)를 준비한다. 이 반도체 웨이퍼(10)의 소자 형성면에는 Al 등으로 이루어지는 접속 패드(10a)가 노출되어 설치되어 있다. 그 후, 도 1의 (b)에 나타낸 바와 같이, 반도체 웨이퍼(10)의 소자 비형성면(배면)을 연삭(硏削)함으로써, 반도체 웨이퍼(10)의 두께를 150㎛ 정도 이하로 한다.
이어서, 도 1의 (c)에 나타낸 바와 같이, 접속 패드(10a)의 소정부에 대응하는 부분에 개구부(12a)를 갖는 레지스트막(12)을 반도체 웨이퍼(10)의 배면에 형성한다. 이어서, 이 레지스트막(12)을 마스크로 하여 반도체 웨이퍼(10)를 그 배면 측으로부터 RIE(Reactive Ion Etching)에 의해 에칭함으로써, 반도체 웨이퍼(10)의 소자 형성면 측의 접속 패드(10a)에 도달하는 깊이의 비어 홀(10b)을 형성한다.
이어서, 도 1의 (d)에 나타낸 바와 같이, 레지스트막(12)을 제거한 후에, 반도체 웨이퍼(10)의 비어 홀(10b) 내면 및 배면에 CVD 등에 의해 실리콘 산화막 등의 무기 절연막(14)을 형성한다. 이어서, 비어 홀(10b) 저부의 무기 절연막(14)을레이저 등에 의해 제거함으로써, 비어 홀(10b)의 저부에 접속 패드(10a)를 노출시킨다(도 1의 (d)의 A로 나타낸 부분). 무기 절연막(14)은 비어 홀(10b) 내에 충전되는 도전체와 반도체 웨이퍼(10)를 절연하기 위해 형성된다.
이어서, 도 2의 (a)에 나타낸 바와 같이, 반도체 웨이퍼(10)의 비어 홀(10b) 내면 및 배면에 무전해 도금이나 스퍼터링법에 의해 시드(seed) Cu막(도시 생략)을 형성하고, 비어 홀(10b)을 포함하는 소정부에 개구부(12a)를 갖는 레지스트막(12)을 시드 Cu막 위에 형성한다. 이어서, 이 시드 Cu막을 도금 급전층에 이용한 전해 도금에 의해, 비어 홀(10b) 내 및 레지스트막(12)의 개구부(12a)에 Cu막 패턴(16a)을 형성한다.
이어서, 도 2의 (b)에 나타낸 바와 같이, 레지스트막(12)을 제거한 후에, Cu막 패턴(16a)을 마스크로 하여 시드 Cu막을 에칭함으로써, 비어 홀(10b)을 통하여 접속 패드(10a)에 접속된 관통 전극(16)으로 한다. 그 후에, 도 2의 (c)에 나타낸 바와 같이, 반도체 웨이퍼(10)를 다이싱(dicing)함으로써, 개편화(個片化)된 반도체 칩(20)을 얻는다. 반도체 칩(20)의 접속 패드(10a)에 접속된 범프(11)는 반도체 웨이퍼(10)가 다이싱되기 전 또는 후에 형성된다. 접속 패드(10a) 및 범프(11)는 접속 단자의 일례이다. 또한, 반도체 칩(20) 이외에, 콘덴서 부품 등의 각종 전자 부품을 사용할 수 있다.
이어서, 도 3의 (a)에 나타낸 바와 같이, 반도체 칩(20)이 실장되는 배선 기판(40)을 준비한다. 이 배선 기판(40)에서는, 수지 등으로 구성되는 베이스 기판(30)에 관통 구멍(30a)이 형성되어 있어, 그 내면에 베이스 기판(30) 위의 제1 배선 패턴(32)에 연결되는 관통 구멍 도금층(30b)이 형성되고, 그 구멍은 수지체(30c)로 매립되어 있다.
또한, 제 1 배선 패턴(32) 위에는 비어 홀(34x)을 갖는 제 1 층간절연막(34)이 형성되어 있다. 게다가, 제 1 층간절연막(34) 위에는 비어 홀(34x)을 통하여 제 1 배선 패턴(32)에 접속된 제 2 배선 패턴(32a)이 형성되어 있다.
이어서, 도 3의 (b)에 나타낸 바와 같이, 이러한 배선 기판(40)의 제 2 배선 패턴(32a)에 상술한 반도체 칩(20)의 범프(11)를 플립칩 접속한다. 그 후에, 반도체 칩(20)과 제 2 배선 패턴(32a) 및 제 1 층간절연막(34)의 간극에 언더필 수지(18)를 충전한다.
이어서, 반도체 칩(20)을 피복하는 제 2 층간절연막(34a)을 형성한다. 이어서, 반도체 칩(20)의 관통 전극(16) 위의 제 2 층간절연막(34a) 소정부를 레이저 등에 의해 에칭하여 관통 전극(16)의 상면에 도달하는 깊이의 비어 홀(34y)을 형성한다.
이어서, 도 3의 (c)에 나타낸 바와 같이, 상술한 반도체 웨이퍼(10)의 비어 홀(10b)에 관통 전극(16)을 형성하는 방법과 동일한 방법(세미애디티브(semi-additive)법 등)에 의해, 비어 홀(34y)을 통하여 관통 전극(16)에 접속된 제 3 배선 패턴(32b)(상측 배선 패턴)을 형성한다.
또한, 그 후에, 상술한 반도체 칩(20)의 범프(11)를 제 2 배선 패턴(32a)에 플립칩 접속하는 공정으로부터 제 3 배선 패턴(32b)을 형성하는 공정까지 소정 횟수 반복할 수도 있다. 이 경우, 복수의 반도체 칩(20)이 각각 층간절연막에 매설되어 3차원적으로 실장되고, 또한 복수의 반도체 칩(20)이 반도체 칩(20)과 층간절연막에 형성된 비어 홀을 통하여 상호 접속된다.
이어서, 도 4에 나타낸 바와 같이, 제 3 배선 패턴(32b)의 접속부에 개구부를 갖는 솔더 레지스트막(21)을 형성한 후, 제 3 배선 패턴(32b)의 접속부에 무전해 도금에 의해 Ni/Au막(42)을 형성한다.
이어서, 범프(11)를 구비한 상측 반도체 칩(20a)의 범프(11)를 제 3 배선 패턴(32b) 위의 Ni/Au막(42)에 플립칩 접속한다. 이상에 의해, 본 실시예의 전자 부품 실장 구조(1)가 얻어진다.
제 1 실시예의 전자 부품 실장 구조(1)에서는, 150㎛ 정도(바람직하게는 50㎛ 정도) 이하로 박형화된 반도체 칩(20)이 제 2 층간절연막(34a)에 매설된 상태에서 제 2 배선 패턴(32a)에 플립칩 접속되어 있다. 그리고, 반도체 칩(20)에는 비어 홀(10b)이 형성되어 있어, 그 소자 형성면의 접속 패드(10a)가 비어 홀(10b)을 통하여 배면의 관통 전극(16)에 접속되어 있다. 또한, 반도체 칩(20)을 피복하는 제 2 층간절연막(34a)에 비어 홀(34y)이 형성되어 있어, 이 비어 홀(34y)을 통하여 관통 전극(16)에 접속된 제 3 배선 패턴(32b)이 형성되어 있다.
또한, 동일한 구성의 복수의 반도체 칩(20)이 다층화되어 3차원적으로 실장되고, 이들 반도체 칩(20)이 그들에 형성된 관통 전극(16)과 층간절연막에 형성된 비어 홀을 통하여 상호 접속되도록 할 수도 있다.
또한, 제 3 배선 패턴(32b) 위의 Ni/Au막(42)에는 상측 반도체 칩(20a)의 범프(11)가 플립칩 접속되어 있다.
이러한 실장 구조로 함으로써, 전자 부품 실장 구조의 전체의 두께를 얇게 할 수 있는 동시에, 상하의 반도체 칩(20)을 수직 방향의 배선에 의해 상호 접속을 행하도록 했기 때문에, 와이어에 의해 결선하는 경우나 횡방향의 배선 라우팅을 수반하여 배선하는 경우보다 배선 길이를 짧게 할 수 있다. 이것에 의해, 고주파 용도의 반도체 장치에서는 신호 속도의 고속화에 대응할 수 있게 된다.
(제 2 실시예)
도 5 내지 도 10은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 차례로 나타내는 단면도이다. 상술한 제 1 실시예에서는, 우선, 관통 전극(16)을 갖는 반도체 칩(20)이 배선 기판(40)에 플립칩 실장된 후에, 제 2 층간절연막(34a)이 형성되어 관통 전극(16)을 노출시키는 비어 홀(34y)이 형성된다. 그 후에, 제 2 층간절연막(34a)의 비어 홀(34y)을 통하여 반도체 칩(20) 배면의 관통 전극(16)에 접속된 제 3 배선 패턴(32b)이 제 2 층간절연막(34a) 위에 형성된다.
이와 같이, 제 1 실시예에서는, 반도체 칩(20)의 접속 패드(10a)에 비어 홀을 통하여 접속되는 제 3 배선 패턴(32b)을 제 2 층간절연막(34a) 위로 들어올려 형성하기 위해서는, 우선, 반도체 칩(20)과 제 2 층간절연막(34a)에 비어 홀(10b, 34y)을 각각 다른 공정에 의해 형성할 필요가 있다(비어 홀 형성용의 RIE 공정이나 레이저 공정이 2회 필요). 게다가, 반도체 칩(20)의 비어 홀(10b)에 관통 전극(16)을 형성하고, 후공정에서 제 2 층간절연막(34a)의 비어 홀(34y)에 배선 패턴(32b)을 더 형성할 필요가 있다(전해 도금 공정이 2회 필요).
상기한 RIE 공정(또는 레이저 공정)이나 전해 도금 공정에서 사용되는 제조 장치는 비교적 고가(高價)이기 때문에, 제 1 실시예와 같이 RIE나 전해 도금의 공정 수가 많아지면, 필연적으로 많은 설비 투자를 필요로 하고, 그 결과, 제조 비용의 상승을 초래하는 경우가 상정(想定)된다. 더 나아가서는, 제조 공정 수가 많아지기 때문에, 제품의 납기가 지연되어 버리는 등의 결점이 발생할 경우가 있다.
제 2 실시예의 전자 부품 실장 구조의 제조 방법은 이러한 결점을 해소할 수 있다.
본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법은, 도 5의 (a)에 나타낸 바와 같이, 우선, 빌트업(built-up) 배선 기판을 제조하기 위한 베이스 기판(30)을 준비한다. 이 베이스 기판(30)은 수지 등의 절연성 재료로 구성되어 있다. 그리고, 이 베이스 기판(30)에는 관통 구멍(30a)이 형성되어 있어, 그 관통 구멍(30a) 내에는 베이스 기판(30)의 양면에 설치된 배선 패턴(32)에 연결되는 관통 구멍 도금층(30b)이 형성되어 있다. 또한, 관통 구멍(30a)의 구멍에는 수지체(30c)가 충전되어 있다.
그 후에, 이 베이스 기판(30)의 양면에 제 1 배선 패턴(32)을 피복하는 제 1 층간절연막(34)을 각각 형성한다. 제 1 층간절연막(34)으로서는, 예를 들어 에폭시계 수지, 폴리이미드계 수지, 폴리페닐렌에테르계 수지 등이 사용된다. 즉, 베이스 기판(30)의 양면의 제 1 배선 패턴(32) 위에 이들 수지 필름을 각각 적층한 후, 80∼140℃에서 열처리하여 경화(硬化)시킴으로써 수지층으로 한다.
또한, 제 1 층간절연막(34)으로서의 수지막은, 상기한 수지 필름을 적층하는방법 이외에, 스핀 코팅법 또는 인쇄에 의해 형성하도록 할 수도 있다. 또한, 수지막 이외에 CVD법에 의해 형성된 실리콘 산화막 등의 무기 절연막을 사용할 수도 있다.
이어서, 베이스 기판(30)의 양면 측의 제 1 배선 패턴(32) 위의 제 1 층간절연막(34)의 소정부를 레이저에 의해 각각 에칭함으로써, 제 1 비어 홀(34x)을 형성한다. 이어서, 제 1 비어 홀(34x)을 통하여 제 1 배선 패턴(32)에 접속되는 제 2 배선 패턴(32a)을, 예를 들어 세미애디티브법에 의해 베이스 기판(30)의 양면 측의 제 1 층간절연막(34) 위에 각각 형성한다.
즉, 우선, 제 1 비어 홀(34x)의 내면 위 및 제 1 층간절연막(34) 위에 무전해 도금이나 스퍼터링법에 의해 시드 Cu막(도시 생략)을 형성한다. 그 후, 시드 Cu막 위에 제 2 배선 패턴에 대응하는 개구부를 갖는 레지스트막(도시 생략)을 형성한다. 이어서, 시드 Cu막을 도금 급전층에 이용한 전해 도금에 의해 레지스트막의 개구부에 Cu막 패턴(도시 생략)을 형성한다.
이어서, 레지스트막을 제거한 후에, Cu막 패턴을 마스크로 하여 시드 Cu막을 에칭함으로써, 제 2 배선 패턴(32a)으로 한다. 또한, 세미애디티브법 대신에, 서브트랙티브(subtractive)법 또는 풀애디티브(full-additive)법을 이용하여 제 2 배선 패턴(32a)을 형성할 수도 있다.
이어서, 도 5의 (b)에 나타낸 바와 같이, 소자 형성면에 접속 패드(10a)와 그것에 접속된 범프(11)를 갖는 반도체 칩(20)을 준비한다. 즉, 상술한 제 1 실시예의 도 1의 (a) 및 (b)와 동일하게, 소정 소자 및 접속 패드(10a)를 구비하고, 두께가 400㎛ 정도인 반도체 웨이퍼(10)의 소자 비형성면(배면)이 연삭되어 그 두께가 150㎛ 정도 이하(바람직하게는 50㎛ 이하)로 박형화된다. 그 후에, 반도체 웨이퍼(10)가 다이싱되어 개편화된 반도체 칩(20)이 얻어진다. 반도체 칩(20)의 범프(11)는 반도체 웨이퍼가 다이싱되기 전 또는 후에 형성된다.
또한, 접속 패드(10a) 및 범프(11)는 접속 단자의 일례이다. 또, 전자 부품의 일례로서 반도체 칩(20)을 예시했지만, 그 이외에 콘덴서 부품 등의 각종 전자 부품을 사용할 수 있다.
제 2 실시예에서는, 이 시점에서는 반도체 칩(20)에 비어 홀이 형성되어 있지 않고, 후술하는 바와 같이 반도체 칩(20)이 실장된 후에 비어 홀이 형성된다.
그 후, 마찬가지로 도 5의 (b)에 나타낸 바와 같이, 반도체 칩(20)의 범프(11)를 제 2 배선 패턴(32a)에 플립칩 접속한다. 이어서, 반도체 칩(20)과 제 2 배선 패턴(32a) 및 제 1 층간절연막(34)의 간극에 언더필 수지(18)를 충전한다. 또는, 반도체 칩(20)을 접합하기 전에 미리 반도체 칩(20)의 실장 부분을 포함하는 영역에 절연 수지(NCF 또는 NCP)를 도포하고, 이 수지를 개재시킨 상태에서 플립칩 접속을 행하도록 할 수도 있다.
이어서, 도 5의 (c)에 나타낸 바와 같이, 반도체 칩(20) 및 제 2 배선 패턴(32a) 위에 제 2 층간절연막(34a)을 형성함으로써, 반도체 칩(20)을 제 2 층간절연막(34a) 내에 매설시킨다. 제 2 층간절연막(34a)은 상술한 제 1 층간절연막(34)과 동일한 재료 및 방법에 의해 형성된다. 이 때, 베이스 기판(30)의 반도체 칩(20)이 실장되어 있지 않은 면의 제 2 배선 패턴(32a) 위에도 제 2 층간절연막(34a)이 형성된다.
이어서, 도 6의 (a)에 나타낸 바와 같이, 반도체 칩(20)의 접속 패드(10a) 위의 제 2 층간절연막(34a)의 소정부를 노출시키는 개구부(13a)를 갖는 레지스트막(13)을 포토리소그래피에 의해 형성한다. 그 후, 레지스트막(13)을 마스크로 하여, RIE(Reactive Ion Etching)에 의해 제 2 층간절연막(34a)과 반도체 칩(20)을 에칭함으로써, 반도체 칩(20)의 접속 패드(10a)에 도달하는 깊이의 비어 홀(36)을 형성한다.
이 공정의 바람직한 일례에 대해서 상세하게 설명하면, 처음에, 에칭 가스로서 산소(O2), 압력이 10∼100㎩, 스테이지 온도가 실온(室溫) 내지 100℃ 정도인 RIE 조건에서 제 2 층간절연막(수지막)(34a)을 에칭한다. 그 후에, 에칭 가스로서 육플루오르화황(SF6), 압력이 10∼100㎩, 스테이지 온도가 실온 내지 100℃ 정도인 RIE 조건에서 반도체 칩(실리콘 칩)(20)을 에칭한다. 이 때, Al 등으로 이루어지는 접속 패드(10a)에서 에칭이 정지된다. 그 후에, 레지스트막(13)을 제거한다.
이 RIE 공정에서는, 1개의 RIE 장치의 다른 챔버에서 제 1 층간절연막(34)과 반도체 칩(20)을 각각 에칭하도록 할 수도 있고, 또는 동일한 챔버 내에서 에칭 가스를 바꾸어 에칭하도록 할 수도 있다.
또한, 이 공정은 도 6의 (b)에 나타낸 바와 같이, 상기한 RIE 대신에 레이저에 의해 비어 홀(36)을 형성하도록 할 수도 있다. 그 경우의 적합한 일례로서는, 발진(發振) 파장이 355㎚, 주파수가 1000∼5000㎐인 YAG 레이저에 의해 제 2 층간절연막(수지막)(34a)과 반도체 칩(실리콘 칩)(20)을 동일한 조건에서 연속하여 에칭할 수 있다. 이 경우도, 레이저에 의한 에칭은 접속 패드(10a)에서 정지된다.
이와 같이, 본 실시예의 전자 부품 실장 구조의 제조 방법에서는, 반도체 칩(20) 위에 제 2 층간절연막(34a)을 형성한 후에, RIE 또는 레이저를 사용함으로써, 제 2 층간절연막(34a) 및 반도체 칩(20)을 연속하여 에칭하여 비어 홀(36)을 형성하도록 하고 있다. 즉, 극히 간단한 방법에 의해 제 2 층간절연막(34a) 및 반도체 칩(20)에 동시에 비어 홀(36)이 형성된다.
또한, 상술한 제 1 실시예에서는, 박형화되어 강성(剛性)이 약한 반도체 웨이퍼(10)를 에칭하여 비어 홀(10b)을 형성할 필요가 있기 때문에, 박형의 반도체 웨이퍼(10)를 RIE 장치 등에 의해 에칭할 때의 취급 등을 고려하면 박형화에 한계가 있다. 그러나, 제 2 실시예에서는, 박형화된 반도체 칩(20)이 강성이 강한 배선 기판(40)에 실장된 상태에서 비어 홀(36)을 형성하도록 하고 있기 때문에, 제 1 실시예보다 반도체 웨이퍼(10)의 두께를 얇게 할 수 있다는 관점에서도 바람직하다.
이어서, 도 7의 (a)에 나타낸 바와 같이, 비어 홀(36) 내면 및 제 2 층간절연막(34a) 위에 CVD 등에 의해 실리콘 산화막 등의 무기 절연막(38)을 형성한다. 이 무기 절연막(38)은, 후공정에서 비어 홀(36) 내에 충전되는 도전체와 반도체 칩(20) 사이를 절연하기 위해 형성된다. 또한, 무기 절연막(38)도 층간절연막으로서 남기 때문에, 무기 절연막(38)을 포함하여 제 2 층간절연막(34a)(절연막)이라고 하는 경우도 있다.
이어서, 도 7의 (b)에 나타낸 바와 같이, 비어 홀(36) 저부의 무기 절연막(38)을 레이저 등에 의해 에칭하여 제거한다. 이것에 의해, 비어 홀(36)의 저부에 반도체 칩(20)의 접속 패드(10a)의 일부가 노출된다(도 7의 (b)의 B로 도시되는 부분).
다음으로, 반도체 칩(20)의 접속 패드(10a)에 비어 홀(36)을 통하여 접속되는 제 3 배선 패턴을 전해 도금에 의해 형성하는 방법에 대해서 설명한다. 도 8의 (a)에 나타낸 바와 같이, 본 실시예에서는 제 3 배선 패턴을 형성하기 전의 시점에서는, 제 2 배선 패턴(32a)은 그 외주부에 설치된 외부 프레임 배선부(33)에 연결되어 있고, 이 외부 프레임 배선부(33)에는 도금 전류를 공급하기 위한 도금 급전부(33x)가 구획되어 있다. 이 도금 급전부(33x) 위의 제 2 층간절연막(34a) 및 무기 절연막(38)이 에칭되어 개구부(34x)가 형성되어 있고, 도금 급전부(33x)가 개구부(34x) 내에 노출된 상태로 되어 있다.
그리고, 전해 도금을 실시할 때에, 이 외부 프레임 배선부(33)의 도금 급전부(33x)에 전해 도금 장치의 음극 전극(15)이 접속되어, 외부 프레임 배선부(33)에 연결되는 제 2 배선 패턴(32a)이 도금 급전층으로서 기능하도록 하고 있다. 즉, 제 2 배선 패턴(32a)과 그것에 접속된 반도체 칩(20)의 범프(11)를 통하여 반도체 칩(20)의 접속 패드(10a)에 도금 전류가 공급되도록 되어 있다.
이 상태를 도 8의 (a)의 평면 방향으로부터 투시한 것이 도 8의 (b)이다. 또한, 도 8의 (a)는 도 8의 (b)의 I-I에 따른 단면도와 II-II에 따른 단면도를 합성한 것에 상당한다. 또한, 도 8의 (b)에서는 레지스트막(19)이 생략되어 도시되어 있다.
도 8의 (b)에 나타낸 바와 같이, 빗살 형상의 제 2 배선 패턴(32a)에 반도체 칩(20)의 범프(11)가 접합되어 있다. 이들 제 2 배선 패턴(32a)은 반도체 칩(20)의 실장 영역의 외주부에 설치된 외부 프레임 배선부(33)에 연결되어 있다. 또한, 이 외부 프레임 배선부(33)에 구획된 도금 급전부(33x) 위에는 개구부(34x)가 형성되어 있고, 전해 도금 장치의 음극 전극(15)이 도금 급전부(33x)에 접속된다. 그리고, 상기한 바와 같이 도금 급전부(33x)로부터 제 2 배선 패턴(32a) 및 범프(11)를 경유하여, 비어 홀(36)의 저부에 노출되는 접속 패드(10a)에 도금 전류가 공급된다.
도 8의 (b)에는 특별히 명기되어 있지 않지만, 복수의 반도체 칩(20)이 복수의 실장 영역에 동일한 구성으로 각각 실장되어 있고, 복수의 실장 영역의 각각의 제 2 배선 패턴(32a)은 상기한 외부 프레임 배선부(33)에 연결되어 있다. 이렇게 하여, 복수의 실장 영역에 형성된 제 2 배선 패턴(32a)에 도금 전류를 동시에 공급할 수 있도록 되어 있다.
외부 프레임 배선부(33)의 도금 급전부(33x)를 노출시키기 위해서는, 상술한 비어 홀(36)을 형성하는 공정 및 비어 홀(36) 저부의 무기 절연막(38)을 제거하는 공정에서, 도금 급전부(33x) 위의 제 2 층간절연막(34a) 및 무기 절연막(38)을 각각의 공정에서 동시에 에칭하도록 하는 것이 좋다.
그리고, 도 8의 (a)에 나타낸 바와 같이, 무기 절연막(38) 위에 전해 도금의 마스크로 되는 레지스트막(19)이 패터닝된다. 이 레지스트막(19)은 외부 프레임배선부(33)의 도금 급전부(33x)가 노출되고, 또한 비어 홀(36)을 포함하는 소정부에 개구부(19a)가 형성되도록 패터닝된다.
그 후, Cu막용의 전해 도금 장치를 사용하여 그 음극 전극(15)을 외부 프레임 배선부(33)의 도금 급전부(33x)에 접속시켜 레지스트막(19)을 마스크로 하여 Cu막의 도금을 개시한다.
이 때, 상기한 바와 같이, 도금 급전층으로서의 제 2 배선 패턴(32a)은 반도체 칩(20)의 범프(11)를 통하여 접속 패드(10a)에 전기적으로 접속되어 있기 때문에, 도금 전류가 반도체 칩(20)의 접속 패드(10a)에 공급되게 된다.
이것에 의해, Cu막(도전막)은 비어 홀(36)의 저부에 노출되는 접속 패드(10a)의 상면으로부터 그 상측을 향하여 차례로 성막된다(바텀업(bottom-up) 방식). 즉, 비어 홀(36) 내에 Cu막(도전막)이 충전된 후에, 레지스트막(19)의 개구부(19a)에 Cu막 패턴(도전막 패턴)이 성막된다. 그 후에, 레지스트막(19)이 제거된다.
이것에 의해, 도 9의 (a)에 나타낸 바와 같이, Cu 플러그(31)와 그것에 연결되는 제 3 배선 패턴(32b)이 형성되어, 반도체 칩(20)의 접속 패드(10a)와 제 3 배선 패턴(32b)이 비어 홀(36)을 통하여 전기적으로 접속된다.
이와 같이, 비어 홀(36)의 저부에 노출되는 접속 패드(10a)를 도금 급전층에 이용하여 비어 홀(36)의 저부로부터 상측으로 Cu막을 차례로 성막함으로써, 비어 홀(36) 내에서의 보이드 발생이 방지되어 Cu막이 비어 홀(36) 내에 안정되게 충전된다. 이 때문에, 예를 들어 비어 홀(36)의 직경이 20㎛ 정도 이하, 깊이가 40㎛정도 이상인 고(高)어스펙트비의 경우일지라도, 보이드 발생이 방지되어 접속 패드(10a)와 제 3 배선 패턴(32b)의 전기적인 접속의 신뢰성을 향상시킬 수 있다.
또한, 제 3 배선 패턴(32b)을 형성하는 공정에서, 제 2 배선 패턴(32a)을 형성하는 공정에서 설명한 세미애디티브법, 서브트랙티브법 또는 풀애디티브법을 이용하여 형성하도록 할 수도 있다.
그 후에, 베이스 기판(30)의 반도체 칩(20)이 실장되어 있지 않은 면 측의 제 2 층간절연막(34a)에 제 2 비어 홀(34y)이 형성되고, 또한 이 제 2 비어 홀(34y)을 통하여 제 2 배선 패턴(32a)에 접속된 제 3 배선 패턴(32b)이 형성된다.
이어서, 도 9의 (b)에 나타낸 바와 같이, 제 3 배선 패턴(32b)의 접속부(32x)에 개구부(21a)를 갖는 솔더 레지스트막(21)을 베이스 기판(30)의 양면 측에 각각 형성한다. 이어서, 베이스 기판(30)의 양면 측의 제 3 배선 패턴(32b)의 접속부(32x)에 솔더 레지스트막(21)을 마스크로 하여 무전해 도금에 의해 Ni/Au막(42)을 형성한다.
그 후에, 범프(11)를 구비한 상측 반도체 칩(20a)의 범프(11)를 제 3 배선 패턴(32b) 위의 Ni/Au막(42)에 플립칩 접속한다.
이어서, 도 9의 (b)의 구조체를 소정 수의 반도체 칩(20)을 포함하는 소요(所要) 영역이 얻어지도록 하여 분할한다. 이 때, 상술한 제 2 배선 패턴(32a)에 연결되는 외부 프레임 배선부(33)는 폐기된다. 또한, 솔더 레지스트막(21)이 형성된 상태의 도 9의 (a)의 구조체를 분할한 후에, 상측 반도체 칩(20a)을 실장하도록 할 수도 있다.
이것에 의해, 도 10에 나타낸 바와 같이, 본 발명의 제 2 실시예의 전자 부품 실장 구조(1a)가 얻어진다. 본 실시예의 전자 부품 실장 구조(1a)에서는 LGA(Land Grid Array) 타입의 것을 예시하고 있으며, 이 경우, 땜납 볼이 실장 기판(마더보드) 측의 배선 패드에 탑재되고, 그 땜납 볼이 전자 부품 실장 구조(1a)의 배면 측의 제 3 배선 패턴(32b)에 전기적으로 접속된다. 또는, 반대로, 전자 부품 실장 구조(1a)의 제 3 배선 패턴(32b)의 접속부(32x)에 범프를 탑재하도록 할 수도 있다.
다음으로, 제 2 실시예에 따른 기타 형태를 예시한다. 도 11은 본 발명의 제 2 실시예의 전자 부품 실장 구조에 따른 기타 형태를 나타내는 단면도이다. 또한, 도 11에서 도 10과 동일한 요소에는 동일한 부호를 붙이고 그 설명을 생략한다.
즉, 상술한 도 9의 (a)의 공정 후(제 3 배선 패턴(32b)을 형성한 후)에, 상술한 도 5의 (b)의 반도체 칩(20)을 실장하는 공정으로부터 도 9의 (a)의 제 3 배선 패턴(32b)을 형성하는 공정까지를 n회(n은 1 이상의 정수) 반복하도록 할 수도 있다. 또한, 도 10의 베이스 기판(30)의 반도체 칩(20)이 실장되어 있지 않은 면 측에 1개 이상의 반도체 칩(20)을 동일한 구조로 실장하도록 할 수도 있다.
도 11에는 상기한 기타 형태의 일례의 전자 부품 실장 구조(1b)가 도시되어 있고, 베이스 기판(30)의 한쪽 면 측에 2개의 반도체 칩(20)이 각각 제 2 및 제 3 층간절연막(34a, 34b)에 매설된 상태에서, 그 범프(11)가 각각 제 2 및 제 3 배선 패턴(32a, 32b)에 플립칩 접속되어 있다. 그리고, 2개의 반도체 칩(20)은 그들과제 2 및 제 3 층간절연막(34a, 34b)에 각각 형성된 비어 홀(36)을 통하여 상호 접속되어 있다. 또한, 최상층의 제 4 배선 패턴(32c) 위의 Ni/Au막(42)에 상측 반도체 칩(20a)의 범프(11)가 플립칩 접속되어 있다.
또한, 베이스 기판(30)의 다른쪽 면 측에도 반도체 칩(20)이 동일한 구조로 실장되어 있어, 베이스 기판(30)의 양면 측에 실장된 복수의 반도체 칩(20)은 비어 홀(36) 및 베이스 기판(30)의 관통 구멍(30a)을 통하여 상호 접속되어 있다.
이와 같이, 복수의 반도체 칩(20)이 베이스 기판(30)의 양면 측에 각각 층간절연막에 매설되어 다층화되어 실장되고, 또한 복수의 반도체 칩(20)이 비어 홀(36) 등을 통하여 상호 접속된 형태로 할 수도 있다.
이상 설명한 바와 같이, 본 실시예의 전자 부품 실장 구조(1a, 1b)에서는, 베이스 기판(30)의 양면에 층간절연막과 배선 패턴이 번갈아 형성되고, 반도체 칩(20)이 소정의 층간절연막에 매설된 상태에서 소정의 배선 패턴에 플립칩 접속되어 있다. 그리고, 반도체 칩(20)과 그것을 피복하는 층간절연막의 소정부에는, 반도체 칩(20)의 소자 형성면 측의 접속 패드(10a)에 도달하는 깊이의 비어 홀(36)이 형성되어 있다.
또한, 이 비어 홀(36)을 통하여, 반도체 칩(20)의 접속 패드(10a)에 접속된 배선 패턴이 반도체 칩(20)을 피복하는 층간절연막 위에 형성되어 있다. 이 비어 홀(36)은 층간절연막 및 반도체 칩(20)에 1회의 에칭에 의해 연속하여 형성되기 때문에, 그 측면 전체에 걸쳐 연속된 동일 면으로 되어 형성되어 있다. 또한, 최상층의 배선 패턴에는 상측 반도체 칩(20a)의 범프(11)가 접속되어 있다.
이렇게 하여 복수의 반도체 칩(20)을 3차원적으로 다층화하여 실장함으로써, 층간절연막에 매설된 복수의 반도체 칩(20)이 비어 홀(36)을 통하여 상호 접속된 형태로 할 수가 있다.
제 2 실시예의 전자 부품 실장 구조는 제 1 실시예와 동일한 효과를 나타낸다.
또한, 본 실시예의 전자 부품 실장 구조(1a, 1b)의 제조 방법에서는, 제 2 층간절연막(34a)과 반도체 칩(20)을 RIE 또는 레이저에 의해 연속하여 에칭하여 비어 홀(36)을 형성하도록 하고 있다. 이렇게 함으로써, 공정 수가 적은 극히 간단한 방법에 의해 비어 홀(36)을 형성할 수 있다. 또한, 비어 홀(36)을 통하여 반도체 칩(20)의 접속 패드(10a)에 접속되는 제 3 배선 패턴(32b)을 1회의 전해 도금에 의해 층간절연막 위로 들어올려 형성할 수 있게 된다.
이 때문에, 제 1 실시예와 같은 반도체 칩(20)에 관통 전극(16)을 형성한 후에 반도체 칩(20)을 실장하는 경우에 비하여, 고가의 제조 장치를 사용하는 RIE 공정이나 전해 도금 공정의 공정 수를 삭감할 수 있기 때문에, 제조 비용이 상승하거나, 납기가 지연되는 등의 결점이 해소된다.
또한, 비어 홀(36) 내에 제 3 배선 패턴(32b)을 전해 도금에 의해 형성할 때에, 비어 홀(36)의 저부에 노출되는 접속 패드(10a)를 도금 급전층으로서 이용함으로써, 비어 홀(36) 내에서의 보이드 발생이 방지된다. 이것에 의해, 반도체 칩(20)의 접속 패드(10a)와 제 3 배선 패턴(32b)의 접속의 신뢰성을 향상시킬 수 있기 때문에, 전자 부품 실장 구조의 제조 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 전자 부품 실장 구조는 배선 기판의 배선 패턴에 전자 부품의 접속 단자가 플립칩 접속되고, 전자 부품과 그 위에 형성된 절연막의 소정부에 비어 홀이 형성되어 있다. 그리고, 비어 홀을 통하여 접속 단자에 접속된 상측 배선 패턴이 절연막 위에 형성되어 있다.
이러한 실장 구조로 함으로써, 절연막과 전자 부품에 1회의 에칭에 의해 연속적으로 비어 홀이 형성되고, 또한 접속 단자에 비어 홀을 통하여 접속되어 절연막 위로 연장되는 상측 배선 패턴은 1회의 전해 도금에 의해 형성된다.
이와 같이, 본 발명의 전자 부품 실장 구조는 극히 간단한 제조 방법에 의해 제조되기 때문에, 그 제조 비용이 저감되는 동시에, 제조 납기의 지연이 방지된다.

Claims (15)

  1. 소정의 배선 패턴을 구비한 배선 기판과,
    상기 배선 패턴에 전자 부품의 소자 형성면의 접속 단자가 플립칩(flip-chip) 접속된 상기 전자 부품과,
    상기 전자 부품을 피복하는 절연막과,
    상기 접속 단자 위의 상기 전자 부품 및 상기 절연막의 소정부에 형성된 비어 홀과,
    상기 절연막 위에 형성되고, 상기 비어 홀을 통하여 상기 접속 단자에 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  2. 제 1 항에 있어서,
    상기 전자 부품 및 상기 절연막에 형성된 비어 홀의 측면은 연속된 동일 면으로 되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  3. 소정의 배선 패턴을 구비한 배선 기판과,
    상기 배선 패턴에 전자 부품의 소자 형성면의 접속 단자가 플립칩 접속되어 있는 동시에, 상기 전자 부품에 형성된 제 1 비어 홀을 통하여 상기 접속 단자에 접속된 관통 전극을 배면(背面)에 구비한 상기 전자 부품과,
    상기 전자 부품을 피복하는 절연막과,
    상기 관통 전극 위의 상기 절연막의 소정부에 형성된 제 2 비어 홀과,
    상기 절연막 위에 형성되고, 상기 제 2 비어 홀을 통하여 상기 관통 전극에 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  4. 제 1 항에 있어서,
    상기 전자 부품에 형성된 상기 비어 홀의 저부(底部) 이외의 측면부는 무기 절연막에 의해 피복되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  5. 제 1 항에 있어서,
    상기 전자 부품은 두께가 150㎛ 정도 이하의 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 배선 기판의 배선 패턴 위에 형성된, 상기 전자 부품, 상기 절연막 및 상기 상측 배선 패턴과 동일한 구조체가 상기 상측 배선 패턴 위에 n회(n은 1 이상의 정수) 반복되어 다층화되어 형성되어 있고, 복수의 상기 전자 부품이 상기 비어 홀을 통하여 상호 접속되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  7. 제 1 항에 있어서,
    상기 상측 배선 패턴에 상측 전자 부품의 접속 단자가 플립칩 접속되어 있는것을 특징으로 하는 전자 부품 실장 구조.
  8. 베이스 기판 위 또는 위쪽에 형성된 배선 패턴에, 소자 형성면에 접속 단자를 구비한 전자 부품의 상기 접속 단자를 플립칩 접속하는 공정과,
    상기 전자 부품을 피복하는 절연막을 형성하는 공정과,
    상기 절연막의 상면 소정부로부터 상기 전자 부품의 소자 형성면까지를 에칭함으로써, 상기 접속 단자에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여 상기 접속 단자에 접속되는 상측 배선 패턴을 상기 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  9. 베이스 기판 위 또는 위쪽에 형성된 배선 패턴에, 소자 형성면에 접속 단자를 구비하고, 또한 배면에 제 1 비어 홀을 통하여 상기 접속 단자에 접속된 관통 전극을 구비한 전자 부품의 상기 접속 단자를 플립칩 접속하는 공정과,
    상기 전자 부품을 피복하는 절연막을 형성하는 공정과,
    상기 관통 전극 위의 상기 절연막의 소정부를 에칭함으로써, 상기 관통 전극에 도달하는 깊이의 제 2 비어 홀을 형성하는 공정과,
    상기 제 2 비어 홀을 통하여 상기 관통 전극에 접속되는 상측 배선 패턴을 상기 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  10. 제 8 항에 있어서,
    상기 비어 홀을 형성하는 공정에서, RIE 또는 레이저에 의해 상기 절연막 및 상기 전자 부품을 에칭하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  11. 제 8 항에 있어서,
    상기 상측 배선 패턴을 형성하는 공정은,
    상기 비어 홀을 포함하는 소정부에 개구부를 갖는 레지스트막을 상기 절연막 위에 형성하는 공정과,
    상기 배선 패턴과 이 배선 패턴에 접속된 상기 전자 부품의 접속 단자를 도금 급전층에 이용한 전해 도금에 의해, 상기 비어 홀의 저부에 노출되는 접속 단자로부터 상측을 향하여 도금을 실시하여, 상기 비어 홀과 상기 레지스트막의 개구부에 도전막 패턴을 형성하는 공정과,
    상기 레지스트막을 제거하여 상기 상측 배선 패턴을 얻는 공정을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  12. 제 8 항에 있어서,
    상기 비어 홀을 형성하는 공정 후이고, 상기 상측 배선 패턴을 형성하는 공정 전에,
    상기 비어 홀의 내면 및 상기 절연막 위에 무기 절연막을 형성하는 공정과,
    상기 비어 홀 저부의 상기 무기 절연막을 제거하여, 상기 비어 홀의 저부에 상기 접속 단자를 노출시키는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  13. 제 8 항에 있어서,
    상기 전자 부품을 배선 패턴에 플립칩 접속하는 공정으로부터 상기 상측 배선 패턴을 형성하는 공정까지를 n회(n은 1 이상의 정수) 반복하는 것에 의거하여, 복수의 전자 부품이 3차원적으로 다층화되어 상기 비어 홀을 통하여 상호 접속된 구조를 형성하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  14. 제 8 항에 있어서,
    상기 상측 배선 패턴을 형성하는 공정 후에, 상기 상측 배선 패턴에 접속 단자를 갖는 상측 전자 부품의 상기 접속 단자를 플립칩 접속하는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  15. 제 8 항에 있어서,
    상기 전자 부품은 두께가 150㎛ 정도 이하의 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
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