DE102012108522A1 - Verfahren zur Herstellung eines Halbleiterstapels und Halbleiterstapel mit rückseitigem Durchkontakt - Google Patents

Verfahren zur Herstellung eines Halbleiterstapels und Halbleiterstapel mit rückseitigem Durchkontakt Download PDF

Info

Publication number
DE102012108522A1
DE102012108522A1 DE201210108522 DE102012108522A DE102012108522A1 DE 102012108522 A1 DE102012108522 A1 DE 102012108522A1 DE 201210108522 DE201210108522 DE 201210108522 DE 102012108522 A DE102012108522 A DE 102012108522A DE 102012108522 A1 DE102012108522 A1 DE 102012108522A1
Authority
DE
Germany
Prior art keywords
stack
stack component
semiconductor substrate
component
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE201210108522
Other languages
English (en)
Inventor
Jochen Kraft
Jörg Siegert
Franz Schrank
Martin Schrems
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram AG
Original Assignee
Ams AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ams AG filed Critical Ams AG
Priority to DE201210108522 priority Critical patent/DE102012108522A1/de
Publication of DE102012108522A1 publication Critical patent/DE102012108522A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

Mit elektrischen Leitern (4) versehene Stapelkomponenten (1, 2, 3) bilden einen Halbleiterstapel. Zumindest die zweite Stapelkomponente (2) und die dritte Stapelkomponente (3) werden mit einem Durchkontakt (5) als elektrischer Verbindung zwischen den Leitern versehen. Der Durchkontakt der zweiten Stapelkomponente (2) wird hierbei in einer Öffnung (15) angeordnet, die nach der Verbindung der ersten Stapelkomponente (1) und der zweiten Stapelkomponente (2) in der zweiten Stapelkomponente (2) hergestellt wird. Nach dem Stapeln aller Stapelkomponenten kann gegebenenfalls in der ersten Stapelkomponente (1) ein rückseitiger weiterer Durchkontakt hergestellt werden.

Description

  • Die vorliegende Erfindung betrifft die Stapelung von Halbleiterchips oder von Halbleiterchips mit anderen Komponenten zur 3D-Integration von Halbleiterschaltungen.
  • Bei der 3D-Integration werden elektronische Schaltungen auf verschiedenen Halbleitersubstraten hergestellt und zu komplexeren Schaltungen miteinander verbunden, indem die Halbleitersubstrate oder daraus vereinzelte Chips gestapelt werden und die Anschlüsse der Komponenten elektrisch leitend miteinander verbunden werden. Die elektrischen Verbindungen können zu diesem Zweck auch durch die Substrate oder Chips geführt werden. Solche durch das Substrat führenden Leiter werden auch als Durchkontakte, Interconnects, Through-wafer-vias oder Through-silicon-vias (TSVs) bezeichnet.
  • In der Veröffentlichung von Cheng-Ta Ko und Kuan-Neng Chen: „Wafer-level bonding/stacking technology for 3D integration" in Microelectronics Reliability 50 (2010), Seiten 481–488 ist die Herstellung von Halbleiterchipstapeln beschrieben.
  • US 7 595 559 B2 offenbart Multichipstapel mit Durchkontakten. US 8 088 648 B2 offenbart Multichipstapel mit Durchkontakten, die in Öffnungen mehrerer gestapelter Chips gemeinsam durch Einfüllen elektrisch leitenden Materials hergestellt werden.
  • US 8 159 075 B2 offenbart Multichipstapel und zugehörige Herstellungsverfahren, bei denen die Chips nach dem Herstellen von TSVs aus dem Wafer vereinzelt und auf einem Träger gestapelt werden.
  • Aufgabe der vorliegenden Erfindung ist es, erweiterte Möglichkeiten für dreidimensionale Integration anzugeben.
  • Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Halbleiterstapel mit den Merkmalen des Anspruches 11 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Die Erfindung wird nachfolgend anhand von Beispielen von Halbleiterstapeln beschrieben, die jeweils drei Stapelkomponenten aufweisen. Erfindungsgemäß kann eine im Prinzip beliebige Anzahl von Stapelkomponenten gestapelt werden. Jede dieser Stapelkomponenten kann unabhängig von den anderen Stapelkomponenten insbesondere mit einer Halbleiterschicht oder einem Halbleitersubstrat, mit einer Schicht oder Schichtfolge aus einer oder mehreren Halbleiterverbindungen oder mit einer matrixartigen flächigen Anordnung einzelner Chips gebildet sein. Wenigstens eine der Stapelkomponenten weist eine Halbleiterschicht oder ein Halbleitersubstrat auf.
  • Bei dem Verfahren werden eine mit elektrischen Leitern versehene erste Stapelkomponente, eine mit elektrischen Leitern versehene zweite Stapelkomponente und eine mit elektrischen Leitern versehene dritte Stapelkomponente gebildet. Die zweite Stapelkomponente wird auf der ersten Stapelkomponente angeordnet und mit der ersten Stapelkomponente verbunden, und die dritte Stapelkomponente wird auf der mit der ersten Stapelkomponente verbundenen zweiten Stapelkomponente angeordnet und mit der zweiten Stapelkomponente verbunden. Die zweite Stapelkomponente und die dritte Stapelkomponente werden mit mindestens einem Durchkontakt als elektrischer Verbindung zwischen den Leitern versehen. Der Durchkontakt der zweiten Stapelkomponente wird hierbei in einer Öffnung angeordnet, die nach der Verbindung der ersten Stapelkomponente und der zweiten Stapelkomponente in der zweiten Stapelkomponente hergestellt wird.
  • Bei einem Ausführungsbeispiel des Verfahrens wird der Durchkontakt der zweiten Stapelkomponente vor der Verbindung der zweiten Stapelkomponente und der dritten Stapelkomponente hergestellt.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens wird der Durchkontakt der zweiten Stapelkomponente hergestellt, indem eine Anschlusskontaktfläche eines der Leiter in der Öffnung der zweiten Stapelkomponente freigelegt wird und eine Metallisierung in der Öffnung aufgebracht wird, mit der der Durchkontakt in elektrisch leitender Verbindung mit der Anschlusskontaktfläche gebildet wird.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens wird nach der Herstellung des Durchkontaktes der zweiten Stapelkomponente und nach der Verbindung der dritten Stapelkomponente mit der zweiten Stapelkomponente eine weitere Öffnung in der dritten Stapelkomponente hergestellt und der Durchkontakt der dritten Stapelkomponente in der weiteren Öffnung hergestellt.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens wird der Durchkontakt der dritten Stapelkomponente hergestellt, indem eine weitere Anschlusskontaktfläche eines weiteren Leiters in der weiteren Öffnung freigelegt wird und eine weitere Metallisierung aufgebracht wird, mit der der Durchkontakt der dritten Stapelkomponente in elektrisch leitender Verbindung mit der weiteren Anschlusskontaktfläche gebildet wird.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens wird nach der Verbindung der dritten Stapelkomponente mit der zweiten Stapelkomponente die Öffnung in der zweiten Stapelkomponente und in der dritten Stapelkomponente gemeinsam hergestellt.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens wird der Durchkontakt der zweiten Stapelkomponente auch als Durchkontakt der dritten Stapelkomponente hergestellt, indem eine Anschlusskontaktfläche eines der Leiter in der Öffnung der zweiten Stapelkomponente und der dritten Stapelkomponente freigelegt wird und eine Metallisierung in der Öffnung aufgebracht wird, mit der der Durchkontakt in elektrisch leitender Verbindung mit der Anschlusskontaktfläche gebildet wird.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens wird nach dem Verbinden der dritten Stapelkomponente mit der zweiten Stapelkomponente die erste Stapelkomponente von der von der zweiten Stapelkomponente abgewandten Rückseite her gedünnt.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens wird mindestens eine der Stapelkomponenten durch eine Anordnung einzelner Chips in einem Verbindungsmaterial gebildet.
  • Bei einem weiteren Ausführungsbeispiel des Verfahrens weist jede der Stapelkomponenten eine Halbleiterschicht oder ein Halbleitersubstrat auf.
  • Ein weiterer Aspekt der Erfindung betrifft einen Halbleiterstapel, in dem eine erste Stapelkomponente, eine zweite Stapelkomponente und eine dritte Stapelkomponente übereinander angeordnet und miteinander verbunden sind, wobei mindestens eine der Stapelkomponenten eine Halbleiterschicht oder ein Halbleitersubstrat aufweist. Ein Leiter ist zwischen der ersten Stapelkomponente und der zweiten Stapelkomponente angeordnet. Eine Anschlusskontaktfläche ist auf einer der zweiten Stapelkomponente zugewandten Seite des Leiters vorhanden, und eine Öffnung befindet sich in der zweiten Stapelkomponente über der Anschlusskontaktfläche. Eine Metallisierung ist auf der Anschlusskontaktfläche und in der Öffnung angeordnet und bildet einen Durchkontakt mindestens der zweiten Stapelkomponente. Ein weiterer Leiter ist zwischen der ersten Stapelkomponente und der zweiten Stapelkomponente angeordnet. Eine weitere Anschlusskontaktfläche ist auf einer von der zweiten Stapelkomponente abgewandten Seite des Leiters oder des weiteren Leiters vorhanden, und in der ersten Stapelkomponente befindet sich über der weiteren Anschlusskontaktfläche eine weitere Öffnung. Eine weitere Metallisierung ist auf der weiteren Anschlusskontaktfläche und in der weiteren Öffnung angeordnet und bildet einen Durchkontakt der ersten Stapelkomponente.
  • Bei einem Ausführungsbeispiel des Halbleiterstapels ist die Öffnung in der zweiten Stapelkomponente und in der dritten Stapelkomponente gemeinsam vorhanden, und der Durchkontakt der zweiten Stapelkomponente geht auch durch die dritte Stapelkomponente.
  • Bei einem weiteren Ausführungsbeispiel des Halbleiterstapels ist die Öffnung nur in der zweiten Stapelkomponente vorhanden. Ein weiterer Leiter ist zwischen der zweiten Stapelkomponente und der dritten Stapelkomponente angeordnet und weist auf einer der dritten Stapelkomponente zugewandten Seite eine weitere Anschlusskontaktfläche auf. Eine weitere Öffnung ist in der dritten Stapelkomponente über der weiteren Anschlusskontaktfläche vorhanden. Eine weitere Metallisierung ist auf der weiteren Anschlusskontaktfläche und in der weiteren Öffnung angeordnet und bildet einen Durchkontakt der dritten Stapelkomponente.
  • Bei einem weiteren Ausführungsbeispiel des Halbleiterstapels ist mindestens eine der Stapelkomponenten durch eine flächige Anordnung einzelner Chips in einem Verbindungsmaterial gebildet.
  • Bei einem weiteren Ausführungsbeispiel des Halbleiterstapels weist jede der Stapelkomponenten eine Halbleiterschicht oder ein Halbleitersubstrat auf.
  • Bei einem weiteren Ausführungsbeispiel des Halbleiterstapels weist jeder Durchkontakt ein inneres Volumen auf, das von der Metallisierung nicht eingenommen wird.
  • Es folgt eine genauere Beschreibung von Beispielen des Herstellungsverfahrens und des Halbleiterstapels anhand der beigefügten Figuren.
  • Die 1 zeigt einen Querschnitt einer Anordnung einer ersten Stapelkomponente und einer zweiten Stapelkomponente.
  • Die 2 zeigt einen Querschnitt einer Anordnung der ersten Stapelkomponente, der zweiten Stapelkomponente und einer dritten Stapelkomponente nach dem Verbinden der ersten und der zweiten Stapelkomponente und dem Herstellen eines Durchkontaktes in der zweiten Stapelkomponente.
  • Die 3 zeigt einen Querschnitt einer Anordnung der ersten Stapelkomponente, der zweiten Stapelkomponente und der dritten Stapelkomponente nach dem Stapeln und dem Herstellen eines Durchkontaktes in der dritten Stapelkomponente.
  • Die 4 zeigt einen Querschnitt einer weiteren Anordnung einer ersten Stapelkomponente und einer zweiten Stapelkomponente.
  • Die 5 zeigt einen Querschnitt einer weiteren Anordnung der ersten Stapelkomponente, der zweiten Stapelkomponente und einer dritten Stapelkomponente nach dem Verbinden der ersten Stapelkomponente und der zweiten Stapelkomponente und dem Herstellen eines Durchkontaktes in der zweiten Stapelkomponente.
  • Die 6 zeigt einen Querschnitt einer weiteren Anordnung der ersten Stapelkomponente, der zweiten Stapelkomponente und der dritten Stapelkomponente nach dem Stapeln und dem Herstellen eines Durchkontaktes in der dritten Stapelkomponente.
  • Die 7 zeigt einen Querschnitt einer weiteren Anordnung einer ersten Stapelkomponente, einer zweiten Stapelkomponente und einer dritten Stapelkomponente.
  • Die 8 zeigt einen Querschnitt einer weiteren Anordnung der ersten Stapelkomponente, der zweiten Stapelkomponente und der dritten Stapelkomponente nach dem Stapeln und dem Herstellen eines Durchkontaktes in der zweiten Stapelkomponente und der dritten Stapelkomponente.
  • Die 9 zeigt einen Querschnitt einer weiteren Anordnung der ersten Stapelkomponente, der zweiten Stapelkomponente und der dritten Stapelkomponente nach dem Stapeln und dem Herstellen eines Durchkontaktes in der zweiten Stapelkomponente und der dritten Stapelkomponente.
  • Die 10 zeigt eine Draufsicht einer matrixartigen Anordung von Chips in einem Verbindungsmaterial.
  • Die 11 zeigt einen Querschnitt einer Anordnung gemäß der 3 für ein Ausführungsbeispiel mit einem rückseitigen Durchkontakt.
  • Die 12 zeigt einen Querschnitt einer Anordnung gemäß den 8 oder 9 für ein weiteres Ausführungsbeispiel mit einem rückseitigen Durchkontakt.
  • Die 13 zeigt einen Querschnitt gemäß der 1 für ein Ausführungsbeispiel mit vergrabener Anschlusskontaktfläche.
  • Die 14 zeigt einen Querschnitt gemäß der 2 für das Ausführungsbeispiel gemäß der 13.
  • Die 15 zeigt einen Querschnitt gemäß der 4 für ein weiteres Ausführungsbeispiel.
  • Die 16 zeigt einen Querschnitt gemäß der 15 nach dem Herstellen einer Öffnung für einen Durchkontakt.
  • Die 17 zeigt einen Querschnitt gemäß der 15 für ein weiteres Ausführungsbeispiel.
  • Die 18 zeigt einen Querschnitt gemäß der 16 nach dem Herstellen einer Öffnung für einen Durchkontakt.
  • Die 19 zeigt einen Querschnitt gemäß der 18 für ein weiteres Ausführungsbeispiel.
  • Die 20 zeigt einen Querschnitt gemäß der 1 für ein Ausführungsbeispiel mit einer Anschlusskontaktfläche auf einer rückseitigen Umverdrahtung.
  • Die 21 zeigt einen Querschnitt gemäß der 2 für das Ausführungsbeispiel gemäß der 20.
  • Die Ausführungsbeispiele werden nachfolgend für Ausgestaltungen beschrieben, bei denen die Stapelkomponenten jeweils Halbleitersubstrate aufweisen. Die Stapelkomponenten können statt dessen Schichten oder Schichtfolgen aus weiteren Materialien sein, die in der Halbleitertechnologie eingesetzt werden, insbesondere aus einer Halbleiterverbindung oder aus zwei oder mehreren verschiedenen Halbleiterverbindungen. Hierfür sind im Materialsystem von Silizium beispielsweise Siliziumoxid, insbesondere SiO2, Siliziumnitrid, insbesondere Si3N4, und/oder Siliziumoxinitrid geeignet. Zudem kann als Halbleitermaterial ein polykristallines Halbleitermaterial, beispielsweise Polysilizium, vorgesehen werden. Derartige Materialien können insbesondere verwendet werden, um eine Wellenleiterschicht innerhalb des Halbleiterstapels zu bilden. Zumindest eine der Stapelkomponenten weist eine Halbleiterschicht oder ein Halbleitersubstrat auf, in dem insbesondere elektronische Komponenten einer integrierten Schaltung ausgebildet sein können. Die Halbleiterschicht beziehungsweise das Halbleitersubstrat kann zum Beispiel die unterste Stapelkomponente bilden, auf der die übrigen Stapelkomponenten angeordnet werden, die jeweils auch eine Halbleiterschicht beziehungsweise ein Halbleitersubstrat aufweisen können oder statt dessen Halbleitermaterial nur in Form einer oder mehrerer Halbleiterverbindungen aufweisen können.
  • Die 1 zeigt im Querschnitt ein erstes Halbleitersubstrat 1 und ein zweites Halbleitersubstrat 2, die jeweils mit elektrischen Leitern 4 versehen sind in einer Anordnung übereinander. Die Halbleitersubstrate 1, 2 sind dafür vorgesehen, in der dargestellten Anordnung aufeinander gestapelt und dauerhaft miteinander verbunden zu werden. Das erste Halbleitersubstrat 1 ist in diesem Beispiel mit der Rückseite 11 auf einem Träger, einem so genannten Handling-Wafer 20 angebracht, der die Handhabung erleichtert und ein Brechen des ersten Halbleitersubstrates 1 während der Bearbeitung verhindert. Der Handling-Wafer 20 kann zum Beispiel ein dickeres weiteres Halbleitersubstrat sein. Wenn das erste Halbleitersubstrat 1 ausreichend dick ist, kann auf einen Handling-Wafer 20 verzichtet werden.
  • Jeweils an einer Hauptseite des ersten Halbleitersubstrates 1 und des zweiten Halbleitersubstrates 2 können Komponenten einer elektronischen Schaltung angeordnet sein, die in einer dreidimensionalen Integration der Halbleitersubstrate 1, 2 miteinander verbunden werden sollen. Dafür sind zumindest an den Hauptseiten, die die elektronischen Komponenten aufweisen, Leiter 4 vorgesehen. Die Leiter 4 können zum Beispiel strukturierte Metallebenen sein, die in einem Zwischenmetalldielektrikum 29 eingebettet sind und als Verdrahtung der integrierten Schaltung vorgesehen sind. Die Metallebenen werden über vertikale Verbindungen 18, so genannte Plugs, elektrisch leitend miteinander verbunden. Der Einfachheit halber soll im Folgenden unter einer Oberseite eines Halbleitersubstrates gegebenenfalls die Oberseite des Zwischenmetalldielektrikums 29 einer derartigen Verdrahtung verstanden werden, falls nicht ausdrücklich die Oberseite des Halbleitermaterials angegeben ist. Eine Schicht oder mehrere Schichten eines Zwischenmetalldielektrikums 29 können bei allen Ausführungsbeispielen vorhanden sein; eine Grenzlinie zwischen einem Zwischenmetalldielektrikum 29 und dem Halbleitermaterial des Substrates ist nicht in allen Figuren eingezeichnet. Zusätzlich können die Halbleitersubstrate 1, 2 auch an den Rückseiten, die diesen Hauptseiten gegenüberliegen, mit Leitern 4, insbesondere mit Umverdrahtungen, versehen sein. Das ist in der 1 nicht dargestellt und wird weiter unten anhand weiterer Ausführungsbeispiele erläutert.
  • Bei der in der 1 gezeigten Anordnung ist die Rückseite des zweiten Halbleitersubstrates 2 der Hauptseite des ersten Halbleitersubstrates 1 zugewandt. Insbesondere wenn das zweite Halbleitersubstrat 2 dünn ist oder vor der Verbindung mit dem ersten Halbleitersubstrat 1 gedünnt werden soll, kann es vorteilhaft sein, die Handhabung durch einen an der Oberseite des zweiten Halbleitersubstrates 2 angebrachten weiteren Handling-Wafer 20' zu verbessern. Der weitere Handling-Wafer 20' wird entfernt, bevor ein drittes Halbleitersubstrat auf dem Stapel angeordnet wird. Bei der in der 1 dargestellten Ausführungsform kann die Anordnung aus dem zweiten Halbleitersubstrat 2, dem Zwischenmetalldielektrikum 29 und dem weiteren Handling-Wafer 20' auch nach Art eines an sich aus der Halbleitertechnologie bekannten SOI-Substrates (silicon on insulator) realisiert werden. Hierbei nimmt das zweite Halbleitersubstrat 2 die Stelle der S-Schicht ein, die bei einem herkömmlichen SOI-Substrat kristallines Silizium ist, und das Zwischenmetalldielektrikum 29 nimmt die Stelle der Isolatorschicht ein. Statt des zweiten Halbleitersubstrates 2 kann eine Schicht oder Schichtfolge aus einer oder mehreren Halbleiterverbindungen oder aus Polysilizium die Stelle der S-Schicht einnehmen.
  • In dem dargestellten Ausführungsbeispiel ist an der Hauptseite des ersten Halbleitersubstrates 1 eine Verdrahtung aus Leitern 4 und Zwischenmetalldielektrikum 29 angeordnet. In diesem Ausführungsbeispiel ist für die elektrische Verbindung zwischen den beiden Halbleitersubstraten 1, 2 auf der Hauptseite des ersten Halbleitersubstrates 1 ein Leiter 4 angeordnet, der eine der Rückseite des zweiten Halbleitersubstrates 2 zugewandte Anschlusskontaktfläche 24 aufweist.
  • Die mechanische Verbindung zwischen dem ersten und dem zweiten Halbleitersubstrat 1, 2 erfolgt zum Beispiel mit einem der an sich bekannten Bond-Verfahren für Halbleiter-Wafer. Dafür ist eine Verbindungsschicht 19 vorgesehen, die zum Beispiel ein Oxid des Halbleitermaterials sein kann. Die Verbindungsschicht 19 kann entsprechend der Darstellung der 1 auf dem ersten Halbleitersubstrates 1 angeordnet werden oder kann statt dessen auf der Rückseite des zweiten Halbleitersubstrates 2 oder auch anteilig auf den einander zugewandten Seiten beider Halbleitersubstrate 1, 2 angeordnet werden.
  • Die 2 zeigt einen Querschnitt der Anordnung des ersten Halbleitersubstrates 1 und des zweiten Halbleitersubstrates 2 nach dem Verbinden der Halbleitersubstrate 1, 2. Über dem zweiten Halbleitersubstrat 2 ist im Querschnitt ein drittes Halbleitersubstrat 3 gezeigt, das in dieser Anordnung auf dem zweiten Halbleitersubstrat 2 befestigt werden soll. Auch an dem dritten Halbleitersubstrat 3 kann zur Verbesserung der Handhabung, insbesondere wenn das dritte Halbleitersubstrat 3 von der Rückseite her gedünnt werden soll, ein weiterer Handling-Wafer 20' angebracht werden, der später entfernt wird. Alternativ kann das dritte Halbleitersubstrat 3 als SOI-Substrat realisiert werden, wobei das Halbleitermaterial des dritten Halbleitersubstrates 3 als S-Schicht auf einem Zwischenmetalldielektrikum oder einer anderen Isolatorschicht angeordnet ist. Statt des dritten Halbleitersubstrates 3 kann eine Schicht oder Schichtfolge aus einer oder mehreren Halbleiterverbindungen oder aus Polysilizium die Stelle der S-Schicht einnehmen. Weitere Handling-Wafer 20' können wie oben beschrieben für jede Stapelkomponente zur Verbesserung der Handhabung eingesetzt werden und gegebenenfalls als Anteil eines SOI-Substrates vorgesehen werden. Das ist in einigen der Figuren angedeutet; in der Beschreibung wird nicht mehr eigens darauf hingewiesen.
  • Nach dem Verbinden des ersten Halbleitersubstrates 1 und des zweiten Halbleitersubstrates 2 und vor dem Verbinden mit dem dritten Halbleitersubstrat 3 wird in diesem Ausführungsbeispiel ein Durchkontakt 5 in dem zweiten Halbleitersubstrat 2 hergestellt. Zu diesem Zweck wird in dem zweiten Halbleitersubstrat 2 eine Öffnung 15 hergestellt, was zum Beispiel durch Ätzen geschehen kann. Am Boden der Öffnung 15 wird eine dem zweiten Halbleitersubstrat 2 zugewandte Anschlusskontaktfläche 24 eines der Leiter 4 freigelegt. In dem dargestellten Ausführungsbeispiel befindet sich diese Anschlusskontaktfläche 24 auf einem der Leiter 4 des ersten Halbleitersubstrates 1. Statt dessen kann sich die Anschlusskontaktfläche 24 auf einem Leiter 4 des zweiten Halbleitersubstrates 2 befinden, zum Beispiel auf einer rückseitigen strukturierten Metallfläche, die als Umverdrahtung oder dergleichen vorgesehen ist. Vorzugsweise befindet sich die Anschlusskontaktfläche 24 auf einem Leiter 4, der so angeordnet ist, dass sich zwischen diesem Leiter 4 und dem Halbleitermaterial des zweiten Halbleitersubstrates 2 allenfalls Material der Verbindungsschicht 19 befindet, das gegebenenfalls in einem weiteren Verfahrensschritt am Boden der Öffnung 15 von der Anschlusskontaktfläche 24 entfernt wird.
  • Wenn sich die Anschlusskontaktfläche 24 auf einem Leiter 4 des ersten Halbleitersubstrates 1 befindet, kann dieser Leiter 4 wie in dem in der 1 gezeigten Ausführungsbeispiel auf der Oberseite des ersten Halbleitersubstrates 1 erhaben angeordnet und in die Verbindungsschicht 19 eingebettet sein. Statt dessen kann dieser Leiter 4 so angeordnet sein, dass die Anschlusskontaktfläche 24 innerhalb der Fläche der Oberseite des ersten Halbleitersubstrates 1, also innerhalb der Grenzfläche zwischen der Verbindungsschicht 19 und dem ersten Halbleitersubstrat 1 liegt oder auch unterhalb dieser Fläche, also etwas tiefer im ersten Halbleitersubstrat 1 und gegebenenfalls von Zwischenmetalldielektrikum oder einer anderen elektrisch isolierenden Schicht bedeckt. Falls die Anschlusskontaktfläche 24 etwas tiefer angeordnet und bedeckt ist, kann sie vor dem Aufbringen des zweiten Halbleitersubstrates 2 freigelegt werden, und gegebenenfalls kann eine zusätzliche Metallschicht als Anschlusspad auf der Anschlusskontaktfläche 24 aufgebracht werden.
  • In der Öffnung 15 wird eine Metallisierung 8 aufgebracht, gegebenenfalls nachdem das Halbleitermaterial an der Wand der Öffnung 15 mit einem Dielektrikum, zum Beispiel mit einem Oxid des Halbleitermaterials, elektrisch isoliert worden ist.
  • Die Metallisierung 8 bildet den elektrischen Leiter des Durchkontaktes 5 und verbindet die Anschlusskontaktfläche 24 elektrisch leitend mit Leitern auf oder an der von dem ersten Halbleitersubstrat 1 abgewandten Oberseite des zweiten Halbleitersubstrates 2, zum Beispiel mit einer Leiterfläche 23, die zusammen mit der Metallisierung 8 auf der Oberseite des zweiten Halbleitersubstrates 2 gebildet werden kann. Danach kann eine weitere Verbindungsschicht 19' aufgebracht werden, die für eine Verbindung eines dritten Halbleitersubstrates 3 vorgesehen ist. Ein inneres Volumen 34 des Durchkontaktes 5 kann von der Metallisierung 8 frei bleiben und gegebenenfalls mit einem anderen elektrisch leitfähigen Material oder mit einem Dielektrikum, beispielsweise mit dem Material der weiteren Verbindungsschicht 19', gefüllt werden.
  • Die 3 zeigt einen Querschnitt einer Anordnung des ersten, zweiten und dritten Halbleitersubstrates 1, 2, 3 nach dem Verbinden und nach dem Herstellen eines Durchkontaktes 6 in dem dritten Halbleitersubstrat 3. Der Durchkontakt 6 wird entsprechend dem Durchkontakt 5 hergestellt. Zu diesem Zweck wird in dem dritten Halbleitersubstrat 3 eine weitere Öffnung 16 hergestellt, was zum Beispiel durch Ätzen geschehen kann. Am Boden der weiteren Öffnung 16 wird eine dem dritten Halbleitersubstrat 3 zugewandte weitere Anschlusskontaktfläche 25 eines der Leiter 4 freigelegt. In dem Ausführungsbeispiel der 3 befindet sich diese weitere Anschlusskontaktfläche 25 auf einer Leiterfläche 23, die zusammen mit dem Durchkontakt 5 des zweiten Halbleitersubstrates 2 hergestellt worden ist. Statt dessen kann sich die weitere Anschlusskontaktfläche 25 auf einem der bereits zuvor vorhandenen Leiter 4 des zweiten Halbleitersubstrates 2 oder auf einem der Leiter 4 des dritten Halbleitersubstrates 3 befinden, zum Beispiel auf einer rückseitigen strukturierten Metallfläche, die als Umverdrahtung oder dergleichen vorgesehen ist. Material der zwischen dem zweiten und dritten Halbleitersubstrat 2, 3 vorgesehenen weiteren Verbindungsschicht 19' wird gegebenenfalls in einem weiteren Verfahrensschritt am Boden der weiteren Öffnung 16 von der weiteren Anschlusskontaktfläche 25 entfernt.
  • In der weiteren Öffnung 16 wird eine weitere Metallisierung 9 aufgebracht, gegebenenfalls nachdem das Halbleitermaterial an der Wand der weiteren Öffnung 16 mit einem Dielektrikum, zum Beispiel mit einem Oxid des Halbleitermaterials, elektrisch isoliert worden ist. Die weitere Metallisierung 9 bildet den elektrischen Leiter des Durchkontaktes 6 des dritten Halbleitersubstrates 3 und verbindet die weitere Anschlusskontaktfläche 25 elektrisch leitend mit einem Leiter auf oder an der von dem zweiten Halbleitersubstrat 2 abgewandten Oberseite des dritten Halbleitersubstrates 3, zum Beispiel mit einer weiteren Leiterfläche 27, die zusammen mit der weiteren Metallisierung 9 auf der Oberseite des dritten Halbleitersubstrates 3 gebildet werden kann. Ein inneres Volumen des Durchkontaktes 6 kann von der Metallisierung 9 frei bleiben und gegebenenfalls mit einem anderen elektrisch leitfähigen Material oder mit einem Dielektrikum, beispielsweise mit dem Material einer weiteren Verbindungsschicht für ein viertes Halbleitersubstrat des Stapels, gefüllt werden.
  • Die 4 zeigt einen Querschnitt einer weiteren Anordnung eines ersten und eines zweiten Halbleitersubstrates 1, 2, bei der das zweite Halbleitersubstrat 2 so ausgerichtet ist, dass die Leiter 4, die zu einer an der Hauptseite des zweiten Halbleitersubstrates 2 angeordneten Verdrahtung gehören, dem ersten Halbleitersubstrat 1 zugewandt sind. An der Rückseite des zweiten Halbleitersubstrates 2 ist eine Umverdrahtung 12 vorgesehen, die zum Beispiel durch eine strukturierte Metallschicht gebildet werden kann. Eine derartige Umverdrahtung 12 kann vor oder nach dem Verbinden des zweiten Halbleitersubstrates 2 mit dem ersten Halbleitersubstrat 1 hergestellt werden. Zur elektrischen Verbindung zwischen den Halbleitersubstraten 1, 2 sind eine weitere Anschlusskontaktfläche 26 auf einem der Leiter 4 des ersten Halbleitersubstrates 1 und ein zugehöriges Anschlusspad 14 auf der dem ersten Halbleitersubstrat 1 zugewandten Oberseite des zweiten Halbleitersubstrates 2 vorgesehen. Die weitere Anschlusskontaktfläche 26 und das Anschlusspad 14 können in einer an sich bekannten Weise elektrisch leitend miteinander verbunden werden, zum Beispiel durch Ausbilden eines direkten Kontaktes oder mittels eines Lotes oder eines elektrisch leitenden Klebstoffes („Leitkleber”).
  • Die 5 zeigt einen Querschnitt einer Anordnung des ersten Halbleitersubstrates 1, des damit verbundenen zweiten Halbleitersubstrates 2 und eines über dem zweiten Halbleitersubstrat 2 angeordneten dritten Halbleitersubstrates 3. Zwischen dem ersten Halbleitersubstrat 1 und dem zweiten Halbleitersubstrat 2 ist eine Verbindungsschicht 19 vorgesehen, die weggelassen werden kann, wenn die elektrische Verbindung zwischen der weiteren Anschlusskontaktfläche 26 und dem Anschlusspad 14 und gegebenenfalls zwischen weiteren Anschlusskontakten, die in den 4 und 5 nicht eingezeichnet sind, für die gewünschte mechanische Stabilität der Anordnung bereits ausreicht. In dieser Anordnung, in der die Rückseite des zweiten Halbleitersubstrates 2 von dem ersten Halbleitersubstrat 1 abgewandt ist, kann das zweite Halbleitersubstrat 2 nach dem Verbinden mit dem ersten Halbleitersubstrat 1 gegebenenfalls von der Rückseite her gedünnt werden. In diesem Fall wird eine rückseitige Umverdrahtung 12 erst nach dem Dünnen des zweiten Halbleitersubstrates 2 hergestellt. Die weiteren Elemente der Anordnung gemäß der 5, die Elementen der Anordnung gemäß der 2 entsprechen, sind mit denselben Bezugszeichen versehen und werden nicht nochmals beschrieben.
  • Die für den Durchkontakt 5 vorgesehene Anschlusskontaktfläche 24 befindet sich in dem Ausführungsbeispiel gemäß der 5 auf einem der Leiter 4 des zweiten Halbleitersubstrates 2. Die für den Durchkontakt 5 aufgebrachte Metallisierung 8 kann gemäß der 5 in elektrisch leitender Verbindung mit der Umverdrahtung 12 des zweiten Halbleitersubstrates 2 hergestellt werden. Das dritte Halbleitersubstrat 3 ist in dem gezeigten Ausführungsbeispiel so angeordnet, dass die mit den Leitern 4 versehene Hauptseite von dem zweiten Halbleitersubstrat 2 abgewandt ist. Das dritte Halbleitersubstrat 3 kann statt dessen umgekehrt angeordnet werden und kann insbesondere mit einer rückseitigen Umverdrahtung versehen werden, die mittels des Durchkontaktes 6 des dritten Halbleitersubstrates 3 mit den Leitern des zweiten Halbleitersubstrates 2 verbunden werden kann.
  • Die 6 zeigt einen Querschnitt einer Anordnung des ersten, zweiten und dritten Halbleitersubstrates 1, 2, 3 nach dem Verbinden des dritten Halbleitersubstrates 3 mit dem zweiten Halbleitersubstrat 2 und dem Herstellen eines Durchkontaktes 6 in dem dritten Halbleitersubstrat 3. Mit der weiteren Metallisierung 9 kann gegebenenfalls auch eine Leiterfläche 27 auf dem dritten Halbleitersubstrat 3 hergestellt werden, die für eine elektrische Verbindung mit einem vierten Halbleitersubstrat vorgesehen sein kann oder auch über vertikale Verbindungen 18 mit den oberseitig angeordneten Leitern 4 des dritten Halbleitersubstrates 3 verbunden werden kann.
  • Ein inneres Volumen 34 des Durchkontaktes 5 kann auch bei diesem Ausführungsbeispiel von der Metallisierung 8 frei bleiben und gegebenenfalls mit einem anderen elektrisch leitfähigen Material oder mit einem Dielektrikum, beispielsweise mit dem Material der weiteren Verbindungsschicht 19', gefüllt werden. Die Elemente der Anordnung gemäß der 6, die Elementen der Anordnung gemäß der 3 entsprechen, sind mit denselben Bezugszeichen versehen und werden nicht nochmals beschrieben.
  • In dem in der 6 dargestellten Ausführungsbeispiel befindet sich die weitere Anschlusskontaktfläche 25, auf der der Durchkontakt 6 des dritten Halbleitersubstrates 3 angeordnet wird, auf einem Anteil der Umverdrahtung 12 des zweiten Halbleitersubstrates 2. Statt dessen kann für den Durchkontakt 6 des dritten Halbleitersubstrates 3 zum Beispiel eine Anschlusskontaktfläche auf einer durch die Metallisierung 8 des Durchkontaktes 5 des zweiten Halbleitersubstrates 2 gebildeten Leiterfläche vorgesehen werden.
  • Die 7 zeigt einen Querschnitt einer weiteren Anordnung eines ersten, zweiten und dritten Halbleitersubstrates 1, 2, 3. Bei diesem Ausführungsbeispiel werden die Halbleitersubstrate 1, 2, 3 in der dargestellten Anordnung miteinander verbunden, bevor der Durchkontakt in dem zweiten und dritten Halbleitersubstrat 2, 3 gemeinsam hergestellt wird. In dem in der 7 gezeigten Beispiel sind jeweils Hauptseiten und Rückseiten aufeinander folgender Halbleitersubstrate 1, 2, 3 einander zugewandt. Die Halbleitersubstrate 1, 2, 3 können aber auch umgekehrt gestapelt werden, zum Beispiel wie in dem Ausführungsbeispiel der 6, bei dem die Hauptseiten des ersten und zweiten Halbleitersubstrates 1, 2 einander zugewandt sind.
  • Die 8 zeigt einen Querschnitt der Anordnung des ersten, zweiten und dritten Halbleitersubstrates 1, 2, 3 gemäß 7 nach dem Verbinden und dem Herstellen eines Durchkontaktes 7 in dem zweiten und dem dritten Halbleitersubstrat 2, 3. Zur Herstellung des Durchkontaktes 7 wird nach dem Verbinden des ersten, zweiten und dritten Halbleitersubstrates 1, 2, 3 eine Öffnung 17 in dem dritten Halbleitersubstrat 3 und in dem zweiten Halbleitersubstrat 2 hergestellt, was zum Beispiel durch Ätzen geschehen kann. Am Boden der Öffnung 17 wird eine dem zweiten Halbleitersubstrat 2 zugewandte Anschlusskontaktfläche 24 eines der Leiter 4 freigelegt. In dem dargestellten Ausführungsbeispiel befindet sich diese Anschlusskontaktfläche 24 auf einem der Leiter 4 des ersten Halbleitersubstrates 1. Statt dessen kann sich die Anschlusskontaktfläche 24 auf einem Leiter 4 des zweiten Halbleitersubstrates 2 befinden, zum Beispiel auf einer rückseitigen strukturierten Metallfläche, die als Umverdrahtung oder dergleichen vorgesehen ist. Vorzugsweise befindet sich die Anschlusskontaktfläche 24 auf einem Leiter 4, der von dem Halbleitermaterial des zweiten Halbleitersubstrates 2 allenfalls durch Material der Verbindungsschicht 19 getrennt ist, das gegebenenfalls wie das Material der weiteren Verbindungsschicht 19' entfernt wird.
  • Die 9 zeigt einen Querschnitt einer weiteren Anordnung des ersten, zweiten und dritten Halbleitersubstrates 1, 2, 3 nach dem Verbinden und dem Herstellen eines Durchkontaktes 7 in dem zweiten und dem dritten Halbleitersubstrat 2, 3. In diesem Ausführungsbeispiel sind das zweite und das dritte Halbleitersubstrat 2, 3 umgekehrt angeordnet, so dass die mit den Leitern 4 versehenen Hauptseiten jeweils dem ersten Halbleitersubstrat 1 zugewandt sind. Das erste Halbleitersubstrat 1 ist in diesem Ausführungsbeispiel hinreichend dick, so dass auf einen Handling-Wafer verzichtet werden kann. Auch in den übrigen Ausführungsbeispielen kann das erste Halbleitersubstrat 1 so dick gewählt werden, dass kein Handling-Wafer erforderlich ist. Andererseits kann auch bei dem Ausführungsbeispiel gemäß der 9 ein Handling-Wafer verwendet werden. Nach dem Stapeln der Halbleitersubstrate 1, 2, 3 und der Herstellung des Durchkontaktes 7 kann das erste Halbleitersubstrat 1 von der Rückseite her beispielsweise bis zu der in 9 eingezeichneten gestrichelten Linie gedünnt werden, was durch Rückschleifen oder Rückätzen und eventuell chemisch-mechanisches Polieren (CMP) geschehen kann.
  • Jedes der beschriebenen Halbleitersubstrate kann in einem Stück mit einem Wafer aus Halbleitermaterial gebildet sein. Statt dessen können die Halbleitersubstrate durch eine Anordnung einzelner Chips gebildet werden. Unter einem Halbleitersubstrat im Sinne dieser Beschreibung soll deshalb auch eine flächige Chipanordnung verstanden werden, die eine Lage des Halbleiterchipstapels bildet. In dieser Variante werden Chips, die bereits aus einem Wafer vereinzelt und gegebenenfalls auf ihre Funktionsfähigkeit getestet wurden, in einer flächigen Anordnung mit dem obersten Halbleitersubstrat des Stapels verbunden. Das hierfür verwendete Verbindungsmaterial kann zum Beispiel ein Oxid des Halbleitermaterials sein. Die Chips können so in das Verbindungsmaterial eingebettet werden, dass zwischen den Chips vorhandene Zwischenräume zumindest teilweise gefüllt werden. Auf diese Weise erhält man ein Halbleitersubstrat, das aus einer matrixartigen Anordnung von Chips 21 in einem Verbindungsmaterial 22 gebildet ist, die schematisch in der 10 in einer Draufsicht gezeigt ist. Um das Anbringen der Chips 21 auf dem obersten Halbleitersubstrat des Halbleiterchipstapels zu erleichtern, können die Chips 21, die für eine weitere Lage des Halbleiterchipstapels vorgesehen sind, in der vorgesehenen flächigen Anordnung zunächst an einem weiteren Handling-Wafer befestigt werden. Die Chips 21 werden in dieser Anordnung als weiteres Halbleitersubstrat auf den Stapel gesetzt. Danach wird der weitere Handling-Wafer entfernt.
  • Die 11 zeigt einen Querschnitt einer Anordnung gemäß der 3 nach weiteren Verfahrensschritten, in denen ein rückseitiger Durchkontakt 28 in dem ersten Halbleitersubstrat 1 hergestellt wird. Wenn das erste Halbleitersubstrat 1 die vorgesehene Dicke aufweist, das heißt gegebenenfalls, nachdem der Handling-Wafer 20 entfernt worden ist beziehungsweise nachdem das erste Halbleitersubstrates 1 gedünnt worden ist, kann an der von dem zweiten Halbleitersubstrat 2 abgewandten Rückseite des ersten Halbleitersubstrates 1 ein rückseitiger Durchkontakt 28 in dem ersten Halbleitersubstrat 1 gebildet werden. Hierfür ist eine weitere Anschlusskontaktfläche 33 zum Beispiel auf einer von dem zweiten Halbleitersubstrat 2 abgewandten Seite eines Leiters 4 vorgesehen. Dieser Leiter 4 kann an einer beliebigen Stelle zwischen dem Halbleitermaterial des ersten Halbleitersubstrates 1 und dem Halbleitermaterial des zweiten Halbleitersubstrates 2 angeordnet sein. Eine weitere Öffnung 31 wird an der Rückseite des ersten Halbleitersubstrates 1, die in der 11 unten ist, über der weiteren Anschlusskontaktfläche 33 hergestellt. Eine weitere Metallisierung 32 wird auf der weiteren Anschlusskontaktfläche 33 und in der weiteren Öffnung 31 angeordnet und bildet den rückseitigen Durchkontakt 28 des ersten Halbleitersubstrates 1.
  • Der rückseitige Durchkontakt 28 kann zum Beispiel dafür vorgesehen sein, einen Leiter 4 des ersten Halbleitersubstrates 1 oder des zweiten Halbleitersubstrates 2 mit einer rückseitigen Anschlussmetallisierung 30 zu verbinden. Die rückseitige Anschlussmetallisierung 30 kann zum Beispiel dazu dienen, eine in dem Halbleiterchipstapel integrierte Schaltung nach außen elektrisch anzuschließen, insbesondere, wenn der Halbleiterchipstapel auf einer Platine, wie zum Beispiel einem PCB (printed circuit board), montiert wird. Ein elektrischer Anschluss auf der Rückseite des ersten Halbleitersubstrates 1 ermöglicht es, in dem Halbleiterchipstapel auch ein Halbleitersubstrat mit einem Sensor, zum Beispiel einer Fotodiode oder einem mikromechanischen Bauelement, zu integrieren, wenn der Sensor keinen externen elektrischen Anschluss aufweist und nur innerhalb des Halbleiterchipstapels in Richtung zu dem ersten Halbleitersubstrat 1 hin verschaltet wird.
  • Die 12 zeigt einen Querschnitt einer Anordnung mit einem Durchkontakt 7 gemäß den 8 oder 9 nach weiteren Verfahrensschritten, in denen ein rückseitiger Durchkontakt 28 in dem ersten Halbleitersubstrat 1 hergestellt wird. Bei dem Ausführungsbeispiel gemäß der 12 geht der Durchkontakt 7 des zweiten Halbleitersubstrates 2 in einer gemeinsamen Öffnung 17 auch durch das dritte Halbleitersubstrat 3. Die Leiter 4 einer Verdrahtung des zweiten Halbleitersubstrates 2 können sich auf der dem ersten Halbleitersubstrat 1 zugewandten Seite befinden, wie in der 12 als Beispiel gezeigt ist. Statt dessen kann das zweite Halbleitersubstrat 2 umgekehrt angeordnet sein, so dass sich die Leiter 4 der Verdrahtung des zweiten Halbleitersubstrates 2 auf der von dem ersten Halbleitersubstrat 1 abgewandten Seite befinden. Für die vertikale elektrische Verbindung zwischen dem ersten Halbleitersubstrat 1 und dem zweiten Halbleitersubstrat 2 kann eine elektrische Verbindung zwischen einem Anschlusspad 14 des zweiten Halbleitersubstrates 2 und einer weiteren Anschlusskontaktfläche 26 des ersten Halbleitersubstrates 1 ähnlich wie in dem Ausführungsbeispiel gemäß der 5 vorhanden sein. Auch bei dem Ausführungsbeispiel gemäß der 12 können das zweite Halbleitersubstrat 2 und das dritte Halbleitersubstrat 3 jeweils umgekehrt, Ober- und Unterseite vertauscht, angeordnet sein. Die Elemente der Anordnung gemäß der 12, die Elementen der Anordnungen gemäß den 5, 8 oder 9 entsprechen, sind mit denselben Bezugszeichen versehen und werden nicht nochmals beschrieben.
  • Die 13 zeigt einen Querschnitt gemäß der 1 für ein Ausführungsbeispiel, bei dem die Anschlusskontaktfläche 24 für den Durchkontakt 5 des zweiten Halbleitersubstrates 2 auf einem Leiter 4 der Verdrahtung des ersten Halbleitersubstrates 1 innerhalb eines Zwischenmetalldielektrikums 29 vorgesehen ist. Die Verbindungsschicht 19 wird bei diesem Ausführungsbeispiel vorzugsweise auf der Oberseite des ersten Halbleitersubstrates 1 angeordnet. Um die Herstellung der Öffnung 15 für den Durchkontakt 5 zu vereinfachen, wird die Anschlusskontaktfläche 24 bereits vor dem Verbinden des zweiten Halbleitersubstrates 2 mit dem ersten Halbleitersubstrat 1 freigelegt, indem die Verbindungsschicht 19 und das Zwischenmetalldielektrikum 29 über der Anschlusskontaktfläche 24 entfernt werden. Wenn das zweite Halbleitersubstrat 2 mit dem ersten Halbleitersubstrat 1 verbunden wird, entsteht ein Hohlraum zwischen der Anschlusskontaktfläche 24 und dem zweiten Halbleitersubstrat 2. Die Öffnung 15 wird bereits mit dem Ätzen des Halbleitermaterials des zweiten Halbleitersubstrates 2 fertig gestellt. Es ist deshalb nicht erforderlich, den für das Ätzen des Halbleitermaterials eingestellten Ätzprozess auf das Entfernen dielektrischen Materials am Boden der Öffnung 15 umzustellen, weil das dielektrische Material bereits von der Anschlusskontaktfläche 24 entfernt wurde.
  • Die 14 zeigt einen Querschnitt gemäß der 2 für das Ausführungsbeispiel gemäß der 13 nach dem Verbinden des zweiten Halbleitersubstrates 2 mit dem ersten Halbleitersubstrat 1 und nach dem Herstellen der Metallisierung 8 für den Durchkontakt 5. Weitere Verfahrensschritte, zum Beispiel zur Herstellung weiterer Strukturen entsprechend den 3 und 11, können sich anschließen. Das Ausführungsbeispiel gemäß den 13 und 14 kann mit einem rückseitigen Durchkontakt 28 gemäß den 11 und 12 versehen werden.
  • Die 15 zeigt einen Querschnitt gemäß der 4 für ein weiteres Ausführungsbeispiel, bei dem das Anschlusspad 14 des zweiten Halbleitersubstrates 2 und der Leiter 4 des ersten Halbleitersubstrates 1, auf dem sich die weitere Anschlusskontaktfläche 26 befindet, jeweils anteilig in das Material der Verbindungsschicht 19 eingebettet sind, so dass die einander zugewandten äußeren Oberflächen eben sind. Die miteinander zu kontaktierenden Leiterflächen befinden sich daher innerhalb der miteinander zu verbindenden Oberflächen der Halbleitersubstrate 1, 2. Wenn das zweite Halbleitersubstrat 2 mit dem ersten Halbleitersubstrat 1 verbunden wird, kommen die Leiterflächen in Kontakt. Auf diese Weise wird eine elektrisch leitende Verbindung zwischen den Leitern des ersten Halbleitersubstrates 1 und des zweiten Halbleitersubstrates 2 hergestellt, ohne dass eine weitere Leiterschicht zwischen den Kontaktflächen angeordnet werden müsste. Geeignete Verfahren zur Herstellung unmittelbarer Kontakte zwischen Leiterflächen an äußeren Hauptseiten von Halbleiterbauelementen sind aus der Halbleitertechnik an sich bekannt.
  • Die 16 zeigt einen Querschnitt gemäß der 15 nach dem Herstellen der Öffnung 15 für den Durchkontakt 5. Im Unterschied zu dem Ausführungsbeispiel gemäß den 5 und 6 ist die Anschlusskontaktfläche 24 für die Metallisierung 8 des Durchkontaktes 5 bei dem Ausführungsbeispiel gemäß den 15 und 16 auf der von dem ersten Halbleitersubstrat 1 abgewandten Seite des Anschlusspads 14 vorgesehen. Zur Herstellung der Öffnung 15 werden das Halbleitermaterial des zweiten Halbleitersubstrates 2 und gegebenenfalls ein Zwischenmetalldielektrikum, das zwischen dem Halbleitermaterial des zweiten Halbleitersubstrates 2 und der Anschlusskontaktfläche 24 vorhanden ist, über der Anschlusskontaktfläche 24 entfernt. Die Ausführungsbeispiele gemäß den 17 bis 19 zeigen, wie das Entfernen des Zwischenmetalldielektrikums des zweiten Halbleitersubstrates 2 vereinfacht oder ganz vermieden werden kann.
  • Die 17 zeigt einen Querschnitt gemäß der 15 für ein weiteres Ausführungsbeispiel, bei dem die Anschlusskontaktfläche 24 auf einem Leiter 4 des zweiten Halbleitersubstrates 2 vorgesehen ist, der innerhalb des Zwischenmetalldielektrikums 29 angeordnet ist. Der Leiter 4 ist über eine oder mehrere vertikale Verbindungen 18 und gegebenenfalls über weitere Metalllagen der in dem Zwischenmetalldielektrikum 29 eingebetteten Verdrahtung mit dem Anschlusspad 14 elektrisch leitend verbunden.
  • Die 18 zeigt einen Querschnitt gemäß der 16 für das Ausführungsbeispiel gemäß der 17 nach dem Herstellen der Öffnung 15 für den Durchkontakt 5. Da die Öffnung 15 in dem Ausführungsbeispiel gemäß der 18 nur bis zu einer geringeren Tiefe als in dem Ausführungsbeispiel gemäß der 16 hergestellt werden muss und da insbesondere weniger Zwischenmetalldielektrikum entfernt werden muss, ist die Herstellung der Öffnung 15 vereinfacht.
  • Die 19 zeigt einen Querschnitt gemäß der 18 für ein weiteres Ausführungsbeispiel, bei dem die Anschlusskontaktfläche 24 an der Grenzfläche zwischen dem Halbleitermaterial und dem Zwischenmetalldielektrikum 29 des zweiten Halbleitersubstrates 2 angeordnet ist. In diesem Ausführungsbeispiel wird die Anschlusskontaktfläche 24 beim Herstellen der Öffnung 15 bereits mit dem Ätzen des Halbleitermaterials des zweiten Halbleitersubstrates 2 freigelegt, da kein Anteil des Zwischenmetalldielektrikums 29 oder eines anderen dielektrischen Materials entfernt zu werden braucht.
  • Die 20 zeigt einen Querschnitt gemäß der 1 für ein Ausführungsbeispiel, bei dem die Anschlusskontaktfläche 24 für die Metallisierung 8 des Durchkontaktes 5 auf einer rückseitigen Umverdrahtung des zweiten Halbleitersubstrates 2 vorgesehen ist. Die Leiter, auf denen sich die Anschlusskontaktfläche 24 des zweiten Halbleitersubstrates 2 beziehungsweise die weitere Anschlusskontaktfläche 26 des ersten Halbleitersubstrates 1 befindet, sind in Schichtanteilen der Verbindungsschicht 19 angeordnet, die mit der Anschlusskontaktfläche 24 beziehungsweise mit der weiteren Anschlusskontaktfläche 26 jeweils eine ebene Oberfläche bilden.
  • Die 21 zeigt einen Querschnitt gemäß der 2 für das Ausführungsbeispiel gemäß der 20. Die Elemente der Anordnung gemäß der 21, die Elementen der Anordnungen gemäß den 2 oder 20 entsprechen, sind mit denselben Bezugszeichen versehen und werden nicht nochmals beschrieben. In der 21 ist erkennbar, dass die Anschlusskontaktfläche 24 und die weitere Anschlusskontaktfläche 26 in diesem Ausführungsbeispiel auf eine ähnliche Weise unmittelbar kontaktiert sind wie in den Ausführungsbeispielen gemäß den
  • 12, 16, 18 und 19. Die Ausführungsbeispiele gemäß den 15 bis 21 können mit einem rückseitigen Durchkontakt 28 gemäß den 11 und 12 versehen werden.
  • Mit den beschriebenen Verfahren können Halbleiterstapel für dreidimensionale Integration unter Einsatz besonders geeigneter Herstellungsverfahren für Durchkontakte in einer neuartigen und vielseitigen Weise hergestellt werden.
  • Bezugszeichenliste
    • 1
    erste Stapelkomponente
    2
    zweite Stapelkomponente
    3
    dritte Stapelkomponente
    4
    elektrischer Leiter
    5
    Durchkontakt der zweiten Stapelkomponente
    6
    Durchkontakt der dritten Stapelkomponente
    7
    Durchkontakt der zweiten und dritten Stapelkomponente
    8
    Metallisierung
    9
    weitere Metallisierung
    10
    Metallisierung
    11
    Rückseite der ersten Stapelkomponente
    12
    Umverdrahtung der zweiten Stapelkomponente
    13
    Umverdrahtung der dritten Stapelkomponente
    14
    Anschlusspad
    15
    Öffnung
    16
    weitere Öffnung
    17
    Öffnung
    18
    vertikale Verbindung (Plug)
    19
    Verbindungsschicht
    19'
    weitere Verbindungsschicht
    20
    Handling-Wafer
    20'
    weiterer Handling-Wafer
    21
    Chip
    22
    Verbindungsmaterial
    23
    Leiterfläche auf der zweiten Stapelkomponente
    24
    Anschlusskontaktfläche
    25
    weitere Anschlusskontaktfläche
    26
    weitere Anschlusskontaktfläche
    27
    Leiterfläche auf der dritten Stapelkomponente
    28
    rückseitiger Durchkontakt
    29
    Zwischenmetalldielektrikum
    30
    rückseitige Anschlussmetallisierung
    31
    weitere Öffnung
    32
    weitere Metallisierung
    33
    weitere Anschlusskontaktfläche
    34
    inneres Volumen des Durchkontaktes
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 7595559 B2 [0004]
    • US 8088648 B2 [0004]
    • US 8159075 B2 [0005]
  • Zitierte Nicht-Patentliteratur
    • Cheng-Ta Ko und Kuan-Neng Chen: „Wafer-level bonding/stacking technology for 3D integration” in Microelectronics Reliability 50 (2010), Seiten 481–488 [0003]

Claims (16)

  1. Verfahren zur Herstellung eines Halbleiterstapels, bei dem – eine mit elektrischen Leitern (4) versehene erste Stapelkomponente (1), eine mit elektrischen Leitern (4) versehene zweite Stapelkomponente (2) und eine mit elektrischen Leitern (4) versehene dritte Stapelkomponente (3) gebildet werden, – die zweite Stapelkomponente (2) auf der ersten Stapelkomponente (1) angeordnet und mit der ersten Stapelkomponente (1) verbunden wird, – die dritte Stapelkomponente (3) auf der mit der ersten Stapelkomponente (1) verbundenen zweiten Stapelkomponente (2) angeordnet und mit der zweiten Stapelkomponente (2) verbunden wird und – die zweite Stapelkomponente (2) und die dritte Stapelkomponente (3) mit mindestens einem Durchkontakt (5, 6, 7) als elektrischer Verbindung zwischen den Leitern (4) versehen werden, – wobei mindestens eine der Stapelkomponenten (1, 2, 3) eine Halbleiterschicht oder ein Halbleitersubstrat aufweist, dadurch gekennzeichnet, dass – der Durchkontakt (5, 7) der zweiten Stapelkomponente (2) in einer Öffnung (15, 17) angeordnet wird, die nach der Verbindung der ersten Stapelkomponente (1) und der zweiten Stapelkomponente (2) in der zweiten Stapelkomponente (2) hergestellt wird.
  2. Verfahren nach Anspruch 1, bei dem der Durchkontakt (5) der zweiten Stapelkomponente (2) vor der Verbindung der zweiten Stapelkomponente (2) und der dritten Stapelkomponente (3) hergestellt wird.
  3. Verfahren nach Anspruch 1 oder 2, bei dem der Durchkontakt (5, 7) der zweiten Stapelkomponente (2) hergestellt wird, indem eine Anschlusskontaktfläche (24) eines der Leiter (4) in der Öffnung (15, 17) der zweiten Stapelkomponente (2) freigelegt wird und eine Metallisierung (8) in der Öffnung (15, 17) aufgebracht wird, mit der der Durchkontakt (5, 7) in elektrisch leitender Verbindung mit der Anschlusskontaktfläche (24) gebildet wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem nach der Herstellung des Durchkontaktes (5) der zweiten Stapelkomponente (2) und nach der Verbindung der dritten Stapelkomponente (3) mit der zweiten Stapelkomponente (2) eine weitere Öffnung (16) in der dritten Stapelkomponente (3) hergestellt wird und der Durchkontakt (6) der dritten Stapelkomponente (3) in der weiteren Öffnung (16) hergestellt wird.
  5. Verfahren nach Anspruch 4, bei dem der Durchkontakt (6) der dritten Stapelkomponente (3) hergestellt wird, indem eine weitere Anschlusskontaktfläche (25) eines weiteren Leiters (12, 23) in der weiteren Öffnung (16) freigelegt wird und eine weitere Metallisierung (9) aufgebracht wird, mit der der Durchkontakt (6) der dritten Stapelkomponente (3) in elektrisch leitender Verbindung mit der weiteren Anschlusskontaktfläche (25) gebildet wird.
  6. Verfahren nach Anspruch 1, bei dem nach der Verbindung der dritten Stapelkomponente (3) mit der zweiten Stapelkomponente (2) die Öffnung (17) in der zweiten Stapelkomponente (2) und in der dritten Stapelkomponente (3) gemeinsam hergestellt wird.
  7. Verfahren nach Anspruch 6, bei dem der Durchkontakt (7) der zweiten Stapelkomponente (2) auch als Durchkontakt der dritten Stapelkomponente (3) hergestellt wird, indem eine Anschlusskontaktfläche (24) eines der Leiter (4) in der Öffnung (17) der zweiten Stapelkomponente (2) und der dritten Stapelkomponente (3) freigelegt wird und eine Metallisierung (10) in der Öffnung (17) aufgebracht wird, mit der der Durchkontakt (7) in elektrisch leitender Verbindung mit der Anschlusskontaktfläche (24) gebildet wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem nach dem Verbinden der dritten Stapelkomponente (3) mit der zweiten Stapelkomponente (2) die erste Stapelkomponente (1) von der von der zweiten Stapelkomponente (2) abgewandten Rückseite (11) her gedünnt wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem mindestens eine der Stapelkomponenten (1, 2, 3) durch eine Anordnung einzelner Chips (21) in einem Verbindungsmaterial (22) gebildet wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem jede der Stapelkomponenten (1, 2, 3) eine Halbleiterschicht oder ein Halbleitersubstrat aufweist.
  11. Halbleiterstapel mit Durchkontakt, bei dem – eine erste Stapelkomponente (1), eine zweite Stapelkomponente (2) und eine dritte Stapelkomponente (3) übereinander angeordnet und miteinander verbunden sind, – ein Leiter (4) zwischen der ersten Stapelkomponente (1) und der zweiten Stapelkomponente (2) angeordnet ist, – eine Anschlusskontaktfläche (24) auf einer der zweiten Stapelkomponente (2) zugewandten Seite des Leiters (4) vorhanden ist, – eine Öffnung (15, 17) in der zweiten Stapelkomponente (2) über der Anschlusskontaktfläche (24) vorhanden ist und – eine Metallisierung (8, 10) auf der Anschlusskontaktfläche (24) und in der Öffnung (15, 17) angeordnet ist und einen Durchkontakt (5, 7) mindestens der zweiten Stapelkomponente (2) bildet, – wobei mindestens eine der Stapelkomponenten (1, 2, 3) eine Halbleiterschicht oder ein Halbleitersubstrat aufweist, dadurch gekennzeichnet, dass – ein weiterer Leiter (4) zwischen der ersten Stapelkomponente (1) und der zweiten Stapelkomponente (2) angeordnet ist, – eine weitere Anschlusskontaktfläche (33) auf einer von der zweiten Stapelkomponente (2) abgewandten Seite des Leiters oder des weiteren Leiters (4) vorhanden ist, – in der ersten Stapelkomponente (1) über der weiteren Anschlusskontaktfläche (33) eine weitere Öffnung (31) vorhanden ist und – eine weitere Metallisierung (32) auf der weiteren Anschlusskontaktfläche (33) und in der weiteren Öffnung (31) angeordnet ist und einen Durchkontakt (28) der ersten Stapelkomponente (1) bildet.
  12. Halbleiterstapel nach Anspruch 11, bei dem die Öffnung (17) in der zweiten Stapelkomponente (2) und in der dritten Stapelkomponente (3) gemeinsam vorhanden ist und der Durchkontakt (7) der zweiten Stapelkomponente (2) auch durch die dritte Stapelkomponente (3) geht.
  13. Halbleiterstapel nach Anspruch 11, bei dem – die Öffnung (17) nur in der zweiten Stapelkomponente (2) vorhanden ist, – ein weiterer Leiter (4) zwischen der zweiten Stapelkomponente (2) und der dritten Stapelkomponente (3) angeordnet ist und eine weitere Anschlusskontaktfläche (25) auf einer der dritten Stapelkomponente (3) zugewandten Seite aufweist, – eine weitere Öffnung (16) in der dritten Stapelkomponente (3) über der weiteren Anschlusskontaktfläche (25) vorhanden ist und – eine weitere Metallisierung (9) auf der weiteren Anschlusskontaktfläche (25) und in der weiteren Öffnung (16) angeordnet ist und einen Durchkontakt (6) der dritten Stapelkomponente (3) bildet.
  14. Halbleiterstapel nach einem der Ansprüche 11 bis 13, bei dem mindestens eine der Stapelkomponenten (1, 2, 3) durch eine Anordnung einzelner Chips (21) in einem Verbindungsmaterial (22) gebildet ist.
  15. Halbleiterstapel nach einem der Ansprüche 11 bis 14, bei dem jede der Stapelkomponenten (1, 2, 3) eine Halbleiterschicht oder ein Halbleitersubstrat aufweist.
  16. Halbleiterstapel nach einem der Ansprüche 11 bis 15, bei dem jeder Durchkontakt (5, 6, 7, 28) ein inneres Volumen (34) aufweist, das von der Metallisierung (8, 9, 10, 32) des Durchkontaktes (5, 6, 7, 28) nicht eingenommen wird.
DE201210108522 2012-09-12 2012-09-12 Verfahren zur Herstellung eines Halbleiterstapels und Halbleiterstapel mit rückseitigem Durchkontakt Withdrawn DE102012108522A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE201210108522 DE102012108522A1 (de) 2012-09-12 2012-09-12 Verfahren zur Herstellung eines Halbleiterstapels und Halbleiterstapel mit rückseitigem Durchkontakt

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE201210108522 DE102012108522A1 (de) 2012-09-12 2012-09-12 Verfahren zur Herstellung eines Halbleiterstapels und Halbleiterstapel mit rückseitigem Durchkontakt

Publications (1)

Publication Number Publication Date
DE102012108522A1 true DE102012108522A1 (de) 2014-03-13

Family

ID=50153185

Family Applications (1)

Application Number Title Priority Date Filing Date
DE201210108522 Withdrawn DE102012108522A1 (de) 2012-09-12 2012-09-12 Verfahren zur Herstellung eines Halbleiterstapels und Halbleiterstapel mit rückseitigem Durchkontakt

Country Status (1)

Country Link
DE (1) DE102012108522A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3293757A1 (de) * 2016-09-07 2018-03-14 IMEC vzw Verfahren zum bonden und verbinden von integrierten schaltungsvorrichtungen

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
EP1427006A1 (de) * 2002-12-03 2004-06-09 Shinko Electric Industries Co., Ltd. Verpackungsstruktur für elektronische Bauteile und Methode zu deren Herstellung
US20060057836A1 (en) * 2004-09-10 2006-03-16 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
DE102006015975A1 (de) * 2005-06-09 2006-12-21 Samsung Electronics Co., Ltd., Suwon Halbleitervorrichtungen mit mehreren Ebenen und Verfahren zur Herstellung derselben
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7595559B2 (en) 2004-07-27 2009-09-29 Samsung Electronics Co., Ltd. Integrated circuit chip having pass-through vias therein that extend between multiple integrated circuits on the chip
DE102009004725A1 (de) * 2009-01-15 2010-07-29 Austriamicrosystems Ag Halbleiterschaltung mit Durchkontaktierung und Verfahren zur Herstellung vertikal integrierter Schaltungen
US8088648B2 (en) 2007-03-19 2012-01-03 Samsung Electronics Co., Ltd. Method of manufacturing a chip stack package
US8159075B2 (en) 2009-12-18 2012-04-17 United Microelectronics Corp. Semiconductor chip stack and manufacturing method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
EP1427006A1 (de) * 2002-12-03 2004-06-09 Shinko Electric Industries Co., Ltd. Verpackungsstruktur für elektronische Bauteile und Methode zu deren Herstellung
US7595559B2 (en) 2004-07-27 2009-09-29 Samsung Electronics Co., Ltd. Integrated circuit chip having pass-through vias therein that extend between multiple integrated circuits on the chip
US20060057836A1 (en) * 2004-09-10 2006-03-16 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
DE102006015975A1 (de) * 2005-06-09 2006-12-21 Samsung Electronics Co., Ltd., Suwon Halbleitervorrichtungen mit mehreren Ebenen und Verfahren zur Herstellung derselben
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US8088648B2 (en) 2007-03-19 2012-01-03 Samsung Electronics Co., Ltd. Method of manufacturing a chip stack package
DE102009004725A1 (de) * 2009-01-15 2010-07-29 Austriamicrosystems Ag Halbleiterschaltung mit Durchkontaktierung und Verfahren zur Herstellung vertikal integrierter Schaltungen
US8159075B2 (en) 2009-12-18 2012-04-17 United Microelectronics Corp. Semiconductor chip stack and manufacturing method thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Cheng-Ta Ko und Kuan-Neng Chen: "Wafer-level bonding/stacking technology for 3D integration" in Microelectronics Reliability 50 (2010), Seiten 481-488

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3293757A1 (de) * 2016-09-07 2018-03-14 IMEC vzw Verfahren zum bonden und verbinden von integrierten schaltungsvorrichtungen
US10170450B2 (en) 2016-09-07 2019-01-01 Imec Vzw Method for bonding and interconnecting integrated circuit devices

Similar Documents

Publication Publication Date Title
DE102015110731B4 (de) Hybride bondinselstruktur
DE102018116729B3 (de) Halbleiter-Bauelement-Package und Verfahren
DE112010000142B4 (de) Kostenoptimiertes Verfahren zum Bilden von hoch dichten passiven Kondensatoren zum Ersetzen diskreter Kondensatoren unter Verwendung eines kostenoptimierten modularen 3D-Wafer-Wafer-Integrationsschemas
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102016100270B4 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE102014111783B4 (de) Gestapelte integrierte Schaltungen mit Umverteilungsleitungen und Verfahren zu ihrer Herstellung
DE102014118969B4 (de) Verfahren zum Herstellen einer 3DIC Dichtungsring-Struktur
DE102007034306B3 (de) Halbleitersubstrat mit Durchkontaktierung und Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE102013101327B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements und Halbleiter-Bauelement
DE112012001870B4 (de) Optimierter ringförmiger Kupfer-TSV
DE102011054908B4 (de) Halbleitervorrichtung, Herstellungsverfahren hierfür und Halbleitergehäuse, das die Halbleitervorrichtung aufweist
DE102008033395B3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE102019118624B4 (de) Platzierung von dummy-dies ohne rückseitenaussplitterung
DE102011000926A1 (de) Integrierte Schaltkreis-Anordnung und Verfahren zum Anfertigen derselben
DE102011087279A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE112007000267T5 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
WO2010081603A1 (de) Halbleiterschaltung mit durchkontaktierung und verfahren zur herstellung vertikal integrierter schaltungen
DE102016226280B4 (de) Vorrichtungsschichtübertragung mit einem erhaltenen handhabungs-waferabschnitt
DE102017122831B4 (de) Gehäusestrukturen und Ausbildungsverfahren
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102021100457B4 (de) Rückseiten- oder vorderseiten-substratdurchkontaktierungslandung (tsv-landung) auf metall
DE102020124131A1 (de) Halbleitervorrichtung und verfahren
DE102017122096A1 (de) Gehäusetrukturen und Ausbildungsverfahren
DE112011103040T5 (de) Verfahren zum Ausbilden von Wafer-Durchkontaktierungen in Halbleiterstrukturen unter Verwendung von Opfermaterial und mit diesen Verfahren hergestellte Halbleiterstrukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20150401