DE102018116729B3 - Halbleiter-Bauelement-Package und Verfahren - Google Patents

Halbleiter-Bauelement-Package und Verfahren Download PDF

Info

Publication number
DE102018116729B3
DE102018116729B3 DE102018116729.6A DE102018116729A DE102018116729B3 DE 102018116729 B3 DE102018116729 B3 DE 102018116729B3 DE 102018116729 A DE102018116729 A DE 102018116729A DE 102018116729 B3 DE102018116729 B3 DE 102018116729B3
Authority
DE
Germany
Prior art keywords
die
alignment marks
dummy
carrier substrate
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018116729.6A
Other languages
English (en)
Inventor
Chen-Hua Yu
Sung-Feng Yeh
Ming-Fa Chen
Hsien-Wei Chen
Hui-Wen Liu
Ching-Pin Yuan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of DE102018116729B3 publication Critical patent/DE102018116729B3/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1141—Manufacturing methods by blanket deposition of the material of the bump connector in liquid form
    • H01L2224/11424—Immersion coating, e.g. in a solder bath
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1143—Manufacturing methods by blanket deposition of the material of the bump connector in solid form
    • H01L2224/11436—Lamination of a preform, e.g. foil, sheet or layer
    • H01L2224/1144—Lamination of a preform, e.g. foil, sheet or layer by transfer printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/11452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8013—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8192—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Aufeinanderstapeln einer Mehrzahl von ersten Dies, um einen Bauelementstapel herzustellen; Freilegen von Prüfpads eines obersten Dies des Bauelementstapels; Prüfen des Bauelementstapels unter Verwendung der Prüfpads des obersten Dies; und nach dem Prüfen des Bauelementstapels Herstellen von Bondpads in dem obersten Die, wobei die Bondpads von den Prüfpads verschieden sind.

Description

  • Hintergrund der Erfindung
  • Seit dem Aufkommen des integrierten Schaltkreises (IC) hat die Halbleiterbranche durch ständige Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein kontinuierliches schnelles Wachstum erfahren. Größtenteils sind diese Verbesserungen der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückführen, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Diese Verbesserungen der Integrationsdichte sind im Wesentlichen zweidimensionaler (2D) Art, insofern als die Fläche, die von den integrierten Komponenten eingenommen wird, im Wesentlichen auf der Oberfläche eines Halbleiterwafers ist. Die erhöhte Dichte und die entsprechende Verringerung der Fläche des integrierten Schaltkreises haben im Allgemeinen das Vermögen überstiegen, einen integrierten Schaltkreis-Chip direkt auf ein Substrat zu bonden. Interposer sind zum Umverteilen von Kugelkontaktflächen von der Fläche des Chips auf eine größere Fläche des Interposers verwendet worden. Außerdem haben Interposer ein dreidimensionales (3D) Package ermöglicht, das mehrere Chips aufweist. Zur Berücksichtigung von 3D-Aspekten sind auch weitere Packages entwickelt worden.
    Die US 2015/0037914 A1 befasst sich mit dem Testen von gestapelten Chips mit Prüfpads und Bondpads. Die US 2018/0138101 A1 , die US 2007/01 26085 A1 und die US 2011/0026232 A1 behandeln Dummy-Vorrichtungen in gestapelten Anordnungen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist eine Schnittansicht eines integrierten Schaltkreiselements gemäß einigen Ausführungsformen.
    • Die 2A bis 2L sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen.
    • 3 ist eine Schnittansicht eines Dummy-Bauelements gemäß einigen Ausführungsformen.
    • Die 4A bis 4D sind Draufsichten von Justiermarken, gemäß verschiedenen Ausführungsformen.
    • Die 5A bis 5J sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen.
    • Die 6A und 6B zeigen Abwandlungen der Bauelement-Packages, gemäß verschiedenen Ausführungsformen.
    • Die 7A bis 7C sind Top-Down-Ansichten, die einen Bauelementstapel auf verschiedenen Herstellungsstufen zeigen, gemäß verschiedenen Ausführungsformen.
    • Die 8A bis 8C sind Draufsichten einer Schicht eines Bauelement-Packages, gemäß einigen Ausführungsformen.
    • Die 9A bis 9H sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen wird ein Bauelementstapel auf einem Trägersubstrat hergestellt. Der Bauelementstapel kann z. B. ein Speicherwürfel mit mehreren Speicher-Dies sein. Der Bauelementstapel wird dann von dem Trägersubstrat entfernt und unter Verwendung von dedizierten Prüfpads geprüft. Für die spätere Bearbeitung werden nur erwiesenermaßen gute Bauelementstapel verwendet, wodurch die Produktionsausbeute erhöht werden kann. Außerdem werden bei einigen Ausführungsformen Dummy-Bauelemente zu den Schichten des Bauelementstapels hinzugefügt. Die Dummy-Bauelemente können die Wärme-Abführung des Bauelementstapels verbessern. Schließlich weisen bei einigen Ausführungsformen die Dummy-Bauelemente Justiermarken auf. Durch Verwenden der Dummy-Bauelemente für die Justierung können Justiermarken aus den Dies des Bauelementstapels ausgelassen werden, sodass die verfügbare Trassierungsfläche der Dies vergrößert werden kann.
  • 1 ist eine Schnittansicht eines integrierten Schaltkreiselements 50, gemäß einigen Ausführungsformen. Das integrierte Schaltkreiselement 50 kann Folgendes sein: ein logischer Die, wie etwa eine zentrale Verarbeitungseinheit (CPU), eine grafische Verarbeitungseinheit (GPU), ein Ein-Chip-System (SoC), ein Microcontroller usw.; ein Speicher-Die, wie etwa ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher) usw.; ein Power-Management-Die, wie etwa ein PMIC-Die (PMIC: power management integrated circuit; integrierter Power-Management-Schaltkreis); ein Hochfrequenz-Die; ein Sensor-Die; ein MEMS-Die (MEMS: mikroelektromechanisches System); ein Signalverarbeitungs-Die, wie etwa ein DSP-Die (DSP: digitale Signalverarbeitung); ein Front-End-Die, wie etwa ein analoger Front-End(AFE)-Die; oder dergleichen oder eine Kombination davon. Das integrierte Schaltkreiselement 50 kann in einem Wafer (nicht dargestellt) hergestellt werden, der unterschiedliche Bauelementbereiche aufweisen kann, die in späteren Schritten zu einer Mehrzahl von integrierten Schaltkreiselementen 50 vereinzelt werden. Die integrierten Schaltkreiselemente 50 werden bei der späteren Bearbeitung aufeinander gestapelt, um ein Bauelement-Package herzustellen. Das integrierte Schaltkreiselement 50 weist ein Substrat 52, leitfähige Durchkontaktierungen 54, eine Verbindungsstruktur 56, Prüfpads 58, eine dielektrische Schicht 60, Bondpads 62 und leitfähige Durchkontaktierungen 64 auf.
  • Das Substrat 52 kann ein Volumenhalbleiter-Substrat, ein Halbleiter-auf-Isolator(SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats 52 kann Folgendes umfassen: Silizium oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Substrat 52 kann dotiert oder undotiert sein. In und/oder auf einer aktiven Fläche (z. B. der Fläche, die nach oben zeigt) des Substrats 52 können Bauelemente (nicht dargestellt), wie etwa Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen, hergestellt werden.
  • Die leitfähigen Durchkontaktierungen 54 werden so hergestellt, dass sie sich von der aktiven Fläche des Substrats 52 in das Substrat 52 erstrecken. Bei einigen Ausführungsformen verlaufen die leitfähigen Durchkontaktierungen 54, wenn sie zuerst hergestellt werden, nicht zu einer Rückseite (z. B. der nach oben zeigenden Fläche, die der aktiven Fläche gegenüberliegt) des Substrats 52. Die leitfähigen Durchkontaktierungen 54 werden gelegentlich auch als Durchkontaktierungen durch das Substrat oder als Durchkontaktierungen durch Silizium (TSVs) bezeichnet, wenn das Substrat 52 ein Siliziumsubstrat ist. Die leitfähigen Durchkontaktierungen 54 können durch Erzeugen von Aussparungen in dem Substrat 52 hergestellt werden, zum Beispiel durch Ätzen, Fräsen, Laserverfahren, eine Kombination davon oder dergleichen. In den Aussparungen kann ein dünnes dielektrisches Material hergestellt werden, wie etwa mit einem Oxidationsverfahren. Über der aktiven Fläche des Substrats 52 und in den Öffnungen kann eine dünne Sperrschicht zum Beispiel durch chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), physikalische Aufdampfung (PVD), thermische Oxidation, eine Kombination davon oder dergleichen konform abgeschieden werden. Die Sperrschicht kann aus einem Oxid, einem Nitrid oder einem Oxidnitrid, wie etwa Titannidrid, Titanoxidnitrid, Tantalnitrid, Tantaloxidnitrid, Wolframnitrid oder einer Kombination davon, oder dergleichen bestehen. Über der Sperrschicht und in den Öffnungen kann ein leitfähiges Material abgeschieden werden. Das leitfähige Material kann durch elektrochemische Plattierung, CVD, ALD, PVD, eine Kombination davon oder dergleichen abgeschieden werden. Beispiele für das leitfähige Material sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen. Überschüssige Teile des leitfähigen Materials und der Sperrschicht werden von der aktiven Fläche des Substrats 52 zum Beispiel durch eine chemisch-mechanische Polierung (CMP) entfernt. Die leitfähigen Durchkontaktierungen 54 weisen gemeinsam die Sperrschicht und das leitfähige Material auf, wobei sich die Sperrschicht zwischen dem leitfähigen Material und dem Substrat 52 befindet.
  • Auf der aktiven Fläche des Substrats 52, über den leitfähigen Durchkontaktierungen 54, wird eine Verbindungsstruktur 56 hergestellt, die eine oder mehrere dielektrische Schichten und jeweilige Metallisierungsstrukturen hat. Die dielektrischen Schichten können Zwischenmetalldielektrikum-Schichten (IMD-Schichten) sein. Die IMD-Schichten können zum Beispiel aus einem dielektrischen Low-k-Material, wie etwa undotiertem Silicatglas (USG), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), SiOxCy, Aufschleuderglas, Aufschleuderpolymeren, Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffen daraus, Kombinationen davon oder dergleichen, mit einem geeigneten Verfahren, das auf dem Fachgebiet bekannt, wie etwa Aufschleudern, chemische Aufdampfung (CVD), plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD) oder dergleichen hergestellt werden. Die Metallisierungsstrukturen in den dielektrischen Schichten können elektrische Signale zwischen den Bauelementen des Substrats 52 übertragen, wie etwa unter Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und sie können außerdem verschiedene elektrische Bauelemente enthalten, wie etwa Kondensatoren, Widerstände, Induktoren oder dergleichen. Darüber hinaus sind die leitfähigen Durchkontaktierungen 54 mit den Metallisierungsstrukturen elektrisch verbunden. Die Metallisierungsstrukturen können aus einem leitfähigen Material, wie etwa Kupfer, Aluminium oder dergleichen oder Kombinationen davon, bestehen. Die verschiedenen Bauelemente und Metallisierungsstrukturen können miteinander verbunden werden, um eine oder mehrere Funktionen zu erfüllen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Stromverteiler, E/A-Schaltungen oder dergleichen umfassen. Darüber hinaus werden in und/oder auf der Verbindungsstruktur 56 Verbindungselemente, wie etwa leitfähige Säulen oder Kontaktpads, hergestellt, um einen äußeren elektrischen Anschluss für die Schaltkreise und Bauelemente bereitzustellen. Die vorstehenden Beispiele dienen nur der Erläuterung, und bei anderen Ausführungsformen können weniger oder zusätzliche Elemente verwendet werden. Gegebenenfalls können auch andere Schaltkreise für eine gegebene Anwendung verwendet werden.
  • Die Prüfpads 58 sind eine Teilmenge der Verbindungselemente, die in und/oder auf der Verbindungsstruktur 56 hergestellt werden. Die Prüfpads 58 werden in späteren Schritten für die Prüfung von Bauelementen verwendet, und sie sind während des normalen Betriebs des integrierten Schaltkreiselements 50 nicht elektrisch verbunden oder aktiv. Bei einigen Ausführungsformen bestehen die Prüfpads 58 aus einem kostengünstigeren Material (z. B. Aluminium) als dem leitfähigen Material der Metallisierungsstrukturen in der Verbindungsstruktur 56.
  • Die dielektrische Schicht 60 bedeckt die Prüfpads 58 und ist über der Verbindungsstruktur 56 angeordnet. Die dielektrische Schicht 60 weist eine oder mehrere Schichten aus nicht-fotostrukturierbaren dielektrischen Materialien auf, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen. Bei einigen Ausführungsformen wird die dielektrische Schicht 60 später zum Bonden verwendet, und sie kann ein Oxid, wie etwa Siliziumoxid, sein. Die dielektrische Schicht 60 kann durch CVD, PVD, ALD, Schleuderbeschichtung, eine Kombination davon oder dergleichen hergestellt werden.
  • Die Bondpads 62 werden in der dielektrischen Schicht 60 hergestellt und werden durch die leitfähigen Durchkontaktierungen 64 physisch und elektrisch mit der Verbindungsstruktur 56 verbunden. Die Bondpads 62 und die leitfähigen Durchkontaktierungen 64 weisen ein leitfähiges Material auf, das ein metallisches Material mit einem Metall oder einer Metalllegierung sein kann, wie etwa Kupfer, Silber, Gold, Wolfram, Cobalt, Aluminium oder Legierungen daraus. Bei einigen Ausführungsformen werden die Bondpads 62 und die leitfähigen Durchkontaktierungen 64 mit einem Dual-Damascene-Prozess hergestellt. Als ein Beispiel für diesen Prozess können Öffnungen für die Bondpads 62 und die leitfähigen Durchkontaktierungen 64 in der dielektrischen Schicht 60 erzeugt werden, eine dünne Seedschicht wird in den Öffnungen abgeschieden, und das leitfähige Material wird zum Beispiel durch elektrochemische Plattierung (ECP) oder stromlose Plattierung von der Seedschicht in die Öffnungen gefüllt. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, sodass Oberseiten der Bondpads und der dielektrischen Schicht 60 auf gleicher Höhe sind. Bei einigen Ausführungsformen bestehen die Bondpads 62 und die Prüfpads 58 aus unterschiedlichen leitfähigen Materialien.
  • Die 2A bis 2L sind verschiedene Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen. Wie nachstehend näher dargelegt wird, zeigen die 2A bis 2L einen Prozess, bei dem ein Bauelementstapel 102 durch Aufeinanderstapeln von mehreren ersten integrierten Schaltkreiselementen, wie etwa den in 1 gezeigten integrierten Schaltkreiselementen 50, hergestellt wird, und der Bauelementstapel 102 kann bei einer Ausführungsform Speicher-Dies umfassen. Der Bauelementstapel 102 wird von oben nach unten (oder umgekehrt) hergestellt, wobei das oberste Bauelement der ersten integrierten Schaltkreiselemente 50 mit der aktiven Seite nach unten an einem Träger befestigt wird und anschließend darunter befindliche Schichten des Bauelementstapels 102 an dem obersten Bauelement befestigt werden. Nach der Herstellung wird der Bauelementstapel 102 geprüft, um eine spätere Bearbeitung von erwiesenermaßen schlechten Die-Stapeln zu reduzieren oder zu vermeiden.
  • Anschließend wird der Bauelementstapel 102 an einem zweiten integrierten Schaltkreiselement 120 (siehe z. B. 2I) befestigt, um ein erstes Bauelement-Package 100 (siehe z. B. 2I) herzustellen. Das zweite integrierte Schaltkreiselement 120 kann eine Struktur haben, die der des ersten integrierten Schaltkreiselements 50 ähnlich ist, und es kann bei einer Ausführungsform ein Logik-Die sein. Bei einer Ausführungsform ist das erste Bauelement-Package 100 ein Chip-auf-Wafer(CoW)-Package, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können. Dann wird ein zweites Bauelement-Package 150 (siehe 2L) durch Montieren des ersten Bauelement-Packages 100 an ein Substrat hergestellt. Bei einer Ausführungsform ist das zweite Bauelement-Package 150 ein Chip-auf-Wafer-auf-Substrat(CoWoS)-Package, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können.
  • Kommen wir nun zu 2A. Hier wird eine Bondschicht 106 auf einem ersten Trägersubstrat 104 abgeschieden, und ein oberstes integriertes Schaltkreiselement 50A wird an der Bondschicht 106 befestigt. Das erste Trägersubstrat 104 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat, ein Siliziumwafer oder dergleichen sein. Auf dem ersten Trägersubstrat 104 können mehrere Bauelement-Packages gleichzeitig hergestellt werden. Die Bondschicht 106 dient zum Befestigen des obersten integrierten Schaltkreiselements 50A an dem ersten Trägersubstrat 104. Bei einigen Ausführungsformen ist das erste Trägersubstrat 104 ein Siliziumwafer. Bei diesen Ausführungsformen weist die Bondschicht 106 ein siliziumhaltiges dielektrisches Material auf, wie etwa Siliziumoxid oder Siliziumnitrid, und sie kann durch CVD, PVD, Schleuderbeschichtung oder dergleichen hergestellt werden. Das dielektrische Material kann für eine Bondung, wie etwa eine Oxid-Oxid-Bondung, verwendet werden, bei der die dielektrische Schicht 60 des obersten integrierten Schaltkreiselements 50A an die Bondschicht 106 gebondet wird. Bei einigen Ausführungsformen ist das erste Trägersubstrat 104 Glas. Bei diesen Ausführungsformen umfasst die Bondschicht 106 eine Ablöseschicht, wie etwa einen Licht-Wärme-Umwandlungs(LTHC)-Ablösebelag, einen Ultraviolett(UV)-Klebstoff oder dergleichen. Die Ablöseschicht kann ein Klebstoff sein und kann zum Ankleben des obersten integrierten Schaltkreiselements 50A an das erste Trägersubstrat 104 verwendet werden. Das oberste integrierte Schaltkreiselement 50A kann vor seiner Befestigung geprüft werden, sodass nur erwiesenermaßen gute Dies zum Herstellen des Bauelementstapels 102 verwendet werden.
  • Das oberste integrierte Schaltkreiselement 50A kann dem integrierten Schaltkreiselement 50 ähnlich sein, das vorstehend unter Bezugnahme auf 2A erörtert worden ist, mit der Ausnahme, dass die Bondpads 62 und die leitfähigen Durchkontaktierungen 64 erst nach dem Ankleben an das erste Trägersubstrat 104 hergestellt werden. Wie später näher dargelegt wird, wird der Bauelementstapel 102 nach der Herstellung geprüft. Da sich das oberste integrierte Schaltkreiselement 50A auf der obersten Schicht des Bauelementstapels 102 befindet, werden die Prüfpads 58 des obersten integrierten Schaltkreiselements 50A für die Bauelementprüfung verwendet. Die Bondpads 62 und die leitfähigen Durchkontaktierungen 64 des obersten integrierten Schaltkreiselements 50A können nach der Prüfung hergestellt werden, um eine Beschädigung der Bondpads 62 bei der Prüfung zu vermeiden.
  • In 2B wird ein oberstes Verkapselungsmaterial 110A um das oberste integrierte Schaltkreiselement 50A und über dem ersten Trägersubstrat 104 hergestellt. Das oberste Verkapselungsmaterial 110A kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Pressspritzen oder dergleichen aufgebracht werden. Das oberste Verkapselungsmaterial 110A kann über dem obersten integrierten Schaltkreiselement 50A und dem ersten Trägersubstrat 104 hergestellt werden, sodass sie vergraben oder bedeckt werden. Dann wird das oberste Verkapselungsmaterial 110A gehärtet. Dann werden das oberste Verkapselungsmaterial 110A und das oberste integrierte Schaltkreiselement 50A zum Beispiel mit einer CMP gedünnt, sodass die leitfähigen Durchkontaktierungen 54 des obersten integrierten Schaltkreiselements 50A freigelegt werden. Nach den Dünnen sind Oberseiten des obersten Verkapselungsmaterials 110A und der leitfähigen Durchkontaktierungen 54 auf gleicher Höhe mit der Rückseite des obersten integrierten Schaltkreiselements 50A.
  • In 2C wird ein mittleres integriertes Schaltkreiselement 50B an dem obersten integrierten Schaltkreiselement 50A befestigt. Insbesondere wird die aktive Fläche des mittleren integrierten Schaltkreiselements 50B an der Rückseite des obersten integrierten Schaltkreiselements 50A befestigt. Im Gegensatz zu dem obersten integrierten Schaltkreiselement 50A weist das mittlere integrierte Schaltkreiselement 50B beim Ankleben an das oberste integrierte Schaltkreiselement 50A nicht die Bondpads 62 und die leitfähigen Durchkontaktierungen 64 auf. Das mittlere integrierte Schaltkreiselement 50B kann vor seiner Befestigung geprüft werden, sodass nur erwiesenermaßen gute Dies zum Herstellen des Bauelementstapels 102 verwendet werden.
  • Bei einigen Ausführungsformen werden die integrierten Schaltkreiselemente 50A und 50B durch Hybridbondung befestigt. Vor der Durchführung der Bondung kann eine Oberflächenbehandlung an den integrierten Schaltkreiselementen 50A und 50B durchgeführt werden. Die Oberflächenbehandlung kann ein Plasmabehandlungsprozess sein, und das Prozessgas, das zum Erzeugen des Plasmas verwendet wird, kann ein Wasserstoffhaltiges Gas sein, das ein erstes Gas mit Wasserstoff (H2) und Argon (Ar), ein zweites Gas mit H2 und Stickstoff (N2) oder ein drittes Gas mit H2 und Helium (He) umfasst. Durch die Behandlung steigt die Anzahl von OH-Gruppen an der Oberfläche der dielektrischen Schicht 60. Dann kann ein Vorbondprozess durchgeführt werden, bei dem die integrierten Schaltkreiselemente 50A und 50B justiert werden. Die integrierten Schaltkreiselemente 50A und 50B werden gegeneinander gepresst, sodass schwache Bondverbindungen zwischen dem Substrat 52 des obersten integrierten Schaltkreiselements 50A und der dielektrischen Schicht 60 des mittleren integrierten Schaltkreiselements 50B entstehen. Nach dem Vorbondprozess werden die integrierten Schaltkreiselemente 50A und 50B geglüht, um die schwachen Bondverbindungen zu stärken und eine Schmelzbondverbindung herzustellen. Während der Glühung wird das H der OH-Bindungen freigesetzt, sodass Si-O-Si-Bindungen zwischen den integrierten Schaltkreiselementen 50A und 50B entstehen, wodurch die Bindungen gestärkt werden. Bei der Hybridbondung kommt es auch zu einer direkten Metall-Metall-Bindung zwischen den leitfähigen Durchkontaktierungen 54 des obersten integrierten Schaltkreiselements 50A und den Bondpads 62 des mittleren integrierten Schaltkreiselements 50B. Somit ist die resultierende Bondung ein Hybridzustand, der die Si-O-Si-Bindung und die Metall-Metall-Direktbindung umfasst.
  • In 2D wird ein mittleres Verkapselungsmaterial 110B um das mittlere integrierte Schaltkreiselement 50B und über dem ersten Trägersubstrat 104 hergestellt. Das mittlere Verkapselungsmaterial 110B kann aus einem Material bestehen, das aus den Materialien gewählt ist, die für das oberste Verkapselungsmaterial 110A in Frage kommen, oder es kann ein anderes Material sein. Das mittlere Verkapselungsmaterial 110B kann mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung des obersten Verkapselungsmaterials 110A in Frage kommen, oder es kann mit einem anderen Verfahren hergestellt werden.
  • In 2E werden die vorstehend beschriebenen Schritte wiederholt, bis der Bauelementstapel 102 ein unterstes integriertes Schaltkreiselement 50C aufweist, das von einem untersten Verkapselungsmaterial 110C umschlossen ist. Das unterste integrierte Schaltkreiselement 50C braucht nicht gedünnt zu werden, sodass die leitfähigen Durchkontaktierungen 54 des untersten integrierten Schaltkreiselements 50C elektrisch isoliert bleiben. Das unterste integrierte Schaltkreiselement 50C kann vor seiner Befestigung geprüft werden, sodass nur erwiesenermaßen gute Dies zum Herstellen des Bauelementstapels 102 verwendet werden.
  • Es dürfte wohlverstanden sein, dass der Bauelementstapel 102 jede Anzahl von Schichten aufweisen kann. Bei der dargestellten Ausführungsform weist der Bauelementstapel 102 drei Schichten auf. Bei einer anderen Ausführungsform weist der Bauelementstapel 102 zwei oder mehr als drei Schichten auf.
  • In 2F wird der Bauelementstapel 102 von dem ersten Trägersubstrat 104 entfernt, gewendet und an einem zweiten Trägersubstrat 112 befestigt. Bei Ausführungsformen, bei denen das erste Trägersubstrat 104 ein Siliziumwafer ist und die Bondschicht 106 eine dielektrische Schicht ist, kann die Entfernung durch Wegätzen oder Wegschleifen des Siliziumwafers und der dielektrischen Schicht erfolgen. Bei Ausführungsformen, bei denen das erste Trägersubstrat 104 Glas ist und die Bondschicht 106 eine Ablöseschicht ist, kann die Entfernung durch Projizieren von Licht, wie etwa von Laserlicht oder UV-Licht, auf die Ablöseschicht erfolgen, sodass sich die Ablöseschicht durch die Wärme des Lichts zersetzt und das Glas abgelöst wird. Das zweite Trägersubstrat 112 kann ein Siliziumwafer sein, und der Bauelementstapel 102 kann durch Bondung, wie etwa eine Oxid-Oxid-Bondung, unter Verwendung einer Bondschicht 114 an dem zweiten Trägersubstrat 112 befestigt werden. Die Bondschicht 114 kann ein Oxid sein, das mit der Schmelzbondung kompatibel ist, wie etwa Siliziumoxid. Die Bondschicht 114 kann auf eine Rückseite des Bauelementstapels 102 aufgebracht werden, wie etwa eine Rückseite des untersten integrierten Schaltkreiselements 50C, oder sie kann über der Oberseite des zweiten Trägersubstrats 112 zum Beispiel durch CVD oder dergleichen aufgebracht werden.
  • In 2G wird der Bauelementstapel 102 unter Verwendung einer Sonde 116 geprüft. Die Prüfpads 58 des untersten integrierten Schaltkreiselements 50C werden durch Strukturieren der dielektrischen Schicht 60 des untersten integrierten Schaltkreiselements 50C freigelegt, um Öffnungen 118 zu erzeugen. Die dielektrische Schicht 60 kann mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden. Bei einigen Ausführungsformen wird ein Fotoresistmaterial (nicht dargestellt) über der dielektrischen Schicht 60 hergestellt. Das Fotoresistmaterial wird anschließend bestrahlt (belichtet) und entwickelt, um einen Teil des Fotoresistmaterials zu entfernen. Anschließend werden die freigelegten Teile der dielektrischen Schicht 60 zum Beispiel mit einem geeigneten Ätzprozess entfernt, um die Öffnungen 118 zu erzeugen. Die Sonde 116 wird dann physisch und elektrisch mit den Prüfpads 58 verbunden, die von den Öffnungen 118 freigelegt worden sind. Die Prüfpads 58 werden zum Prüfen des Bauelementstapels 102 verwendet, sodass nur erwiesenermaßen gute Bauelementstapel für die weitere Bearbeitung verwendet werden. Die Prüfung kann eine Prüfung der Funktionalität der verschiedenen integrierten Schaltkreiselemente oder eine Prüfung auf bekannte offene Stromkreise oder Kurzschlüsse umfassen, die auf Grund des Entwurfs der integrierten Schaltkreiselemente zu erwarten sind. Während der Prüfung können alle integrierten Schaltkreiselemente des Bauelementstapels 102 kaskadenartig geprüft werden.
  • In 2H wird die Sonde 116 entfernt, und die Öffnungen 118 werden gefüllt. Die Öffnungen 118 können dadurch gefüllt werden, dass mehr dielektrisches Material der dielektrischen Schicht 60 in den Öffnungen 118 hergestellt (oder abgeschieden) wird und eine Planarisierung, wie etwa eine CMP, zum Entfernen von überschüssigem dielektrischen Material außerhalb der Öffnungen 118 durchgeführt wird. Dann werden die Bondpads 62 und die leitfähigen Durchkontaktierungen 64 in der dielektrischen Schicht 60 des untersten integrierten Schaltkreiselements 50C mit den vorstehenden beschriebenen Verfahren hergestellt. Es ist zu beachten, dass die Bondpads 62 von den Prüfpads 58 verschieden sind. Die Prüfpads 58 können in dem untersten integrierten Schaltkreiselement 50C nach Beendigung der Prüfung ungenutzt bleiben.
  • In 2I wird ein zweites integriertes Schaltkreiselement 120 an dem Bauelementstapel 102 befestigt, sodass das erste Bauelement-Package 100 entsteht. Das zweite integrierte Schaltkreiselement 120 kann eine andere Funktion als die integrierten Schaltkreiselemente 50A, 50B und 50C haben. Zum Beispiel können die integrierten Schaltkreiselemente 50A, 50B und 50C Speicherbauelemente sein, und das zweite integrierte Schaltkreiselement 120 kann ein logisches Bauelement, wie etwa eine zentrale Verarbeitungseinheit (CPU), eine grafische Verarbeitungseinheit (GPU), ein Ein-Chip-System (SoC), ein Microcontroller usw. sein. Das zweite integrierte Schaltkreiselement 120 kann durch Hybridbondung unter Verwendung der dielektrischen Schicht 60 und der Bondpads 62 des untersten integrierten Schaltkreiselements 50C an dem untersten integrierten Schaltkreiselement 50C befestigt werden. Ein Verkapselungsmaterial 121 wird um das zweite integrierte Schaltkreiselement 120 und über dem Bauelementstapel 102 hergestellt. Das Verkapselungsmaterial 121 kann aus einem Material bestehen, das aus den Materialien gewählt ist, die für das oberste Verkapselungsmaterial 110A in Frage kommen, oder es kann ein anderes Material sein. Das Verkapselungsmaterial 121 kann mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung des obersten Verkapselungsmaterials 110A in Frage kommen, oder es kann mit einem anderen Verfahren hergestellt werden.
  • In 2J wird das erste Bauelement-Package 100 unter Verwendung einer Sonde 122 geprüft. Das erste Bauelement-Package 100 wird unter Verwendung der Prüfpads 58 des zweiten integrierten Schaltkreiselements 120 geprüft. Es können Öffnungen 124 erzeugt werden, die die Prüfpads 58 des zweiten integrierten Schaltkreiselements 120 freilegen, und das zweite integrierte Schaltkreiselement 120 kann mit einem ähnlichen Verfahren wie dem Verfahren zum Prüfen des Bauelementstapels 102 geprüft werden. Die Prüfung kann eine Prüfung der Funktionalität der integrierten Schaltkreiselemente des ersten Bauelement-Packages 100 oder eine Prüfung auf bekannte offene Stromkreise oder Kurzschlüsse umfassen, die auf Grund des Entwurfs der integrierten Schaltkreiselemente zu erwarten sind.
  • In 2H wird die Sonde 122 entfernt, und die Öffnungen 124 werden gefüllt. Die Öffnungen 124 können mit einem ähnlichen Verfahren wie dem Verfahren zum Füllen der Öffnungen 118 gefüllt werden. Dann werden Kontakthügel 126 auf dem zweiten integrierten Schaltkreiselement 120 hergestellt, und auf den Kontakthügeln 126 werden leitfähige Verbindungselemente 128 hergestellt.
  • Die Kontakthügel 126 können Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold), Kugelgitter-Array(BGA)-Kontakthügel oder dergleichen sein. Bei einer Ausführungsform sind die Kontakthügel 126 C4-Kontakthügel. Die Kontakthügel 126 können durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Kontakthügel 126 können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Bei einigen Ausführungsformen wird eine metallische Verkappungsschicht (nicht dargestellt) auf den Kontakthügeln 126 hergestellt. Die metallische Verkappungsschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und kann mit einem Plattierungsprozess hergestellt werden.
  • Die leitfähigen Verbindungselemente 128 können aus einem leitfähigen Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder einer Kombination davon bestehen. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 128 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um die leitfähigen Verbindungselemente 128 in die gewünschten Kontakthügelformen zu bringen. Bei einigen Ausführungsformen können die Kontakthügel 126 und die leitfähigen Verbindungselemente 128 beide aus Lot bestehen.
  • Nachdem die Herstellung des ersten Bauelement-Packages 100 beendet ist, wird das erste Bauelement-Package 100 von benachbarten Bauelement-Packages vereinzelt, die auf dem gleichen Trägerwafer hergestellt sind. Die Vereinzelung kann zum Beispiel durch Zersägen oder Laserschneiden erfolgen. Bei einigen Ausführungsformen bleibt nach der Vereinzelung das zweite Trägersubstrat 112 zurück. Wie später näher dargelegt wird, kann das zweite Trägersubstrat 112 die Wärme-Abführung von dem ersten Bauelement-Package 100 unterstützen. Bei einigen Ausführungsformen kann das zweite Trägersubstrat 112 entfernt werden, und optional können andere Strukturen, wie etwa ein Kühlsystem, angebracht werden. Bei der dargestellten Ausführungsform sind die leitfähigen Durchkontaktierungen 54 des obersten integrierten Schaltkreiselements 50A in dem ersten Bauelement-Package 100 elektrisch isoliert. Diese leitfähigen Durchkontaktierungen 54 können ungenutzt bleiben, sodass der gleiche Die zum Aufeinanderstapeln in dem Bauelementstapel 102 verwendet werden kann.
  • In 2L wird das zweite Bauelement-Package 150 durch Montieren des ersten Bauelement-Packages 100 an ein Package-Substrat 152 hergestellt. Das Package-Substrat 152 kann aus einem Halbleitermaterial bestehen, wie etwa Silizium, Germanium, Diamant oder dergleichen. Alternativ können auch Verbundmaterialien zum Einsatz kommen, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen. Darüber hinaus kann das Package-Substrat 152 ein SOI-Substrat sein. In der Regel umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Das Package-Substrat 152 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem mit Glasfasern verstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Package-Substrat 152 verwendet werden.
  • Das Package-Substrat 152 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Es können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, zum Erfüllen der baulichen und funktionellen Anforderungen an den Entwurf für das zweite Bauelement-Package 150 verwendet werden. Die Bauelemente können mit geeigneten Verfahren hergestellt werden.
  • Das Package-Substrat 152 kann außerdem Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) und Bondpads 154 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden, und sie sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltung verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem Dielektrikum (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) bestehen, wobei Durchkontaktierungen die Schichten aus dem leitfähigen Material miteinander verbinden, und sie können mit einem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden. Bei einigen Ausführungsformen ist das Package-Substrat 152 im Wesentlichen frei von aktiven und passiven Bauelementen.
  • Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 128 aufgeschmolzen, um das erste Bauelement-Package 100 an den Bondpads 154 zu befestigen, wodurch das zweite integrierte Schaltkreiselement 120 an das Package-Substrat 152 gebondet wird. Die leitfähigen Verbindungselemente 128 verbinden das Package-Substrat 152, wie etwa Metallisierungsschichten in dem Package-Substrat 152, elektrisch und/oder physisch mit dem ersten Bauelement-Package 100. Bei einigen Ausführungsformen können passive Bauelemente, wie etwa Bauelemente zur Oberflächenmontage (SMDs) (nicht dargestellt), vor der Montage auf das Package-Substrat 152 an dem zweiten Bauelement-Package 150 befestigt werden (z. B. an die Bondpads 154 gebondet werden). Bei diesen Ausführungsformen können die passiven Bauelemente an die gleiche Fläche des zweiten Bauelement-Packages 150 wie die leitfähigen Verbindungselemente 128 gebondet werden.
  • Auf die leitfähigen Verbindungselemente 128 kann ein Epoxid-Flussmittel (nicht dargestellt) aufgebracht werden, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxid-Anteils des Epoxid-Flussmittels zurückbleibt, nachdem das zweite Bauelement-Package 150 an dem Package-Substrat 152 befestigt worden ist. Dieser verbleibende EpoxidAnteil kann als einer Unterfüllung zum Reduzieren der mechanischen Spannung und zum Schützen der Verbindungsstellen fungieren, die durch das Aufschmelzen der leitfähigen Verbindungselemente 128 entstehen.
  • Zwischen dem zweiten integrierten Schaltkreiselement 120 und dem Package-Substrat 152 kann eine Unterfüllung (nicht dargestellt) so hergestellt werden, dass sie die leitfähigen Verbindungselemente 128 umschließt. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das erste Bauelement-Package 100 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das erste Bauelement-Package 100 befestigt wird.
  • 3 ist eine Schnittansicht eines Dummy-Bauelements 300 gemäß einigen Ausführungsformen. Das Dummy-Bauelement 300 erfüllt keine elektrische Funktion, und in ihm sind keine aktiven oder passiven Bauelemente hergestellt. Wie später näher dargelegt wird (z. B. bei der Ausführungsform der 5A bis 5J und der Ausführungsform der 9A bis 9H), kann das Dummy-Bauelement 300 vielmehr in den Bauelement-Packages der Ausführungsformen (z. B. den Bauelement-Packages 550 und 950, siehe unten) enthalten sein, um die Wärme-Abführung der resultierenden Packages zu verbessern. Das Dummy-Bauelement 300 weist ein Substrat 302, eine Trennschicht 304, eine Ätzstoppschicht 306, eine Zwischenmetalldielektrikum-Schicht (IMD-Schicht) 308, eine Justiermarke 310 und eine Bondschicht 312 auf.
  • Die Trennschicht 304 wird auf dem Substrat 302 hergestellt. Das Substrat 302 kann aus einem Material bestehen, das aus den Materialien gewählt ist, die für das Substrat 52 in Frage kommen, oder es kann ein anderes Material sein. Das Substrat 302 kann mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung des Substrats 302 in Frage kommen, oder es kann mit einem anderen Verfahren hergestellt werden. Die Trennschicht 304 unterstützt die elektrische Isolierung der Justiermarke 310. Die Trennschicht 304 kann aus einem dielektrischen Material, wie etwa Siliziumcarbid, Siliziumnitrid oder dergleichen, bestehen, und kann durch CVD, PVD oder dergleichen hergestellt werden. Bei einer Ausführungsform wird die Trennschicht 304 mit einer Dicke von weniger als etwa 500 nm (5 kÅ) hergestellt.
  • Auf der Trennschicht 304 wird die Ätzstoppschicht 306 hergestellt. Die Ätzstoppschicht 306 kann aus Siliziumcarbid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbonitrid oder dergleichen bestehen. Die Ätzstoppschicht 306 kann durch CVD, PVD, ALD, einen Aufschleuderdielektrikum-Prozess oder dergleichen oder eine Kombination davon hergestellt werden. Bei einer Ausführungsform wird die Ätzstoppschicht 306 mit einer Dicke von etwa 50 nm bis etwa 200 nm (etwa 500 Å bis etwa 2 kÅ) hergestellt.
  • Über der Ätzstoppschicht 306 wird die IMD-Schicht 308 hergestellt. Die IMD-Schicht 308 kann eine Schicht sein, die aus einem dielektrischen Low-k-Material mit einem k-Wert besteht, der kleiner als etwa 3,0 ist. Die IMD-Schicht 308 kann aus einem dielektrischen Extrem-Low-k(ELK)-Material mit einem k-Wert von weniger als 2,5 bestehen. Bei einigen Ausführungsformen kann die IMD-Schicht 308 aus Black Diamond® (eingetragenes Warenzeichen der Fa. Applied Materials), einem sauerstoff- und/oder kohlenstoffhaltigen dielektrischen Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen bestehen. Die IMD-Schicht 308 kann ein poröses Material sein. Die IMD-Schicht 308 kann auch aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxid oder dergleichen bestehen. Bei einer Ausführungsform wird die IMD-Schicht 308 mit einer Dicke von etwa 200 nm bis 800 nm (etwa 2 kÅ bis 8 kÅ) hergestellt. Bei einigen Ausführungsformen werden die Materialien für die Ätzstoppschicht 306 und die IMD-Schicht 308 so gewählt, dass eine hohe Ätzselektivität zwischen der Ätzstoppschicht 306 und der IMD-Schicht 308 erzielt wird, und daher kann die Ätzstoppschicht 306 zum Stoppen der Ätzung der IMD-Schicht 308 in späteren Bearbeitungsschritten verwendet werden.
  • Die Justiermarke 310 wird in der IMD-Schicht 308 hergestellt und kann durch die Ätzstoppschicht 306 und die Trennschicht 304 verlaufen. Die Justiermarke 310 kann mit einem Single-Damascene-Prozess hergestellt werden. Als ein Beispiel für die Herstellung der Justiermarke 310 kann eine Öffnung (nicht dargestellt) in der IMD-Schicht 308 mit einem Ätzprozess erzeugt werden. Bei dem Ätzprozess kann Material der IMD-Schicht 308 entfernt werden, aber es kann kein Material der Ätzstoppschicht 306 entfernt werden. Nachdem die Ätzstoppschicht 306 freigelegt worden ist, kann ein anderer Ätzprozess durchgeführt werden, um die Öffnung durch die Ätzstoppschicht 306 zu verlängern. Die Öffnung kann außerdem zumindest teilweise in die Trennschicht 304 hinein verlängert werden. In der Öffnung werden optional eine oder mehrere Diffusionssperrschichten (nicht dargestellt) hergestellt, und dann wird ein leitfähiges Material über den Diffusionssperrschichten, falls vorhanden, abgeschieden. Die Diffusionssperrschichten können aus TaN, Ta, TiN, Ti, CoW oder dergleichen bestehen und können in den Öffnungen mit einem Abscheidungsprozess wie ALD oder dergleichen hergestellt werden. Das leitfähige Material kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen umfassen und kann durch elektrochemische Plattierung, CVD, ALD, PVD oder dergleichen oder eine Kombination davon über den Diffusionssperrschichten in den Öffnungen hergestellt werden. Bei einer Ausführungsform ist das leitfähige Material Kupfer, und die Diffusionssperrschichten sind dünne Sperrschichten, die verhindern, dass das Kupfer in die IMD-Schicht 308 eindiffundiert. Nach der Herstellung der Diffusionssperrschichten und des leitfähigen Materials können überschüssige Teile der Diffusionssperrschichten und des leitfähigen Materials zum Beispiel mit einem Planarisierungsprozess wie CMP entfernt werden.
  • Auf der Justiermarke 310 und der IMD-Schicht 308 wird die Bondschicht 312 hergestellt. Die Bondschicht 312 kann für die Bondung, wie etwa eine Oxid-Oxid-Bondung, in späteren Schritten verwendet werden, und sie besteht aus einem Material, das für eine Oxid-Oxid-Bondung mit einem Halbleitersubstrat verwendet werden kann. Bei einer Ausführungsform besteht die Bondschicht 312 aus einem Oxid, wie etwa Siliziumoxid, und sie kann durch CVD, PVD, ALD, Schleuderbeschichtung, eine Kombination davon oder dergleichen hergestellt werden. Bei einer Ausführungsform wird die Bondschicht 312 mit einer Dicke von etwa 0,8 µm bis etwa 2 µm hergestellt.
  • Die 4A bis 4D sind Draufsichten der Justiermarke 310, gemäß verschiedenen Ausführungsformen. Wie gezeigt ist, kann die Justiermarke 310 so hergestellt werden, dass sie in einer Draufsicht verschiedene Formen hat. Zum Beispiel kann die Justiermarke 310 eine geschlossene quadratische Form (siehe 4A), eine runde Form (siehe 4B), eine Kreuzform (siehe 4C) oder eine offene quadratische Form (siehe 4D) haben. Es dürfte wohlverstanden sein, dass auch andere Formen verwendet werden können.
  • Die 5A bis 5J sind verschiedene Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen. In den 5A bis 5J wird ein Bauelementstapel 502 durch Aufeinanderstapeln von mehreren Dummy-Bauelementen (wie etwa dem Dummy-Bauelement 300, das vorstehend unter Bezugnahme auf die 3 und 4 beschrieben worden ist) und ersten integrierten Schaltkreiselementen (wie etwa den integrierten Schaltkreiselementen 50, die vorstehend unter Bezugnahme auf 1 beschrieben worden sind) hergestellt. Der Bauelementstapel 502 wird nach der Herstellung geprüft. Dann werden weitere Bauelement-Packages mit dem Bauelementstapel 502 hergestellt. Das Herstellen des Bauelementstapels 502 mit den Dummy-Bauelementen 300 kann die Wärme-Abführung der resultierenden Bauelement-Packages unterstützen. Außerdem können die Justiermarken 310 in den Dummy-Bauelementen 300 die Bauelementstapelgenauigkeit bei der späteren Bearbeitung verbessern. Die Bauelement-Packages können CoW- oder CoWoS-Packages sein, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können.
  • Kommen wir zunächst zu 5A. Hier werden mehrere oberste integrierte Schaltkreiselemente 50A und Dummy-Bauelemente 300A an ein erstes Trägersubstrat 508 angeklebt. Bei einigen Ausführungsformen haben die obersten integrierten Schaltkreiselemente 50A keine Bondpads, wenn sie an das erste Trägersubstrat 508 angeklebt werden. Die obersten integrierten Schaltkreiselemente 50A können vor ihrer Befestigung geprüft werden, sodass nur erwiesenermaßen gute Dies zum Herstellen des Bauelementstapels 502 verwendet werden.
  • Das erste Trägersubstrat 508 kann aus einem Siliziumwafer oder dergleichen bestehen, und in oder über dem Siliziumwafer werden Justiermarken 510 hergestellt. Die Justiermarken 510 können in einer ähnlichen Weise wie die Justiermarken 310 der Dummy-Bauelemente 300A hergestellt werden.
  • Die obersten integrierten Schaltkreiselemente 50A und die Dummy-Bauelemente 300A werden mit der aktiven Seite nach unten auf dem ersten Trägersubstrat 508 platziert und werden durch Bondung, wie etwa Oxid-Oxid-Bondung, mit den dielektrischen Schichten 60 bzw. den Bondschichten 312 verklebt. Die Platzierung kann z. B. mit einem Pick- und Place-Prozess erfolgen. Bei der Platzierung werden die Justiermarken 310 der Dummy-Bauelemente 300A zu den Justiermarken 510 des ersten Trägersubstrats 508 ausgerichtet, was eine genauere Platzierung bei dem Pick- und Place-Prozess ermöglicht. Bei dem Pick- und Place-Prozess können Ecken der obersten integrierten Schaltkreiselemente 50A ausgerichtet werden. Bei einigen Ausführungsformen werden die integrierten Schaltkreiselemente 50A vor den Dummy-Bauelementen 300A platziert. Bei einigen Ausführungsformen werden die Dummy-Bauelemente 300A vor den integrierten Schaltkreiselementen 50A platziert. Einzelheiten dazu, wie die Justiermarken 310 verwendet werden können, werden später näher erörtert.
  • In 5B wird ein oberstes Verkapselungsmaterial 514A um die obersten integrierten Schaltkreiselemente 50A, um die Dummy-Bauelemente 300A und über dem ersten Trägersubstrat 508 hergestellt. Das oberste Verkapselungsmaterial 514A kann ein Material sein, das aus den Materialien gewählt ist, die für das oberste Verkapselungsmaterial 110A (siehe 2B) in Frage kommen, oder es kann ein anderes Material sein. Das oberste Verkapselungsmaterial 514A kann mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung des obersten Verkapselungsmaterials 110A in Frage kommen, oder es kann mit einem anderen Verfahren hergestellt werden. Anschließend werden das oberste Verkapselungsmaterial 514A, die obersten integrierten Schaltkreiselemente 50A und die Dummy-Bauelemente 300A zum Beispiel mit einer CMP gedünnt, sodass die leitfähigen Durchkontaktierungen 54 der obersten integrierten Schaltkreiselemente 50A freigelegt werden.
  • In 5C werden die vorstehend beschriebenen Schritte wiederholt, um weitere Schichten des Bauelementstapels 502 herzustellen. Mittlere integrierte Schaltkreiselemente 50B und mittlere Dummy-Bauelemente 300B werden an den obersten integrierten Schaltkreiselementen 50A und den obersten Dummy-Bauelementen 300A befestigt. Ebenso werden unterste integrierte Schaltkreiselemente 50C und unterste Dummy-Bauelemente 300C an den mittleren integrierten Schaltkreiselementen 50B und den mittleren Dummy-Bauelementen 300B befestigt. Die mittleren integrierten Schaltkreiselemente 50B und die untersten integrierten Schaltkreiselemente 50C weisen beim Ankleben die Bondpads 62 auf. Somit werden die integrierten Schaltkreiselemente jeder Schicht durch Hybridbondung an der darunter befindlichen Schicht befestigt. Jedes der integrierten Schaltkreiselemente kann vor seiner Befestigung geprüft werden, sodass nur erwiesenermaßen gute Dies zum Herstellen des Bauelementstapels 502 verwendet werden.
  • Es dürfte wohlverstanden sein, dass der Bauelementstapel 502 jede Anzahl von Schichten aufweisen kann. Bei der dargestellten Ausführungsform weist der Bauelementstapel 502 vier Schichten auf (z. B. die obersten integrierten Schaltkreiselemente 50A und die obersten Dummy-Bauelemente 300A; zwei Schichten der mittleren integrierten Schaltkreiselemente 50B und der mittleren Dummy-Bauelemente 300B; und die untersten integrierten Schaltkreiselemente 50C und die untersten Dummy-Bauelemente 300C). Bei einer anderen Ausführungsform weist der Bauelementstapel 502 eine größere oder eine kleinere Anzahl von Schichten auf, wie etwa fünf Schichten oder zwei Schichten.
  • In 5D wird ein zweites Trägersubstrat 516 durch Bondung, wie etwa Oxid-Oxid-Bondung, unter Verwendung einer Bondschicht 518 an dem Bauelementstapel 502 befestigt. Das zweite Trägersubstrat 516 kann aus einem Siliziumwafer oder dergleichen bestehen, und in oder über dem Siliziumwafer werden Justiermarken 520 hergestellt. Die Justiermarken 520 können in einer ähnlichen Weise wie die Justiermarken 310 der Dummy-Bauelemente 300A hergestellt werden. Die Justiermarken 520 des zweiten Trägersubstrats 516 werden zu der Justiermarke 310 der Dummy-Bauelemente 300A, 300B und 300C ausgerichtet, sodass das zweite Trägersubstrat 516 genauer platziert werden kann. Die Bondschicht 518 kann aus einem Material bestehen, das aus den Materialien gewählt ist, die für die Bondschicht 114 (siehe 2F) in Frage kommen, oder sie kann ein anderes Material aufweisen. Die Bondschicht 518 kann mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung der Bondschicht 114 in Frage kommen, oder sie kann mit einem anderen Verfahren hergestellt werden. Bei einer Ausführungsform ist die Bondschicht 518 ein Oxid, das mit der Oxid-Oxid-Bondung kompatibel ist, wie etwa Siliziumoxid.
  • In 5E wird der Bauelementstapel 502 von dem ersten Trägersubstrat 508 entfernt und gewendet. Bei Ausführungsformen, bei denen das erste Trägersubstrat 508 ein Siliziumwafer ist und die Bondschicht 518 eine dielektrische Schicht ist, kann die Entfernung durch Wegätzen oder Wegschleifen des Siliziumwafers und der dielektrischen Schicht erfolgen. Der Bauelementstapel 502 kann dann geprüft werden, sodass nur erwiesenermaßen gute Bauelementstapel für die weitere Bearbeitung verwendet werden. Ähnlich wie bei dem Bauelementstapel 102 können die obersten integrierten Schaltkreiselemente 50A Prüfpads (nicht dargestellt) aufweisen, die für die Prüfung verwendet werden. Die Prüfpads können für die Prüfung freigelegt werden und nach der Prüfung wieder bedeckt werden, sodass sie elektrisch isoliert sind. Die Prüfpads können aus einem anderen Material als die Bondpads bestehen.
  • In 5F werden die Bondpads 62 in der dielektrischen Schicht 60 der obersten integrierten Schaltkreiselemente 50A hergestellt. Die Bondpads 62 können nach der Prüfung mit einem Dual-Damascene-Prozess hergestellt werden. Es ist zu beachten, dass die Bondpads 62 von den Prüfpads 58 (in 5F nicht dargestellt, aber vorstehend in 1 dargestellt) verschieden sind.
  • In 5G werden zweite integrierte Schaltkreiselemente 522 an dem Bauelementstapel 502 durch Hybridbondung mit den Bondpads 62 der obersten integrierten Schaltkreiselemente 50A befestigt, sodass erste Bauelement-Packages 500 entstehen. Das zweite integrierte Schaltkreiselement 522 kann eine andere Funktion als die integrierten Schaltkreiselemente 50A, 50B und 50C erfüllen. Die zweiten integrierten Schaltkreiselemente 522 können vor ihrer Befestigung geprüft werden, sodass nur erwiesenermaßen gute Dies zum Herstellen der ersten Bauelement-Packages 500 verwendet werden.
  • Ein Verkapselungsmaterial 524 wird um die zweiten integrierten Schaltkreiselemente 522 hergestellt. Das Verkapselungsmaterial 524 kann ein Material sein, das aus den Materialien gewählt ist, die für das oberste Verkapselungsmaterial 110A (siehe 2B) in Frage kommen, oder es kann ein anderes Material sein. Das Verkapselungsmaterial 524 kann mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung des obersten Verkapselungsmaterials 110A in Frage kommen, oder es kann mit einem anderen Verfahren hergestellt werden. Das Verkapselungsmaterial 524 und die zweiten integrierten Schaltkreiselemente 522 werden dann zum Beispiel mit einer CMP gedünnt, sodass sie Oberflächen auf gleichem Niveau haben.
  • In 5H werden Öffnungen in den dielektrischen Schichten 60 der zweiten integrierten Schaltkreiselemente 522 hergestellt, und in den Öffnungen werden Kontakthügel 526 hergestellt. Die Kontakthügel 526 können aus einem Material bestehen, das aus den Materialien gewählt ist, die für die Kontakthügel 126 (siehe 2K) in Frage kommen, oder sie können ein anderes Material aufweisen. Die Kontakthügel 526 können mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung der Kontakthügel 126 in Frage kommen, oder sie können mit einem anderen Verfahren hergestellt werden.
  • Dann werden leitfähige Verbindungselemente 528 auf den Kontakthügeln 526 hergestellt. Die leitfähigen Verbindungselemente 528 können aus einem Material bestehen, das aus den Materialien gewählt ist, die für die leitfähigen Verbindungselemente 128 (siehe 2K) in Frage kommen, oder sie können ein anderes Material aufweisen. Die leitfähigen Verbindungselemente 528 können mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung der leitfähigen Verbindungselemente 128 in Frage kommen, oder sie können mit einem anderen Verfahren hergestellt werden. Dann können die ersten Bauelement-Packages 500 mit einer Sonde unter Verwendung der leitfähigen Verbindungselemente 528 geprüft werden, sodass nur erwiesenermaßen gute Bauelemente für die weitere Bearbeitung verwendet werden.
  • In 5I werden die ersten Bauelement-Packages 500 von benachbarten Bauelement-Packages vereinzelt. Die Vereinzelung kann zum Beispiel durch Zersägen oder Laserschneiden entlang Ritzgräben 530 erfolgen. Obwohl es nicht dargestellt ist, dürfte klar sein, dass die Justiermarken 520 des zweiten Trägersubstrats 516 entlang den Ritzgräben 530 angeordnet werden können. Daher können durch den Vereinzelungsprozess einige der Justiermarken 520 abgeschnitten oder entfernt werden, sodass Teile des zweiten Trägersubstrats 516 in den ersten Bauelement-Packages 500 Fragmente oder Teile der Justiermarken 520 haben.
  • In 5J werden zweite Bauelement-Packages 550 durch Montieren der ersten Bauelement-Packages 500 an ein Package-Substrat 552 hergestellt. Das Package-Substrat 552 kann dem Package-Substrat 152 (siehe 2L) ähnlich sein. Das Package-Substrat 552 kann Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) sowie Bondpads 554 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die leitfähigen Verbindungselemente 528 der ersten Bauelement-Packages 500 werden mit den Bondpads 554 des Package-Substrats 552 verbunden, um die zweiten Bauelement-Packages 550 herzustellen.
  • Die Dummy-Bauelemente 300A, 300B und 300C können einen thermischen Pfad zwischen den zweiten integrierten Schaltkreiselementen 522 und dem zweiten Trägersubstrat 516 bilden. Dadurch kann die Wärme-Abführung der resultierenden Bauelement-Packages 500 verbessert werden. Außerdem können durch Herstellen der Justiermarken 310 in den Dummy-Bauelementen 300A, 300B und 300C Justiermarken aus den integrierten Schaltkreiselementen 50A, 50B und 50C ausgelassen werden. Dadurch kann die verfügbare Trassierungsfläche in den verschiedenen integrierten Schaltkreiselementen vergrößert werden.
  • Die 6A und 6B zeigen verschiedene Abwandlungen der zweiten Bauelement-Packages 550 gemäß verschiedenen Ausführungsformen. Bei einer ersten Abwandlung (z. B. in 6A) können die Dummy-Bauelemente weggelassen werden. Somit weist nur das zweite Trägersubstrat 516 Justiermarken 520 in den zweiten Bauelement-Packages 550 auf. Bei der Herstellung können die Justiermarken 520 des zweiten Trägersubstrats 516 zu den Justiermarken 510 (siehe 5D) des ersten Trägersubstrats 508 ausgerichtet werden. Bei einer zweiten Abwandlung (z. B. in 6B) können die Dummy-Bauelemente 300 und die Justiermarken 310 weggelassen werden. Die dargestellten Abwandlungen können mit niedrigeren Herstellungskosten verbunden sein.
  • Die 7A bis 7C sind Top-Down-Ansichten, die den Bauelementstapel 502 auf verschiedenen Herstellungsstufen zeigen, gemäß verschiedenen Ausführungsformen. In dem dargestellten Beispiel kann 7A der Platzierung der obersten integrierten Schaltkreiselemente 50A (die in 5A gezeigt ist) entsprechen, 7B kann der Platzierung der obersten Dummy-Bauelemente 300A (die in 5A gezeigt ist) entsprechen, und 7C kann der Platzierung der mittleren integrierten Schaltkreiselemente 50B und der mittleren Dummy-Bauelemente 300B (die in 5C gezeigt ist) entsprechen. In 7A wird eine erste Schicht des integrierten Schaltkreiselements 50 über dem ersten Trägersubstrat 508 platziert. Die Justiermarken 510 des ersten Trägersubstrats 508 werden zwischen den integrierten Schaltkreiselementen 50 angeordnet. In 7B wird eine erste Schicht der Dummy-Bauelemente 300 über dem ersten Trägersubstrat 508 zwischen den integrierten Schaltkreiselementen 50 angeordnet. Die Justiermarken 310 der ersten Schicht der Dummy-Bauelemente 300 werden zu einer ersten Teilmenge 510A der Justiermarken 510 ausgerichtet. In 7C wird eine zweite Schicht des ersten integrierten Schaltkreiselements 50 und der Dummy-Bauelemente 300 auf der ersten Schicht platziert. Die Justiermarken 310 der zweiten Schicht der Dummy-Bauelemente 300 werden zu einer zweiten Teilmenge 510B der Justiermarken 510 ausgerichtet. Das Material der Dummy-Bauelemente 300 lässt das Licht durch, das zum Ausrichten der Justiermarken 310 verwendet wird. Darüber hinaus können die erste Teilmenge 510A und die zweite Teilmenge 510B der Justiermarken 510 unterschiedliche Formen haben (siehe z. B. die 4A bis 4D). Zum Beispiel können die Dummy-Bauelemente 300 einer ersten Schicht zu darunter befindlichen Justiermarken 510 mit einer ersten Form ausgerichtet werden, und die Dummy-Bauelemente 300 einer zweiten Schicht können zu darunter befindlichen Justiermarken 510 mit einer zweiten Form ausgerichtet werden. Außerdem können einige der Dummy-Bauelemente 300 mehrere seitlich versetzte Justiermarken 310 haben (siehe 7C), um zu gewährleisten, dass die Dummy-Bauelemente 300 während der Justierung richtig gedreht werden. Darüber hinaus überdecken sich die Justiermarken 310 der Dummy-Bauelemente 300 in unterschiedlichen Schichten in einer Draufsicht oder einer Top-Down-Ansicht nicht.
  • Die 8A bis 8C sind Draufsichten einer der Schichten des ersten Bauelement-Packages 500 (siehe z. B. die 5A bis 5I), gemäß einigen Ausführungsformen. Das Layout der Dummy-Bauelemente 300 ist in Bezug zu dem integrierten Schaltkreiselement 50 gezeigt. Die Dummy-Bauelemente 300 können in unterschiedlicher Weise angeordnet sein und können mehrere Formen haben. Bei einigen Ausführungsformen (z. B. in 8A) sind die Dummy-Bauelemente 300 entlang von zwei Rändern des integrierten Schaltkreiselements 50 angeordnet. Bei einigen Ausführungsformen (z. B. in 8B) sind die Dummy-Bauelemente 300 entlang von vier Rändern des integrierten Schaltkreiselements 50 angeordnet. Bei einigen Ausführungsformen (z. B. in 8C) umschließt nur ein Dummy-Bauelement 300 das integrierte Schaltkreiselement 50. Andere Dummy-Bauelement-Layouts sind ebenfalls möglich.
  • Die 9A bis 9H sind verschiedene Schnittansichten von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen. In den 9A bis 9H wird ein Bauelementstapel 902 durch Aufeinanderstapeln von mehreren Dummy-Bauelementen und ersten integrierten Schaltkreiselementen auf einem zweiten integrierten Schaltkreiselement hergestellt. Die ersten integrierten Schaltkreiselemente können Strukturen haben, die der Struktur des integrierten Schaltkreiselements 50 (siehe 1) ähnlich sind, und sie können bei einer Ausführungsform Speicher-Dies sein. Die zweiten integrierten Schaltkreiselemente können Strukturen haben, die der Struktur des integrierten Schaltkreiselements 50 (siehe 1) ähnlich sind, und sie können bei einer Ausführungsform Logik-Dies sein. Die Dummy-Bauelemente können Strukturen haben, die denen der Dummy-Bauelemente 300 (siehe 3) ähnlich sind. Der Bauelementstapel 902 wird nach der Herstellung geprüft.
  • In 9A werden erste integrierte Schaltkreiselemente 904 an einem ersten Trägersubstrat 906 befestigt. Das erste Trägersubstrat 906 kann aus einem Siliziumwafer oder dergleichen bestehen, und in oder über dem Siliziumwafer werden Justiermarken 908 hergestellt. Die Justiermarken 908 können in einer ähnlichen Weise wie die Justiermarken 310 der Dummy-Bauelemente 300 (siehe 3) hergestellt werden. Die ersten integrierten Schaltkreiselemente 904 können auf dem ersten Trägersubstrat 906 platziert werden und können durch Bondung, wie etwa Oxid-Oxid-Bondung, unter Verwendung der dielektrischen Schichten 60 der ersten integrierten Schaltkreiselemente 904 befestigt werden. Vor ihrer Befestigung können die ersten integrierten Schaltkreiselemente 904 geprüft werden, sodass nur erwiesenermaßen gute Dies für die weitere Bearbeitung verwendet werden.
  • In 9B wird ein erstes Verkapselungsmaterial 912 um die ersten integrierten Schaltkreiselemente 904 hergestellt. Das erste Verkapselungsmaterial 912 kann ein Material sein, das aus den Materialien gewählt ist, die für das oberste Verkapselungsmaterial 110A (siehe 2B) in Frage kommen, oder es kann ein anderes Material sein. Das erste Verkapselungsmaterial 912 kann mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung des obersten Verkapselungsmaterials 110A in Frage kommen, oder es kann mit einem anderen Verfahren hergestellt werden. Anschließend werden das erste Verkapselungsmaterial 912 und die ersten integrierten Schaltkreiselemente 904 zum Beispiel mit einer CMP gedünnt, sodass die leitfähigen Durchkontaktierungen 54 der ersten integrierten Schaltkreiselemente 904 freigelegt werden.
  • In 9C wird der Bauelementstapel 902 auf den ersten integrierten Schaltkreiselementen 904 hergestellt. Der Bauelementstapel 902 weist mehrere Schichten der integrierten Schaltkreiselemente 50A bis 50D, der Dummy-Bauelemente 300A bis 300D und der Verkappungsmaterialien 918A bis 918D auf. Eine unterste Schicht der integrierten Schaltkreiselemente 50D und der Dummy-Bauelemente 300D braucht nicht planarisiert zu werden, sodass die leitfähigen Durchkontaktierungen 54 der integrierten Schaltkreiselemente 50D elektrisch isoliert bleiben. Jede Schicht kann zum Beispiel durch Bondung, wie etwa Oxid-Oxid-Bondung, befestigt werden. Bei der Platzierung werden die Justiermarken 310 der Dummy-Bauelemente 300A bis 300D zu den Justiermarken 908 des ersten Trägersubstrats 906 ausgerichtet.
  • In 9D wird ein zweites Trägersubstrat 920 durch Bondung, wie etwa Oxid-Oxid-Bondung, unter Verwendung einer dielektrischen Schicht 922 an dem Bauelementstapel 902 befestigt, sodass das erste Bauelement-Package 900 entsteht. Das zweite Trägersubstrat 920 kann aus einem Material bestehen, das aus den Materialien gewählt ist, die für das Trägersubstrat 112 in Frage kommen, oder es kann ein anderes Material aufweisen. Das zweite Trägersubstrat 920 weist Justiermarken 924 auf, die zu den Justiermarken 310 der integrierten Schaltkreiselemente 50A bis 50D ausgerichtet sind.
  • In 9E wird das erste Trägersubstrat 906 von den ersten integrierten Schaltkreiselementen 904 entfernt. Bei Ausführungsformen, bei denen das erste Trägersubstrat 906 ein Siliziumwafer ist, kann die Entfernung durch Wegätzen oder Wegschleifen des Siliziumwafers und der dielektrischen Schicht erfolgen.
  • In 9F werden Öffnungen in den dielektrischen Schichten 60 der ersten integrierten Schaltkreiselemente 904 erzeugt, und in den Öffnungen werden Kontakthügel 926 hergestellt. Die Kontakthügel 926 können aus einem Material bestehen, das aus den Materialien gewählt ist, die für die Kontakthügel 126 (siehe 2K) in Frage kommen, oder sie können ein anderes Material aufweisen. Die Kontakthügel 926 können mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung der Kontakthügel 126 in Frage kommen, oder sie können mit einem anderen Verfahren hergestellt werden.
  • Dann werden leitfähige Verbindungselemente 928 auf den Kontakthügeln 926 hergestellt. Die leitfähigen Verbindungselemente 928 können aus einem Material bestehen, das aus den Materialien gewählt ist, die für die leitfähigen Verbindungselemente 128 in Frage kommen, oder sie können ein anderes Material aufweisen. Die leitfähigen Verbindungselemente 928 können mit einem Verfahren hergestellt werden, das aus den Verfahren gewählt ist, die für die Herstellung der leitfähigen Verbindungselemente 128 in Frage kommen, oder sie können mit einem anderen Verfahren hergestellt werden. Dann können die ersten Bauelement-Packages 900 mit einer Sonde unter Verwendung der leitfähigen Verbindungselemente 928 geprüft werden, sodass nur erwiesenermaßen gute Bauelemente für die weitere Bearbeitung verwendet werden.
  • In 9G werden die ersten Bauelement-Packages 900 von benachbarten Bauelement-Packages vereinzelt. Die Vereinzelung kann zum Beispiel durch Zersägen oder Laserschneiden entlang Ritzgräben 930 erfolgen. Die Justiermarken 924 des zweiten Trägersubstrats 920 können entlang den Ritzgräben 930 angeordnet werden. Daher können durch den Vereinzelungsprozess einige der Justiermarken 924 abgeschnitten oder entfernt werden, sodass Teile des zweiten Trägersubstrats 920 in den ersten Bauelement-Packages 900 Fragmente oder Teile der Justiermarken 924 haben.
  • In 9H werden zweite Bauelement-Packages 950 durch Montieren der ersten Bauelement-Packages 900 an ein Package-Substrat 952 hergestellt. Das Package-Substrat 952 kann dem Package-Substrat 152 (siehe 2L) ähnlich sein. Das Package-Substrat 952 kann Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) sowie Bondpads 954 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die leitfähigen Verbindungselemente 928 der ersten Bauelement-Packages 900 werden mit den Bondpads 954 des Package-Substrats 952 verbunden, um die zweiten Bauelement-Packages 950 herzustellen.
  • Ausführungsformen können verschiedene Vorteile erzielen. Durch Prüfen der Bauelementstapel (wie etwa Speicherwürfel) vor der Bearbeitung können erwiesenermaßen gute Würfel für die Bearbeitung verwendet werden, sodass die Ausbeute der Bauelement-Packages erhöht wird. Außerdem kann durch Verwenden der Dummy-Bauelemente in den Bauelement-Packages das thermische Verhalten der resultierenden Bauelement-Packages verbessert werden. Schließlich können durch Platzieren der Justiermarken in den Dummy-Bauelementen Justiermarken aus den Bauelementen in dem Speicherwürfel ausgelassen werden, sodass die Trassierungsfläche der Bauelemente in dem Speicherwürfel vergrößert werden kann.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Aufeinanderstapeln einer Mehrzahl von ersten Dies, um einen Bauelementstapel herzustellen; Freilegen von Prüfpads eines obersten Dies des Bauelementstapels; Prüfen des Bauelementstapels unter Verwendung der Prüfpads des obersten Dies; und nach dem Prüfen des Bauelementstapels Herstellen von Bondpads in dem obersten Die, wobei die Bondpads von den Prüfpads verschieden sind.
  • Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Bedecken der Prüfpads des obersten Dies nach dem Prüfen des Bauelementstapels. Bei einigen Ausführungsformen des Verfahrens umfasst das Aufeinanderstapeln der Mehrzahl von ersten Dies Folgendes: Bonden des obersten Dies an ein erstes Trägersubstrat, wobei während des Bondens der oberste Die eine dielektrische Schicht über den Prüfpads aufweist und frei von Bondpads ist; und Stapeln eines untersten Dies über den obersten Die, wobei während des Stapelns der unterste Die Bondpads und eine dielektrische Schicht über den Bondpads aufweist. Bei einigen Ausführungsformen des Verfahrens umfasst das Bonden des obersten Dies an das erste Trägersubstrat das Herstellen von Oxid-Oxid-Verbindungen mit der dielektrischen Schicht des obersten Dies, und das Stapeln des untersten Dies über den obersten Die umfasst das Durchführen einer Hybridbondung mit den Bondpads und der dielektrischen Schicht des untersten Dies. Bei einigen Ausführungsformen des Verfahrens umfasst das Stapeln der Mehrzahl von ersten Dies weiterhin Folgendes: Verkapseln des obersten Dies mit einer obersten Verkapselungsschicht; und nach dem Verkapseln des obersten Dies Verkapseln des untersten Dies mit einer untersten Verkapselungsschicht. Bei einigen Ausführungsformen des Verfahrens umfasst das Stapeln der Mehrzahl von ersten Dies weiterhin Folgendes: Verkapseln eines obersten Dummy-Bauelements mit der obersten Verkapselungsschicht; und nach dem Verkapseln des obersten Dummy-Bauelements Verkapseln eines untersten Dummy-Bauelements mit der untersten Verkapselungsschicht. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen von Justiermarken in dem obersten Dummy-Bauelement und dem untersten Dummy-Bauelement. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen von Justiermarken in dem ersten Trägersubstrat; und Ausrichten der Justiermarken des obersten und des untersten Dummy-Bauelements zu den Justiermarken des ersten Trägersubstrats. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Bonden des untersten Dies des Bauelementstapels an ein zweites Trägersubstrat; und Entfernen des Bauelementstapels von dem ersten Trägersubstrat. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Bonden eines zweiten Dies an den obersten Die des Bauelementstapels unter Verwendung der Bondpads.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Bonden eines ersten Dies an ein erstes Trägersubstrat; Aufeinanderstapeln einer Mehrzahl von zweiten Dies und einer Mehrzahl von Dummy-Bauelementen auf dem ersten Die, um einen Bauelementstapel herzustellen; Bonden eines zweiten Trägersubstrats an die Mehrzahl von zweiten Dies und die Mehrzahl von Dummy-Bauelementen des Bauelementstapels; Entfernen des ersten Trägersubstrats von dem ersten Die; Herstellen von leitfähigen Kontakthügeln auf dem ersten Die; Prüfen des ersten Dies und des Bauelementstapels unter Verwendung der leitfähigen Kontakthügel des ersten Dies; und Vereinzeln des zweiten Trägersubstrats und von Teilen der Dummy-Bauelemente, um ein erstes Bauelement-Package herzustellen.
  • Bei einigen Ausführungsformen des Verfahrens weist das erste Trägersubstrat erste Justiermarken auf, wobei die Dummy-Bauelemente zweite Justiermarken aufweisen, und das Verfahren umfasst weiterhin das Ausrichten der zweiten Justiermarken der Mehrzahl von Dummy-Bauelementen zu den ersten Justiermarken des ersten Trägersubstrats beim Stapeln der Dummy-Bauelemente auf den ersten Die. Bei einigen Ausführungsformen des Verfahrens weist das zweite Trägersubstrat dritte Justiermarken auf, und das Verfahren umfasst weiterhin das Ausrichten der dritten Justiermarken des zweiten Trägersubstrats zu den zweiten Justiermarken der Mehrzahl von Dummy-Bauelementen beim Bonden des zweiten Trägersubstrats an die Dummy-Bauelemente. Bei einigen Ausführungsformen des Verfahrens hat eine erste Teilmenge der zweiten Justiermarken eine erste Form, und eine zweite Teilmenge der zweiten Justiermarken hat eine zweite Form, wobei die erste und die zweite Teilmenge der Justiermarken in unterschiedlichen Schichten des Bauelementstapels angeordnet sind. Bei einigen Ausführungsformen des Verfahrens umfasst das Vereinzeln der Teile der Dummy-Bauelemente das Abtrennen der zweiten Justiermarken bei der Vereinzelung. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Ausrichten des ersten Dies und der zweiten Dies über dem ersten Trägersubstrat ohne Verwendung von Justiermarken.
  • Bei einer Ausführungsform weist ein Bauelement Folgendes auf: einen ersten Die, der eine erste Funktion hat; einen Bauelementstapel auf dem ersten Die, wobei der Bauelementstapel eine Mehrzahl von Schichten umfasst, die jeweils Folgendes aufweisen: einen zweiten Die, der eine zweite Funktion hat, ein Dummy-Bauelement, das zu dem zweiten Die benachbart ist, wobei das Dummy-Bauelement Justiermarken aufweist, und ein Verkapselungsmaterial, das zwischen dem Dummy-Bauelement und dem zweiten Die angeordnet ist; und ein erstes Substrat auf dem Bauelementstapel, wobei das erste Substrat Justiermarken aufweist.
  • Bei einigen Ausführungsformen des Bauelements weist das Dummy-Bauelement jeder der Schichten Justiermarken auf. Bei einigen Ausführungsformen des Bauelements haben die Justiermarken in unterschiedlichen Schichten der Schichten unterschiedliche Formen. Bei einigen Ausführungsformen des Bauelements überdecken sich die Justiermarken der Dummy-Bauelemente in keiner der Schichten in einer Draufsicht.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Aufeinanderstapeln einer Mehrzahl von ersten Dies, um einen Vorrichtungsstapel herzustellen; Freilegen von Prüfpads eines obersten Dies des Vorrichtungsstapels; Prüfen des Vorrichtungsstapels unter Verwendung der Prüfpads des obersten Dies; und nach dem Prüfen des Vorrichtungsstapels Herstellen von Bondpads in dem obersten Die, wobei die Bondpads von den Prüfpads verschieden sind.
  2. Verfahren nach Anspruch 1, das weiterhin das Bedecken der Prüfpads des obersten Dies nach dem Prüfen des Vorrichtungsstapels umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Aufeinanderstapeln der Mehrzahl von ersten Dies Folgendes umfasst: Bonden des obersten Dies an ein erstes Trägersubstrat, wobei während des Bondens der oberste Die eine dielektrische Schicht über den Prüfpads aufweist und frei von Bondpads ist; und Stapeln eines untersten Dies über den obersten Die, wobei während des Stapelns der unterste Die Bondpads und eine dielektrische Schicht über den Bondpads aufweist.
  4. Verfahren nach Anspruch 3, wobei das Bonden des obersten Dies an das erste Trägersubstrat das Herstellen von Oxid-Oxid-Verbindungen mit der dielektrischen Schicht des obersten Dies umfasst und das Stapeln des untersten Dies über den obersten Die das Durchführen einer Hybridbondung mit den Bondpads und der dielektrischen Schicht des untersten Dies umfasst.
  5. Verfahren nach Anspruch 3 oder 4, wobei das Stapeln der Mehrzahl von ersten Dies weiterhin Folgendes umfasst: Verkapseln des obersten Dies mit einer obersten Verkapselungsschicht; und nach dem Verkapseln des obersten Dies Verkapseln des untersten Dies mit einer untersten Verkapselungsschicht.
  6. Verfahren nach Anspruch 5, wobei das Stapeln der Mehrzahl von ersten Dies weiterhin Folgendes umfasst: Verkapseln einer obersten Dummy-Vorrichtung mit der obersten Verkapselungsschicht; und nach dem Verkapseln der obersten Dummy-Vorrichtung Verkapseln einer untersten Dummy-Vorrichtung mit der untersten Verkapselungsschicht.
  7. Verfahren nach Anspruch 6, das weiterhin das Herstellen von Justiermarken in der obersten Dummy-Vorrichtung und der untersten Dummy-Vorrichtung umfasst.
  8. Verfahren nach Anspruch 7, das weiterhin Folgendes umfasst: Herstellen von Justiermarken in dem ersten Trägersubstrat; und Ausrichten der Justiermarken der obersten und der untersten Dummy-Vorrichtung zu den Justiermarken des ersten Trägersubstrats.
  9. Verfahren nach einem der Ansprüche 3 bis 8, das weiterhin Folgendes umfasst: Bonden des untersten Dies des Vorrichtungsstapels an ein zweites Trägersubstrat; und Entfernen des Vorrichtungsstapels von dem ersten Trägersubstrat.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Bonden eines zweiten Dies an den obersten Die des Vorrichtungsstapels unter Verwendung der Bondpads umfasst.
  11. Verfahren mit den folgenden Schritten: Bonden eines ersten Dies an ein erstes Trägersubstrat; Aufeinanderstapeln einer Mehrzahl von zweiten Dies und einer Mehrzahl von Dummy-Vorrichtungen auf dem ersten Die, um einen Vorrichtungsstapel herzustellen; Bonden eines zweiten Trägersubstrats an die Mehrzahl von zweiten Dies und die Mehrzahl von Dummy-Vorrichtungen des Vorrichtungsstapels; Entfernen des ersten Trägersubstrats von dem ersten Die; Herstellen von leitfähigen Kontakthügeln auf dem ersten Die; Prüfen des ersten Dies und des Vorrichtungsstapels unter Verwendung der leitfähigen Kontakthügel des ersten Dies; und Vereinzeln des zweiten Trägersubstrats und von Teilen der Dummy-Vorrichtungen, um ein erstes Vorrichtungs-Package herzustellen.
  12. Verfahren nach Anspruch 11, wobei das erste Trägersubstrat erste Justiermarken aufweist und die Dummy-Vorrichtungen zweite Justiermarken aufweisen, wobei das Verfahren weiterhin das Ausrichten der zweiten Justiermarken der Mehrzahl von Dummy-Vorrichtungen zu den ersten Justiermarken des ersten Trägersubstrats beim Stapeln der Dummy-Vorrichtungen auf den ersten Die umfasst.
  13. Verfahren nach Anspruch 12, wobei das zweite Trägersubstrat dritte Justiermarken aufweist und das Verfahren weiterhin das Ausrichten der dritten Justiermarken des zweiten Trägersubstrats zu den zweiten Justiermarken der Mehrzahl von Dummy-Vorrichtungen beim Bonden des zweiten Trägersubstrats an die Dummy-Vorrichtungen umfasst.
  14. Verfahren nach Anspruch 12 oder 13, wobei eine erste Teilmenge der zweiten Justiermarken eine erste Form hat und eine zweite Teilmenge der zweiten Justiermarken eine zweite Form hat, wobei die erste und die zweite Teilmenge der Justiermarken in unterschiedlichen Schichten des Vorrichtungsstapels angeordnet sind.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Vereinzeln der Teile der Dummy-Vorrichtungen das Abtrennen der zweiten Justiermarken bei der Vereinzelung umfasst.
  16. Verfahren nach einem der Ansprüche 11 bis 15, das weiterhin das Ausrichten des ersten Dies und der zweiten Dies über dem ersten Trägersubstrat ohne Verwendung von Justiermarken umfasst.
  17. Vorrichtung mit: einem ersten Die, der eine erste Funktion hat; einem Vorrichtungsstapel auf dem ersten Die, wobei der Vorrichtungsstapel eine Mehrzahl von Schichten umfasst, die jeweils Folgendes aufweisen: einen zweiten Die, der eine zweite Funktion hat, eine Dummy-Vorrichtung, die zu dem zweiten Die benachbart ist, wobei die Dummy-Vorrichtung Justiermarken aufweist, und ein Verkapselungsmaterial, das zwischen der Dummy-Vorrichtung und dem zweiten Die angeordnet ist; und einem ersten Substrat auf dem Vorrichtungsstapel, wobei das erste Substrat Justiermarken aufweist.
  18. Vorrichtung nach Anspruch 17, wobei die Dummy-Vorrichtung jeder der Schichten Justiermarken aufweist.
  19. Vorrichtung nach Anspruch 18, wobei die Justiermarken in unterschiedlichen Schichten unterschiedliche Formen haben.
  20. Vorrichtung nach Anspruch 18 oder 19, wobei sich die Justiermarken der Dummy-Vorrichtungen in einer Draufsicht in keiner der Schichten überdecken.
DE102018116729.6A 2018-06-29 2018-07-11 Halbleiter-Bauelement-Package und Verfahren Active DE102018116729B3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/023,504 US10672674B2 (en) 2018-06-29 2018-06-29 Method of forming semiconductor device package having testing pads on a topmost die
US16/023,504 2018-06-29

Publications (1)

Publication Number Publication Date
DE102018116729B3 true DE102018116729B3 (de) 2019-08-29

Family

ID=67550696

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018116729.6A Active DE102018116729B3 (de) 2018-06-29 2018-07-11 Halbleiter-Bauelement-Package und Verfahren

Country Status (5)

Country Link
US (4) US10672674B2 (de)
KR (1) KR102114454B1 (de)
CN (1) CN110660783B (de)
DE (1) DE102018116729B3 (de)
TW (1) TWI697056B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021086864A1 (en) * 2019-11-01 2021-05-06 Xilinx, Inc. Multi-chip stacked devices
DE102021103541A1 (de) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Ic-package und verfahren

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11469214B2 (en) * 2018-12-22 2022-10-11 Xcelsis Corporation Stacked architecture for three-dimensional NAND
US11054461B1 (en) * 2019-03-12 2021-07-06 Xilinx, Inc. Test circuits for testing a die stack
US11315789B2 (en) * 2019-04-24 2022-04-26 Tokyo Electron Limited Method and structure for low density silicon oxide for fusion bonding and debonding
US11101240B2 (en) 2019-06-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation bonding film for semiconductor packages and methods of forming the same
US11257791B2 (en) * 2019-08-28 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked die structure and method of fabricating the same
CN110697648B (zh) * 2019-10-16 2022-03-04 中电国基南方集团有限公司 一种mems层叠器件微波端口实现的工艺方法
US11502072B2 (en) 2020-04-16 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11605597B2 (en) * 2020-04-17 2023-03-14 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
DE102020131125A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpaket und Verfahren zum Herstellen desselben
KR20220030685A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
CN112420530B (zh) * 2020-11-27 2021-07-20 上海易卜半导体有限公司 封装件及其形成方法
US11908836B2 (en) * 2021-01-13 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of manufacturing semiconductor package
US11848246B2 (en) * 2021-03-24 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11862599B2 (en) * 2021-03-26 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding to alignment marks with dummy alignment marks
US20220320045A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including power management die in a stack and methods of forming the same
US20230051863A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory device for wafer-on-wafer formed memory and logic
US11942451B2 (en) * 2021-08-30 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
WO2023104092A1 (en) * 2021-12-08 2023-06-15 Tongfu Microelectronics Co., Ltd. Packaging method and packaging structure of multi-layer stacked memory
CN116798986A (zh) * 2022-03-14 2023-09-22 长鑫存储技术有限公司 半导体结构及存储器
US20230343606A1 (en) * 2022-04-22 2023-10-26 Tokyo Electron Limited Method for forming semiconductor packages using dielectric alignment marks and laser liftoff process
WO2023229976A1 (en) * 2022-05-23 2023-11-30 Adeia Semiconductor Bonding Technologies Inc. Testing elements for bonded structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US20110026232A1 (en) * 2009-07-30 2011-02-03 Megica Corporation System-in packages
US20150037914A1 (en) * 2013-07-31 2015-02-05 Micron Technology, Inc. Method for manufacturing tested apparatus and method for manufacturing system including tested apparatus
US20180138101A1 (en) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229401B (en) 2003-02-19 2005-03-11 Via Tech Inc A wafer lever test and bump process and a chip structure with test pad
KR20100109241A (ko) 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법
WO2012054201A1 (en) * 2010-09-28 2012-04-26 Advanced Inquiry Systems, Inc. Wafer testing systems and associated methods of use and manufacture
US10204879B2 (en) 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
JP2012255704A (ja) 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
KR101332858B1 (ko) * 2012-03-09 2013-11-22 앰코 테크놀로지 코리아 주식회사 멀티 스택 다이의 정렬 인식 장치
JP5696076B2 (ja) * 2012-03-21 2015-04-08 株式会社東芝 半導体装置の検査装置及び半導体装置の検査方法
TW201340283A (zh) * 2012-03-23 2013-10-01 Chipmos Technologies Inc 晶圓結構、晶片結構以及堆疊型晶片結構
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US10115663B2 (en) * 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US20150279431A1 (en) 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
KR20170070434A (ko) * 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US20190287872A1 (en) * 2018-03-19 2019-09-19 Intel Corporation Multi-use package architecture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US20110026232A1 (en) * 2009-07-30 2011-02-03 Megica Corporation System-in packages
US20150037914A1 (en) * 2013-07-31 2015-02-05 Micron Technology, Inc. Method for manufacturing tested apparatus and method for manufacturing system including tested apparatus
US20180138101A1 (en) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021086864A1 (en) * 2019-11-01 2021-05-06 Xilinx, Inc. Multi-chip stacked devices
US11239203B2 (en) 2019-11-01 2022-02-01 Xilinx, Inc. Multi-chip stacked devices
DE102021103541A1 (de) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Ic-package und verfahren
US11728327B2 (en) 2021-02-12 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11735576B2 (en) 2021-02-12 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method

Also Published As

Publication number Publication date
US11721598B2 (en) 2023-08-08
US20200006164A1 (en) 2020-01-02
US20220238398A1 (en) 2022-07-28
CN110660783A (zh) 2020-01-07
US11309223B2 (en) 2022-04-19
KR102114454B1 (ko) 2020-05-25
TWI697056B (zh) 2020-06-21
KR20200002557A (ko) 2020-01-08
TW202002099A (zh) 2020-01-01
US20200294870A1 (en) 2020-09-17
CN110660783B (zh) 2021-11-09
US12020997B2 (en) 2024-06-25
US10672674B2 (en) 2020-06-02
US20230352352A1 (en) 2023-11-02

Similar Documents

Publication Publication Date Title
DE102018116729B3 (de) Halbleiter-Bauelement-Package und Verfahren
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102018130035B4 (de) Package und verfahren
DE102019118624B4 (de) Platzierung von dummy-dies ohne rückseitenaussplitterung
DE102021111153A1 (de) Gehäustes halbleiterbauelement und verfahren zum bilden dieses bauelements
DE102020112959A1 (de) Integriertes schaltungspackage und verfahren
DE102019109690A1 (de) Halbleiterstrukturen und Verfahren zu deren Herstellung
DE102019116376B4 (de) Package mit integrierter Schaltung und Verfahren zu seinem Bilden
DE102020119295B4 (de) Halbleiterbauelemente und verfahren zur herstellung
DE102019109592A1 (de) Die-stapel und deren ausbildungsverfahren
DE102021113639B3 (de) Integriertes schaltungs-package und verfahren zum bilden desselben
DE102020119181A1 (de) Halbleiterpackages und verfahren zu deren herstellung
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102021112653A1 (de) Halbleiter-Package und Verfahren zur Herstellung eines Halbleiter-Packages
DE102020113988A1 (de) Integrierter-schaltkreis-package und verfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102021105570A1 (de) Wafer-zu-wafer-bondstruktur
DE102017122831B4 (de) Gehäusestrukturen und Ausbildungsverfahren
DE102019125790B4 (de) Integriertes schaltkreis-package und verfahren
DE102017126181A1 (de) Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben
DE102019114984A1 (de) Package für integrierte schaltungen und verfahren
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final