DE102007034306B3 - Halbleitersubstrat mit Durchkontaktierung und Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung - Google Patents
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Abstract
Die Durchkontaktierung des Substrates wird durch eine Kontaktlochfüllung (4) einer Halbleiterschicht (11) und eine Metallisierung (17) einer Ausnehmung (16) in einer rückseitigen Halbleiterschicht (13) gebildet, wobei die Halbleiterschichten durch eine vergrabene Isolationsschicht (12) voneinander getrennt sind, an deren Schichtlage die Kontaktlochfüllung beziehungsweise die Metallisierung jeweils endet.
Description
- Die vorliegende Erfindung betrifft Halbleitersubstrate mit vertikaler Durchkontaktierung, insbesondere für vertikale oder kubische Integration.
- Für die vertikale Integration von Halbleiterschaltungen werden Substrate mit Durchkontaktierungen zwischen den beiden Hauptseiten benötigt. Aus derartigen Substraten können Stapel gebildet werden und auf diese Weise aus den in den einzelnen Substraten integrierten elektronischen Bauelementen komplexere dreidimensionale Schaltungen aufgebaut werden. Die Herstellung langer Durchkontaktierungen mit geringem Durchmesser erfordert lange Ätzzeiten, die den Herstellungsprozess verteuern. Daher werden die Halbleiterkörper vor dem Herstellen der Durchkontaktierungen auf typische Dicken von 200 μm bis 300 μm gedünnt. Typische Aspektverhältnisse, das heißt, Quotienten aus der Länge und dem Durchmesser einer Durchkontaktierung, liegen bei 5:1 oder 10:1. Die Durchmesser der Durchkontaktierungen werden bei einer Substratdicke von zum Beispiel 250 μm auf typisch 25 μm bis 50 μm begrenzt. Aspektverhältnisse von mehr als 50:1 liegen derzeit jenseits der technischen Möglichkeiten.
- In
US 6 461 956 B1 ,US 7 030 466 B1 undUS 7 179 740 B1 sind Substrate mit Durchkontaktierungen und zugehörige Herstellungsverfahren beschrieben. Bei dem in derUS 6 461 956 B1 beschriebenen Verfahren wird von einem SOI-Substrat ausgegangen, bei dem eine Isolationsschicht zwischen Siliziumschichten angeordnet ist. Die eine Siliziumschicht, üblicherweise als Body-Siliziumschicht bezeichnet, wird für die Integration elektronischer Bauelemente verwendet. Die auf der gegenüberliegenden Seite der Isolationsschicht vorhandene dickere Siliziumschicht, üblicherweise als Bulk-Siliziumschicht bezeichnet, weist eine Ausnehmung auf, die mit einem Metall gefüllt ist, das durch eine Aussparung in der Isolationsschicht hindurch mit vertikalen Durchkontaktierungen der Body-Siliziumschicht und darauf angeordneten Verdrahtungen verbunden ist. Auf diese Weise ist zwischen einem Rückseitenanschluss und einer Metallisierungsebene der oberseitigen Verdrahtung eine vertikale elektrisch leitende Verbindung gebildet. - In der
US 5 122 856 A ist ein Halbleiterbauelement beschrieben, bei dem in einer Body-Siliziumschicht eines SOI-Substrates ein Transistor ausgebildet ist, der mit einem rückseitigen Anschluss versehen ist. Hierzu ist in der Bulk-Siliziumschicht eine Ausnehmung vorhanden, in der eine strukturierte Metallschicht angeordnet und mit elektrischen Kontakten auf einem Drainbereich des Transistors und auf einem niederohmigen Bereich der Body-Siliziumschicht versehen ist. - In der
US 5 780 354 A ist ein Herstellungsverfahren für Halbleiterbauelemente beschrieben, bei dem ein SOI-Substrat mit einer Isolationsschicht aus einer Oxid-Nitrid-Oxid-Schichtfolge verwendet wird. - Die
DE 101 41 571 A1 beschreibt ein Verfahren zur Herstellung von dreidimensional aufgebauten integrierten Schaltungen und eine mehrschichtige Schaltungsanordnung. Metallbeschichtete Ätzgruben an einer Oberseite eines Chips werden mit Metall aufgefüllt. Um eine Durchkontaktierung durch den Chip herzustellen, wird die Unterseite des Chips abgeschliffen, bis die leitenden Auffüllungen freigelegt werden. Der Chip wird mit einem darunter angeordneten weiteren Chip mittels Lötperlen elektrisch leitend verbunden. Eine Zwischenschicht kann vorgesehen werden, um zwischen den Chips auftretende mechanische Spannungen abzubauen, die durch Temperaturunterschiede hervorgerufen werden können. - Aufgabe der vorliegenden Erfindung ist es, ein einfach herstellbares Halbleitersubstrat mit Durchkontaktierung anzugeben, das insbesondere eine für ein Herstellungsverfahren besonders geeignete Struktur besitzt. Außerdem soll ein einfach ausführbares Verfahren zur Herstellung von Halbleitersubstraten mit Durchkontaktierung angegeben werden.
- Diese Aufgabe wird mit dem Halbleitersubstrat mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Verfahren zur Herstellung eines Halbleitersubstrates mit den Merkmalen des Anspruches 7 beziehungsweise 12 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.
- Das Verfahren verwendet ein Halbleitersubstrat mit einer in das Halbleitermaterial eingebetteten Isolationsschicht, bis zu der jeweils beidseitig Anteile der Durchkontaktierung in dem Halbleitermaterial hergestellt werden. Ein hierfür eingesetzter Ätzprozess stoppt dann jeweils auf der Isolationsschicht. Durch die mittels der Isolationsschicht definierte Begrenzung der beiden Anteile der Durchkontaktierung vereinfacht sich der Herstellungsprozess wesentlich. Es kann ein SOI-Substrat verwendet werden oder ein Substrat mit einer auf einen Bereich der Schichtebene begrenzten vergrabenen Isolationsschicht. Auf einer Seite der Isolationsschicht kann in dem Halbleitermaterial, zum Beispiel in einer Body-Siliziumschicht, eine integrierte Schaltung, insbesondere mit CMOS-Komponenten, ausgebildet werden. Eine für die Durchkontaktierung auf dieser Seite vorgesehene Aussparung, die nach Art eines Kontaktloches ausgebildet wird, kann vor dem Herstellen der Schaltungskomponenten mit elektrisch leitfähig dotiertem Halbleitermaterial, vorzugsweise mit Polysilizium gefüllt werden. Nach dem Herstellen der Schaltung wird rückseitig eine größere Ausnehmung in dem dort vorhandenen Halbleitermaterial, zum Beispiel in einer Bulk-Siliziumschicht, hergestellt. Dazu kann auf der Vorderseite ein so genannter Handling-Wafer angebracht werden, der eine leichtere Handhabung des zu bearbeitenden Substrates ermöglicht. Es ist auf diese Weise möglich, das Substrat von der Rückseite her so zu dünnen, dass das Substrat insgesamt eine für eine Durchkontaktierung geeignete Dicke aufweist. Vorzugsweise wird die rückseitige Ausnehmung in dem Halbleitermaterial mit einem größeren Durchmesser hergestellt als die vorderseitige Aussparung und auf Innenseiten mit einer Metallisierung versehen, die die vorderseitige Kontaktlochfüllung elektrisch leitend kontaktiert und so die das gesamte Substrat durchdringende Durchkontaktierung bildet.
- Als Verfahrensschritte sind hierbei vorgesehen, ein Substrat aus Halbleitermaterial mit einer in das Halbleitermaterial eingebetteten Isolationsschicht bereitzustellen und von einer Oberseite dieses Substrates her unter Verwendung einer Maske eine Aussparung in dem Halbleitermaterial herzustellen. Dabei wird die Isolationsschicht in der Aussparung freigelegt. Die in der Aussparung freiliegenden Oberflächen des Halbleitermateriales werden mit einer Dielektrikumschicht, vorzugsweise einem Oxid des Halbleitermateriales wie zum Beispiel Siliziumdioxid, bedeckt und so elektrisch isoliert. Gegebenenfalls kann ein auf dem Boden der Aussparung gebildetes Dielektrikum, insbesondere ein Oxid, entfernt oder zumindest gedünnt werden. Ein elektrisch leitfähiges Material wird in die Aussparung eingebracht und damit eine Kontaktlochfüllung hergestellt. Auf der gegenüberliegenden Seite der Isolationsschicht wird im Bereich dieser Kontaktlochfüllung eine Ausnehmung in dem Substrat hergestellt, so dass die Isolationsschicht in der Ausnehmung freigelegt ist. Das in der Ausnehmung an Seitenwänden freiliegende Halbleitermaterial wird wieder mit einer Dielektrikumschicht bedeckt, die ebenfalls ein Oxid sein kann. Die Dielektrikumschicht wird im Bereich der Kontaktlochfüllung entfernt, und es wird eine Metallisierung in der Ausnehmung derart aufgebracht, dass die Metallisierung die Kontaktlochfüllung elektrisch kontaktiert. Dann werden Anschlusskontaktflächen hergestellt, die jeweils mit der Kontaktlochfüllung beziehungsweise mit der Metallisierung elektrisch leitend verbunden sind. Auf diese Weise ist die vollständige Durchkontaktierung des Substrates hergestellt. Es können dann noch Lotkugeln für externen elektrischen Anschluss auf den Anschlusskontaktflächen aufgebracht werden.
- Bei dem Halbleitersubstrat mit Durchkontaktierung ist eine Isolationsschicht in Halbleitermaterial eingebettet, so dass auf gegenüberliegenden Seiten der Isolationsschicht Schichten aus Halbleitermaterial vorhanden sind. In einer der Schichten aus Halbleitermaterial ist eine Kontaktlochfüllung angeordnet, so dass die Kontaktlochfüllung die betreffende Schicht bis zu der Isolationsschicht hin durchdringt. Eine Ausnehmung mit einer darin aufgebrachten schichtartigen Metallisierung ist auf der gegenüberliegenden Seite vorhanden, so dass diese Ausnehmung die Schicht aus Halbleitermaterial durchdringt, die auf der der Kontaktlochfüllung gegenüberliegenden Seite der Isolationsschicht vorhanden ist. Die Isolationsschicht ist dabei im Bereich der Kontaktlochfüllung ausgespart, so dass die Kontaktlochfüllung und die Metallisierung dort elektrisch leitend miteinander verbunden sind. Die Kontaktlochfüllung kann elektrisch leitfähig dotiertes Polysilizium sein. Das hat den Vorteil, dass die Kontaktlochfüllung vor der Herstellung von elektronischen Bauelementen hergestellt werden kann und dann kein für die elektronischen Komponenten unzulässiges thermisches Budget mehr erforderlich ist. Die Kontaktlochfüllung kann aber auch zur Verminderung des ohmschen Widerstandes aus Metall hergestellt werden, was dann vorzugsweise nach dem Herstellen der elektronischen Bauelemente in dem Substrat erfolgt.
- Es folgt eine genauere Beschreibung von Beispielen des Verfahrens und des Halbleitersubstrats anhand der beigefügten Figuren.
- Die
1 zeigt einen Querschnitt eines Zwischenproduktes eines Ausführungsbeispiels des Verfahrens nach dem Herstellen einer Maske. - Die
2 zeigt einen Querschnitt gemäß der1 nach dem Isolieren der Seitenwände der Kontaktlöcher. - Die
3 zeigt einen Querschnitt gemäß der2 nach dem Einbringen von Polysilizium. - Die
4 zeigt einen Querschnitt gemäß der3 nach einem Planarisierungsschritt. - Die
5 zeigt einen Querschnitt gemäß der4 nach dem Herstellen einer Verdrahtung. - Die
6 zeigt einen Querschnitt gemäß der5 nach dem Aufbringen eines Handling-Wafers. - Die
7 zeigt einen Querschnitt gemäß der6 nach der Herstellung einer Ausnehmung in der Substratrückseite. - Die
8 zeigt einen Querschnitt gemäß der7 nach dem Herstellen einer Seitenwandisolation der Ausnehmung. - Die
9 zeigt einen Querschnitt gemäß der8 nach dem Aufbringen einer Metallisierung. - Die
10 zeigt einen Ausschnitt aus dem Querschnitt gemäß der9 nach dem Herstellen einer oberseitigen Isolation und dem Aufbringen von Lotkugeln für externen elektrischen Anschluss. - Die
11 zeigt einen Querschnitt gemäß der10 für eine alternative Ausgestaltung des elektrischen Anschlusses. - Die
12 zeigt einen Querschnitt eines Zwischenproduktes entsprechend der1 für ein weiteres Ausführungsbeispiel des Verfahrens. - Die
13 zeigt einen Querschnitt gemäß der12 nach dem Herstellen einer Seitenwandisolation der Kontaktlöcher. - Die
14 zeigt einen Querschnitt gemäß der13 nach dem Öffnen der Isolationsschicht in den Kontaktlöchern. - Die
15 zeigt einen Querschnitt gemäß der14 nach dem Einbringen eines Metalls. - Die
16 zeigt einen Querschnitt gemäß der15 nach der Planarisierung und dem Aufbringen einer oberseitigen Isolation. - Die
17 zeigt einen Querschnitt gemäß der16 nach dem Herstellen einer Verdrahtung. - Die
18 zeigt einen Querschnitt gemäß der1 für ein weiteres Ausführungsbeispiel mit einer seitlich begrenzten Isolationsschicht. - Die
19 zeigt einen Querschnitt gemäß der9 für das Ausführungsbeispiel der18 . - Die
20 zeigt einen Querschnitt gemäß der5 für ein weiteres Ausführungsbeispiel des Verfahrens. - Die
21 zeigt einen Querschnitt gemäß der20 nach dem Rückschleifen des Substrates. - Die
22 zeigt einen Querschnitt gemäß der21 nach dem Aufbringen einer Bondschicht. - Die
23 zeigt einen Querschnitt gemäß der22 nach dem Bonden eines Rückseitenwafers. - Die
1 zeigt im Querschnitt ein Substrat1 , das den Aufbau eines SOI-Substrates aufweist. Eine relativ dünne Body-Siliziumschicht11 ist durch eine Isolationsschicht12 von einer dickeren Bulk-Siliziumschicht13 getrennt. Die Body-Siliziumschicht eines SOI-Substrates wird üblicherweise zur Herstellung der Schaltungskomponenten verwendet. Zur Herstellung der Durchkontaktierung wird auf die Oberseite der Body-Siliziumschicht11 eine Maske2 , vorzugsweise eine Lackmaske, mit Öffnungen20 aufgebracht. Es genügt, nur eine Öffnung für jede herzustellende Durchkontaktierung vorzusehen; es können aber auch jeweils mehrere Öffnungen pro Durchkontaktierung vorgesehen werden. In dem in der1 dargestellten Beispiel werden zwei Öffnungen20 für die Durchkontaktierung vorgesehen. Unter Verwendung der Maske2 wird durch die Öffnungen20 hindurch das Halbleitermaterial der Body-Siliziumschicht11 aus den in der1 mit senkrechten gestrichelten Linien markierten Bereichen entfernt. Das Halbleitermaterial wird bis auf die Isolationsschicht12 hinab entfernt, so dass Aussparungen in der Body-Siliziumschicht11 gebildet werden, die als Kontaktlöcher vorgesehen sind. - Die
2 zeigt einen Querschnitt gemäß der1 nach dem Ätzen der Aussparungen und nach dem Herstellen einer Dielektrikumschicht21 . Die Dielektrikumschicht21 kann insbesondere ein Oxid des Halbleitermateriales, in diesem Beispiel ein Siliziumoxid, sein und durch eine thermische Oxidation des Halbleitermateriales hergestellt werden. Die Dielektrikumschicht21 ist dafür vorgesehen, das Halbleitermaterial der Body-Siliziumschicht11 an den Seitenwänden der Aussparungen abzudecken und so elektrisch zu isolieren. Es folgt dann ein anisotroper Ätzschritt, mit dem Schichtanteile der Dielektrikumschicht21 und der Isolationsschicht12 etwa in den in der2 mit den gestrichelten Linien markierten Bereichen entfernt werden. Der Ätzschritt, mit dem ein Schichtanteil der Isolationsschicht12 entfernt wird, kann statt dessen vor dem Herstellen der Dielektrikumschicht21 erfolgen. Man erhält auch auf diese Weise eine Struktur, die der in dem Querschnitt der2 dargestellten entspricht. - Für den Ätzschritt, mit dem ein Schichtanteil der Isolationsschicht
12 entfernt wird, ist es zweckmäßig, wenn die Isolationsschicht12 mehrlagig ausgebildet ist, wobei als Material einer Schichtlage insbesondere jeweils ein Oxid oder ein Nitrid des Halbleitermateriales geeignet ist. Zum Beispiel kann ein oberer Schichtanteil12a , der beim Ätzen entfernt wird, ein Oxid des Halbleitermateriales und ein weiterer Schichtanteil12b , der als Ätzstoppschicht dient, ein Nitrid des Halbleitermateriales sein. Geeignet ist insbesondere eine Oxid-Nitrid-Oxid-Schichtfolge. Die Nitridschicht fungiert hierbei jeweils als Ätzstoppschicht. - Das Ergebnis des Ätzschrittes ist in der
3 im Querschnitt dargestellt, in dem zu erkennen ist, dass bei diesem Ausführungsbeispiel ein restlicher dünner Schichtanteil der Isolationsschicht12 im Bereich der Aussparungen übrig gelassen wird. Die Dielektrikumschicht21 wurde zuvor ausreichend dick hergestellt, so dass auf der Oberseite der Body-Siliziumschicht11 noch restliche Schichtanteile der Dielektrikumschicht21 vorhanden sind. Die Seitenwände der Aussparungen sind nach wie vor mit der Dielektrikumschicht21 isoliert. In die Aussparungen wird dann ein elektrisch leitendes Material, in diesem Beispiel elektrisch leitfähig dotiertes Polysilizium3 eingefüllt. Das Polysilizium wird vorzugsweise in situ, das heißt, beim Einbringen in die Aussparungen, dotiert. Überstehendes Polysilizium wird dann etwa bis auf die in der3 mit den waagrechten gestrichelten Linien markierte Höhe entfernt. Das Abtragen des Polysiliziums3 stoppt bei der Planarisierung der Oberseite zunächst auf den restlichen Schichtanteilen der Dielektrikumschicht21 , die dann auch noch entfernt werden. - Die
4 zeigt einen Querschnitt gemäß der3 nach dem Planarisieren der Oberfläche. Von dem Polysilizium sind die Kontaktlochfüllungen4 in den Aussparungen verblieben. Diese Kontaktlochfüllungen sind von dem Halbleitermaterial der Body-Siliziumschicht11 durch die restlichen Anteile der Dielektrikumschicht21 elektrisch isoliert. Bei dem hier dargestellten Beispiel ist kein unmittelbarer elektrischer Kontakt zwischen den Kontaktlochfüllungen4 und dem Material der Bulk-Siliziumschicht13 vorhanden. Da die Dielektrikumschicht21 von der Oberseite der Body-Siliziumschicht11 entfernt worden ist, liegt die Oberseite des Halbleitermateriales der Body-Siliziumschicht11 jetzt frei. Es schließen sich dann an sich bekannte Verfahrensschritte zur Herstellung elektronischer Schaltungskomponenten, insbesondere von CMOS-Schaltungen, an. - Die
5 zeigt einen Querschnitt eines weiteren Zwischenproduktes nach dem Herstellen der oberseitigen Verdrahtung. Die Schaltungskomponenten der jetzt hergestellten integrierten Schaltung sind zum Beispiel in den mit der Schraffur14 markierten Bereichen der Body-Siliziumschicht11 ausgebildet. Die Verdrahtung kann in einer an sich bekannten Weise durch Aufbringen mehrerer Metallisierungsebenen5 hergestellt werden, die jeweils durch Zwischenmetalldielektrikum8 voneinander getrennt sind. In den Metallisierungsebenen5 sind jeweils Leiterbahnen6 strukturiert, die zwischen den Metallisierungsebenen5 über elektrisch leitende vertikale Verbindungen7 miteinander verbunden sind. Das ist in der5 in einem Schema angedeutet, wobei die Leiterbahnen6 und Verbindungen7 jedoch grundsätzlich beliebig ausgestaltet werden können. In dem dargestellten Beispiel sind die Kontaktlochfüllungen4 mit einer unterschiedlichen Anzahl von solchen vertikalen Verbindungen7 versehen. Weitere vertikale Verbindungen7 finden sich auf den zu kontaktierenden Anschlussbereichen der elektronischen Bauelemente im Bereich der Schraffur14 . Auf diese Weise ist in dem Substrat eine elektronische Schaltung integriert, die über die herzustellende Durchkontaktierung des Substrates mit elektronischen Schaltungen in weiteren Substraten, die über oder unter dem Substrat angeordnet werden, verbunden werden kann, was eine dreidimensionale oder kubische Integration der integrierten Schaltungen ermöglicht. - Für den Anschluss an ein weiteres Substrat ist in dem gezeigten Beispiel oberseitig eine Anschlusskontaktfläche
9 vorgesehen, die vorzugsweise in der obersten Metallisierungsebene5 ausgebildet ist. Die Größe und Anzahl solcher Anschlusskontaktflächen9 ist grundsätzlich beliebig und kann entsprechend den Erfordernissen der jeweiligen Schaltung gewählt werden. Hierbei ist es möglich, die Kontaktlochfüllung4 mit einer oberseitig angeordneten Anschlusskontaktfläche9 elektrisch leitend zu verbinden, wie in der5 für die links eingezeichnete Kontaktlochfüllungen4 angedeutet ist. Damit erhält das fertige Bauelement eine vertikale Durchkontaktierung durch das gesamte Substrat hindurch, mit der ein oberseitiger Anschlusskontakt mit einem rückseitigen Anschlusskontakt elektrisch leitend verbunden ist. Statt dessen (oder auch zusätzlich hierzu) kann eine Kontaktlochfüllung4 mit einem Anschluss der integrierten elektronischen Schaltung (in dem dargestellten Beispiel im Bereich der Schraffur14 ) verbunden sein, wie in der5 für die rechts eingezeichnete Kontaktlochfüllungen4 angedeutet ist. Außerdem kann eine Kontaktlochfüllung4 mit verschiedenen Metallisierungsebenen verbunden sein, wie das ebenfalls in der5 für die rechts eingezeichnete Kontaktlochfüllungen4 angedeutet ist. - Auf der Oberseite ist in dem Beispiel noch eine Passivierung
10 aufgebracht, die ein hierfür an sich bekanntes Material, zum Beispiel Siliziumnitrid, sein kann. Im Bereich der Anschlusskontaktfläche9 sind sowohl die oberste Lage des Zwischenmetalldielektrikums8 als auch die Passivierung9 ausgespart, so dass auf der Anschlusskontaktfläche9 eine Lotkugel oder dergleichen für den externen elektrischen Anschluss aufgebracht werden kann. Die vertikale Durchkontaktierung durch das Substrat hindurch ist nach diesen Verfahrensschritten bis herab auf die Isolationsschicht12 hergestellt. - Für die weiteren Verfahrensschritte kann auf die Oberseite ein Handling-Wafer
15 gemäß dem Querschnitt der6 aufgebracht werden. Auf die Verwendung eines Handling-Wafers kann gegebenenfalls auch verzichtet werden. Der Handling-Wafer15 kann wesentlich dicker als das bearbeitete Substrat1 sein und erleichtert es, das Substrat1 von der Rückseite her zu dünnen. Dabei kann jedoch die rückseitige Bulk-Siliziumschicht13 deutlich dicker bleiben als die vorderseitige Body-Siliziumschicht11 . Bei möglichen Ausführungsformen liegt die Dicke der Body-Siliziumschicht11 typisch im Bereich von 10 μm bis 20 μm, während die Dicke der Bulk-Siliziumschicht13 nach dem Dünnen typisch im Bereich von 200 μm bis 300 μm liegt. - Die
7 zeigt einen Querschnitt gemäß der6 nach dem Dünnen des Substrates und dem Herstellen einer rückseitigen Dielektrikumschicht22 , zum Beispiel aus Oxid, auf der rückseitigen Oberfläche der Bulk-Siliziumschicht13 . Im Bereich der Kontaktlochfüllungen4 wird von der Rückseite her in die Bulk-Siliziumschicht13 eine Ausnehmung16 geätzt, wobei die Isolationsschicht12 als Ätzstoppschicht dient. Hierbei ist es insbesondere von Vorteil, wenn die Isolationsschicht12 , wie bereits oben beschrieben worden ist, mehrlagig ausgebildet ist. In diesem Fall kann eine Teilschicht der Isolationsschicht12 , zum Beispiel die erwähnte Nitridschicht, auch bei dem jetzt durchgeführten Ätzen der Ausnehmung16 als Ätzstoppschicht fungieren. Die unter den Kontaktlochfüllungen4 verbliebenen restlichen dünnen Schichtanteile der Isolationsschicht12 , also zum Beispiel diese Nitridschicht, sind dafür vorgesehen, das Polysilizium der Kontaktlochfüllungen4 gegen den Ätzangriff zu schützen. - Die
8 zeigt einen Querschnitt entsprechend der7 nach dem Entfernen der verbliebenen Anteile der Isolationsschicht12 von den rückseitigen Flächen der Kontaktlochfüllungen4 , zum Beispiel durch anisotropes Trockenätzen, so dass die Kontaktlochfüllungen4 freigelegt worden sind, und einem Verfahrensschritt, mit dem eine weitere Dielektrikumschicht23 hergestellt worden ist, die insbesondere die Seitenwände der Ausnehmung16 bedeckt und so elektrisch isoliert. Die weitere Dielektrikumschicht23 kann insbesondere ein Oxid des Halbleitermateriales, insbesondere Siliziumdioxid sein. Die Dielektrikumschicht23 kann gegebenenfalls bereits hergestellt werden, bevor die Isolationsschicht12 von den rückseitigen Flächen der Kontaktlochfüllungen4 entfernt wird. - Nachdem die weitere Dielektrikumschicht
23 und, falls dort noch vorhanden, die Isolationsschicht12 von den rückseitigen Flächen der Kontaktlochfüllungen4 entfernt worden sind, wird dann entsprechend dem Querschnitt der9 von der Rückseite her eine Metallisierung17 aufgebracht, die einen elektrisch leitenden Kontakt mit den Kontaktlochfüllungen4 bildet. Die Metallisierung17 umfasst hauptsächlich ein Metall wie Wolfram, kann aber auch eine Schichtfolge aus verschiedenen Metallen sein. Bei einem typischen Ausführungsbeispiel einer derartigen Schichtfolge werden zunächst eine dünne Titanschicht als Liner, darauf eine TiN-Schicht als Barriereschicht und darauf eine Schicht aus Wolfram aufgebracht. Die Barriereschicht verhindert das Ausdiffundieren von Wolframatomen in das Halbleitermaterial. Die Metallisierung17 wird vorzugsweise von der rückseitigen Oberfläche des Substrates entfernt, was zum Beispiel durch anisotropes Ätzen geschieht, so dass sie als Schicht nur die Innenflächen und den Boden der Ausnehmung16 auskleidet. Für den externen elektrischen Anschluss wird eine Kontaktschicht18 hergestellt, die zum Beispiel durch Aufstäuben (sputter) hergestellt werden kann. Wie in dem Querschnitt der9 angedeutet ist, gelangt dabei ein Anteil des Materials der Kontaktschicht18 auch auf die seitlichen Oberflächen der Metallisierung17 , so dass eine gute elektrisch leitende Verbindung zwischen der Metallisierung17 und der Kontaktschicht18 hergestellt wird. Die Kontaktschicht18 ist ein für Anschlusskontakte bevorzugtes Metall, zum Beispiel Aluminium. - Wie in dem Querschnitt der
10 in einem Ausschnitt dargestellt ist, wird dann auf die Rückseite noch dielektrisches Material aufgebracht, insbesondere eine Dielektrikumschicht24 aus Oxid und eine weitere Dielektrikumschicht25 aus Nitrid. Eine Öffnung in den Dielektrikumschichten24 ,25 gibt eine Anschlusskontaktfläche19 auf der Kontaktschicht18 frei, auf die eine Lotkugel30 für elektrischen Anschluss nach außen, insbesondere an ein weiteres Substrat, aufgebracht werden kann. - Die
11 zeigt eine zu der Ausführungsform gemäß der10 alternative Ausführungsform, bei der die Anschlusskontaktfläche19 die Ausnehmung16 rings umgibt und die Lotkugel31 so aufgebracht ist, dass sie die Ausnehmung16 verschließt. Auf diese Weise kann auch die durch die Ausnehmung16 eingenommene rückseitige Fläche des Substrates für den elektrischen Anschluss genutzt werden. Insbesondere, wenn mehrere Durchkontaktierungen in dem Substrat vorgesehen werden und somit mehrere Lotkugeln auf der Rückseite für den elektrischen Anschluss aufgebracht werden, ist es mit dieser Ausgestaltung möglich, die Lotkugeln Platz sparend anzubringen und die rückseitige Fläche des Substrates besser auszunutzen. - Bei Ausführungsbeispielen des Verfahrens, bei dem die Kontaktlochfüllungen
4 Polysilizium sind, besteht noch zusätzlich die Möglichkeit, mit den für die Ausbildung der integrierten Schaltung vorgesehenen Implantationsschritten auch eine Implantation weiteren Dotierstoffes in die Kontaktlochfüllungen vorzunehmen. Mit einer solchen Implantation können obere Bereiche der Kontaktlochfüllungen als höher dotierte Anschlusskontaktbereiche ausgebildet werden. Damit kann ein niederohmiger Übergangswiderstand zwischen dem Metall der Verdrahtung und dem Polysilizium der Kontaktlochfüllungen hergestellt werden. - Der Durchmesser einer für eine Durchkontaktierung vorgesehenen Kontaktlochfüllung liegt typisch bei etwa ein bis zwei Mikrometern. Der Durchmesser der rückseitigen Aussparung
16 liegt typisch im Bereich von 50 μm bis 500 μm, vorzugsweise im Bereich von 50 μm bis 100 μm, und ist zum Beispiel etwa 100 μm bei einer Tiefe der Aussparung16 von etwa 250 μm. Die Tiefe der Aussparung16 liegt typisch im Bereich von 200 μm bis 725 μm, vorzugsweise im Bereich von 200 μm bis 300 μm. Die rückseitige Anschlusskontaktfläche19 kann bei einer Vielzahl von Ausführungsbeispielen in einer an sich bekannten Weise ausgestaltet sein und für übliche Lotkugeln bemessen sein; sie kann zum Beispiel eine typische Abmessung von etwa 300 μm bis 400 μm Seitenlänge oder Durchmesser aufweisen. Im Fall von Ausführungsbeispielen gemäß der11 wird die Anschlusskontaktfläche19 gegebenenfalls auch größer bemessen. - Statt aus Polysilizium können die Kontaktlochfüllungen auch aus Metall hergestellt werden. Bei einem solchen Ausführungsbeispiel wird zum Beispiel von dem Aufbau ausgegangen, der im Querschnitt in der
12 entsprechend dem Querschnitt der1 dargestellt ist. Auch hierbei kann von einem SOI-Substrat1 ausgegangen werden, das eine Body-Siliziumschicht11 aufweist, die durch eine Isolationsschicht12 von einer dickeren Bulk-Siliziumschicht13 getrennt ist. Auf der Oberseite der Body-Siliziumschicht11 ist eine Dielektrikumschicht26 aufgebracht, die zum Beispiel ein Oxid des Halbleitermateriales sein kann. Darauf wird die Maske2 , vorzugsweise eine Lackmaske, hergestellt, die mit Öffnungen20 im Bereich der herzustellenden Durchkontaktierungen versehen ist. Der aus der Body-Siliziumschicht11 auszuätzende Anteil ist in der12 wieder durch senkrechte gestrichelte Linien markiert. - Die
13 zeigt den Querschnitt eines weiteren Zwischenproduktes nach dem Ätzen der Aussparungen und dem Herstellen der Dielektrikumschicht21 , mit der die Seitenwände der Aussparungen bedeckt werden, so dass das Halbleitermaterial der Body-Siliziumschicht11 dort elektrisch isoliert wird. - Es folgt dann ein anisotroper Ätzschritt, mit dem die Struktur hergestellt wird, die im Querschnitt in der
14 dargestellt ist. Bei diesem Ausführungsbeispiel wird innerhalb der Aussparungen, die für die Kontaktlochfüllungen vorgesehen sind, das Material der Isolationsschicht12 bis herab auf die Bulk-Siliziumschicht13 entfernt. Es liegt daher das Halbleitermaterial der Bulk-Siliziumschicht13 innerhalb der Aussparungen offen. Statt dessen ist es aber auch bei dieser Ausführungsform mit metallischen Kontaktlochfüllungen möglich, entsprechend dem zuvor beschriebenen Ausführungsbeispiel mit Polysilizium zunächst noch einen oder mehrere Schichtanteile der Isolationsschicht12 stehen zu lassen, die dann in den entsprechenden späteren Verfahrensschritten von den rückseitigen Flächen der Kontaktlochfüllungen entfernt werden. Auf diese Weise kann auch bei diesem Ausführungsbeispiel von der Ätzstoppschicht Gebrauch gemacht werden. Von der Dielektrikumschicht26 sind auf der Oberseite der Body-Siliziumschicht11 noch restliche Schichtanteile vorhanden. Die Dielektrikumschicht21 isoliert die Seitenwände der Aussparungen, in die das Material der Kontaktlochfüllungen eingebracht wird. - Die
15 zeigt das Zwischenprodukt nach dem Einbringen des für die Kontaktlochfüllungen vorgesehenen Metalls32 . Dieses Metall32 kann zum Beispiel Wolfram sein. Auch bei den Kontaktlochfüllungen ist es von Vorteil, wenn nicht nur Wolfram eingebracht wird, sondern zuvor eine dünne Titanschicht als Liner und auf dem Titan eine ebenfalls dünne Schicht aus TiN als Barriereschicht aufgebracht wird, die ein Ausdiffundieren der Metallatome der Wolframschicht in das Halbleitermaterial unterbindet. Das Metall32 wird dann planarisierend rückgeätzt, was zum Beispiel mittels CMP (chemical mechanical polishing) oder RIE (reactive ion etching) geschehen kann. - Die
16 zeigt im Querschnitt das Zwischenprodukt nach dem planarisierenden Rückätzen des Metalls und dem oberseitigen Aufbringen einer weiteren Dielektrikumschicht27 , die nach einem weiteren Planarisierungsschritt dünne obere Isolationen auf den Kontaktlochfüllungen28 bildet. Wie der16 zu entnehmen ist, können die so hergestellten Kontaktlochfüllungen28 wegen des Vorhandenseins der restlichen Schichtanteile der Dielektrikumschicht26 die Oberseite der Body-Siliziumschicht11 geringfügig überragen. Das ist auch in der nachfolgenden17 erkennbar. - Die
17 zeigt einen Querschnitt entsprechend der5 nach dem Herstellen der Verdrahtung. Zur Verdeutlichung der für das beschriebene Verfahren wesentlichen Unterschiede zwischen den Ausführungsbeispielen wurde bei allen dargestellten Ausführungsbeispielen dieselbe Struktur der Verdrahtung gewählt. Die Verdrahtung kann aber entsprechend der jeweiligen integrierten Schaltung variieren. Es folgen nun entsprechend dem zuvor beschriebenen Ausführungsbeispiel die anhand der6 bis9 erläuterten Verfahrensschritte. - Auch die rückseitigen Anschlüsse durch Lotkugeln können entsprechend den
10 oder11 hergestellt werden. Es ist noch zu erwähnen, dass im Unterschied zu dem zuvor beschriebenen Ausführungsbeispiel vor dem Herstellen der Metallisierung17 innerhalb der rückseitigen Ausnehmung16 allenfalls die zusätzlich aufgebrachte Dielektrikumschicht23 von den Kontaktlochfüllungen entfernt werden muss, da die Isolationsschicht12 dort bereits entfernt worden ist. Da die Kontaktlochfüllungen28 bei diesem Ausführungsbeispiel Metall und kein Halbleitermaterial sind, ist eine Ätzstoppschicht für das Ätzen der Ausnehmung16 nicht erforderlich. Das Halbleitermaterial der Bulk-Siliziumschicht13 kann selektiv bezüglich des Metalls der Kontaktlochfüllungen28 geätzt werden. - Statt ein herkömmliches SOI-Substrat zu verwenden, ist es auch möglich, die Isolationsschicht als eine in dem Halbleitermaterial vergrabene und seitlich innerhalb des Halbleitermateriales begrenzte Isolationsschicht auszubilden. Ein Zwischenprodukt gemäß der
1 hat in diesem Fall zum Beispiel die in der18 im Querschnitt dargestellte Struktur. In dem Substrat1 ist eine Isolationsschicht29 vergraben, die seitlich im Wesentlichen auf den für die Durchkontaktierung vorgesehenen Bereich begrenzt sein kann. Es handelt sich hierbei gewissermaßen um eine nur lokal vorhandene SOI-Struktur. - Eine derartige Struktur kann ausgehend von einem Halbleiterkörper, insbesondere einem Silizium-Wafer, hergestellt werden, indem auf einer Oberseite des Wafers eine dielektrische Schicht hergestellt und entsprechend der herzustellenden Isolationsschicht strukturiert wird. Mittels einer nachfolgenden Epitaxie wird Silizium auf der mit der dielektrischen Schicht versehenen Oberseite des Wafers aufgewachsen (ELO, epitaxial lateral overgrowth). Dann wird ein Reflowschritt bei etwa 1000°C bis 1200°C und hoher H2-Flussrate durchgeführt, um ein Verfließen und Planarisieren des aufgewachsenen Siliziums oberhalb der jetzt vergrabenen dielektrischen Schicht zu bewirken. Man erhält so das in der
18 im Querschnitt dargestellte Substrat mit der vergrabenen Isolationsschicht29 . Die weiteren Prozessschritte können sich entsprechend den bereits beschriebenen Ausführungsbeispielen anschließen. Zur Veranschaulichung des Ergebnisses ist in der19 ein der9 entsprechender Querschnitt für ein Ausführungsbeispiel mit lokaler SOI-Struktur dargestellt. - Eine weitere Möglichkeit, das Halbleitersubstrat mit Durchkontaktierung herzustellen, wird anhand der
20 bis23 beschrieben. Die20 zeigt einen Querschnitt gemäß der5 eines Zwischenproduktes, das man erhält, wenn man zunächst einen Halbleiterkörper ohne Isolationsschicht als Substrat verwendet und an einer Oberseite des Substrates unter Verwendung einer Maske Kontaktlöcher herstellt. Die Innenflächen der Kontaktlöcher werden mit einer Dielektrikumschicht33 , zum Beispiel aus Oxid, versehen. Dann wird in die Kontaktlöcher eine Kontaktlochfüllung4 eingebracht, für die zum Beispiel wie in den bereits beschriebenen Ausführungsbeispielen Polysilizium oder Metall verwendet werden kann. Weitere Verfahrensschritte schließen sich an, mit denen die integrierte Schaltung einschließlich der Verdrahtung entsprechend den zuvor beschriebenen Ausführungsbeispielen fertig gestellt wird. Zur besseren Handhabung kann oberseitig ein Handling-Wafer15 angebracht werden. Das Ergebnis dieser Verfahrensschritte ist in der20 an einem Beispiel gezeigt. - Das Substrat
1 wird dann von der Rückseite her gedünnt, bis die rückseitigen Flächen der Kontaktlochfüllungen4 freigelegt sind. Das so erhaltene Zwischenprodukt ist im Querschnitt in der21 dargestellt. - Dann wird entsprechend dem Querschnitt der
22 rückseitig eine Bondschicht34 , zum Beispiel ein Oxid, aufgebracht und strukturiert. - Die
23 zeigt ein weiteres Zwischenprodukt nach dem Bonden eines Rückseitenwafers35 . Weitere Verfahrensschritte, mit denen die rückseitige Aussparung16 hergestellt und mit einer Metallisierung17 versehen wird, schließen sich entsprechend den zuvor beschriebenen Ausführungsbeispielen an. Im Ergebnis erhält man so eine Struktur, die der in der9 dargestellten Struktur weitgehend ähnlich ist, mit dem Unterschied, dass die Isolationsschicht12 durch die Bondschicht34 ersetzt ist. - Das beschriebenen Verfahren und die damit erreichte Struktur des Halbleitersubstrates hat den Vorteil, dass eine hohe Ätzrate bei der Herstellung möglich ist und andererseits die Durchkontaktierungen nur einen vergleichsweise geringen Anteil der Substratoberseiten beanspruchen. Insbesondere die Ausführungsformen mit einer die rückseitige Ausnehmung überspannenden Lotkugel ermöglichen es, eine Vielzahl von Durchkontaktierungen des Substrates bei vergleichsweise geringem dafür erforderlichem Flächenanteil der Substratoberseiten herzustellen.
-
- 1
- Substrat
- 2
- Maske
- 3
- Polysilizium
- 4
- Kontaktlochfüllung
- 5
- Metallisierungsebene
- 6
- Leiterbahn
- 7
- vertikale Verbindung
- 8
- Zwischenmetalldielektrikum
- 9
- Anschlusskontaktfläche
- 10
- Passivierung
- 11
- Body-Siliziumschicht
- 12
- Isolationsschicht
- 12a
- oberer Schichtanteil der Isolationsschicht
- 12b
- weiterer Schichtanteil der Isolationsschicht
- 13
- Bulk-Siliziumschicht
- 14
- Schraffur
- 15
- Handling-Wafer
- 16
- Ausnehmung
- 17
- Metallisierung
- 18
- Kontaktschicht
- 19
- Anschlusskontaktfläche
- 20
- Öffnung
- 21
- Dielektrikumschicht
- 22
- Dielektrikumschicht
- 23
- Dielektrikumschicht
- 24
- Dielektrikumschicht
- 25
- Dielektrikumschicht
- 26
- Dielektrikumschicht
- 27
- Dielektrikumschicht
- 28
- Kontaktlochfüllung
- 29
- Isolationsschicht
- 30
- Lotkugel
- 31
- Lotkugel
- 32
- Metall
- 33
- Dielektrikumschicht
- 34
- Bondschicht
- 35
- Rückseitenwafer
Claims (18)
- Halbleitersubstrat mit elektrischer Durchkontaktierung, bei dem – das Halbleitersubstrat zwei einander gegenüberliegende Oberseiten besitzt, – eine Isolationsschicht (
12 ;29 ;34 ) in einer zwischen den Oberseiten vorhandenen Schichtlage, die zu jeder Oberseite einen Abstand besitzt, angeordnet ist, – eine Kontaktlochfüllung (4 ;28 ) vorhanden ist, die von einer der Oberseiten des Halbleitersubstrates bis in die Schichtlage der Isolationsschicht reicht, – eine Ausnehmung (16 ) mit einer darin aufgebrachten schichtartigen Metallisierung (17 ) vorhanden ist, die von der gegenüberliegenden Oberseite des Halbleitersubstrates bis in die Schichtlage der Isolationsschicht reicht, – die Isolationsschicht im Bereich der Kontaktlochfüllung ausgespart ist und die Kontaktlochfüllung und die Metallisierung dort elektrisch leitend miteinander verbunden sind und – die Metallisierung und die Kontaktlochfüllung eine gemeinsame Grenzfläche aufweisen, die im Inneren der Schichtlage der Isolationsschicht angeordnet ist. - Halbleitersubstrat nach Anspruch 1, bei dem die Isolationsschicht (
29 ) in ihrer flächigen Ausdehnung durch in der Schichtlage der Isolationsschicht seitlich angrenzendes Halbleitermaterial begrenzt ist. - Halbleitersubstrat nach Anspruch 1 oder 2, bei dem die Isolationsschicht (
12 ;29 ;34 ) mehrlagig ausgebildet ist. - Halbleitersubstrat nach Anspruch 3, bei dem die Isolationsschicht (
12 ;29 ;34 ) eine Nitridschicht oder mindestens eine Oxidschicht umfasst. - Halbleitersubstrat nach einem der Ansprüche 1 bis 4, bei dem die Metallisierung (
17 ) innerhalb der Ausnehmung (16 ) mit einer auf der Metallisierung (17 ) aufgebrachten Dielektrikumschicht (24 ,25 ) versehen ist. - Halbleitersubstrat nach einem der Ansprüche 1 bis 5, bei dem die Kontaktlochfüllung (
4 ) elektrisch leitfähig dotiertes Polysilizium ist. - Verfahren zur Herstellung eines Halbleitersubstrates mit elektrischer Durchkontaktierung, bei dem – ein Substrat (
1 ) aus Halbleitermaterial mit einer in das Halbleitermaterial eingebetteten Isolationsschicht (12 ;29 ) bereitgestellt wird, – an einer Oberseite des Substrates (1 ) unter Verwendung einer Maske (2 ) mindestens eine Aussparung in dem Halbleitermaterial hergestellt wird, so dass die Isolationsschicht (12 ;29 ) in der Aussparung freigelegt ist, – eine Dielektrikumschicht (21 ) in der Aussparung hergestellt wird, – vor oder nach dem Herstellen der Dielektrikumschicht (21 ) die Isolationsschicht (12 ;29 ) oder ein Schichtanteil der Isolationsschicht (12 ;29 ) in der Aussparung entfernt wird, – ein elektrisch leitfähiges Material (3 ;32 ) in die Aussparung eingebracht und damit mindestens eine Kontaktlochfüllung (4 ;28 ) hergestellt wird, – an einer der Oberseite gegenüberliegenden Rückseite des Substrates (1 ) in einem der Kontaktlochfüllung (4 ;28 ) gegenüberliegenden Bereich eine Ausnehmung (16 ) hergestellt wird, so dass die Isolationsschicht (12 ;29 ) in der Ausnehmung (16 ) freigelegt ist, – eine Dielektrikumschicht (23 ) in der Ausnehmung hergestellt wird, – die Kontaktlochfüllung (4 ;28 ) von der Rückseite her freigelegt wird, – eine Metallisierung (17 ) ganzflächig in der Ausnehmung (16 ) aufgebracht wird, so dass die Metallisierung (17 ) die Kontaktlochfüllung (4 ;28 ) elektrisch kontaktiert und die Isolationsschicht (12 ;29 ) in der Ausnehmung (16 ) vollständig bedeckt, und – mindestens eine Anschlusskontaktfläche (9 ,19 ) hergestellt wird, die mit der Kontaktlochfüllung (4 ;28 ) elektrisch leitend verbunden ist. - Verfahren nach Anspruch 7, bei dem – das Substrat (
1 ) ein SOI-Substrat ist, das eine Body-Siliziumschicht (11 ) und eine Bulk-Siliziumschicht (13 ) aufweist, zwischen denen die Isolationsschicht (12 ) angeordnet ist, – die Aussparung in der Body-Siliziumschicht (11 ) hergestellt wird und – mindestens ein elektronisches Bauelement in der Body-Siliziumschicht (11 ) hergestellt wird. - Verfahren nach Anspruch 7, bei dem – das Substrat (
1 ) hergestellt wird, indem – auf einer Oberseite eines Halbleiterkörpers eine Isolationsschicht (29 ) hergestellt und so strukturiert wird, dass ein Anteil dieser Oberseite des Halbleiterkörpers von der Isolationsschicht (29 ) frei ist, – Halbleitermaterial aufgewachsen wird, so dass die Isolationsschicht (29 ) vollständig in Halbleitermaterial eingebettet ist, und – das aufgewachsene Halbleitermaterial oberseitig planarisiert wird. - Verfahren nach einem der Ansprüche 7 bis 9, bei dem – die Isolationsschicht (
12 ;29 ) in der Aussparung bis auf einen verbleibenden restlichen Schichtanteil gedünnt wird, bevor das elektrisch leitfähige Material (3 ;32 ) in die Aussparung eingebracht wird, – das elektrisch leitfähige Material (3 ;32 ) auf den restlichen Schichtanteil der Isolationsschicht (12 ;29 ) aufgebracht wird, – der restliche Schichtanteil der Isolationsschicht (12 ;29 ) beim Herstellen der Ausnehmung (16 ) auf der Rückseite als Ätzstoppschicht verwendet wird und – der restliche Schichtanteile der Isolationsschicht (12 ;29 ) vor dem Aufbringen der Metallisierung (17 ) von der Kontaktlochfüllung (4 ) entfernt wird. - Verfahren nach Anspruch 10, bei dem – die Isolationsschicht (
12 ;29 ) mehrlagig mit einem oberen Schichtanteil (12a ) aus einem Oxid des Halbleitermateriales und einem weiteren Schichtanteil (12b ) aus einem Nitrid des Halbleitermateriales ausgebildet wird, – der obere Schichtanteil (12a ) durch Ätzen entfernt wird, bevor das elektrisch leitfähige Material (3 ;32 ) in die Aussparung eingebracht wird, und – der weitere Schichtanteil (12b ) als Ätzstoppschicht dient. - Verfahren zur Herstellung eines Halbleitersubstrates mit elektrischer Durchkontaktierung, bei dem – an einer Oberseite eines Substrates (
1 ) aus Halbleitermaterial unter Verwendung einer Maske (2 ) eine Aussparung mit Innenflächen in dem Substrat hergestellt wird, – eine Dielektrikumschicht (33 ) auf die Innenflächen der Aussparung aufgebracht wird, – ein elektrisch leitfähiges Material (3 ;32 ) in die Aussparung eingebracht und damit mindestens eine Kontaktlochfüllung (4 ;28 ) hergestellt wird, – das Substrat (1 ) von einer der Oberseite gegenüberliegenden Rückseite her gedünnt wird, so dass eine rückseitige Fläche der Kontaktlochfüllung (4 ;28 ) freigelegt wird, – eine Bondschicht (34 ) auf die Rückseite aufgebracht wird, – ein Rückseitenwafer (35 ) auf der Bondschicht (34 ) dauerhaft befestigt wird, – eine Ausnehmung (16 ) in dem Rückseitenwafer (35 ) hergestellt wird, – eine Dielektrikumschicht (23 ) hergestellt und damit in der Ausnehmung (16 ) freiliegendes Halbleitermaterial bedeckt wird, – die Kontaktlochfüllung (4 ;28 ) von der Rückseite her freigelegt wird, – eine Metallisierung (17 ) in der Ausnehmung (16 ) aufgebracht wird, so dass die Metallisierung (17 ) die Kontaktlochfüllung (4 ;28 ) elektrisch kontaktiert, und – mindestens eine Anschlusskontaktfläche (9 ,19 ) hergestellt wird, die mit der Kontaktlochfüllung (4 ;28 ) elektrisch leitend verbunden ist. - Verfahren nach einem der Ansprüche 7 bis 12, bei dem die mindestens eine Kontaktlochfüllung (
4 ) aus elektrisch leitfähig dotiertem Polysilizium gebildet wird. - Verfahren nach Anspruch 13, bei dem – nach dem Herstellen der Kontaktlochfüllung (
4 ) CMOS-Bauelemente hergestellt werden, – eine Verdrahtung aus Metallisierungsebenen (5 ) und Zwischenmetalldielektrikum (8 ) hergestellt wird, wobei die Kontaktlochfüllung (4 ) elektrisch leitend mit der Anschlusskontaktfläche (9 ) verbunden wird, und – danach die Ausnehmung (16 ) auf der der Kontaktlochfüllung (4 ) gegenüberliegenden Seite der Isolationsschicht (12 ;29 ;34 ) hergestellt wird. - Verfahren nach einem der Ansprüche 7 bis 12, bei dem die mindestens eine Kontaktlochfüllung (
28 ) aus Metall gebildet wird. - Verfahren nach Anspruch 15, bei dem – vor dem Herstellen der Kontaktlochfüllung (
28 ) CMOS-Bauelemente hergestellt werden, – nach dem Herstellen der Kontaktlochfüllung (28 ) eine Verdrahtung aus Metallisierungsebenen (5 ) und Zwischenmetalldielektrikum (8 ) hergestellt wird, wobei die Kontaktlochfüllung (28 ) elektrisch leitend mit der Anschlusskontaktfläche (9 ) verbunden wird, und – danach die Ausnehmung (16 ) auf der der Kontaktlochfüllung (28 ) gegenüberliegenden Seite der Isolationsschicht (12 ;29 ) hergestellt wird. - Verfahren nach einem der Ansprüche 7 bis 16, bei dem die Metallisierung (
17 ) Wolfram ist, auf der Rückseite eine mit der Metallisierung (17 ) verbundene Anschlusskontaktfläche (19 ) hergestellt wird und die Anschlusskontaktfläche (19 ) aus Aluminium gebildet wird. - Verfahren nach einem der Ansprüche 7 bis 17, bei dem auf der Rückseite eine mit der Metallisierung (
17 ) verbundene Anschlusskontaktfläche (19 ) hergestellt wird und eine Lotkugel (31 ) auf der Anschlusskontaktfläche (19 ) aufgebracht wird, die die Ausnehmung (16 ) überdeckt.
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US12/670,303 US8378496B2 (en) | 2007-07-24 | 2008-07-23 | Semiconductor substrate with interlayer connection and method for production of a semiconductor substrate with interlayer connection |
PCT/EP2008/059662 WO2009013315A2 (de) | 2007-07-24 | 2008-07-23 | Halbleitersubstrat mit durchkontaktierung und verfahren zu seiner herstellung |
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---|---|
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DE (1) | DE102007034306B3 (de) |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101996953A (zh) * | 2009-08-19 | 2011-03-30 | 精材科技股份有限公司 | 芯片封装体及其制造方法 |
EP2306506A1 (de) | 2009-10-01 | 2011-04-06 | Austriamicrosystems AG | Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung mit einer Durchkontaktierung |
DE102009049102A1 (de) * | 2009-10-13 | 2011-04-21 | Austriamicrosystems Ag | Halbleiterbauelement mit Durchkontaktierung und Verfahren zur Herstellung einer Durchkontaktierung in einem Halbleiterbauelement |
WO2014184035A1 (de) * | 2013-05-14 | 2014-11-20 | Robert Bosch Gmbh | Verfahren zum erzeugen eines durchkontakts in einem cmos-substrat |
US9553039B2 (en) | 2011-11-23 | 2017-01-24 | Ams Ag | Semiconductor device with through-substrate via covered by a solder ball and related method of production |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7863187B2 (en) * | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
TWI546925B (zh) * | 2010-02-09 | 2016-08-21 | 精材科技股份有限公司 | 晶片封裝體及其形成方法 |
US9012324B2 (en) * | 2012-08-24 | 2015-04-21 | United Microelectronics Corp. | Through silicon via process |
KR101960496B1 (ko) * | 2012-08-29 | 2019-03-20 | 에스케이하이닉스 주식회사 | 반도체 장치 |
EP2772939B1 (de) | 2013-03-01 | 2016-10-19 | Ams Ag | Halbleitervorrichtung zum Erfassen von Strahlung und Verfahren zum Herstellen einer Halbleitervorrichtung zum Erfassen von Strahlung |
EP2775275B1 (de) | 2013-03-08 | 2015-12-16 | Ams Ag | UV-Sensor-Halbleitervorrichtung und Verfahren zum Messen ultravioletter Strahlung |
EP2899760B1 (de) | 2014-01-27 | 2018-08-29 | ams AG | Halbleitervorrichtung für optische Anwendungen und Verfahren zur Herstellung solch einer Halbleitervorrichtung |
EP3660902A1 (de) | 2014-11-19 | 2020-06-03 | Ams Ag | Halbleiterbauelement mit einem blenden-array |
US9893058B2 (en) * | 2015-09-17 | 2018-02-13 | Semiconductor Components Industries, Llc | Method of manufacturing a semiconductor device having reduced on-state resistance and structure |
US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
EP3460835B1 (de) | 2017-09-20 | 2020-04-01 | ams AG | Verfahren zur herstellung eines halbleiterbauelements sowie halbleiterbauelement |
EP3671823A1 (de) * | 2018-12-21 | 2020-06-24 | ams AG | Halbleiterbauelement mit substratdurchkontaktierung und verfahren zur herstellung eines halbleiterbauelements mit substratdurchkontaktierung |
US11482506B2 (en) * | 2020-03-31 | 2022-10-25 | Taiwan Semiconductor Manufacturing Company Limited | Edge-trimming methods for wafer bonding and dicing |
US11764543B2 (en) | 2020-04-23 | 2023-09-19 | Mellanox Technologies, Ltd. | Integration of modulator and laser in a single chip |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5122856A (en) * | 1987-11-13 | 1992-06-16 | Nissan Motor Co., Ltd. | Semiconductor device |
US5426072A (en) * | 1993-01-21 | 1995-06-20 | Hughes Aircraft Company | Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate |
US5780354A (en) * | 1994-12-23 | 1998-07-14 | U.S. Philips Corporation | Method of manufacturing semiconductor devices with semiconductor elements formed in a layer of semiconductor material glued on a support wafer |
US6461956B1 (en) * | 1999-03-01 | 2002-10-08 | United Microelectronics Corp. | Method of forming package |
DE10141571A1 (de) * | 2001-08-24 | 2003-03-13 | Schott Glas | Verfahren zur Herstellung von dreidimensional aufgebauten integrierten Schaltungen und mehrschichtige Schaltungsanordnung |
US20040232554A1 (en) * | 2003-05-23 | 2004-11-25 | Renesas Technology Corp. | Semiconductor device with effective heat-radiation |
US7030466B1 (en) * | 1999-05-03 | 2006-04-18 | United Microelectronics Corporation | Intermediate structure for making integrated circuit device and wafer |
US7179740B1 (en) * | 1999-05-03 | 2007-02-20 | United Microelectronics Corporation | Integrated circuit with improved interconnect structure and process for making same |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW442873B (en) * | 1999-01-14 | 2001-06-23 | United Microelectronics Corp | Three-dimension stack-type chip structure and its manufacturing method |
FR2797140B1 (fr) * | 1999-07-30 | 2001-11-02 | Thomson Csf Sextant | Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions |
US6541861B2 (en) * | 2000-06-30 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure |
US7553695B2 (en) | 2005-03-17 | 2009-06-30 | Hymite A/S | Method of fabricating a package for a micro component |
KR100784498B1 (ko) * | 2006-05-30 | 2007-12-11 | 삼성전자주식회사 | 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지 |
WO2008035261A1 (en) * | 2006-09-22 | 2008-03-27 | Nxp B.V. | Electronic device and method for making the same |
DE102006054334B3 (de) | 2006-11-17 | 2008-07-10 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelementes mit Isolationsgraben und Kontaktgraben |
-
2007
- 2007-07-24 DE DE102007034306A patent/DE102007034306B3/de active Active
-
2008
- 2008-07-23 WO PCT/EP2008/059662 patent/WO2009013315A2/de active Application Filing
- 2008-07-23 US US12/670,303 patent/US8378496B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5122856A (en) * | 1987-11-13 | 1992-06-16 | Nissan Motor Co., Ltd. | Semiconductor device |
US5426072A (en) * | 1993-01-21 | 1995-06-20 | Hughes Aircraft Company | Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate |
US5780354A (en) * | 1994-12-23 | 1998-07-14 | U.S. Philips Corporation | Method of manufacturing semiconductor devices with semiconductor elements formed in a layer of semiconductor material glued on a support wafer |
US6461956B1 (en) * | 1999-03-01 | 2002-10-08 | United Microelectronics Corp. | Method of forming package |
US7030466B1 (en) * | 1999-05-03 | 2006-04-18 | United Microelectronics Corporation | Intermediate structure for making integrated circuit device and wafer |
US7179740B1 (en) * | 1999-05-03 | 2007-02-20 | United Microelectronics Corporation | Integrated circuit with improved interconnect structure and process for making same |
DE10141571A1 (de) * | 2001-08-24 | 2003-03-13 | Schott Glas | Verfahren zur Herstellung von dreidimensional aufgebauten integrierten Schaltungen und mehrschichtige Schaltungsanordnung |
US20040232554A1 (en) * | 2003-05-23 | 2004-11-25 | Renesas Technology Corp. | Semiconductor device with effective heat-radiation |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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