DE102013105635B4 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Halbleiterbauelement, das umfasst:ein Substrat mit einer Oberseite;einen Halbleiterschaltkreis, der einen Schaltkreisbereich auf der Oberseite des Substrats definiert; undein Via, das von dem Schaltkreisbereich beabstandet ist und sich von der Oberseite in das Substrat hinein erstreckt, wobei das Via eine Zwischenwand umfasst, die aus einem ersten elektrisch isolierenden Material gebildet ist, und wobei das Via eine innere Seitenwand umfasst, die aus einem elektrisch leitenden Material gebildet ist und die zwischen dem Via und der Zwischenschicht angeordnet ist;wobei eine Öffnung innerhalb des ersten elektrisch isolierenden Materials der Zwischenwand ausgebildet ist.

Description

  • Die Erfindung betrifft Halbleiterbauelemente mit einem Substrat, das mindestens eine Interconnect-Verbindung umfasst, und ein Verfahren zur Herstellung solcher Halbleiterbauelemente.
  • Eine Interconnect-Verbindung (Vertical Interconnect Access bzw. Via) ermöglicht eine elektrische Verbindung zwischen verschiedenen Schichten eines oder mehrerer Halbleiterschaltkreise. So erfordert beispielsweise auf dem Gebiet der Schaltkreise und des Chip-Packaging die Nachfrage nach steigender Leistung von Bauelementen und Flexibilität eine zunehmende Integrationsdichte. Es können dreidimensionale (3D) Integrationstechniken, wie zum Beispiel 3D-Stacking, verwendet werden, wozu auch ein vertikales Verbinden von Chips und Schaltkreisen durch Interconnect-Verbindungen gehört.
  • US 2007 / 0 166 997 A1 offenbart beispielsweise ein Halbleiterbauelement mit Vias, deren Wände mit einer durchgehenden Schicht aus elektrisch isolierendem Material ausgekleidet sind.
  • WO 2012 / 041 034 A1 zeigt ein Halbleiterbauelement, welches ein Via und eine lateral neben dem Via angeordnete Öffnung in dem Substrat des Halbleiterbauteils umfasst, wobei die Öffnung durch einen Ring aus Substratmaterial von dem Via getrennt ist.
  • Bei Siliziumsubstraten können unterschiedliche WAK (Wärmeausdehnungskoeffizienten, englisch: CTE) zwischen dem Substrat und einer Komponente der Interconnect-Verbindung oder TSV (Through-Silicon Interconnect bzw. Via), zum Beispiel einer Metallkomponente, wie zum Beispiel einer Metallisierung oder einem Metallkern, zu mechanischen Beanspruchungen bei bestimmten Temperaturregimes, zum Beispiel während eines Betriebes, führen.
  • Bei anderen Substraten kann es zu ähnlichen Problemen kommen. Zum Beispiel weisen kupfergefüllte TSVs eine erhebliche Abweichung beim WAK zwischen dem Siliziumsubstrat (WAK ~ 3 ppm/°C) und dem Kupfermetallkern (WAK ~ 17 ppm/°C) auf. Bei normalen Betriebstemperaturen von Halbleiterbauelementen, in der Regel < 150 °C, führt dies zu einer mechanischen Zugbeanspruchung in dem Siliziumsubstrat in unmittelbarer Nähe der TSVs.
  • Diese Beanspruchungen können zu Veränderungen der Parameter von Halbleiterschaltkreiselementen führen. Zum Beispiel können bei einem Transistorelement Parameter wie zum Beispiel Mobilität, Vth, Idsat usw. beeinflusst werden. Es kann zu erheblichen Parameteränderungen, zum Beispiel bei FET (Feldeffekttransistor)-Elementen, wie zum Beispiel PFETs (FETs vom p-Typ) und NFETs (FETs von n-Typ) kommen, die sich bei bestimmten Elementen als kritisch erweisen können, wie zum Beispiel PMOSFETs, analogen Transistoren, analogen Schaltkreisen usw. Diese durch mechanische Beanspruchung verursachten Parameteränderungen können je nach Ausrichtung der Transistorgatter relativ zu den TSVs und auch je nach der Transistorarchitektur variieren. Zum Beispiel können herkömmliche planare Transistoren auf andere Weise beeinflusst werden als neue, höherentwickelte Mehrgatter-Transistoren, wie Fin-FETs oder Tri-Gate-Transistoren.
  • Um diese Effekte einer Interconnect-Verbindung zu minimieren, wird eine Keep-Out Zone (KOZ) auf der Substratoberfläche definiert, die keinerlei Schaltkreiselemente, wie zum Beispiel Transistoren, enthält, die durch die Interconnect-Verbindung negativ beeinflusst werden könnten. Zum Beispiel kann für eine TSV mit einem Durchmesser von etwa 5 Mikrometern (µm) eine KOZ zwischen 1 µm und 20 µm für digitale FETs und eine KOZ zwischen 20 pm und 200 µm für analoge FETs definiert werden. Im Allgemeinen können Größe und Erstreckung einer KOZ beispielsweise von Anzahl, Größen und Layouts einer einzelnen Interconnect-Verbindung, mehreren Interconnect-Verbindungen, Arrays oder Matrizen von Interconnect-Verbindungen usw. abhängen.
  • Wie aus den obigen Zahlenangaben zu erkennen ist, kann eine KOZ eine beträchtliche Auswirkung auf Schaltkreis-Layout, Chipdesign usw. haben, weil sie zu einem beträchtlichen Verlust an Substratfläche führen kann, was mit entsprechenden Kostensteigerungen für Bauelemente, zum Beispiel 3D-gestapelte Chipbaugruppen, verbunden ist.
  • Eine der Erfindung zugrunde liegende Aufgabe kann darin gesehen werden, kosteneffiziente Design- und Fertigungslösungen für Halbleiterbauelemente, die Interconnect-Verbindungen enthalten, zu schaffen.
  • Die der Erfindung zugrunde liegende Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Ausführungsformen und Weiterbildungen sind Gegenstand der Unteransprüche.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst ein Halbleiterbauelement ein Siliziumsubstrat mit einer Oberseite. Ein Halbleiterschaltkreis definiert einen Schaltkreisbereich auf der Oberseite des Substrats. Eine Interconnect-Verbindung ist von dem Schaltkreisbereich beabstandet und erstreckt sich von der Oberseite in das Substrat. Die Interconnect-Verbindung umfasst eine erste Seitenwand, die aus einem elektrisch isolierenden Material besteht. In der Seitenwand ist eine Öffnung ausgebildet.
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung können es unter anderem erlauben, eine KOZ einer Interconnect-Verbindung in einem Substrat zu verkleinern. Dies ermöglicht eine höhere Integrationsdichte von Schaltkreiselementen auf dem Substrat und darum eine verbesserte Kosteneffizienz.
  • Die beiliegenden Zeichnungen dienen dem Zweck, ein gründliches Verständnis verschiedener Aspekte und Ausführungsformen der vorliegenden Offenbarung zu ermöglichen. Die Zeichnungen veranschaulichen unterschiedliche Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung verschiedener Aspekte dieser Ausführungsformen. Der Fachmann wird weitere Ausführungsformen, Aspekte und Vorteile zu würdigen wissen, wenn sie anhand der folgenden detaillierten Beschreibung besser verstanden werden.
  • In den Figuren und der Beschreibung werden allgemein durchweg gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet. Es ist zu beachten, dass die in den Figuren gezeigten verschiedenen Elemente und Strukturen nicht unbedingt maßstabsgetreu gezeichnet sind. Merkmale und/oder Elemente sind in erster Linie im Interesse der Klarheit und des leichteren Verständnisses mit konkreten Abmessungen relativ zueinander veranschaulicht. Darum können die relativen Abmessungen in echten Implementierungen erheblich von denen abweichen, die im vorliegenden Text veranschaulicht sind.
    • 1 ist eine schematische Querschnittsansicht einer ersten Ausführungsform eines Halbleiterbauelements gemäß der vorliegenden Offenbarung;
    • 2 veranschaulicht schematisch eine zweite Ausführungsform eines Halbleiterbauelements gemäß der vorliegenden Offenbarung;
    • 3 veranschaulicht eine dritte Ausführungsform eines Halbleiterbauelements;
    • 4 veranschaulicht schematisch eine vierte Ausführungsform eines Halbleiterbauelements;
    • 5A bis 5E veranschaulichen verschiedene Ausführungsformen von Interconnect-Verbindungen in der Draufsicht;
    • 6 ist ein Flussdiagramm, das eine Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements gemäß einem Aspekt der vorliegenden Offenbarung veranschaulicht;
    • 7A bis 7H sind schematische Querschnittsansichten, die einen Prozess zur Herstellung eines Halbleiterbauelements gemäß einem Aspekt der vorliegenden Offenbarung veranschaulichen; und
    • 8A bis 8D sind schematische Querschnittsansichten, die einen weiteren Prozess zur Herstellung eines Halbleiterbauelements veranschaulichen.
  • In der folgenden Beschreibung werden zum Zweck der Erläuterung und nicht der Einschränkung anhand der beiliegenden Zeichnungen verschiedene Ausführungsformen dargelegt, die viele konkrete Details enthalten, um ein gründliches Verständnis verschiedener Aspekte der vorliegenden Offenbarung zu ermöglichen. Es versteht sich, dass auch andere Ausführungsformen praktiziert werden können, die sich in einem oder mehreren dieser konkreten Details unterscheiden können, ohne den Geltungsbereich der vorliegenden Offenbarung zu verlassen.
  • In den Figuren und der Beschreibung werden allgemein durchweg gleiche Bezugszahlen zum Bezeichnen gleicher Elemente verwendet.
  • Es ist zu beachten, dass die in den Figuren gezeigten verschiedenen Elemente und Strukturen nicht unbedingt maßstabsgetreu gezeichnet sind. Merkmale und/oder Elemente sind in erster Linie im Interesse der Klarheit und des leichteren Verständnisses mit konkreten Abmessungen relativ zueinander veranschaulicht. Darum können die relativen Abmessungen in echten Implementierungen erheblich von denen abweichen, die im vorliegenden Text veranschaulicht sind.
  • Außerdem können offenbarte Merkmale oder Aspekte mit einem oder mehreren anderen Merkmalen oder Aspekten anderer Implementierungen kombiniert werden, so wie es für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft ist. Die folgende detaillierte Beschreibung ist nicht in einem einschränkenden Sinne zu verstehen.
  • Wenn im vorliegenden Text Begriffe wie zum Beispiel „enthalten“, „haben“, „mit“ oder Varianten davon verwendet werden, so versteht es sich, dass diese Begriffe in einer ähnlichen Weise inkludierend sind wie der Begriff „umfassen“. Der Begriff „beispielhaft“ oder Varianten davon sollen lediglich ein oder ein bestimmtes Beispiel bezeichnen und nicht das beste oder optimale Beispiel nach einem bestimmten Kriterium.
  • Im vorliegenden Text wird von Halbleiterbauelementen gesprochen. Gemäß verschiedenen Ausführungsformen der Offenbarung kann ein Halbleiterbauelement einen Halbleiterschaltkreis, wie zum Beispiel einen elektrischen und/oder elektronischen Schaltkreis, einen IC (Integrierten Schaltkreis) usw., umfassen, wobei der Schaltkreis ein oder mehrere Halbleiterelemente auf einem Substrat enthalten kann. Das Halbleiterbauelement kann mehrere Substrate, zum Beispiel in einer lateralen Konfiguration und/oder in einer übereinander gelegten oder anderweitig vertikal angeordneten Weise, umfassen. Zum Beispiel kann das Bauelement zwei oder mehr ICs in einer übereinander angeordneten 3D-Anordnung umfassen, wobei eine Interconnect-Verbindung der übereinander angeordneten Chips durch Bereitstellen einer oder mehrerer Interconnect-Verbindungen erreicht werden kann.
  • Substrate im Sinne des vorliegenden Textes können alle beliebigen Materialien, Größen und Formen haben. Ein Substrat kann als ein Träger für einen Schaltkreis oder einen oder mehrere Chips dienen und/oder kann zum Implementieren einer Zwischenlage usw. verwendet werden. Ein Substrat kann aus einem halbleitenden Material, wie zum Beispiel Silizium, hergestellt werden und/oder kann aus einem oder mehreren Isoliermaterialien hergestellt werden, wie zum Beispiel einem Metalloxid oder einem Keramikwerkstoff, und/oder kann aus leitenden Materialien hergestellt werden, wie zum Beispiel einem oder mehreren Metallen oder Metalllegierungen, zum Beispiel Leiterrahmenmetallen, zum Beispiel Nickel, Kupfer, Stahl, Edelstahl, Aluminium usw.
  • Ein Substrat kann eine Einschicht- oder eine Mehrschichtstruktur umfassen, wobei mehrere Schichten beispielsweise isolierende Schichten, leitende Schichten usw. umfassen können. Gemäß verschiedenen Ausführungsformen kann ein Substratkorpus beispielsweise aus Silizium eine oder mehrere dielektrische Schichten auf mindestens einer Oberfläche tragen, worin leitende Strukturen, wie zum Beispiel Leitungen, Leiterpfade, aber auch Halbleiterschaltkreise, die ein oder mehrere Halbleiterelemente enthalten, eingebettet sein können. Gemäß weiteren Ausführungsformen kann der Substratkorpus aus Siliziumoxid, Glas, Siliziumcarbid, organischen Polymeren oder Laminatmaterialien usw. bestehen.
  • Halbleiterschaltkreise im Sinne des vorliegenden Textes können ein oder mehrere Halbleiterelemente umfassen, wie zum Beispiel passive oder aktive Halbleiterelemente. Zu nicht-einschränkenden Beispielen von passiven Elementen gehören Widerstände, Kondensatoren, Induktionsspulen usw. Zu nicht-einschränkenden Beispielen von aktiven Elementen können Dioden, Transistoren, Thyristoren usw. gehören. Ein aktives Element kann auch eine Kombination aus einem oder mehreren der oben erwähnten passiven oder aktiven Elemente implementieren; zum Beispiel kann ein aktives Element eine Kombination aus einem Transistor und einer Diode umfassen.
  • Ausführungsformen von Halbleiterelementen können gemäß der FET (Feldeffekttransistor)-Technologie implementiert werden. Zum Beispiel können die Elemente NMOS (Metalloxidhalbleiter vom n-Typ)-Elemente, PMOS (MOS vom p-Typ)-Elemente und/oder CMOS (komplementäre MOS)-Elemente umfassen. Ein Halbleiterschaltungsaufbau kann einen analogen und/oder einen digitalen Schaltungsaufbau umfassen. Die Halbleiterelemente können analoge und/oder digitale Elemente umfassen, wie zum Beispiel analoge Transistoren, digitale Transistoren usw.
  • Ein Substrat kann eine oder mehrere Flächen umfassen. Zum Beispiel kann ein im Wesentlichen flaches, scheibenförmiges oder folienartiges Substrat eine Ober- und eine Unterseite umfassen. Die Begriffe „Oberseite“ oder „Unterseite“ können sich beliebig auf eine oder mehrere Flächen eines Substrats beziehen, d.h. der Begriff kann, muss aber nicht eine vertikale Ausrichtung eines Substrats, eines auf dem Substrat implementierten Schaltkreises usw. implizieren, und kann, muss sich aber nicht auf eine Ausrichtung eines Substrats während der Herstellung, des Betriebes usw. beziehen.
  • Ein Halbleiterschaltkreis kann einen Schaltkreisbereich auf einer Oberfläche eines Substrats definieren. Der Schaltkreisbereich kann durch Strukturen definiert werden, die in das Substrat implementiert oder eingebettet sind und die zu einem oder mehreren Halbleiterelementen des Schaltkreises gehören und zur Definierung elektrischer, elektronischer oder ähnlicher Funktionsparameter beitragen. Solche Strukturen können zum Beispiel dotierte Mulden von einem oder mehreren Schaltkreiselementen umfassen, wie zum Beispiel die p-dotierten Mulden eines FET vom p-Typ, die in der Oberseite beispielsweise eines Siliziumsubstrats vergraben sind, die n-dotierten Mulden eines FET vom n-Typ, die in ein Substrat eingebettet sind, usw. Zusätzlich oder alternativ kann der Schaltkreisbereich Bereiche enthalten, die die oben erwähnten dotierten Mulden umgeben (wobei der umgebende Bereich entgegengesetzt dotiert oder undotiert sein kann), solange diese umgebenden Bereiche zum Definieren der funktionalen Eigenschaften eines oder mehrerer Schaltkreiselemente beitragen. Ein Schaltkreisbereich kann durch eine Projektion von Strukturen, wie zum Beispiel dotierte Mulden, auf eine Oberfläche eines Substrats definiert werden.
  • Eine Interconnect-Verbindung, wie zum Beispiel eine Interconnect-Verbindung, kann im vorliegenden Text als eine Struktur bezeichnet werden, die sich durch ein Substrat hindurch erstreckt, wobei die Erwähnung einer „vertikalen“ Richtung, wie in der herkömmlichen Definition des Begriffes „Interconnect-Verbindung“, lediglich so verstanden zu werden braucht, dass beispielsweise eine Richtung gemeint ist, die im Wesentlichen senkrecht zu einer Substratoberfläche verläuft. Eine Interconnect-Verbindung kann sich durch ein gesamtes Substrat erstrecken, d.h. ihre Tiefe kann mit einer Dicke des Substrats identisch sein, oder sie braucht sich nur auf eine begrenzte Tiefe in das Substrat zu erstrecken. Eine Interconnect-Verbindung kann als eine TSV bezeichnet werden, falls mindestens eine Schicht und/oder ein anderer Abschnitt eines Substrats Silizium umfasst.
  • Eine Interconnect-Verbindung kann durch weitere Strukturen hindurchreichen, die oberhalb oder unterhalb eines Substrats angeordnet sind, und kann beispielsweise durch eine oder mehrere dielektrische Schichten, leitende Schichten, Umverteilungsschichten, weitere Substrate usw. hindurchreichen. Eine Interconnect-Verbindung kann einen Kontaktbereich an einem oder an beiden ihres oberen oder unteren Endes umfassen, um einen elektrischen Kontakt beispielsweise zu einer leitenden Schicht, zum Beispiel einem oder mehreren Leiterpfaden, einer Umverteilungsschicht, einem Schaltungsaufbau, einem Halbleiterelement usw. herzustellen.
  • Eine Interconnect-Verbindung kann mindestens einen leitenden Pfad umfassen, der im Wesentlichen entlang einer Ausrichtung (Erstreckung) der Interconnect-Verbindung angeordnet ist. Zum Beispiel kann ein leitendes Material, wie zum Beispiel ein Metall oder eine Metalllegierung, in Form einer Metallisierungsschicht oder Seitenwand, einer Leitung, eines Metallkerns usw. angeordnet werden. Gemäß verschiedenen Ausführungsformen kann eine Interconnect-Verbindung eine Seitenwand, zum Beispiel eine kreisrunde, konzentrische Seitenwand, umfassen, die eine oder mehrere Schichten umfasst, die konzentrisch angeordnet sein können. Gemäß weiteren Ausführungsformen kann die Interconnect-Verbindung oder TSV rechteckige, quadratische, hexagonale oder oktagonale Seitenwände umfassen. Die Schichten einer mehrschichtigen Seitenwand können im vorliegenden Text auch als Seitenwände bezeichnet werden, dergestalt, dass eine Interconnect-Verbindung eine erste, zweite, dritte usw. Seitenwand umfassen kann.
  • Eine Interconnect-Verbindung kann eine oder mehrere der folgenden Schichten oder Seitenwände umfassen: eine Keimschicht, eine Sperrschicht, eine Metallschicht, eine dielektrische Schicht, eine isolierende Schicht, eine Ätzstoppschicht usw. Gemäß verschiedenen Ausführungsformen kann eine Interconnect-Verbindung eine oder mehrere Seitenwände aus Metall umfassen, wie zum Beispiel aus Kupfer oder einer Kupferlegierung, und/oder kann eine oder mehrere dielektrische Seitenwände umfassen. Zusätzlich oder alternativ kann eine Interconnect-Verbindung einen Kern, zum Beispiel einen leitenden Kern, umfassen, der als ein Metallkern, zum Beispiel ein Kupferkern implementiert sein kann. Eine oder mehrere leitende Seitenwände und/oder ein leitender Kern können mit dem einen oder den mehreren oben besprochenen Kontaktbereichen verbunden sein. Mehrere leitende Seitenwände und/oder ein oder mehrere leitende Kerne können aus verschiedenen Materialien, Materialmischungen, Materialzusammensetzungen usw. bestehen oder können aus ein und demselben Material, Materialgemisch usw. bestehen. Mehrere isolierende Seitenwände und/oder ein oder mehrere isolierende Kerne können aus verschiedenen Materialien, Materialmischungen, Materialzusammensetzungen usw. bestehen oder können aus ein und demselben Material, Materialgemisch usw. bestehen.
  • Eine Distanz, Trennung oder Beabstandung zwischen einer Interconnect-Verbindung und einem Schaltkreisbereich kann zum Beispiel auf einer Oberseite eines Substrats oder auf einer Oberseite zum Beispiel einer anderen Schicht gemessen werden, um die Messung zu vereinfachen. Eine solche Distanz kann sich beispielsweise auf einen Mindestabstand zwischen Schaltkreisbereich und Interconnect-Verbindung beziehen, zum Beispiel eine Distanz zwischen einem Punkt des Schaltkreisbereichs, der der Interconnect-Verbindung am nächsten liegt, und einem Punkt der Interconnect-Verbindung, der dem Schaltkreisbereich am nächsten liegt. Die Distanz kann sich auf jegliche Punkte beziehen, die zu dem Schaltkreisbereich bzw. der Interconnect-Verbindung gehören, wie zum Beispiel Punkte von jeweiligen Kontaktbereichen auf einer obersten Schicht eines Halbleiterbauelements, um die Messung zu vereinfachen. Alternativ kann eine Distanz zwischen einem nächstgelegenen Punkt einer dotierten Mulde des Schaltkreisbereichs und einem nächstgelegenen Punkt eines leitenden oder Nicht-Silizium-Kerns oder einer Seitenwand der Interconnect-Verbindung gemessen werden, wobei sich in diesem Fall die Messung stärker auf eine mechanische Beanspruchung beziehen würde, die durch die Interconnect-Verbindung ausgeübt werden kann und die auf ein Schaltkreiselement wirken kann. Zum Beispiel kann eine leitende, halbleitende oder isolierende Struktur und/oder zum Beispiel eine beliebige Nicht-Siliziumstruktur einer Interconnect-Verbindung einen anderen WAK haben als ein Siliziumsubstrat (oder zumindest Siliziumabschnitte eines Substrats, das die Interconnect-Verbindung umfasst), und kann darum eine Quelle mechanischer Beanspruchungen sein. Es können auch andere Messungsansätze angewendet werden, wie sie zum Beispiel herkömmlicherweise zum Bestimmen einer KOZ bekannt sind.
  • Der Begriff „Öffnung“ im Sinne des vorliegenden Textes kann sich auf beliebige Öffnungen oder Spalte beziehen, die zum Beispiel hohl sein können und/oder die teilweise oder vollständig mit einem porösen und/oder komprimierbaren Material gefüllt sein können, wie zum Beispiel einem Schaumstoff, einem komprimierbaren Fluid, das beispielsweise ein gasförmiges und/oder flüssiges Material umfasst, einem unkomprimierbaren Fluid, das den Spalt nur teilweise ausfüllt, usw. Gemäß verschiedenen Ausführungsformen kann ein hohler Spalt mit Luft oder einem anderen fluidischen oder gasförmigen Material bei atmosphärischem Druck oder einem höheren oder niedrigeren Druck gefüllt sein.
  • Eine Öffnung kann jegliche Aussparungen, Hohlräume, Ausschnitte, Öffnungen usw. umfassen, die das Kompensieren einer Wärmeausdehnung erlauben, das aufgrund unterschiedlicher WAKs eines Substrats und einer Interconnect-Verbindung erforderlich sein kann. Verschiedene Ausführungsformen einer Öffnung umfassen einen ringartigen, halbkreisförmigen und/oder konzentrischen Spalt, ein oder mehrere Löcher, Durchgangslöcher, Bohrlöcher usw., eine maschenartige Anordnung mehrerer Löcher, eine poröse Struktur usw.
  • Eine Öffnung kann eine Interconnect-Verbindung vollständig, zum Beispiel in einer konzentrischen Weise, umgeben. Andere Öffnungen, die die Interconnect-Verbindung teilweise umgeben, können in einer Richtung zu dem Schaltkreisbereich hin angeordnet werden, oder in einer Richtung oder allgemeinen Richtung zu mehreren Schaltkreisbereichen hin, oder in einer oder mehreren entgegengesetzten Richtungen, oder können in einer ganz anderen Weise angeordnet werden. Es können verschiedene Ausrichtungen einer oder mehrerer Öffnungen in Betracht gezogen werden, um beispielsweise eine Reduzierung mechanischer Beanspruchungen zu erreichen.
  • Eine Öffnung kann in ein Substrat auf eine bestimmte Tiefe hinein reichen. Zum Beispiel kann eine Tiefe einer Öffnung ähnlich der einer Interconnect-Verbindung sein oder kann größer oder kleiner sein. Zum Beispiel kann eine Öffnung eine Tiefe ähnlich einer Tiefe einer halbleitenden Struktur haben, zum Beispiel einer dotierten Mulde (dotierter Topf) eines Schaltungsaufbaus, oder kann sich tiefer oder weniger tief erstrecken. Ein oberer Abschluss einer Öffnung kann oberhalb oder an einer Oberseite eines Substrats angeordnet sein, oder kann unterhalb einer Oberseite angeordnet sein, dergestalt, dass die Öffnung an einer Substratoberseite nicht sichtbar wäre. Eine Öffnung kann an ihrem oberen und/oder unteren Ende abgeschlossen oder geschlossen sein oder kann offen sein.
  • Gemäß verschiedenen Ausführungsformen kann eine STI (Shallow Trench Isolation), die aus einem Isoliermaterial besteht, in einem Substratbereich um eine Interconnect-Verbindung herum angeordnet sein. Die STI kann zusätzlich oder alternativ zu einer Isolierung vorhanden sein, die beispielsweise durch eine isolierende Seitenwand der Interconnect-Verbindung gebildet wird. Eine STI kann in ein Substrat tiefer hinein reichen als zum Beispiel Strukturen, die zu Halbleiterschaltkreiselementen gehören. Es können noch weitere oder andere Substratmerkmale zum Isolieren eines Schaltungsaufbaus von einer Interconnect-Verbindung in Betracht gezogen werden, einschließlich beispielsweise LOCOS (LOcal Oxidation Of Silicon), Deep Trench Isolation usw.
  • Isolierende Schichten, die auf einem schaltkreistragenden Substrat angeordnet sein können, können auch ILDs (Inter-Layer Dielectric), IMDs (Inter-Metal Dielectric) usw. umfassen. Verschiedene Materialien, die als dielektrische Materialien in Betracht gezogen werden können, um in isolierenden Schichten oder Seitenwänden von Interconnect-Verbindungen, isolierenden Schichten auf oder unter einem Substrat usw. eingesetzt zu werden, umfassen Siliziumdioxid (SiO2), Siliziumcarbid (SiC), Siliziumcarbidnitrid (SiCN), Siliziumnitrid, wie zum Beispiel Si3N4, organische Polymere, beliebige dielektrischen Materialien mit niedrigem k-Wert oder dielektrische Materialien mit hohem k-Wert usw. Eine oder mehrere isolierende Schichten, die diese oder andere Materialien umfassen, können auch als ein Ätzstopp während der Herstellung eines Halbleiterbauelements verwendet werden.
  • 1 zeigt eine seitliche Querschnittsansicht einer Ausführungsform 100 eines Halbleiterbauelements gemäß einem Aspekt der vorliegenden Offenbarung. Das Bauelement 100 umfasst ein Substrat 102, dessen Oberseite mit der Bezugszahl 104 bezeichnet ist, einen schematisch angedeuteten Halbleiterschaltkreis 106, der an der Oberseite 104 angeordnet ist, und eine Interconnect-Verbindung 108, die sich von der Oberseite 104 nach unten in das Substrat 102 hinein erstreckt. Die Interconnect-Verbindung 108 kann Seitenwände 110 umfassen.
  • Das Substrat 102 kann zum Beispiel Silizium umfassen, wobei in diesem Fall die Interconnect-Verbindung 108 als eine TSV implementiert sein kann. Ein Material 112 von Seitenwänden 110 kann ein dielektrisches Material umfassen, um leitende Abschnitte der Interconnect-Verbindung 108 von dem Substrat 102 zu isolieren - zum Beispiel dem Schaltungsaufbau 106, das darauf implementiert ist.
  • Ein Schaltkreisbereich 114 ist in der Weise veranschaulicht, dass er mit Bezug auf die Oberfläche 104 definiert ist, wobei der Bereich 114 als die Projektion oder der Fußabdruck jener Abschnitte des Schaltkreises 106 auf die Oberfläche 104 definiert ist, die in das Substrat 102 unter der Oberfläche 104 eingebettet sind. Andere Bezugsebenen außer der Substratoberseite 104 könnte auch verwendet werden. Die Interconnect-Verbindung 108 ist um eine Distanz 116 von dem Schaltkreisbereich 114 beabstandet, wobei die Trennung 116 zum Beispiel einer KOZ der Interconnect-Verbindung 108 entsprechen oder größer als diese sein kann.
  • Eine Öffnung 118 ist in der Seitenwand 110 angeordnet, indem eine Aussparung in der Seitenwand 110 vorgesehen ist. Die Öffnung 118 kann zum Beispiel frei von jeglichem Material sein, außer dass sie mit Luft oder einer anderen gasförmigen Zusammensetzung gefüllt ist, die zum Beispiel atmosphärischen Druck aufweist. Wie in 1 gezeigt, ist die Öffnung 118 in der Seitenwand 110 in einer Richtung zum Schaltkreisbereich 114 hin angeordnet, d.h. in einer asymmetrischen Weise. Gemäß weiteren Ausführungsformen könnte eine Öffnung auch in einer symmetrischen Weise ausgebildet sein, einschließlich einer vollkreis- oder teilkreisrunden Erstreckung. Beispiele werden unten besprochen.
  • 2 zeigt eine schematische seitliche Querschnittsansicht eines Halbleiterbauelements 200 gemäß einem Aspekt der vorliegenden Offenbarung. Das Bauelement 200 umfasst ein Substrat 202 mit einer Oberseite 204. Ein Halbleiterschaltkreis 206 ist mit Bezug auf die Substratoberfläche 204 angeordnet. Eine Interconnect-Verbindung 208 erstreckt sich durch die Oberseite 204 hinab in das Substrat 202.
  • Der Halbleiterschaltkreis 206 umfasst mindestens einen Abschnitt 210, der in das Substrat 202 vergraben oder auf sonstige Weise darin integriert ist. Abschnitt 210 kann als eine oder mehrere dotierte Mulden implementiert sein. Ein weiterer Abschnitt 212 des Schaltungsaufbaus 206 kann sich oberhalb der Substratfläche 204 erstrecken. Ein Schaltkreisbereich 218 ist als eine Projektion, zur Substratoberfläche 204, der in das Substrat 202 vergrabenen Mulde 210 definiert.
  • Die Interconnect-Verbindung 208 kann einen Kern 214 umfassen, der zum Beispiel als ein Metallkern implementiert sein kann. Eine Öffnung 215 ist in einer Seitenwand 216 der Interconnect-Verbindung 208 in einer Richtung hin zum Schaltkreis 206, d.h. zum Schaltkreisbereich 218, angeordnet. Die Öffnung 215 ist so veranschaulicht, dass sie sich entlang der Länge der Interconnect-Verbindung 208 erstreckt, was aber nur eine konkrete Implementierung einer Öffnung ist, die eine Tiefe aufweist, die größer ist als eine Tiefe 220 des vergrabenen Abschnitts 210 von Element 206.
  • Das Halbleiterelement 206 ist in einer Distanz 222 von der Interconnect-Verbindung 208 angeordnet. Die Beabstandung 222 kann einer KOZ entsprechen, die für die Interconnect-Verbindung 208 mit der Öffnung 215 definiert ist. Die Distanz 222 wird zwischen dem Schaltkreisbereich 218 und dem äußersten Teil der Interconnect-Verbindung 208 gemessen. Es können auch andere Herangehensweisen an die Distanzmessung in Betracht gezogen werden. Zum Beispiel ist eine Distanz 224 in 2 veranschaulicht, die eine Distanz des Metallkerns 214 der Interconnect-Verbindung 208 von dem Schaltkreisbereich 218 andeutet, d.h. einschließlich der Breite der Öffnung 215. Gemäß diesem Ansatz kann eine Trennung von einem Abschnitt einer Interconnect-Verbindung mit einem ausgeprägt anderen WAK als der WAK des Substrats gemessen werden. Da verschiedene Messungsansätze zu unterschiedlichen Distanzwerten führen, müsste eine KOZ um eine Interconnect-Verbindung oder mehrere Interconnect-Verbindungen herum entsprechend definiert werden. Sofern im vorliegenden Text nicht anders angegeben, wird im Interesse eines einfacheren Vergleichs eine Distanz zwischen einem Schaltkreisbereich und einer Interconnect-Verbindung von einem äußersten Abschnitt einer Interconnect-Verbindung gemessen, unabhängig von ihrem Material und unabhängig davon, ob eine Öffnung vorhanden ist oder nicht, wie beispielhaft mit Messung 222 veranschaulicht ist.
  • 3 veranschaulicht eine Ausführungsform 300 eines Halbleiterbauelements gemäß einem Aspekt der vorliegenden Offenbarung. Das Bauelement 300 umfasst ein Substrat 302, einen Halbleiterschaltkreis 304, eine Interconnect-Verbindung 306 und eine STI 308, die unter einer Oberseite 310 des Substrats 302 um die Interconnect-Verbindung 306 herum angeordnet ist. Eine dielektrische Schicht 312 ist auf dem Substrat 302 angeordnet. Die Interconnect-Verbindung 306 reicht durch die dielektrische Schicht 312 sowie das Substrat 302 hindurch und kann zum Herstellen einer elektrischen Verbindung zwischen Bauelementkomponenten dienen, die auf dem Substrat 302 und/oder über oder unter dem Substrat 302 angeordnet sind.
  • Der Halbleiterschaltkreis 304 umfasst mindestens eine dotierte Mulde 314, die sich auf eine Tiefe 316 in das Substrat 302 hinein erstreckt. Die Abschnitte 318 des Schaltungsaufbaus 304 oberhalb des Substrats 302 können zum Beispiel ein Kontaktelement 320 umfassen, das durch die dielektrische Schicht 312 hindurch reicht. Die Interconnect-Verbindung 306 umfasst einen Kern 322, der leer oder gefüllt sein kann, und eine Metallisierungsschicht 324, die eine leitende innere Seitenwand bildet. Des Weiteren kann eine äußere Seitenwand 326 aus einem dielektrischen Material vorhanden sein, um die Interconnect-Verbindung 306 von dem Substrat 302 zu isolieren.
  • Die STI 308 bildet eine zusätzliche Isolierung, wobei die STI 308 gegebenenfalls ein ähnliches Material wie die isolierende Seitenwand 326 umfassen kann. Die STI 308 kann sich von der Substratoberfläche 310 auf eine Tiefe 328 in das Substrat 302 hinein erstrecken. Die isolierende Seitenwand 326 und/oder die STI 308 können bewirken, dass Leckströme (Kriechströme) beispielsweise zwischen der Metallisierung 324 und elektrisch aktiven Regionen des Schaltungsaufbaus 304, wie zum Beispiel der dotierten Mulde 314, minimiert werden. Das Vorhandensein der STI 308 kann sich gegebenenfalls auf eine Erstreckung einer KOZ um die Interconnect-Verbindung 306 herum auswirken. Wenn beispielsweise ein WAK eines Materials des Substrats 302 und ein WAK eines Materials der STI 308 ungefähr vergleichbar sind, so hat das Vorhandensein oder Nichtvorhandensein der STI 308 keinen Einfluss auf eine mechanische Beanspruchung, die durch die Interconnect-Verbindung 306 auf umgebende Schaltkreiselemente, wie zum das Beispiel Element 304, ausgeübt wird.
  • Ein Schaltkreisbereich 332 wird durch eine Größe des vergrabenen Abschnitts 314 des Schaltungsaufbaus 304 in der Oberfläche 310 definiert. Die dotierte Region 314 kann zum Beispiel eine Mulde vom n-Typ eines NFET und/oder eine Mulde von p-Typ eines PFET umfassen. Obgleich der besseren Klarheit halber nicht veranschaulicht, kann ein Schaltkreisbereich größer definiert werden als eine oder mehrere dotierte Mulden und kann beispielsweise einen Abschnitt eines dotierten Bereichs enthalten, in den die eine oder die mehreren dotierten Mulden eingebettet sind.
  • Eine Öffnung 330 ist in der dielektrischen Seitenwand 326 in Richtung des Schaltkreisbereichs 332 angeordnet. Die Öffnung 330 kann sich von der Oberseite 310 auf eine Tiefe 334 in das Substrat 302 hinein erstrecken. Gemäß der in 3 veranschaulichten beispielhaften Implementierung 300 ist die Tiefe 334 der Öffnung 330 die gleiche wie die Tiefe 316 des Schaltungsaufbaus 304. Gemäß weiteren Implementierungen kann eine Öffnung tiefer oder weniger tief in ein Substrat hinein reichen als ein benachbartes Schaltkreiselement. Die Öffnung 330 erstreckt sich in die dielektrische Schicht 312 hinein, reicht aber nicht vollständig hindurch, so dass der Luftspalt 330 mit Bezug auf zum Beispiel höhere Schichten des Bauelements 300 geschlossen sein kann.
  • Der Schaltungsaufbau 306 ist in einer Beabstandung 336 von der Interconnect-Verbindung 306 angeordnet, die von der isolierenden Seitenwand 326 der Interconnect-Verbindung 306 gemessen wird, wobei das Vorhandensein der Öffnung 330 für die Messung ignoriert wird. Für den Zweck der Darstellung kann angenommen werden, dass die Trennung 336 einer KOZ entspricht, die für die Interconnect-Verbindung 306 einschließlich ihrer Öffnung 330 definiert ist. Die KOZ kann im Vergleich zu einer Interconnect-Verbindung ohne Öffnung reduziert werden, da die Öffnung 330 beispielsweise eine - zumindest teilweise - Aufnahme einer Wärmeausdehnung und/oder Schrumpfung der Interconnect-Verbindung 306, zum Beispiel metallischen Abschnitten davon, wie zum Beispiel der Metallisierung 324, mit Bezug auf das Substrat 302 und/oder den Schaltkreis 304 bewirken kann. Aufgrund dessen kann eine entsprechende mechanische Beanspruchung reduziert werden, die ansonsten, zum Beispiel während eines Betriebes des Bauelements 300, auftreten könnte.
  • Die Öffnung 330 ist so veranschaulicht, dass sie in Richtung des Schaltkreiselements 304 angeordnet ist. Es ist anzumerken, dass eine Reduzierung der mechanischen Beanspruchung, die in Richtung des Schaltkreises 304 wirkt, zumindest auch in einem gewissen Grad erreicht werden würde, wenn eine Öffnung in andere Richtungen weisen würde und zum Beispiel auf der gegenüberliegenden Seite der Interconnect-Verbindung 306 angeordnet wäre. Weil also eine Öffnung in verschiedenen Richtungen wirksam sein kann, kann ihre Positionierung zum Beispiel so gewählt werden, dass der Effekt für mehrere Schaltkreiselemente, die um eine Interconnect-Verbindung herum angeordnet sind, optimiert wird.
  • 4 veranschaulicht schematisch ein Halbleiterbauelement 400 gemäß einem Aspekt der vorliegenden Offenbarung. Das Bauelement 400 umfasst ein Siliziumsubstrat 402, ein Transistorelement 404, eine TSV 406, ein Zwischenschichtdielektrikum (ILD) 408, ein Zwischenmetalldielektrikum (IMD) 410 und eine dielektrische Deckschicht 412. Der Transistor 404 umfasst erste und zweite dotierte Mulden 414, die in das Substrat 402 unter seiner Oberseite 416 vergraben sind. Der Transistor 404 umfasst des Weiteren Abschnitte 418 oberhalb des Substrats 402, die in das ILD 408 eingebettet sind, einschließlich eines Kontaktelements 420, das eine elektrische Verbindung zu dem Kontaktanschluss 422 herstellt, das eine Metallisierung 424 enthält und in das IMD 410 eingebettet ist. Im Hinblick beispielsweise auf eine Stapelkonfiguration kann ein Interconnect-Verbindungsstapel, der durch die Schicht 410 implementiert ist, die M1-Ebene sein, oder kann eine beliebige andere Metallebene oberhalb von M1 sein, zum Beispiel M2, M3, Mtop usw., oder kann eine Kontaktinsel-Metallisierungsebene sein.
  • Die TSV 406 umfasst einen Metallkern 426 und eine metallische Seitenwand 428, wobei ein Metall oder eine Metalllegierung des Kerns 426 und der Seitenwand 428 ein und dasselbe sein kann oder andere Metalle, Metallzusammensetzungen, Metalllegierungen usw. umfassen kann. Die TSV 406 ist elektrisch mit dem Kontaktanschluss 430 verbunden, der die Metallisierung 432 in dem IMD 410 enthält. Eine Metallisierung 429 des Kontaktelements 430 kann gegebenenfalls das gleiche Material umfassen wie die Metallisierung 428. Die TSV 406 umfasst des Weiteren eine äußere isolierende Seitenwand 434, die ein dielektrisches Material 436 zum Isolieren des Metallkerns 426 und/oder der inneren Seitenwand 428 von dem Substrat 402 umfasst.
  • Die vergrabenen Abschnitte 414 des Transistors 404, die zum Beispiel p-dotierte Mulden oder die Source- und Drain-Bereiche eines PFET umfassen können, definieren den Schaltkreisbereich 438 auf der Fläche 416 des Substrats 402. Der Schaltkreisbereich 438 des Transistors 404 ist von der Interconnect-Verbindung 406 durch eine Trennung 440 beabstandet, die von der äußeren Seitenwand 434 der Interconnect-Verbindung 406 aus gemessen wird, die durch die Fläche 416 hindurch verläuft (und wobei alle Öffnungen für die Messung ignoriert werden). Eine KOZ 443 kann durch einen Bereich von inakzeptabler mechanischer Beanspruchung definiert werden, wie durch Pfeile 444 angedeutet ist, und die Trennung 440 des Schaltkreiselements 404 wird so gewählt, dass sie mindestens so groß ist wie die KOZ-Erstreckung 442, d.h. das Transistorelement 404 befindet sich außerhalb der KOZ 443.
  • Eine mechanische Beanspruchung, die durch die Interconnect-Verbindung 406 auf das umgebenden Substrat 402 in seinem oberen Abschnitt 454, d.h. unter der Fläche 416, und auf Schaltkreiselemente, die in den oberen Substratabschnitt 454 eingebettet sind, ausgeübt wird, wird durch das Vorhandensein einer Öffnung 446 verringert, die in der dielektrischen Seitenwand 436 angeordnet ist. Die Reduzierung der Beanspruchung ist in 4 durch Pfeile 444 veranschaulicht, die mit Pfeilen 448 zu vergleichen sind, die eine größere laterale mechanische Beanspruchung andeuten, die durch eine untere Sektion der Interconnect-Verbindung 406 auf tiefer liegende Abschnitte 456 des Substrats 402 ausgeübt wird. Es befindet sich keine Öffnung in der unteren Sektion der Interconnect-Verbindung 406, und die Öffnung 446 nahe der Fläche 416 des Substrats 402 hat möglicherweise keine spürbare Auswirkung in den ganz tiefen Regionen des Substrats 402.
  • Die Öffnung 446 kann zum Beispiel eine Wärmeausdehnung des Kerns 426 und/oder der Metallisierung 428 der Interconnect-Verbindung 406 erlauben, während ein Druck verringert wird, der in einer seitlichen Richtung auf das umgebende Substrat 402 ausgeübt wird. Zum Beispiel bezeichnet eine Distanz 452 in 4 die Erstreckung eines KOZ 450, wie man sie in Betracht ziehen müsste, wenn jegliche Öffnungen, wie zum Beispiel die Öffnung 446, fehlen. Die KOZ 450 kann im Vergleich zu einer Größe 442 der KOZ 443 eine erheblich größere Erstreckung 452 haben, wenn die Öffnung 446 vorhanden ist.
  • Eine Öffnung kann allgemein eine Breite eines Bruchteils eines Radius oder Durchmessers einer Interconnect-Verbindung haben; zum Beispiel kann eine Öffnung eine Breite von 1% (oder mehr oder weniger) eines Durchmessers einer Interconnect-Verbindung oder von 3% (oder mehr oder weniger) eines Durchmessers einer Interconnect-Verbindung oder von 10% (oder mehr oder weniger) eines Durchmessers einer Interconnect-Verbindung haben. Für eine Interconnect-Verbindung mit einem Durchmesser von zum Beispiel 5 Mikrometern kann eine Öffnung, die auf einer Seite der Interconnect-Verbindung gemessen wird, eine Breite von 0,1 Mikrometern (oder mehr oder weniger) oder von 0,5 Mikrometern (oder mehr oder weniger) oder von 1, 0 Mikrometern (oder mehr oder weniger) haben. Gemäß anderen Ausführungsformen können Öffnungen erheblich größere oder kleinere Breiten haben.
  • Die Öffnung 446 kann von der Warte aus betrachtet werden, dass sie insbesondere eine seitliche Beanspruchung reduziert, die durch die TSV 406 auf den oberen Abschnitt 454 des Substrats 402 ausgeübt wird, wobei es diese seitliche Beanspruchung ist, die auf das Transistorelement 404 unter Beeinflussung seiner Parameter wirken kann. Solange keine Schaltkreiselemente in einer seitlichen Beziehung zur Interconnect-Verbindung 406 im unteren Abschnitt 456 der Interconnect-Verbindung 406 angeordnet sind, besteht möglicherweise keine Notwendigkeit, die Beanspruchung 448 zu reduzieren, d.h. es besteht möglicherweise keine Notwendigkeit, Öffnungen vorzusehen, die wesentlich tiefer in das Substrat hineinreichen als die Schalkreiselemente. Generell können Öffnungen unter eine Oberfläche eines Substrats, zum Beispiel eines Siliziumsubstrats, bis auf eine Tiefe von etwa oder bis zu 1 Mikrometer oder bis zu 10 Mikrometern oder bis zu 20 Mikrometern oder mehr reichen.
  • Das Vorhandensein der Öffnung 446 erlaubt es, dass das Transistorelement 404 in der vergleichsweise kleinen Beabstandung 440 von der Interconnect-Verbindung 406 angeordnet werden kann. Weil des Weiteren die Öffnung 446 innerhalb der dielektrischen Seitenwand 436 der Interconnect-Verbindung 406 angeordnet ist, kann ein Verlust an Fläche des Substrats 402, die auf der Oberseite 416 für das Anordnen von Schaltkreiselementen, wie zum Beispiel des Transistors 404, zur Verfügung steht, minimiert werden. Die Konfiguration des Bauelements 400 in 4 veranschaulicht einen Fall, wo keine weitere Öffnung außer der Öffnung 446 vorhanden ist. Gemäß weiteren Ausführungsformen können zusätzliche Öffnungen oder andere beanspruchungsverringernde Mittel zum Beispiel in dem Substrat ausgebildet sein. Jedoch minimiert auch in diesen Fällen das Anordnen einer Öffnung in einem Abschnitt einer Interconnect-Verbindung, wie zum Beispiel einer Seitenwand von ihr, zum Beispiel in einer dielektrischen Isolierung der Interconnect-Verbindung, einen Verlust an Substratfläche für das Anordnen von Schaltkreiselementen.
  • Eine Isolierung der Interconnect-Verbindung 406 von dem Substrat 402 kann trotz des Vorhandenseins der Öffnung 446 in der isolierenden Schicht 434 gewährleistet werden, solange zum Beispiel die Öffnung 446 selbst isolierende Eigenschaften hat. Zum Beispiel kann die Öffnung 446, die mit Luft oder einem anderen Isoliermedium gefüllt ist, eine Isolierung der inneren Seitenwand 428 des Substrats 402 bewirken, solange kein direkter mechanischer Kontakt hergestellt wird und eine disruptive elektrische Spannung vermieden wird.
  • Während sie im Detail von einer bestimmten Konfiguration abhängig ist, kann eine Reduzierung der KOZ im Allgemeinen für Ausführungsformen ähnlich sein, in denen eine STI vorhanden ist. Solange sich zum Beispiel eine KOZ weiter von einer Interconnect-Verbindung erstreckt, als eine STI groß ist, bewirkt eine KOZ-Reduzierung unmittelbar einen entsprechenden Zuwachs an Fläche, die für das Anordnen von Schaltkreisen zur Verfügung steht.
  • Die 5A bis 5E veranschaulichen in Querschnittsansichten verschiedene beispielhafte Konfigurationen von Öffnungen, die innerhalb einer Seitenwand einer Interconnect-Verbindung angeordnet sein können. Eine Blickrichtung kann dem entsprechen, was durch den Pfeil 458 in 4 angedeutet ist.
  • 5A veranschaulicht einen Blick auf eine Interconnect-Verbindung 502, die zum Beispiel einen Metallkern 504 und eine dielektrische Seitenwand 506 umfasst. Der Kern 504 kann gegebenenfalls eine metallische Seitenwand oder Sperrschicht enthalten. Die dielektrische Seitenwand 506 umfasst eine halbkreisförmige Öffnung 508. Die Öffnung 508 weist in der beispielhaften Konfiguration 502 in eine Richtung 510. Der Pfeil 510 kann eine Richtung hin zu einem Halbleiterschaltkreis bezeichnen, zum Beispiel einem Schaltkreiselement ähnlich dem Transistorelement 404 in 4.
  • 5B veranschaulicht eine Interconnect-Verbindung 512, die einen Metallkern 514 und eine dielektrische Seitenwand 516 umfasst. Eine Öffnung 518 ist in der Form eines Loches, zum Beispiel eines Bohrloches, in Richtung zu einem benachbarten Halbleiterschaltkreis angeordnet, wie durch einen Pfeil 520 angedeutet.
  • 5C veranschaulicht eine Konfiguration einer Interconnect-Verbindung 522, die einen Metallkern 524 und eine isolierende Seitenwand 526 umfasst, wobei eine Öffnung 528 als mehrere Löcher implementiert ist, die in der Seitenwand 526 in einer Richtung hin zu einem Halbleiterschaltkreis angeordnet sind, wie durch einen Pfeil 530 angedeutet. Zusätzlich oder alternativ kann eine Öffnung durch eine maschenartige Struktur, eine poröse oder schwammartige Struktur oder irgendeine andere Struktur mit einem niedrigen Volumenfüllfaktor implementiert sein, die mehrere Leer- oder Hohlräume definiert. Um zum Beispiel eine Wärmeausdehnung des Metallkerns 524 zu absorbieren, müsste eine solche Struktur zu einem gewissen Grad komprimierbare Eigenschaften haben.
  • 5D veranschaulicht in einer ähnlichen Darstellungsweise wie die vorangehenden 5A bis 5D eine weitere Konfiguration einer Interconnect-Verbindung 532, die einen Metallkern 534 und eine isolierende Seitenwand 536 umfasst. Eine Richtung zu einem nahe gelegenen Schaltungsaufbau ist durch den Pfeil 542 angedeutet. Eine vollkreisförmige Öffnung 538 ist implementiert, mit Ausnahme von Elementen 540, die als Brücken, Balken oder Klingen (Blätter) mit oder ohne Perforationen, als poröse Strukturen usw. ausgebildet sein können.
  • 5E veranschaulicht eine Ausführungsform 544 einer Interconnect-Verbindung, die einen Metallkern 546 und isolierende Seitenwand 548 umfasst. Ein umgebendes Substrat 550 ist explizit durch Schraffur angedeutet. Eine Öffnung 552 ist in der dielektrischen Seitenwand 548 angeordnet, wobei die Öffnung 552 einen vollkreisförmigen Abschnitt der Seitenwand 548 umfasst, wie durch die Strichlinien angedeutet ist, erstreckt sich aber mit länglichen Abschnitten 554 weiter in das umgebende Substrat 550 hinein. Die Öffnung 552 ist so gezeigt, dass sie entlang einer Richtung 556 zu einem Halbleiterschaltungsaufbau hin verlängert ist. Obgleich sich die Öffnung 552 in das Substrat 550 erstreckt, erlaubt es der Abschnitt von ihr, der in der isolierenden Seitenwand 548 ausgebildet ist, die Abschnitte 554 zu minimieren, die sich in das Substrat 550 hinein erstrecken.
  • Mit beispielhaftem Bezug auf die Konfiguration von 5E wird daran erinnert, dass eine elektrische Isolierung einer Interconnect-Verbindung von einem Substrat aufrecht erhalten werden kann, auch wenn eine Öffnung in einer isolierenden Seitenwand einer Interconnect-Verbindung angeordnet ist, wenn zum Beispiel die Öffnung selbst isolierende Eigenschaften haben kann. Zum Beispiel kann eine Öffnung mit einem elektrischen Isoliermedium gefüllt werden, wie zum Beispiel Luft. Andere Beispiele können weiche poröse oder schwammartige Materialien sein, wie poröse Materialien mit niedrigem k-Wert oder schaumstoffartige Materialien.
  • Während in vielen der in den 5A bis 5E gezeigten Konfigurationen die Öffnungen in Richtung eines nahegelegenen Schaltungsaufbaus weisen, ist zu beachten, dass alle sonstigen Öffnungen auch in andere Richtungen weisen können, um zum Beispiel im Fall mehrerer nahegelegener Schaltkreiselemente eine optimale Reduzierung mechanischer Beanspruchungen zu erreichen.
  • 6 ist ein Flussdiagramm, das einen Prozess 600 zur Herstellung eines Halbleiterbauelements gemäß einem Aspekt der vorliegenden Offenbarung veranschaulicht. Während das Verfahren 600 so gezeigt ist, dass es eine bestimmte Abfolge von Schritten 602 - 608 umfasst, kann gemäß anderen Ausführungsformen die Abfolge von Schritten verändert werden, und/oder es können zwei oder mehr Schritte parallel ausgeführt werden. Es können zusätzliche Schritte ausgeführt werden, und/oder andere Schritte können einen oder mehrere der Schritte 602 - 608 ersetzen.
  • In Schritt 602 wird ein Substrat, zum Beispiel ein Siliziumsubstrat, bereitgestellt, wobei das Substrat eine Oberseite aufweist. In Schritt 604 wird ein Halbleiterschaltkreis ausgebildet, der einen Schaltkreisbereich auf der Oberseite des Substrats definiert. In Schritt 606 wird eine Interconnect-Verbindung ausgebildet, die von dem Schaltkreisbereich beabstandet ist und sich von der Oberseite in das Substrat hinein erstreckt. Die Interconnect-Verbindung kann eine erste Seitenwand umfassen, die aus einem ersten elektrisch isolierenden Material besteht. Das Ausbilden der Interconnect-Verbindung kann des Weiteren das Bereitstellen einer zweiten Seitenwand aus einem zweiten elektrisch isolierenden Material umfassen, das sich von dem ersten elektrisch isolierenden Material unterscheidet.
  • In Schritt 608 wird eine Öffnung in der ersten Seitenwand ausgebildet. Die Öffnung kann zwischen der Interconnect-Verbindung und dem Schaltkreisbereich ausgebildet werden. Das Bereitstellen der Öffnung kann umfassen, eine Aussparung in der ersten Seitenwand, zum Beispiel durch selektives Ätzen, zu bilden. Die Aussparung kann teilweise mit einem thermisch zersetzungsfähigen Material ausgefüllt werden. Zusätzlich oder alternativ kann die Öffnung mit einem porösen und/oder aushärtbaren Material ausgefüllt werden. Zum Zersetzen des thermisch zersetzungsfähigen Materials und/oder zum Aushärten des Materials kann Wärme beaufschlagt werden. Die Öffnung kann überbrückt werden, indem eine dielektrischen Schicht und/oder eine Metallisierungsschicht auf der Oberseite des Substrats abgeschieden werden.
  • 7A bis 7H veranschaulichen ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einem Aspekt der vorliegenden Offenbarung. Das Verfahren kann eine Implementierung des Prozesses 600 von 6 sein. In 7A ist eine Anordnung veranschaulicht, die ein Siliziumsubstrat 702, ein Transistorelement 704 und eine Interconnect-Verbindung 706 umfasst. Eine Fläche 708 des Substrats 702, das ein Siliziumsubstrat sein kann, ist mit einem ILD 710, einem Ätzstopp 712, einer ersten dielektrischen Isolierung 714, einer zweiten dielektrischen Isolierung 716, einer Metallsperre 718 und einer Metallschicht 720 bedeckt. Das Transistorelement 704 umfasst dotierte Mulden und Source- und Drain-Bereiche 722, der in dem Substrat 702 unter der Fläche 708 vergraben sind. Der Transistor 704 umfasst des Weiteren Abschnitte 724, die ein Kontaktelement 726 enthalten, das durch die Ätzstoppschicht 712 in Richtung der dielektrischen Schicht 714 hindurch reicht.
  • Mit Bezug auf die Interconnect-Verbindung 706 kann die Metallschicht 720 einen Metallkern 727 bilden, die Metallsperre 718 kann eine innerste oder erste Seitenwand 728 bilden, die zweite dielektrische Isolierung 716 kann eine Zwischen- oder zweite Seitenwand 730 bilden, und die erste dielektrische Isolierung 714 kann eine äußerste oder dritte Seitenwand 732 bilden. Für den im Folgenden beschriebenen Prozess ist der Ätzstopp 712 optional. Es können daher andere Ausführungsformen in Betracht gezogen werden, bei denen ein Ätzstopp, der der Schicht 712 entspricht, weggelassen ist. In den Figuren ist keine STI veranschaulicht, d.h. die Interconnect-Verbindung 706 ist direkt in das Siliziumsubstrat 702 eingebettet; das Vorhandensein eines STI würde jedoch nicht wesentlich den im Folgenden beschriebenen Prozess ändern.
  • Ein Material von einem oder mehreren der Metallschicht 720, der Sperrschicht 718, des Metallkerns 727 und der innersten Seitenwand 728 kann ein beliebiges Metall, zum Beispiel Kupfer, oder eine Metalllegierung umfassen, wobei die verschiedenen Schichten und Seitenwände ähnliche oder unterschiedliche Materialien umfassen können. Ein Material der dielektrischen Isolierschicht 716 und/oder der Zwischen-Seitenwand 730 der Interconnect-Verbindung 706 kann zum Beispiel SiO2 umfassen. Ein alternatives Material für die Zwischen-Seitenwand 730 kann ein organisches Polymer sein, zum Beispiel Polyimid usw. Ein Material der dielektrischen Isolierschicht 714 und/oder der äußeren Seitenwand 732 kann eines oder mehrere von Si3N4, SiC und SiCN umfassen. Ein Material des Ätzstopps 712 könnte zum Beispiel SiC und/oder SiCN umfassen. Materialien der verschiedenen dielektrischen oder Ätzstoppschichten bzw. Seitenwände könnten die gleichen sein oder könnten verschieden sein, um selektive Ätzprozesse zu gestatten.
  • Ein Durchmesser der Interconnect-Verbindung 706, die die verschiedenen Seitenwände enthalten oder nicht enthalten, kann im Bereich von einem bis mehreren Mikrometern liegen und kann zum Beispiel etwa 5 Mikrometer (oder mehr oder weniger) betragen. Eine Distanz 734 zwischen der Interconnect-Verbindung 706 und dem Transistorelement 704 kann mindestens so groß sein wie eine KOZ der Interconnect-Verbindung 706. Die KOZ kann aufgrund des Vorhandenseins einer Öffnung in der Seitenwand der Interconnect-Verbindung 706, deren Herstellung im Folgenden beschrieben wird, kleiner definiert sein, als herkömmlicherweise vorgeschrieben ist. Allgemein kann im Hinblick auf die Distanz 734 zwischen dem Transistor 704 und der Interconnect-Verbindung 706 die Beschreibung bezüglich 4, der Trennung 440 und der KOZ 443 und 450 entsprechend Anwendung finden.
  • Gemäß einem in 7B veranschaulichten Prozessstatus wurden die Metallschicht 720 und die Metallsperre 718 zum Beispiel durch Anwenden eines Prozess wie zum Beispiel CMP (Chemisch-Mechanische Planarisierung) entfernt. Optional könnte auch eine teilweise oder vollständige CMP der zweiten dielektrischen Isolierung 716 ausgeführt werden. Dementsprechend stoppt der CMP-Prozess entweder in der zweiten dielektrischen Isolierschicht 716 oder in der ersten dielektrischen Isolierschicht 714.
  • Gemäß 7C wird eine selektive Rückätzung an der übrigen der zweiten dielektrischen Isolierung 716 und der Zwischen-Seitenwand 730 ausgeführt. Zum Beispiel kann ein Nassätzen ausgeführt werden. Es entsteht eine Aussparung 736 in der Seitenwand 730 außerhalb der Metallfüllung der Interconnect-Verbindung 706, d.h. dem Metallkern 727 und der innersten Seitenwand 728, aber innerhalb der äußersten isolierenden Seitenwand 732. Die dielektrische Isolierung 714 kann den Ätzstopp 712 und/oder das ILD 710 vor dem Ätzangriff schützen. Die Aussparung 736 kann unter die Oberseite 708 des Substrats 702 auf eine Tiefe von beispielsweise zwischen etwa 1 µm und 10 µm reichen.
  • Gemäß 7D wird die Aussparung 736 mit einem Füllmaterial 738 gefüllt. Ein Material des Füllmaterials 738 kann zum Beispiel ein thermisch zersetzungsfähiges Material, wie zum Beispiel ein Aufschleuder-Polymer, umfassen. Eine Aussparung 740 kann zum Beispiel durch einen Rückätzprozess ausgebildet werden, wobei die Aussparung 740 dergestalt ausgebildet wird, dass das Füllmaterial 738 über die Oberseite 708 des Substrats 702 reicht.
  • Gemäß 7E wird die Aussparung 740 mit einem Material 742 neu aufgefüllt, das durch Ausbilden einer Schicht 744 auf der dielektrischen Isolierschicht 714 aufgetragen wird. Das Material 742 kann zum Beispiel ein poröses Material umfassen, zum Beispiel ein poröses Material mit niedrigem k-Wert mit untereinander verbundenen Poren. Es können noch weitere poröse oder permeable Materialien zum Ausfüllen der Aussparung 740 in Betracht gezogen werden.
  • Gemäß 7F wird ein Aushärtungs- und Glühschritt (Annealing) zum Beispiel bei Temperaturen unter oder bis zu 400°C ausgeführt. Das Material des in den 7D und 7E veranschaulichten Füllmaterials 738 wird zersetzt und zwischen dem porösen Material 742, das die Aussparung 740 füllt, und der Schicht 742 ausgegast. Infolgedessen entsteht eine Öffnung 746 in der isolierenden Seitenwand 730.
  • Gemäß 7G wurde die Schicht 744 mit porösem Material 742 zum Beispiel durch einen Touch-up-CMP und/oder einen Rückätzprozess entfernt. Die Aussparung 740 wird mit restlichem Material 742 gefüllt. Die dielektrische Isolierung 714 kann auch auf planaren Oberflächen oberhalb des Substrats 702 entfernt werden, wobei ein CMP / Ätzstopp durch die Ätzstoppschicht 712 und/oder das ILD 710 gebildet wird. Infolgedessen werden das Kontaktelement 726 des Transistors 704 und die Metallisierung der Interconnect-Verbindung 706, einschließlich des Kerns 727 und/oder der metallischen Seitenwand 728, freigelegt. Der Kontakt 726 kann zum Beispiel als ein W-Plug implementiert sein.
  • Gemäß dem in 7H veranschaulichten Prozessstatus wurde der beispielhafte Prozess mit einem standardmäßigen M1-Prozessmodul fortgesetzt. Dies kann zum Beispiel ein Abscheiden eines Zwischenmetalldielektrikums (IMD) 748 auf der Ätzstoppschicht 712 und/oder dem ILD 710 umfassen. Dies kann des Weiteren eine M1-Strukturierung umfassen, die zum Beispiel Folgendes umfasst: Bereitstellen von Metallsperren und Keimschichten / Metallschichten 750; eine M1-Grabenfüllung zum Beispiel mit einem Metallmaterial 752; und/oder das Abscheiden einer dielektrischen M1-Deckschicht 754. Anschließend können noch weitere Prozessschritte oder Prozessmodule ausgeführt werden.
  • Der in den 7A bis 7H veranschaulichte Prozess verwendet eine dielektrische Zweischichtisolierung, wobei die Schicht 714 ein Siliziumnitrid (Si3N4) oder ein Siliziumcarbid oder Siliziumcarbidnitrid umfasst, um ein darunter liegendes ILD 710 (und optional eine STI) vor Ätzangriffen während des Ätzens einer Aussparung 736 der weiteren isolierenden Schicht 716, die beispielsweise Siliziumdioxid umfassen kann, zu schützen. Beide isolierende Schichten bilden isolierende Seitenwände 732, 730 der Interconnect-Verbindung 706. Infolgedessen umfasst die TSV 706 nach dem Ausbilden der Öffnung 746 in der inneren isolierenden Seitenwand 730 immer noch eine dielektrische Isolierung, die durch die isolierende Seitenwand 732 dargestellt wird, in Richtung des Siliziumsubstrats 702. Darüber hinaus haben Siliziumnitrid, Siliziumcarbid oder Siliziumcarbidnitrid den Vorteil, ausgezeichnete Diffusionssperren gegen das Ausdiffundieren von Metallionen, zum Beispiel Cu-Ionen, aus der Kernmetallfüllung 727 der TSVs zu sein.
  • Das Ausbilden von Öffnungen 746, wie durch den Prozess der 7A bis 7H veranschaulicht, beseitigt die Notwendigkeit zusätzlicher oder anderer und teurer Lithografieschritte. Infolgedessen können der Luftspalt 746 und die verringerte KOZ um die Interconnect-Verbindung 706, die daraus resultieren, in einer kosteneffizienten Weise ausgebildet werden.
  • Die 8A bis 8D veranschaulichen eine Alternative zu dem Prozess der 7A bis 7H. Es kann davon ausgegangen werden, dass jeder Aspekt, der nicht explizit mit Bezug auf die Konfiguration der 8A bis 8D besprochen wird, dem ähnelt, was für die Konfiguration der 7A bis 7H offenbart wurde.
  • Der Prozess kann von einer Konfiguration ausgehen, die derjenigen ähnelt, die in 7A gezeigt ist. Während sich 7B auf einen Prozess bezieht, wo nur eine oder mehrere Metallschichten entfernt werden, zeigt 8A ein Ergebnis des zusätzlichen Entfernens aller isolierenden oder dielektrischen Schichten auf planaren Oberflächen über einem Siliziumsubstrat 802. Genauer gesagt, umfasst die Konfiguration von 8A, als ein beispielhaftes Schaltkreiselement, einen Transistor 804 und eine Interconnect-Verbindung (TSV) 806, die in dem Siliziumsubstrat 802 angeordnet sind. Über einer Oberseite 812 des Substrats 802 sind ein ILD 808 und ein Ätzstopp 810 angeordnet.
  • Die Interconnect-Verbindung 806 umfasst einen Kern 814 und eine innerste Seitenwand 816, wobei der Kern 814 und/oder die Seitenwand 816 ein Metall, wie zum Beispiel Kupfer, oder eine Legierung davon umfassen können. Alternative Materialien für den Kern 814 können Aluminium oder Wolfram sein. Alternative Materialien für die Seitenwand 816, die die Funktion einer Metalldiffusionssperre und/oder Keimschicht hat, können Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Wolframnitrid, Kobalt oder Ruthenium usw. oder Kombinationen davon sein. Die Interconnect-Verbindung 806 umfasst des Weiteren eine dielektrische Zweischichtisolierung 818, die eine isolierende äußerste Seitenwand 820 und eine isolierende innere Seitenwand 822 enthält, wobei die ersten und zweiten isolierenden Seitenwände 820, 822 aus verschiedenen dielektrischen Materialien bestehen können.
  • Das Entfernen aller Schichten über dem ILD 808 wird auf oder in der Ätzstoppschicht 810 gestoppt und kann das Freilegen des Kontakts 824 des Transistors 804 und des Kupferkerns 814 und der metallischen Seitenwand 816 der TSV 806 umfassen.
  • Gemäß 8B wird eine Aussparung 826 in der inneren isolierenden Seitenwand 822 durch Entfernen ihres dielektrischen Materials gebildet, wobei die Aussparung 826 zwischen etwa 1 µm und 10 µm unter die Oberseite 812 des Substrats 802 reichen kann. Die Aussparung 826 kann durch Ätzen, zum Beispiel durch Nassätzen, gebildet werden. Das Ätzmittel ist in einer Ausführungsform für das Material der äußeren isolierenden Seitenwand 820 und des planaren Ätzstopps 810 auf dem IDL 808 selektiv.
  • Gemäß 8C ist ein IMD 828 auf dem ILD 808, dem Ätzstopp 810 und der TSV 806 angeordnet. Ein Material 829 des IMD 828 kann zum Beispiel ein dielektrisches Material umfassen, einschließlich dielektrischer Materialien mit niedrigem k-Wert und/oder poröser dielektrischer Materialien. Das IMD 828 kann zum Beispiel durch chemisches Aufdampfen (CVD) und/oder einen anderen geeigneten Prozess abgeschieden werden. Wie durch Aussparungsverschlusskomponenten 830 angedeutet, kann die Oberseite der Aussparung 826 verschlossen oder ausgefüllt werden, um eine Öffnung 832 zu bilden. Zum Beispiel kann die Öffnung 832 durch Material 829 des IMD 828 überbrückt werden. Auf diese Weise kann sich die Öffnung 832 in einer vertikalen Richtung von oberhalb der Oberseite 812 des Substrats 802 auf eine Tiefe 834 unter der Oberseite 812 erstrecken. Die Tiefe 834 kann tiefer gewählt werden als Strukturen des Halbleiterelements 804, wie zum Beispiel deren dotierte Mulden 825.
  • Gemäß dem in 8D veranschaulichten Prozessstatus wurde der beispielhafte Prozess mit einem standardmäßigen M1-Prozessmodul fortgesetzt. Dies kann zum Beispiel eine M1-Strukturierung umfassen, die zum Beispiel Folgendes umfasst: Ausbilden von Gräben und die Bereitstellung von Keimschichten oder Metallsperrschichten 836; eine M1-Grabenfüllung zum Beispiel mit einem Metallmaterial 838; und/oder das Abscheiden einer dielektrischen M1-Deckschicht 840. Anschließend können weitere Prozessschritte oder Prozessmodule ausgeführt werden.
  • Obgleich die Herstellungsverfahren der 7A bis 7H und 8A bis 8D in Bezug auf eine Metallisierungsschicht M1 veranschaulicht wurden, kann eine elektrische Verbindung zwischen einer Interconnect-Verbindung und einem Interconnect-Verbindungsstapel auch in einer anderen Metallebene über M1 realisiert werden, zum Beispiel in M2, M3 ..., Mtop, oder in einer Kontaktinsel-Metallisierungsebene oder einer externen Metallisierungsebene.
  • Obgleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der vorliegenden Offenbarung mit Bezug auf nur eine von mehreren Implementierungen beschrieben worden sein kann, kann ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren anderem Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, so wie es für eine gegebene oder bestimmte Anwendung gewünscht und vorteilhaft sein kann.

Claims (24)

  1. Halbleiterbauelement, das umfasst: ein Substrat mit einer Oberseite; einen Halbleiterschaltkreis, der einen Schaltkreisbereich auf der Oberseite des Substrats definiert; und ein Via, das von dem Schaltkreisbereich beabstandet ist und sich von der Oberseite in das Substrat hinein erstreckt, wobei das Via eine Zwischenwand umfasst, die aus einem ersten elektrisch isolierenden Material gebildet ist, und wobei das Via eine innere Seitenwand umfasst, die aus einem elektrisch leitenden Material gebildet ist und die zwischen dem Via und der Zwischenschicht angeordnet ist; wobei eine Öffnung innerhalb des ersten elektrisch isolierenden Materials der Zwischenwand ausgebildet ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei sich das Via von der Oberseite des Substrats hinab auf eine erste Tiefe erstreckt und sich die Öffnung von der Oberseite des Substrats hinab auf eine zweiten Tiefe erstreckt, wobei die erste Tiefe größer ist als die zweite Tiefe.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei sich die Öffnung von der Oberseite des Substrats hinab auf eine zweite Tiefe erstreckt und der Schaltkreisbereich mindestens eine dotierte Region umfasst, die sich von der Oberseite des Substrats hinab auf eine dritte Tiefe erstreckt, wobei die zweite Tiefe größer ist als die dritte Tiefe.
  4. Halbleiterbauelement nach Anspruch 3, wobei die dotierte Region eine n-Wanne und/oder eine p-Wanne umfasst.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das des Weiteren umfasst: eine erste dielektrische Schicht, die sich über der Oberseite des Siliziumsubstrats erstreckt, wobei sich die Öffnung in die erste dielektrische Schicht hinein erstreckt.
  6. Halbleiterbauelement nach Anspruch 5, das ferner umfasst: eine zweite dielektrische Schicht, die sich über der ersten dielektrischen Schicht erstreckt, wobei die zweite dielektrische Schicht die Öffnung überbrückt.
  7. Halbleiterbauelement nach Anspruch 6, wobei die zweite dielektrische Schicht ein dielektrisches Material mit einem niedrigen k-Wert umfasst.
  8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das Via eine äußere Seitenwand umfasst, die aus einem zweiten elektrisch isolierenden Material besteht, und wobei die äußere Seitenwand rings um die Zwischenwand angeordnet ist.
  9. Halbleiterbauelement nach Anspruch 8, wobei das erste elektrisch isolierende Material von dem zweiten elektrisch isolierenden Material verschieden ist.
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das Via einen Kern umfasst, der aus einem elektrisch leitenden Material besteht.
  11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der Halbleiterschaltkreis mindestens eines von Folgendem umfasst: einen digitalen Schaltkreis, einen analogen Schaltkreis, einen digitalen Transistor, einen analogen Transistor, einen digitalen FET, einen analogen FET, einen PFET, einen NFET, einen MOSFET, einen PMOSFET und einen NMOSFET.
  12. Halbleiterbauelement nach einem der Ansprüche 8 bis 11, wobei die äußere Seitenwand aus Siliziumdioxid besteht.
  13. Halbleiterbauelement nach Anspruch 8, wobei die Zwischenwand aus Siliziumnitrid und/oder Siliziumcarbid und/oder Siliziumcarbidnitrid besteht.
  14. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei sich die Öffnung von der Oberseite des Siliziumsubstrats hinab auf eine zweite Tiefe von mindestens 1 Mikrometer oder mindestens 10 Mikrometern oder mindestens 20 Mikrometern erstreckt.
  15. Halbleiterbauelement, das umfasst: ein Siliziumsubstrat mit einer Oberseite; einen Halbleiterschaltkreis, der einen Schaltkreisbereich auf der Oberseite des Substrats definiert; und ein Via, das von dem Schaltkreisbereich beabstandet ist und sich von der Oberseite in das Substrat hinein erstreckt; wobei das Via umfasst: eine Zwischenwand, welche aus einem ersten elektrisch isolierenden Material geformt ist; eine äußere Seitenwand, welche aus einem zweiten elektrisch isolierenden Material geformt ist, wobei die äußere Seitenwand rings um die Zwischenwand angeordnet ist; eine innere Seitenwand, welche aus einem elektrisch leitenden Material geformt ist, wobei die innere Seitenwand zwischen dem Via und der Zwischenwand angeordnet ist; und wobei das Via eine Öffnung in der Zwischenwand umfasst, die sich von der Oberseite des Substrats hinab auf mindestens eine Tiefe einer dotierten Region des Schaltkreisbereichs erstreckt.
  16. Halbleiterbauelement nach Anspruch 15, wobei das Via einen Durchmesser von 10 Mikrometern oder weniger oder von 5 Mikrometern oder weniger hat.
  17. Halbleiterbauelement nach Anspruch 15 oder 16, wobei die Öffnung eine Breite von 1/5 des Durchmessers des Via oder weniger hat.
  18. Halbleiterbauelement nach einem der Ansprüche 15 bis 17, wobei die Zwischenwand aus Siliziumdioxid besteht.
  19. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bereitstellen eines Substrats mit einer Oberseite; Ausbilden eines Halbleiterschaltkreises, der einen Schaltkreisbereich auf der Oberseite des Substrats definiert; Ausbilden eines Via, das von dem Schaltkreisbereich beabstandet ist und sich von der Oberseite in das Substrat hinein erstreckt, wobei das Via eine äußere Seitenwand umfasst, die aus einem ersten elektrisch isolierenden Material besteht, und wobei das Via eine innere Seitenwand umfasst, die aus einem elektrisch leitenden Material besteht; und danach Ausbilden einer Öffnung innerhalb der äußeren Seitenwand.
  20. Verfahren nach Anspruch 19, wobei das Ausbilden des Via umfasst, eine Zwischenwand aus einem zweiten elektrisch isolierenden Material bereitzustellen, das von dem ersten elektrisch isolierenden Material verschieden ist, und wobei das Ausbilden der Öffnung umfasst, eine Aussparung innerhalb der äußeren Seitenwand durch selektives Ätzen auszubilden.
  21. Verfahren nach Anspruch 20, wobei das Ausbilden der Öffnung ferner umfasst, die Aussparung teilweise mit einem thermisch zersetzungsfähigen Material zu füllen.
  22. Verfahren nach Anspruch 21, wobei das Ausbilden der Öffnung ferner umfasst, die Aussparung zusätzlich mit einem porösen und aushärtbaren Material zu füllen.
  23. Verfahren nach Anspruch 22, wobei das Ausbilden der Öffnung ferner umfasst, Wärme zum Zersetzen des thermisch zersetzungsfähigen Materials und zum Aushärten des porösen Materials anzulegen.
  24. Verfahren nach einem der Ansprüche 20 bis 23, wobei das Ausbilden der Öffnung ferner umfasst, eine dielektrische Schicht und/oder eine Metallisierungsschicht zum Überbrücken der Öffnung abzuscheiden.
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