DE102014115955A1 - Struktur und Ausbildungsverfahren einer Demascene-Struktur - Google Patents

Struktur und Ausbildungsverfahren einer Demascene-Struktur Download PDF

Info

Publication number
DE102014115955A1
DE102014115955A1 DE102014115955.1A DE102014115955A DE102014115955A1 DE 102014115955 A1 DE102014115955 A1 DE 102014115955A1 DE 102014115955 A DE102014115955 A DE 102014115955A DE 102014115955 A1 DE102014115955 A1 DE 102014115955A1
Authority
DE
Germany
Prior art keywords
conductive
dielectric layer
conductive device
semiconductor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102014115955.1A
Other languages
English (en)
Other versions
DE102014115955B4 (de
Inventor
Tai-Yen PENG
Chia-Tien Wu
Jye-Yen Cheng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102014115955A1 publication Critical patent/DE102014115955A1/de
Application granted granted Critical
Publication of DE102014115955B4 publication Critical patent/DE102014115955B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es ist eine Struktur und ein Ausbildungsverfahren einer Halbleitervorrichtung vorgesehen. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat und eine erste leitende Einrichtung über dem Halbleitersubstrat. Die Halbleitervorrichtung umfasst auch eine erste dielektrisch Schicht über dem Halbleitersubstrat, die die erste leitende Einrichtung umgibt. Die Halbleitervorrichtung umfasst weiter eine zweite leitende Einrichtung über der ersten leitenden Einrichtung und die zweite leitende Einrichtung erstreckt sich in die erste leitende Einrichtung. Zusätzlich umfasst die Halbleitervorrichtung eine zweite dielektrische Schicht über der ersten dielektrischen Schicht, die die zweite leitende Einrichtung umgibt.

Description

  • HINTERGRUND
  • Die integrierte Halbleiterschaltungs-(IC)-Industrie hat ein schnelles Wachstum erlebt. Technischer Fortschritt bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen hatte als die vorhergehende Generation. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von mit einander verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen erhöht, während sich die Einrichtungsgröße (d. h. die kleinste Komponente, die mittels eines Herstellungsverfahrens erzeugt werden kann) verringert hat. Dieses Herunterskalierverfahren bietet im Allgemeinen Vorteile, indem es die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt.
  • Ein Verfahren, das von der Industrie verwendet wird, um der Nachfrage nach Vorrichtungsdichte zu nachzukommen, liegt in der Verwendung von Damascene- und Dual-Damascene-Strukturen für Verbindungsstrukturen. Bei einem Damascene-Verfahren wird eine unterliegende Isolierschicht mit offenen Gräben strukturiert. Danach wird ein Leiter abgeschieden und auf die Ebene der Isolierschicht poliert, um eine strukturierte Leiter-Einrichtung auszubilden. Dual-Damascene-Verfahren verwenden einen ähnlichen Ansatz, indem zwei Einrichtungen (ein Graben und ein Durchkontaktierungs-Loch) ausgebildet werden und mit einer einzigen Abscheidung eines Leiters gefüllt werden.
  • Während Einrichtungsgrößen weiter sinken und Dichteanforderungen steigen, verringert sich jedoch der Mittenabstand zwischen Einrichtungen, etwa Verbindungsstrukturen. Im Ergebnis werden Herstellungsverfahren weiterhin schwieriger in der Ausführung. Es ist eine Herausforderung, Verbindungsstrukturen mit kürzeren und kürzeren Mittenabständen in einer Halbleitervorrichtung auszubilden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
  • 1A–1M sind Schnittansichten von verschiedenen Stadien eines Verfahrens zum Ausbilden einer Halbleitervorrichtung, in Übereinstimmung mit einigen Ausführungsformen.
  • 2 ist eine Schnittansicht einer Halbleitervorrichtung, in Übereinstimmung mit einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Es sind einige Ausführungsformen der Offenbarung beschrieben. 1A–1M sind Perspektivansichten von verschiedenen Stadien eines Verfahrens zum Ausbilden einer Halbleitervorrichtung, in Übereinstimmung mit einigen Ausführungsformen. Zusätzliche Vorgänge können vor, während und/oder nach den Stadien vorgesehen sein, die in 1A–1M gezeigt sind. Einige der beschriebenen Stadien können für andere Ausführungsformen ersetzt werden oder fehlen. Zusätzliche Einrichtungen können zu der Halbleitervorrichtung hinzugefügt werden. Einige der Einrichtungen, die unten beschrieben sind, können für andere Ausführungsformen ersetzt werden oder fehlen.
  • Wie in 1A gezeigt ist, ist ein Halbleitersubstrat 100 vorgesehen. In einigen Ausführungsformen ist das Halbleitersubstrat 100 ein Bulk-Halbleitersubstrat, etwa ein Halbleiterwafer. Das Halbleitersubstrat 100 umfasst beispielsweise Silizium oder andere Elementhalbleiter-Materialien wie Germanium. In einigen anderen Ausführungsformen umfasst das Halbleitersubstrat 100 einen Verbindungshalbleiter. Der Verbindungshalbleiter kann Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, einen anderen geeigneten Verbindungshalbleiter oder eine Kombination daraus umfassen. In einigen Ausführungsformen umfasst das Halbleitersubstrat 100 ein Halbleiter-auf-Isolator-(SOI)-Substrat. Das SOI-Substrat kann mittels eines Verfahrens der Abtrennung durch implantierten Sauerstoff (SIMOX), ein Wafer-Bonding-Verfahren, ein anderes anwendbares Verfahren oder eine Kombination daraus hergestellt werden.
  • In einigen Ausführungsformen werden Isoliereinrichtungen (nicht gezeigt) in dem Halbleitersubstrat 100 ausgebildet, um verschiedene Vorrichtungselemente (nicht gezeigt) zu definieren und zu isolieren, die in dem Halbleitersubstrat 100 ausgebildet sind. Die Isoliereinrichtungen umfassen beispielsweise Grabenisolierungs-(STI)-Einrichtungen oder lokale Oxidation von Silizium-(LOCOS)-Einrichtungen.
  • Beispiele der verschiedenen Vorrichtungselemente, die in dem Halbleitersubstrat 100 ausgebildet werden können, umfassen Transistoren (z. B. Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxid-Halbleiter-(CMOS)-Transistoren, Bipolartransistoren (BJTs), Hochspannungs-Transistoren, Hochfrequenz-Transistoren, p-Kanal und/oder n-Kanal Feldeffekttransistoren (PFETs/NFETs) etc.), Dioden, ein anderes geeignetes Element oder eine Kombination daraus. Verschiedene Verfahren werden ausgeführt, um die verschiedenen Vorrichtungselemente auszubilden, etwa Abscheiden, Ätzen, Implantieren, Photolithographie, Ausheilen, Planarisieren, ein anderes anwendbares Verfahren oder Kombinationen daraus.
  • Wie in 1A gezeigt ist, wird eine Ätzstoppschicht 102 über dem Halbleitersubstrat 100 abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen wird die Ätzstoppschicht 102 über einer Verbindungsstruktur (nicht gezeigt) ausgebildet, die eine oder mehrere dielektrische Schichten und eine oder mehrere leitende Einrichtungen umfasst. Die Verbindungsstruktur umfasst beispielsweise Kontaktstöpsel, die mit den Vorrichtungselementen elektrisch verbunden sind, die in dem Halbleitersubstrat 100 ausgebildet sind. Die Ätzstoppschicht 102 kann verwendet werden, um zu verhindern, dass die Verbindungsstruktur oder die Vorrichtungselemente, die darunter ausgebildet sind, während nachfolgender Ätzvorgänge beschädigt werden.
  • In einigen Ausführungsformen besteht die Ätzstoppschicht 102 aus Siliziumkarbid (SiC), Siliziumkarbonitrid (SiCN), Siliziumoxikarbid (SiCO), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), einem anderen geeigneten Material oder einer Kombination daraus. In einigen Ausführungsformen wird die Ätzstoppschicht 102 mittels eines chemischen Gasphasenabscheidungs-(CVD)-Verfahrens, eines Rotationsbeschichtungsverfahrens, eines anderen anwendbaren Verfahrens oder einer Kombination daraus abgeschieden. Ausführungsformen der Offenbarung haben viele Varianten. In einigen anderen Ausführungsformen wird die Ätzstoppschicht 102 nicht ausgebildet.
  • Wie in 1A gezeigt ist, wird eine dielektrische Schicht 104 über der Ätzstoppschicht 102 abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. Die dielektrische Schicht 104 dient als eine dielektrische Zwischenmetall-(IMD)-Schicht. In einigen Ausführungsformen ist die dielektrische Schicht 104 aus einem low-k-dielektrischen Material ausgebildet. Das low-k-dielektrische Material hat eine Dielektrizitätskonstante, die kleiner als die von Siliziumdioxid ist. Das low-k-dielektrische Material hat beispielsweise eine Dielektrizitätskonstante im Bereich von etwa 1,2 bis etwa 3,5.
  • Wenn sich die Dichte der Halbleitervorrichtungen vergrößert und die Größe der Schaltungselemente kleiner wird, dominiert die Widerstands-Kapazitäts-(RC)-Verzögerungszeit zunehmend die Schaltungsleistungsfähigkeit. Die Verwendung eines low-k-dielektrischen Materials als dielektrische Schicht 104 hilft dabei, die RC-Verzögerungszeit zu verringern.
  • In einigen Ausführungsformen umfasst die dielektrische Schicht 104 ein anorganisches aufgeschleudertes Dielektrikum, ein organisches aufgeschleudertes Dielektrikum, ein poröses Dielektrikum, ein organisches Polymer, ein organisches Quarzglas, ein Material der SiOF-Serie, ein Material der Wasserstoff-Silsesquioxan-(HSQ)-Serie, ein Material der Methyl-Silsesquioxan-(MSQ)-Serie, ein Material der porösen organischen Serie, ein anderes geeignetes Material oder eine Kombination daraus. In einigen Ausführungsformen umfasst die dielektrische Schicht 104 ein Material, das Si, C, O oder H umfasst. Die dielektrische Schicht 104 umfasst beispielsweise SiO2, SiOC, SiON, SiCOH, SiOCN oder eine Kombination daraus. In einigen Ausführungsformen besteht die dielektrische Schicht 104 aus kohlenstoffdotiertem Siliziumoxid. Das kohlenstoffdotierte Siliziumoxid kann auch als siliziumorganisches Glas (engl. „organosilicate glass”, OSG) oder C-Oxid bezeichnet werden. In einigen Ausführungsformen umfasst das kohlenstoffdotierte Siliziumoxid Methyl-Silsesquioxan (MSQ), Wasserstoff-Silsesquioxan (HSQ), Polysilsesquioxan, ein anderes geeignetes Material oder eine Kombination daraus. In einigen Ausführungsformen umfasst die dielektrische Schicht 104 fluordotiertes Silikatglas (FSG), etwa fluordotiertes -(O-Si(CH3)2-O)-. In einigen Ausführungsformen wird die dielektrische Schicht mittels eines CVD-Verfahrens, eines Rotationsbeschichtungsverfahrens, eines Sprühbeschichtungsverfahrens, eines anderen anwendbaren Verfahrens oder einer Kombination daraus abgeschieden.
  • Wie in 1A gezeigt ist, wird eine Ätzstoppschicht 106 über der dielektrischen Schicht 104 abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. Die Ätzstoppschicht 106 wird dann strukturiert und verwendet, um die darunter liegenden Abschnitte der dielektrischen Schicht 104 davor zu schützen, während nachfolgender Ätzvorgänge geätzt zu werden. In einigen Ausführungsformen besteht die Ätzstoppschicht 106 aus einem Material, das sich von dem der Ätzstoppschicht 102 unterscheidet.
  • In einigen Ausführungsformen wird die Ätzstoppschicht 106 aus einem Nitridmaterial hergestellt. In einigen anderen Ausführungsformen wird die Ätzstoppschicht 106 aus einem Oxidmaterial, einem Nitridmaterial, einem Karbidmaterial, einem anderen geeigneten Material oder einer Kombination daraus hergestellt. Die Ätzstoppschicht 106 ist beispielsweise aus Siliziumkarbid (SiC), Siliziumkarbonitrid (SiCN), Siliziumoxikarbid (SiCO), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), einem anderen geeigneten Material oder einer Kombination daraus hergestellt. In einigen Ausführungsformen wird die Ätzstoppschicht 106 mittels eines chemischen Gasphasenabscheidungs-(CVD)-Verfahrens, eines Rotationsbeschichtungsverfahrens, eines anderen anwendbaren Verfahrens oder einer Kombination daraus abgeschieden. Ausführungsformen der Offenbarung haben viele Varianten. In einigen anderen Ausführungsformen wird die Ätzstoppschicht 106 nicht ausgebildet.
  • Wie in 1A gezeigt ist, wird eine dielektrische Schicht 108 über der Ätzstoppschicht 106 abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der dielektrischen Schicht 108 denen der dielektrischen Schicht 104, die oben erwähnt ist.
  • Wie In 1B gezeigt ist, werden Abschnitte der dielektrischen Schicht 108, der Ätzstoppschicht 106, der dielektrischen Schicht 104 und der Ätzstoppschicht 102 entfernt, um eine oder mehrere Öffnungen 110 auszubilden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen legt jede der Öffnungen 110 die Verbindungsstruktur oder das Vorrichtungselement unter der Ätzstoppschicht 102 frei. In einigen Ausführungsformen sind die Öffnungen 110 Gräben, in denen Leiterbahnen ausgebildet werden. In einigen Ausführungsformen werden die Öffnungen 110 mittels Photolithographie- und Ätzverfahren ausgebildet. Verschiedene Ätzmittel können nach einander verwendet werden, um die Öffnungen 110 auszubilden.
  • Wie in 1C gezeigt ist, wird eine Sperrschicht 112 über der dielektrischen Schicht 108 und Böden und Seitenwänden der Öffnungen 110 abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. Danach wird eine leitende Schicht 114 über der Sperrschicht 112 abgeschieden, wie in 1C in Übereinstimmung mit einigen Ausführungsformen gezeigt ist. Die Sperrschicht 112 wird verwendet, um die dielektrischen Schichten 108 und 104 vor Diffusion eines Metallmaterials von der leitenden Schicht 114 zu schützen. Die Sperrschicht 112 kann auch als Haftschicht zwischen der leitenden Schicht 114 und der dielektrischen Schicht 104 oder 108 dienen.
  • In einigen Ausführungsformen ist die Sperrschicht 112 aus Titannitrid, Tantalnitrid, Titan, Wolframnitrid, einem anderen geeigneten Material oder einer Kombination daraus hergestellt. In einigen Ausführungsformen wird die Sperrschicht 112 mittels eines physikalischen Gasphasenabscheidungs-(PVD)-Verfahrens, eines CVD-Verfahrens, eines Atomlagenabscheidungs-(ALD)-Verfahrens, eines stromlosen Plattierverfahrens, eines anderen anwendbaren Verfahrens oder einer Kombination daraus abgeschieden.
  • In einigen Ausführungsformen ist die leitende Schicht 114 aus Kupfer, Aluminium, Wolfram, Titan, Nickel, Gold, Platin, einem anderen geeigneten leitenden Material oder einer Kombination daraus hergestellt. In einigen Ausführungsformen wird die leitende Schicht 114 mittels eines elektrochemischen Plattierverfahrens eines stromlosen Plattierverfahrens, eines PVD-Verfahrens, eines CVD-Verfahrens, eines Rotationsbeschichtungsverfahrens, eines anderen anwendbaren Verfahrens oder einer Kombination daraus abgeschieden.
  • In einigen Ausführungsformen wird eine Keimschicht (nicht gezeigt) über der Sperrschicht 112 abgeschieden, bevor die leitende Schicht 114 abgeschieden wird, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen wird die Keimschicht gleichförmig über der Sperrschicht 112 ausgebildet. Die Keimschicht wird verwendet, um dazu beizutragen, die leitende Schicht 114 auszubilden.
  • In einigen Ausführungsformen ist die Keimschicht aus Kupfer oder Kupferlegierung hergestellt. In einigen Ausführungsformen umfasst die Keimschicht Kupfer, Silber, Gold, Titan, Aluminium, Wolfram, ein anderes geeignetes Material oder eine Kombination daraus. In einigen Ausführungsformen wird die Keimschicht mittels eines PVD-Verfahrens, eines CVD-Verfahrens, eines anderen anwendbaren Verfahrens oder einer Kombination daraus abgeschieden. Ausführungsformen der Offenbarung haben viele Varianten. In einigen anderen Ausführungsformen wird die Keimschicht nicht ausgebildet.
  • Wie in 1D gezeigt ist, werden die Abschnitte der leitenden Schicht 114 und der Sperrschicht 112 außerhalb der Öffnungen 110 entfernt, in Übereinstimmung mit einigen Ausführungsformen. Im Ergebnis werden leitende Einrichtungen 116A und 116B ausgebildet.
  • Wie in 1D gezeigt ist, sind die leitenden Einrichtungen 116A und 116B von den Ätzstoppschichten 102 und 106 und den dielektrischen Schichten 104 und 108 umgeben. In einigen Ausführungsformen sind die leitenden Einrichtungen 116A und 116B Leiterbahnen, die mit zugehörigen Vorrichtungselementen elektrisch verbunden sind, die in oder auf dem Halbleitersubstrat 100 ausgebildet sind. Es werden beispielsweise Kontaktstöpsel (nicht gezeigt) der Verbindungsstruktur verwendet, um elektrische Verbindungen zwischen den leitenden Einrichtungen und den Vorrichtungselementen herzustellen.
  • In einigen Ausführungsformen wird ein Planarisierungsverfahren auf die leitende Schicht 114 angewendet, bis die dielektrische Schicht 108 freigelegt ist. Das Planarisierungsverfahren kann ein chemische-mechanisches Polier-(CMP)-Verfahren, ein Schleifverfahren, ein Ätzverfahren, ein anderes anwendbares Verfahren oder eine Kombination daraus umfassen.
  • Wie in 1E gezeigt ist, werden eine Ätzstoppschicht 118 und eine dielektrische Schicht 120 über der dielektrischen Schicht 108 und den leitenden Einrichtungen 116A und 116B abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der Ätzstoppschicht 118 denen der Ätzstoppschicht 102. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der dielektrischen Schicht 120 denen der dielektrischen Schicht 104.
  • Wie in 1F gezeigt ist, werden Abschnitte der dielektrischen Schicht 120 und der Ätzstoppschicht 118 entfernt, um ein oder mehrere Löcher 122 auszubilden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen legen die Löcher 122 die leitenden Einrichtungen 116A und 116B frei. In einigen Ausführungsformen werden die Löcher 122 als Durchkontaktierungs-Löcher verwendet, wo leitende Durchkontaktierungen ausgebildet werden. In einigen Ausführungsformen werden die Löcher 122 mittels Photolithographieverfahren und Ätzverfahren ausgebildet. Verschiedene Ätzmittel können nach einander verwendet werden, um die Löcher 122 auszubilden.
  • Während sich die Einrichtungsgröße der Halbleitervorrichtung fortlaufend verringert, wird Lithographie-Überlagerungssteuerung immer schwieriger. In einigen Fällen kann eine Fehlanpassung oder Verschiebung zwischen dem Loch 122 und der leitenden Einrichtung 116A oder 116B auftreten. Wie in 1F gezeigt ist, tritt in einigen Fällen eine Fehlanpassung zwischen der leitenden Einrichtung 116A und dem Loch 122 auf. Nicht nur die Oberseite der leitenden Einrichtung 116A, sondern auch die Sperrschicht 112 auf der Seitenwand der leitenden Einrichtung 116A werden durch das Loch 122 freigelegt. Die Ätzstoppschicht 106 kann die dielektrische Schicht 108 darunter davor schützen, während der Ausbildung der Löcher 122 geätzt zu werden.
  • Wie in 1G gezeigt ist, werden Abschnitte der leitenden Einrichtungen 116A und 116B entfernt, um Vertiefungen 124A und 124B auszubilden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen werden die leitenden Einrichtungen 116A und 116B durch eine chemische Behandlung entfernt. Die chemische Behandlung umfasst das Anwenden von einem oder mehreren flüssigen und/oder gasförmigen Entfernungsmitteln. In einigen Ausführungsformen werden ein Nassätzverfahren und/oder ein Trockenätzverfahren verwendet, um die leitenden Einrichtungen 116A und 116B zu vertiefen. Die Ätzstoppschicht 106 kann die dielektrische Schicht 108 darunter davor schützen, während des Ausbildens der Vertiefungen 124A und 124B beschädigt zu werden.
  • Wie in 1G gezeigt ist, haben beide Vertiefungen 124A und 124B eine Tiefe H. Die Tiefe H ist der Abstand zwischen dem Boden der Vertiefung 124A oder 124B und der oberen Fläche 117t der leitenden Einrichtungen 116A oder 116B. In einigen Ausführungsformen ist die Tiefe H der Vertiefung 124A im Wesentlichen gleich der der Vertiefung 124B. In einigen anderen Ausführungsformen unterscheiden sich die Tiefen der Vertiefungen 124A und 124B voneinander.
  • In einigen Ausführungsformen liegt die Tiefe H im Bereich von etwa 5 nm bis etwa 20 nm. Wie in 1H gezeigt ist, haben beide leitenden Einrichtungen 116A und 116B eine Breite W. Die Breite W kann im Bereich von etwa 7 nm bis etwa 20 nm liegen. In einigen Ausführungsformen liegt das Verhältnis der Tiefe H zu der Breite W (H/W) im Bereich von etwa 0,33 bis etwa 1. In einigen anderen Ausführungsformen liegt das Verhältnis der Tiefe H zu der Breite W (H/W) im Bereich von etwa 0,25 bis etwa 2,85.
  • Wie in 1H gezeigt ist, wird ein Sperrbereich 126 in der dielektrischen Schicht 120 ausgebildet, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen umgibt der Sperrbereich 126 die Löcher 122. In einigen Ausführungsformen ist der Sperrbereich 126 auch in der dielektrischen Schicht 108 ausgebildet. Der Sperrbereich 126 wird verwendet, um die dielektrischen Schichten 120 und 108 vor Diffusion eines Metallmaterials von leitenden Einrichtungen zu schützen, die in den Löchern 122 ausgebildet werden. In diesen Fällen wird keine Sperrschicht über Seitenwänden der Löcher 122 ausgebildet.
  • In einigen Ausführungsformen ist der Sperrbereich 126 ein dotierter Bereich der dielektrischen Schichten 120 und 108. Der Sperrbereich 126 umfasst Dotierungsmittel wie Stickstoff, Sauerstoff, ein anderes geeignetes Dotierungsmittel oder eine Kombination daraus. In einigen Ausführungsformen wird der Sperrbereich 126 mittels einer Plasma-Behandlung, einer Tränkungsbehandlung, einer anderen geeigneten Behandlung oder einer Kombination daraus ausgebildet. Ein Reaktionsgas einschließlich beispielsweise H2, N2, Ar, einem anderen geeigneten Reaktionsgas oder einer Kombination daraus wird verwendet, um den Sperrbereich 126 auszubilden. Ein Verarbeitungsdruck im Bereich von etwa 1 mTorr bis etwa 100 Torr und eine Verarbeitungstemperatur im Bereich von etwa 25 Grad C bis etwa 400 Grad C kann beispielsweise verwendet werden. In einigen Ausführungsformen ist der Sperrbereich 126 dichter als andere Abschnitte der dielektrischen Schicht 120.
  • Ausführungsformen der Offenbarung haben viele Varianten und sind nicht auf die oben erwähnten Ausführungsformen beschränkt. In einigen anderen Ausführungsformen wird der Sperrbereich 126 nicht ausgebildet. In einigen Ausführungsformen wird eine Sperrschicht (nicht gezeigt) über Seitenwänden der Löcher 122 ausgebildet. Das Material und das Ausbildungsverfahren der Sperrschicht können denen der Sperrschicht 112 ähneln.
  • Wie in 1I gezeigt ist, werden leitende Einrichtungen 128A und 128B in den Löchern 122 und den Vertiefungen 124A und 124B ausgebildet, in Übereinstimmung mit einigen Ausführungsformen. Wie in 1I gezeigt ist, sind die leitenden Einrichtungen 128A und 128B von der Ätzstoppschicht 118 und den dielektrischen Schichten 120 und 108 umgeben. In einigen Ausführungsformen ragen die leitenden Einrichtungen 128A und 128B über die dielektrische Schicht 120 hinaus.
  • In einigen Ausführungsformen werden die leitenden Einrichtungen 128A und 128B als leitende Durchkontaktierungen verwendet, die elektrisch mit den leitenden Einrichtungen 116A bzw. 116B verbunden sind. In einigen Ausführungsformen sind die leitenden Einrichtungen 128A und 128B in direktem Kontakt mit den leitenden Einrichtungen 116A bzw. 116B. Keine Sperrschicht, die einen höheren Widerstand hat, wird zwischen den leitenden Einrichtungen 116A und 128A oder zwischen den leitenden Einrichtungen 116B und 128B ausgebildet. Die Leistungsfähigkeit der Halbleitervorrichtung wird dadurch verbessert.
  • Wie oben erwähnt, kann der Sperrbereich 126 verwendet werden, um zu verhindern, dass ein Metallmaterial der leitenden Einrichtungen 128A und 128B in die dielektrische Schicht 120 diffundiert. Der Sperrbereich 126 kann auch verwendet werden, um die Haftung zwischen den leitenden Einrichtungen 128A und 128B und der dielektrischen Schicht 120 zu verbessern.
  • In einigen Ausführungsformen sind die leitenden Einrichtungen 128A und 128B aus Kobalt hergestellt. In einigen anderen Ausführungsformen sind die leitenden Einrichtungen 128A und 128B aus Kobalt, Titan, Nickel, Gold, Silber, Platin, Wolfram, Palladium, Kupfer, einem anderen geeigneten Material oder einer Kombination daraus hergestellt. In einigen Ausführungsformen sind die leitenden Einrichtungen 128A und 128B aus einem Material hergestellt, das sich von dem der leitenden Einrichtungen 116A und 116B unterscheidet. Die leitenden Einrichtungen 128A und 128B sind beispielsweise aus Kobalt hergestellt (oder umfassen es) und die leitenden Einrichtungen 116A und 116B sind aus Kupfer hergestellt (oder umfassen es).
  • Ausführungsformen der Offenbarung haben viele Varianten. In einigen anderen Ausführungsformen sind die leitenden Einrichtungen 128A und 128B und die leitenden Einrichtungen 116A und 116B aus dem gleichen Material hergestellt. Die leitenden Einrichtungen 128A und 128B und die leitenden Einrichtungen 116A und 116B sind beispielsweise aus Kupfer hergestellt.
  • In einigen Ausführungsformen werden die leitenden Einrichtungen 128A und 128B direkt auf den leitenden Einrichtungen 116A bzw. 116B ausgebildet. In einigen Ausführungsformen werden die leitenden Einrichtungen 128A und 128B durch ein CVD-Verfahren, ein PVD-Verfahren, ein stromloses Abscheidungsverfahren, ein elektrochemisches Abscheidungsverfahren, ein anderes anwendbares Verfahren oder eine Kombination daraus ausgebildet.
  • Wie in 1I gezeigt ist, erstrecken sich die leitenden Einrichtungen 128A bzw. 128B in die leitenden Einrichtungen 116A und 116B, in Übereinstimmung mit einigen Ausführungsformen. Mit anderen Worten sind die leitenden Einrichtungen 128A und 128B teilweise in den leitenden Einrichtungen 116A bzw. 116B eingebettet. Die leitende Einrichtung 116A umgibt einen Abschnitt der leitenden Einrichtung 128A. Die leitende Einrichtung 116B umgibt auch einen Abschnitt der leitenden Einrichtung 128B. Im Ergebnis wird die Kontaktfläche zwischen den leitenden Einrichtungen 128A und 116A und die Kontaktfläche zwischen den leitenden Einrichtungen 128B und 116B erhöht. Daher wird der Widerstand zwischen den leitenden Einrichtungen 128A und 116A (oder zwischen 128B und 116B) wesentlich verringert. Die Leistungsfähigkeit und Zuverlässigkeit der Vorrichtung werden verbessert.
  • Selbst wenn eine Fehlanpassung oder Verschiebung zwischen den leitenden Einrichtungen (etwa zwischen 128A und 116A) auftritt, ist die Kontaktfläche zwischen ihnen immer noch groß genug. Der Widerstand zwischen den leitenden Einrichtungen 128A und 116A kann in einem akzeptablen Bereich gehalten werden.
  • Wie in 15 gezeigt ist, wird eine Ätzstoppschicht 130 über der dielektrischen Schicht 120 und den leitenden Einrichtungen 128A und 128B abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der Ätzstoppschicht 130 denen der Ätzstoppschicht 102. Danach wird eine dielektrische Schicht 132 über der Ätzstoppschicht 130 abgeschieden, wie in 15 in Übereinstimmung mit einigen Ausführungsformen gezeigt ist. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der dielektrischen Schicht 132 denen der dielektrischen Schicht 104. In einigen Ausführungsformen wird ein Planarisierungsverfahren auf die dielektrische Schicht 132 angewendet, um der dielektrischen Schicht 132 eine im Wesentlichen planare obere Fläche bereitzustellen. Das Planarisierungsverfahren kann ein CMP-Verfahren, ein Schleifverfahren, ein Ätzverfahren, ein anderes anwendbares Verfahren oder eine Kombination daraus umfassen.
  • Wie in 1J gezeigt ist, werden eine Ätzstoppschicht 134 und eine dielektrische Schicht 136 nach einander über der dielektrischen Schicht 132 abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der Ätzstoppschicht 134 denen der Ätzstoppschicht 106. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der dielektrischen Schicht 136 denen der dielektrischen Schicht 104. Ausführungsformen der Offenbarung haben viele Varianten. In einigen Ausführungsformen wird die Ätzstoppschicht 134 nicht ausgebildet. In einigen anderen Ausführungsformen wird die dielektrische Schicht 136 nicht ausgebildet.
  • Wie in 1K gezeigt ist, werden Abschnitte der dielektrischen Schicht 136, der Ätzstoppschicht 134, der dielektrischen Schicht 132 und der Ätzstoppschicht 130 entfernt, um eine oder mehrere Öffnungen 138 auszubilden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen legen die Öffnungen 138 obere Flächen der leitenden Einrichtungen 128A und 128B frei. In einigen Ausführungsformen legen die Öffnungen 138 auch Seitenwände 129s der leitenden Einrichtungen 128A und 128B frei. In einigen Ausführungsformen sind die Öffnungen 138 Gräben, in denen Leiterbahnen ausgebildet werden. In einigen Ausführungsformen werden die Öffnungen 138 mittels Photolithographie- und Ätzverfahren ausgebildet. Verschiedene Ätzmittel können nach einander verwendet werden, um die Öffnungen 138 auszubilden.
  • Wie in 1L gezeigt ist, wird eine Sperrschicht 140 über der dielektrischen Schicht 136, Seitenwänden der Öffnungen 138 und den leitenden Einrichtungen 128A und 128B abgeschieden, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der Sperrschicht 140 denen der Sperrschicht 112. Danach wird eine leitende Schicht 142 über der Sperrschicht 140 abgeschieden, um die Öffnungen 138 zu füllen, wie in 1L in Übereinstimmung mit einigen Ausführungsformen gezeigt ist. In einigen Ausführungsformen ähneln das Material und das Ausbildungsverfahren der leitenden Schicht 142 denen der leitenden Schicht 114. In einigen Ausführungsformen ist die leitende Schicht 142 aus einem Material hergestellt, das sich dem der leitenden Einrichtungen 128A und 128B unterscheidet.
  • Wie in 1M gezeigt ist, werden die Abschnitte der leitenden Schicht 142 und der Sperrschicht 140 außerhalb der Öffnungen 138 entfernt, in Übereinstimmung mit einigen Ausführungsformen. Im Ergebnis werden leitende Einrichtungen 144A und 144B ausgebildet. Wie in 1M gezeigt ist, sind die leitenden Einrichtungen 144A und 144B von den Ätzstoppschichten 130 und 134 und den dielektrischen Schichten 132 und 136 umgeben. In einigen Ausführungsformen sind die leitenden Einrichtungen 144A und 144B Leiterbahnen, die mit den leitenden Einrichtungen 128A bzw. 128B elektrisch verbunden sind.
  • In einigen Ausführungsformen wird ein Planarisierungsverfahren auf die leitende Schicht 142 angewendet, bis die dielektrische Schicht 136 freigelegt ist. Das Planarisierungsverfahren kann ein chemische-mechanisches Polier-(CMP)-Verfahren, ein Schleifverfahren, ein Ätzverfahren, ein anderes anwendbares Verfahren oder eine Kombination daraus umfassen.
  • Wie in 1M gezeigt ist, umgibt die leitende Einrichtung 144A einen Abschnitt der leitenden Einrichtung 128A, in Übereinstimmung mit einigen Ausführungsformen. Ähnlich umgibt die leitende Einrichtung 144B einen Abschnitt der leitenden Einrichtung 128B. Mit anderen Worten erstrecken sich die leitenden Einrichtungen 128A bzw. 128B in die leitenden Einrichtungen 144A und 144B, wie in 1M in Übereinstimmung mit einigen Ausführungsformen gezeigt ist. Daher werden die Kontaktfläche zwischen den leitenden Einrichtungen 128A und 144A und die Kontaktfläche zwischen den leitenden Einrichtungen 128B und 144B vergrößert. Der Widerstand zwischen den leitenden Einrichtungen 128A und 144A (oder zwischen 128B und 144B) wird wesentlich verringert. Die Leistungsfähigkeit und Zuverlässigkeit der Vorrichtung werden verbessert.
  • Selbst wenn Fehlanpassung oder Verschiebung zwischen den leitenden Einrichtungen (etwa zwischen 128A und 144A) auftritt, ist die Kontaktfläche dazwischen immer noch groß genug. Der Widerstand zwischen den leitenden Einrichtungen 128A und 144A kann in einem akzeptablen Bereich gehalten werden.
  • In einigen Ausführungsformen liegt eine untere Fläche 129b der leitenden Einrichtung 128A (oder 128B) zwischen der oberen Fläche 117t und der unteren Fläche 117b der leitenden Einrichtung 116A (oder 116B). Ähnlich liegt die obere Fläche 129t der leitenden Einrichtung 128A (oder 128B) zwischen der oberen Fläche und der unteren Fläche der leitenden Einrichtung 144A (oder 144B).
  • In einigen Ausführungsformen ist die untere Fläche 129b der leitenden Einrichtung 128A oder 128B eine gekrümmte Oberfläche, wie in 1M gezeigt ist. Man sollte jedoch anerkennen, dass die Ausführungsformen der Offenbarung nicht darauf beschränkt sind. 2 ist eine Schnittansicht einer Halbleitervorrichtung, in Übereinstimmung mit einigen Ausführungsformen. In diesen Ausführungsformen ist die untere Fläche 129b' der leitenden Einrichtung 128A oder 128B eine im Wesentlichen planare Fläche. Das Profil der leitenden Einrichtungen 128A und 128B kann geändert werden, indem das Profil der Vertiefungen 124A und 124B angepasst wird. Ätzbedingungen werden beispielsweise angepasst, um die Vertiefungen 124A und 124B mit dem angestrebten Profil auszubilden.
  • Ausführungsformen der Offenbarung sehen Strukturen und Ausbildungsverfahren einer Halbleitervorrichtung mit Damascene-Strukturen vor. Eine darunter liegende leitende Einrichtung (etwa eine Leiterbahn) wird vertieft, bevor eine darüber liegende leitende Einrichtung (etwa eine leitende Durchkontaktierung) auf der darunterliegenden Leiterbahn ausgebildet wird. Die Kontaktfläche zwischen den gestapelten leitenden Einrichtungen wird vergrößert. Selbst wenn Fehlanpassung oder eine Verschiebung zwischen den gestapelten leitenden Einrichtungen auftreten kann, ist die Kontaktfläche dazwischen immer noch groß genug, um den Widerstand dazwischen in einem annehmbaren Bereich zu halten. Die Leistungsfähigkeit und Zuverlässigkeit der Vorrichtung werden wesentlich verbessert.
  • In Übereinstimmung mit einigen Ausführungsformen ist eine Halbleitervorrichtung vorgesehen. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat und eine erste leitende Einrichtung über dem Halbleitersubstrat. Die Halbleitervorrichtung umfasst auch eine erste dielektrische Schicht über dem Halbleitersubstrat, die die leitende Einrichtung umgibt. Die Halbleitervorrichtung umfasst weiter eine zweite leitende Einrichtung über der ersten leitenden Einrichtung und die zweite leitende Einrichtung erstreckt sich in die erste leitende Einrichtung. Zusätzlich umfasst die Halbleitervorrichtung eine zweite dielektrische Schicht über der ersten dielektrischen Schicht, die die zweite leitende Einrichtung umgibt.
  • In Übereinstimmung mit einigen Ausführungsformen ist eine Halbleitervorrichtung vorgesehen. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat und eine erste leitende Einrichtung über dem Halbleitersubstrat und die erste leitende Einrichtung weist eine Vertiefung auf. Die Halbleitervorrichtung umfasst auch eine erste dielektrische Schicht über dem Halbleitersubstrat, die die erste leitende Einrichtung umgibt. Die Halbleitervorrichtung umfasst weiter eine zweite leitende Einrichtung über der ersten leitenden Einrichtung und ein Abschnitt der zweiten leitenden Einrichtung liegt in der Vertiefung der ersten leitenden Einrichtung. Zusätzlich umfasst die Halbleitervorrichtung eine zweite dielektrische Schicht über der ersten dielektrischen Schicht, die die zweite leitende Einrichtung umgibt.
  • In Übereinstimmung mit einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Halbleitervorrichtung vorgesehen. Das Verfahren umfasst das Ausbilden einer ersten dielektrischen Schicht über einem Halbleitersubstrat und das Ausbilden einer ersten leitenden Einrichtung in der ersten dielektrischen Schicht. Das Verfahren umfasst auch das Ausbilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht und das Ausbilden eines Lochs in der zweiten dielektrischen Schicht, um die erste leitende Einrichtung freizulegen. Das Verfahren umfasst weiter das teilweise Entfernen der ersten leitenden Einrichtung, um eine Vertiefung auszubilden. Zusätzlich umfasst das Verfahren das Ausbilden einer zweiten leitenden Einrichtung in dem Loch und der Vertiefung.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; eine erste leitende Einrichtung über dem Halbleitersubstrat; eine erste dielektrische Schicht über dem Halbleitersubstrat, die die erste leitende Einrichtung umgibt; eine zweite leitende Einrichtung über der ersten leitenden Einrichtung, wobei die zweite leitende Einrichtung sich in die erste leitende Einrichtung erstreckt; und eine zweite dielektrische Schicht über der ersten dielektrischen Schicht, die die zweite leitende Einrichtung umgibt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste leitende Einrichtung und die zweite leitende Einrichtung aus unterschiedlichen Materialien hergestellt sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die zweite leitende Einrichtung Kobalt umfasst.
  4. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei: die zweite leitende Einrichtung eine untere Fläche aufweist, die erste leitende Einrichtung eine obere Fläche und eine untere Fläche aufweist, und die untere Fläche der zweiten leitenden Einrichtung zwischen der oberen Fläche und der unteren Fläche der ersten leitenden Einrichtung liegt.
  5. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei die erste leitende Einrichtung in direktem Kontakt mit der zweiten leitenden Einrichtung ist.
  6. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, die weiter Folgendes umfasst: eine dritte leitende Einrichtung über der zweiten leitenden Einrichtung; und eine dritte dielektrische Schicht über der zweiten dielektrischen Schicht, die die dritte leitende Einrichtung umgibt.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die zweite leitende Einrichtung sich in die dritte leitende Einrichtung erstreckt.
  8. Halbleitervorrichtung nach Anspruch 7, die weiter eine Sperrschicht zwischen der zweiten leitenden Einrichtung und der dritten leitenden Einrichtung umfasst.
  9. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei die erste leitende Einrichtung eine Leiterbahn ist und die zweite leitende Einrichtung eine leitende Durchkontaktierung ist.
  10. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei die zweite leitende Einrichtung über die zweite dielektrische Schicht hinausragt.
  11. Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; eine erste leitende Einrichtung über dem Halbleitersubstrat, wobei die erste leitende Einrichtung eine Vertiefung aufweist; eine erste dielektrische Schicht über dem Halbleitersubstrat, die die erste leitende Einrichtung umgibt; eine zweite leitende Einrichtung über der ersten leitenden Einrichtung, wobei ein Abschnitt der zweiten leitenden Einrichtung in der Vertiefung der ersten leitenden Einrichtung liegt; und eine zweite dielektrische Schicht über der ersten dielektrischen Schicht, die die zweite leitende Einrichtung umgibt.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die erste leitende Einrichtung Kupfer umfasst und die zweite leitende Einrichtung Kobalt umfasst.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei die zweite leitende Einrichtung in direktem Kontakt mit der ersten leitenden Einrichtung ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, die weiter Folgendes umfasst: eine dritte leitende Einrichtung über der zweiten leitenden Einrichtung, wobei sich die zweite leitende Einrichtung in die dritte leitende Einrichtung erstreckt; und eine dritte dielektrische Schicht über der zweiten dielektrischen Schicht, die die dritte leitende Einrichtung umgibt.
  15. Halbleitervorrichtung nach Anspruch 14, die weiter eine Sperrschicht zwischen der dritten leitenden Einrichtung und der dritten dielektrischen Schicht umfasst, wobei die Sperrschicht auch zwischen der dritten leitenden Einrichtung und der zweiten leitenden Einrichtung liegt.
  16. Verfahren zum Ausbilden einer Halbleitervorrichtung, das Folgendes umfasst: Ausbilden einer ersten dielektrischen Schicht über einem Halbleitersubstrat; Ausbilden einer ersten leitenden Einrichtung in der ersten dielektrischen Schicht; Ausbilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Ausbilden eines Lochs in der zweiten dielektrischen Schicht, um die erste leitende Einrichtung freizulegen; teilweises Entfernen der ersten leitenden Einrichtung, um eine Vertiefung auszubilden; und Ausbilden einer zweiten leitenden Einrichtung in dem Loch und der Vertiefung.
  17. Verfahren zum Ausbilden einer Halbleitervorrichtung nach Anspruch 16, das weiter das Ausbilden eines Sperrbereichs in der zweiten dielektrischen Schicht umfasst, wobei der Sperrbereich das Loch umgibt.
  18. Verfahren zum Ausbilden einer Halbleitervorrichtung nach Anspruch 16 oder 17, das weiter Folgendes umfasst: Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht; Ausbilden einer Öffnung in der dritten dielektrischen Schicht, um die zweite leitende Einrichtung freizulegen, wobei die Öffnung eine obere Fläche und eine Seitenwand der zweiten leitenden Einrichtung freilegt; und Ausbilden einer dritten leitenden Einrichtung in der Öffnung.
  19. Verfahren zum Ausbilden einer Halbleitervorrichtung nach Anspruch 18, das weiter das Ausbilden einer Sperrschicht über Seitenwänden der Öffnung und der zweiten leitenden Einrichtung umfasst, bevor die dritte leitende Einrichtung ausgebildet wird.
  20. Verfahren zum Ausbilden einer Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, wobei die zweite leitende Einrichtung direkt auf der ersten leitenden Einrichtung ausgebildet wird.
DE102014115955.1A 2014-10-16 2014-11-03 Struktur und Ausbildungsverfahren einer Damascene-Struktur Active DE102014115955B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/516,222 2014-10-16
US14/516,222 US9397045B2 (en) 2014-10-16 2014-10-16 Structure and formation method of damascene structure

Publications (2)

Publication Number Publication Date
DE102014115955A1 true DE102014115955A1 (de) 2016-04-21
DE102014115955B4 DE102014115955B4 (de) 2020-06-04

Family

ID=55637769

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014115955.1A Active DE102014115955B4 (de) 2014-10-16 2014-11-03 Struktur und Ausbildungsverfahren einer Damascene-Struktur

Country Status (5)

Country Link
US (4) US9397045B2 (de)
KR (2) KR20160044990A (de)
CN (1) CN105870102B (de)
DE (1) DE102014115955B4 (de)
TW (1) TWI559447B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018104654B4 (de) * 2018-02-19 2020-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Doppelte metalldurchkontaktierung für übergangswiderstand
US20230378115A1 (en) * 2020-06-30 2023-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837354B2 (en) * 2014-07-02 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid copper structure for advance interconnect usage
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9991202B2 (en) * 2015-06-30 2018-06-05 Globalfoundries Inc. Method to reduce resistance for a copper (CU) interconnect landing on multilayered metal contacts, and semiconductor structures formed therefrom
US9576903B2 (en) * 2015-07-16 2017-02-21 Macronix International Co., Ltd. Structure with conductive plug and method of forming the same
US10796951B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Etch-stop layer topography for advanced integrated circuit structure fabrication
US10475702B2 (en) 2018-03-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure using bottom-up filling deposition
WO2020039574A1 (ja) * 2018-08-24 2020-02-27 キオクシア株式会社 半導体装置およびその製造方法
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
US10727124B2 (en) * 2018-10-29 2020-07-28 International Business Machines Corporation Structure and method for forming fully-aligned trench with an up-via integration scheme
US11482495B2 (en) * 2018-11-30 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement and method for making
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods
US11227792B2 (en) * 2019-09-19 2022-01-18 International Business Machines Corporation Interconnect structures including self aligned vias
US11437274B2 (en) * 2019-09-25 2022-09-06 Micromaterials Llc Fully self-aligned via
KR20210065514A (ko) * 2019-11-27 2021-06-04 삼성전자주식회사 집적 회로 반도체 소자의 상호 접속 구조체
US20210366822A1 (en) * 2020-05-19 2021-11-25 Taiwan Semiconductor Manufacturing Company Limited Hybrid via interconnect structure
US11551967B2 (en) * 2020-05-19 2023-01-10 Taiwan Semiconductor Manufacturing Company Limited Via structure and methods for forming the same
US11404366B2 (en) 2020-05-27 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect structure for self aligned via
KR20220108246A (ko) 2021-01-25 2022-08-03 삼성전자주식회사 반도체 장치
CN113097133A (zh) * 2021-04-02 2021-07-09 长鑫存储技术有限公司 半导体结构及其制备方法
US20230178361A1 (en) * 2021-12-07 2023-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030071355A1 (en) * 2000-12-28 2003-04-17 Dubin Valery M. Interconnect structures and a method of electroless introduction of interconnect structures
US20060115976A1 (en) * 2004-11-29 2006-06-01 Chan Elvis M Metal capping of damascene structures to improve reliability using hyper selective chemical-mechanical deposition
US20070267751A1 (en) * 2006-05-17 2007-11-22 International Business Machines Corporation Structure and method for creating reliable via contacts for interconnect applications
US20080044999A1 (en) * 2003-06-26 2008-02-21 Dubin Valery M Method for an improved air gap interconnect structure
US20140183738A1 (en) * 2012-12-28 2014-07-03 Christopher J. Jezewski Cobalt based interconnects and methods of fabrication thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003873A (ko) 1997-06-26 1999-01-15 김영환 콘택 특성 향상을 위한 반도체 장치 제조 방법
KR19990003873U (ko) 1998-08-29 1999-01-25 김성욱 교통 신호등
JP4733804B2 (ja) 2000-02-18 2011-07-27 富士通セミコンダクター株式会社 配線の形成方法
US6436814B1 (en) * 2000-11-21 2002-08-20 International Business Machines Corporation Interconnection structure and method for fabricating same
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
US7253524B2 (en) * 2003-11-25 2007-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Copper interconnects
KR20050068868A (ko) 2003-12-30 2005-07-05 동부아남반도체 주식회사 반도체 소자의 금속배선 형성 방법
US20070249164A1 (en) * 2006-04-20 2007-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating an interconnect structure
KR100881621B1 (ko) 2007-01-12 2009-02-04 삼성전자주식회사 반도체 장치 및 그 형성방법
KR20090092926A (ko) 2008-02-28 2009-09-02 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
FR2969375A1 (fr) 2010-12-17 2012-06-22 St Microelectronics Crolles 2 Structure d'interconnexion pour circuit intégré
CN103633017B (zh) * 2012-08-29 2016-03-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US8772938B2 (en) * 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
DE102013104464B4 (de) * 2013-03-15 2019-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030071355A1 (en) * 2000-12-28 2003-04-17 Dubin Valery M. Interconnect structures and a method of electroless introduction of interconnect structures
US20080044999A1 (en) * 2003-06-26 2008-02-21 Dubin Valery M Method for an improved air gap interconnect structure
US20060115976A1 (en) * 2004-11-29 2006-06-01 Chan Elvis M Metal capping of damascene structures to improve reliability using hyper selective chemical-mechanical deposition
US20070267751A1 (en) * 2006-05-17 2007-11-22 International Business Machines Corporation Structure and method for creating reliable via contacts for interconnect applications
US20140183738A1 (en) * 2012-12-28 2014-07-03 Christopher J. Jezewski Cobalt based interconnects and methods of fabrication thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018104654B4 (de) * 2018-02-19 2020-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Doppelte metalldurchkontaktierung für übergangswiderstand
US20230378115A1 (en) * 2020-06-30 2023-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Also Published As

Publication number Publication date
US20160111371A1 (en) 2016-04-21
TWI559447B (zh) 2016-11-21
KR101742925B1 (ko) 2017-06-01
DE102014115955B4 (de) 2020-06-04
US20160276221A1 (en) 2016-09-22
CN105870102B (zh) 2018-09-25
US9397045B2 (en) 2016-07-19
US10847418B2 (en) 2020-11-24
CN105870102A (zh) 2016-08-17
KR20160141687A (ko) 2016-12-09
US20170316975A1 (en) 2017-11-02
US20200027788A1 (en) 2020-01-23
US10475703B2 (en) 2019-11-12
US9721836B2 (en) 2017-08-01
TW201616607A (zh) 2016-05-01
KR20160044990A (ko) 2016-04-26

Similar Documents

Publication Publication Date Title
DE102014115955B4 (de) Struktur und Ausbildungsverfahren einer Damascene-Struktur
DE102017207873B4 (de) Verfahren zum Bilden eines Luftspalts für eine Halbleitervorrichtung
DE102015106713B4 (de) Struktur und Verfahren zum Ausbilden einer Dual-Damascene-Struktur
DE102015107271B4 (de) Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen
DE102014117338B4 (de) Verfahren zum ausbilden einer verbindungsstruktur für eine halbleitervorrichtung
DE102019201354B4 (de) Verfahren für eine Gate-Schnitt-Struktur mit Liner-Abstandshalter
DE102014115934B4 (de) Zwei-Schritt-Ausbildung von Metallisierungen
DE102009000625B4 (de) Verfahren zur Herstellung einer Halbleiterkomponente und eines Halbleiterbauelements sowie zugehöriger Zweifach-Damascene-Prozess
DE102009012594B4 (de) Durch-Substrat-Via-Halbleiterkomponenten
DE102014110645A1 (de) Hybrid-Kupferstruktur zur Verwendung in fortgeschrittener Verbindung
DE102017127530A1 (de) Verbindungsstruktur und Verfahren
DE102010002451B4 (de) Verfahren zur Herstellung von Kontaktelementen von Halbleiterbauelementen
US9607882B2 (en) Semiconductor device and manufacturing method thereof
DE102013108147B4 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
DE102010038745B4 (de) Teststruktur für Prüfung von Zwischenschichtdielektrikumshohlräumen und Kontaktwiderstandsmessungen in einem Halbleiterbauelement
US9466563B2 (en) Interconnect structure for an integrated circuit and method of fabricating an interconnect structure
DE102005024912A1 (de) Technik zur Herstellung von kupferenthaltenden Leitungen, die in einem Dielektrikum mit kleinem ε eingebettet sind, durch Vorsehen einer Versteifungsschicht
DE102013105635A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102018221806B4 (de) Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten
DE102010040071B4 (de) Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung
DE102013104368B4 (de) Vorrichtung, Bauteil und Verfahren für die Ausbildung einer Verbindungsstruktur
DE102006004412B3 (de) Verfahren zum Erhöhen der Ätzselektivität in einer Kontaktstruktur in Halbleiterbauelementen
DE102009055433B4 (de) Kontaktelemente von Halbleiterbauelementen, die auf der Grundlage einer teilweise aufgebrachten Aktivierungsschicht hergestellt sind, und entsprechende Herstellungsverfahren
DE102008026214B3 (de) Verringerung der Metallsiliziddiffusion in einem Halbleiterbauelement durch Schützen von Seitenwänden eines aktiven Gebiets
DE102007046843B4 (de) Verfahren und Halbleiterbauelement mit erhöhter Zuverlässigkeit für eine Kontaktstruktur zur Verbindung eines aktiven Gebiets mit einer Polysiliziumleitung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final