DE102018221806B4 - Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten - Google Patents

Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten Download PDF

Info

Publication number
DE102018221806B4
DE102018221806B4 DE102018221806.4A DE102018221806A DE102018221806B4 DE 102018221806 B4 DE102018221806 B4 DE 102018221806B4 DE 102018221806 A DE102018221806 A DE 102018221806A DE 102018221806 B4 DE102018221806 B4 DE 102018221806B4
Authority
DE
Germany
Prior art keywords
metallization structure
layer
recess
dielectric layer
metallization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018221806.4A
Other languages
English (en)
Other versions
DE102018221806A1 (de
Inventor
Nicholas V. LiCausi
Shao Beng Law
Sunil K. Singh
Xunyuan Zhang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries US Inc filed Critical GlobalFoundries US Inc
Publication of DE102018221806A1 publication Critical patent/DE102018221806A1/de
Application granted granted Critical
Publication of DE102018221806B4 publication Critical patent/DE102018221806B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric

Abstract

Verfahren umfassend:ein Bilden einer Metallisierungsebene (15) mit einer ersten Metallisierungsstruktur (16) und einer zweiten Metallisierungsstruktur (14) in einer dielektrischen Zwischenschicht (10);ein selektives Entfernen der dielektrischen Zwischenschicht (10) zur Bildung einer ersten Aussparung (30) mit einem Eingang (31) zwischen der ersten Metallisierungsstruktur (16) und der zweiten Metallisierungsstruktur (14);ein Abscheiden einer dielektrischen Schicht (32) auf Oberflächen (29) die die erste Aussparung (30) umgeben, über der ersten Metallisierungsstruktur (16) und über der zweiten Metallisierungsstruktur (14);ein Bilden eines Opfermaterials (36) innerhalb der ersten Aussparung (30) nachdem die dielektrische Schicht (32) abgeschieden ist;ein Abscheiden einer Deckschicht (38) auf der dielektrischen Schicht (32) über der ersten Metallisierungsstruktur (16), auf der dielektrischen Schicht (32) über der dielektrischen Zwischenschicht (10), über der zweiten Metallisierungsstruktur (14) und dem Opfermaterial (36) innerhalb der ersten Aussparung (30) nahe dem Eingang (31) der ersten Aussparung (30);und ein Entfernen des Opfermaterials (36) von der ersten Aussparung (30), nachdem die Deckschicht (38) abgeschieden wurde, wobei die dielektrische Schicht (32) und die Deckschicht (38) einen ersten Luftspalt (40) innerhalb der ersten Aussparung (30) einkapseln, wobei ferner das Opfermaterial (36) ein Energieentfernungsfilm ist und wobei der Energieentfernungsfilm von der ersten Aussparung (30) durch einen rein thermischen Prozess entfernt wird.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Zwischenverbindungsstrukturen und Verfahren zum Bilden einer Zwischenverbindungsstruktur.
  • Eine Zwischenverbindungsstruktur kann zur elektrischen Verbindung von Vorrichtungsstrukturen verwendet werden, die durch Front-End-of-Line (FEOL) -Bearbeitungen hergestellt werden. Ein Back-End-of-Line (BEOL) -Abschnitt der Zwischenverbindungsstruktur kann eine Metallisierung verwenden, die unter Verwendung eines Damaszener-Prozesses gebildet wird, indem Via-Öffnungen und Gräben-Ätzungen in einer dielektrischen Schicht mit einem Metall gefüllt werden, um die Merkmale einer Metallisierungsschicht zu erzeugen. Die dielektrische Schicht kann aus Low-k-Dielektrikumsmaterialien gebildet werden, die eine verringerte Kapazität bereitstellen, jedoch sind diese dielektrischen Schichten mit verringerter Kapazität auch erforderlich, um ein Leistungsvermögen auf hohem Niveau bereitzustellen.
  • Es sind verbesserte Zwischenverbindungsstrukturen und Verfahren zum Bilden einer Zwischenverbindungsstruktur erforderlich.
  • Bekannt sind dabei aus US 2015 / 0 187 699 A1 eine Halbleiterstruktur mit Aussparungen zwischen leitenden Strukturen sowie aus US 2015 / 0 170 956 A1 ein Verfahren zur Herstellung von Aussparungen in integrierten Schichtstapeln.
  • ZUSAMMENFASSUNG
  • Erfindungsgemäß ist ein Verfahren gemäß Anspruch 1.
  • Figurenliste
  • Die beiliegenden Zeichnungen, die dieser Beschreibung beiliegen und einen Teil dieser Beschreibung darstellen, stellen verschiedene Ausführungsformen der Erfindung dar und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 - 6 sind Querschnittsansichten einer Struktur an sukzessiven Fertigungsphasen eines Bearbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 1A ist eine Aufsicht der Struktur aus 1, in der 1 entlang der Linie 1-1 verläuft.
  • DETAILLIERTE BESCHREIBUNG
  • Mit Bezug auf die 1, 1A und gemäß Ausführungsformen der Erfindung umfasst eine Metallisierungsebene 15 eine dielektrische Zwischenschicht 10, die auf einem Substrat 12 angeordnet ist, und Metallisierungsstrukturen 14, 16 sind in Öffnungen 18 gebildet, die in der dielektrischen Zwischenschicht 10 festgelegt sind. Die dielektrische Zwischenschicht 10 kann aus einem elektrischen Isolator gebildet sein, z. B. einem Low-k-Dielektrikumsmaterial oder einem Ultra-Low-k(ULK) -Dielektrikumsmaterial. Das Substrat 12 kann Vorrichtungsstrukturen umfassen, die durch Front-End-of-Line (FEOL) -Prozesse in einer Halbleiterschicht gebildet werden, sowie wenigstens eine Metallisierungsebene, die durch eine Middle-of-Line (MOL) - Bearbeitung oder durch eine Back-End-of-Line (BEOL) -Bearbeitung gebildet werden.
  • Die Öffnungen 18 in der dielektrischen Zwischenschicht 10 können mittels Lithographie und Ätzen an ausgewählten Stellen verteilt entlang des Oberflächenbereichs der dielektrischen Zwischenschicht 10 gebildet werden. Die Öffnungen 18 können Kontaktöffnungen, Via-Öffnungen oder Gräben sein und in dieser Hinsicht können sie ein Aspektverhältnis aus Höhe zu Weite aufweisen, die für eine Kontaktöffnung, eine Via-Öffnung oder eine Grabenöffnung charakteristisch ist. In einer Ausführungsform können die Öffnungen 18 Gräben sein, die in der dielektrischen Zwischenschicht 10 gebildet sind.
  • Die Innenflächen, die jede dieser Öffnungen 18 umgeben, können mit einer Liner-Schicht 20 mit einer gegebenen konformen Dicke beschichtet sein. Die Liner-Schicht 20 kann aus wenigstens einem leitfähigen Material (z. B. Leiter), zum Beispiel Titannitrid (TiN), Tantalnitrid (TaN), Tantal (Ta), Titan, (Ti), Wolfram (W), Wolframnitrid (WN), Ruthenium (Ru), Rhenium (Re), einem mehrlagigen Stapel aus diesen leitfähigen Materialien (z. b. eine zweilagige Schicht aus Ti und TiN) oder einer Kombination aus diesen leitfähigen Materialien gebildet sein, die z. B. durch eine physikalische Gasphasenabscheidung (PVD) oder chemische Gasphasenabscheidung (CVD) abgeschieden werden. Die Metallisierungsstrukturen 14, 16 können Abschnitte einer Leiterschicht sein, die in den Öffnungen 18 nach der Liner-Schicht (20) abgeschieden wird. Die Leiterschicht kann aus einem Metall gebildet sein, zum Beispiel Kupfer (Cu), Kobalt (Co), Ruthenium (Ru) oder Rhenium (Re), die durch stromlose oder elektrolytische Abscheidung abgeschieden werden. Die entsprechenden Materialien der Liner-Schicht 20 und der Leiterschicht werden auch in dem Feldbereich auf der oberseitigen Oberfläche 11 der dielektrischen Zwischenschicht abgeschieden und können von dem Feldbereich mit einem chemisch-mechanischen Polier (CMP) -Prozess entfernt werden.
  • Es wird eine Hartmaskenschicht 22 abgeschieden und strukturiert, um eine Blockmaske festzulegen, die einen Bereich der dielektrischen Zwischenschicht 10 in einem definierten Bereich 24 bedeckt, indem die Metallisierungsstrukturen 14 nachfolgend von oben durch Vias in einer Überlagerungsmetallisierungsebene kontaktiert werden und in der Luftspalte unerwünscht sind. Die Hartmaskenschicht 22 kann aus einem dielektrischen Material, z. B. Siliziumnitrid (Si3N4) gebildet sein, das durch eine chemische Gasphasenabscheidung (CVD) abgeschieden wird, und kann mit einem Lithographie- und Ätzprozess bezüglich dem Material der dielektrischen Zwischenschicht 10 selektiv strukturiert werden. Gemäß der Verwendung hierin bezeichnet der Begriff „selektiv“ mit Bezug auf einen Materialentfernungsprozess (z. B. Ätzen), dass die Materialentfernungsrate (insbesondere Ätzrate) für das Zielmaterial größer ist als die Materialentfernungsrate (insbesondere Ätzrate) für wenigstens ein anderes Material, das bezüglich dem Materialentfernungsprozess freiliegt.
  • Bereiche 25 und 26 der dielektrischen Zwischenschicht 10 werden durch die Hartmaskenschicht 22 maskiert und können entsprechende Bereiche darstellen, in denen Luftspalte zu bilden sind. In den Bereichen 24 und 25 sind die Metallisierungsstrukturen 14 durch einen Abstand s1 voneinander getrennt. Im Bereich 26 ist die Metallisierungsstruktur 16 von der nächsten Metallisierungsstruktur 14 um einen Abstand s2 getrennt, der größer ist als der Abstand s1, in den Bereichen 24 und 25. In bekannten Luftspaltbildungsprozessen wird der Bereich 26 auch durch eine Blockmaske maskiert, da geschlossene Luftspalte mit Abschnürung aufgrund des breiten Abstands im Bereich 26 nicht gebildet werden können.
  • Mit Bezug auf 2, in der ähnliche Bezugszeichen ähnliche Merkmale in 1 bezeichnen und in einer nachfolgenden Fertigungsphase wird die dielektrische Zwischenschicht 10 in den Bereichen 25 und 26 über Bereichen wenigstens teilweise entfernt, die nicht durch die Hartmaskenschicht 22 maskiert sind, die Öffnungen oder Aussparungen 28 zwischen benachbarten Metallisierungsstrukturen bildet und eine Öffnung oder Aussparung 30 zwischen der Metallisierungsstruktur 16 und der Metallisierungsstruktur bildet, die der Metallisierungsstruktur 16 am nächsten ist. Das nicht maskierte dielektrische Material der dielektrischen Zwischenschicht 10 wird bezüglich den Materialien der Metallisierungsstrukturen 14, 16 der Liner-Schicht 20 selektiv entfernt. Die dielektrische Zwischenschicht 10 zwischen benachbarten Metallisierungsstrukturen 14 wird im Bereich 24 über dem Bereich erhalten, der durch die Hartmaskenschicht 22 maskiert ist.
  • In einer Ausführungsform kann das nicht maskierte Material der dielektrischen Zwischenschicht 10 in den Bereichen 25 und 26 zusammen mit der Hartmaskenschicht 22 durch einen Ätzprozess beschädigt und entfernt werden, zum Beispiel einem nasschemischen Ätzen unter Verwendung einer Lösung aus verdünnter Flusssäure (dHF). Das nicht maskierte Material der dielektrischen Zwischenschicht 10 kann beispielsweise dadurch beschädigt werden, dass es Radikalen (insbesondere nicht geladenen oder neutralen Sorten) ausgesetzt wird, die durch eine Gasmischung aus Stickstoff (N2) und Wasserstoff (H2) in einem entfernten Plasma erzeugt werden.
  • Die Höhe der Aussparungen 28, 30 kann sich in einer vertikalen Richtung über die volle Höhe der Metallisierungsstrukturen 14, 16 erstrecken, so dass sie nahe der entsprechenden Bodenflächen der Metallisierungsstrukturen 14, 16 enden. Jede der Aussparungen 28 erstreckt sich horizontal von der Liner-Schicht 20 auf einer der Metallisierungsstrukturen 14 zu der Liner-Schicht 20 auf einer anderen der Metallisierungsstrukturen 14. Die Aussparung 30 ist von den Oberflächen 29 teilweise umgeben und umfasst einen Eingang 31, der einen Zugang zu dem Raum ermöglicht, der von den Oberflächen 29 teilweise umgeben ist. Die Aussparung 30 erstreckt sich horizontal von einer Oberfläche 29 der Liner-Schicht 20 an der Seitenwand von einer der Metallisierungsstrukturen 14 zu einer Oberfläche 29 der Liner-Schicht 20 an der Seitenwand der Metallisierungsstrukturen 16. Das Volumen der Aussparung 28 ist geringer als das Volumen der Aussparung 30 und insbesondere ist die Breite am Eingang 31 der Aussparung 30 größer als die Breite an den entsprechenden Eingängen der Aussparungen 28.
  • Mit Bezug auf 3, in der ähnliche Bezugszeichen ähnliche Merkmale in 2 bezeichnen und in einer nachfolgenden Fertigungsphase wird die Hartmaskenschicht 22 entfernt, um einen Bereich 24 freizulegen, und eine dielektrische Schicht 32 wird mit einer gegebenen Dicke über der Struktur abgeschieden. Die dielektrische Schicht 32 kann konform sein und kann aus einem dielektrischen Material oder aus einem Low-k Dielektrikumsmaterial gebildet sein, z. B. Siliziumnitrid (SiNx), Siliziumdioxid (SiO2), Siliziumkohlenstoffoxynitrid (SiCON) oder Siliziumkohlenstoffnitrid (SiCN). Die dielektrische Schicht 32 bedeckt die Oberflächen innerhalb von jeder der kleineren Aussparungen 28 und schnürt sich an den entsprechenden Eingängen bei der Abscheidung ab, um Luftspalte 34 zu bilden die durch die dielektrische Schicht 32 eingekapselt werden (insbesondere vollständig umgeben sind). Bis dahin ist der Eingang von jeder Aussparung 28 geschlossen, bevor das Aussparungsvolumen durch das Abscheiden des dielektrischen Materials gefüllt wird.
  • Aufgrund ihrer relativ großen Dimensionen (z. B. Breite) an ihrem Eingang 31 im Vergleich zu den Eingängen der Aussparungen 28 unterstützt die Aussparung 30 nicht die Abschnürung. Stattdessen scheidet sich die dielektrische Schicht 32 auf den Oberflächen 29 der Aussparung 30 ab und umgibt die Aussparung 30 teilweise, so dass das Volumen der Aussparung 30 verringert wird. Die dielektrische Schicht 32 verengt die Dimensionen der Aussparung 30, insbesondere die Breite der Aussparung 30 an ihrem Eingang 31, so dass die Aussparung 30 lediglich von der dielektrischen Schicht 32 teilweise umgeben wird.
  • Mit Bezug auf 4, in der ähnliche Bezugszeichen ähnliche Merkmale in 3 bezeichnen und in einer nachfolgenden Fertigungsphase wird eine Opferschicht 36 angewendet, die den Raum innerhalb der Aussparung 30 füllt (3), der nicht durch die dielektrische Schicht 32 gefüllt wird. Die Opferschicht 36 ist aus einem Energieentfernungsfilmmaterial (energy removal film material) gebildet und es kann in einer Ausführungsform aus einer organischen (CxHyOz) -Komponente gebildet sein, zum Beispiel einer auf Silizium basierenden organischen Komponente, die zum Beispiel durch eine plasmaunterstützte chemische Gasphasenabscheidung (PE-CVD) oder einen Aufschleuderprozess abgeschieden wird. In einer Ausführungsform kann das Energieentfernungsfilmmaterial, das die Opferschicht 36 bildet, aus einem Poren bildenden Material gebildet sein, welches ein auf einem organischen Material basierendes Opfermaterial ist, das von einem festen Zustand in einen gasförmigen Zustand übergeht, wenn es mit Wärmeenergie und/oder elektromagnetischer Energie behandelt wird. Die Opferschicht 36 in der Aussparung 30 kann nach der Bildung zurückgeätzt werden, so dass sie eine oberseitige Oberfläche 37 aufweist, die zu einer oberseitigen Oberfläche 35 der dielektrischen Schicht 32 koplanar ist.
  • Mit Bezug auf 5, in der ähnliche Bezugszeichen ähnliche Merkmale in 4 bezeichnen und in einer nachfolgenden Fertigungsphase wird eine Deckschicht 38 über der Struktur und nahe dem Eingang 31 der Aussparung 30 gebildet (3). Insbesondere ist ein Abschnitt der Deckschicht 38 auf der Opferschicht 36, die innerhalb der Aussparung 30 ( 3) angeordnet ist, und auf der oberseitigen Oberfläche 35 der dielektrischen Schicht 32 angeordnet. Die Deckschicht 38 weist eine Bodenfläche 39 auf, die sich entlang der oberseitigen Oberfläche 37 der Opferschicht 36 erstreckt und die zu der oberseitigen Oberfläche 37 der Opferschicht 36 entlang der Grenzfläche zwischen den Oberflächen 37 und 39 koplanar ist.
  • Die Bodenfläche 39 der Deckschicht 38 ist eben und die oberseitige Oberfläche der Deckschicht 38 gegenüber der Bodenfläche 39 ist auch eben. Die Opferschicht 36 blockiert die Abscheidung der Deckschicht 38 innerhalb der Aussparung 30 und stellt eine Oberfläche 37 bereit, die die Abscheidungen der Deckschicht 38 unterstützt. Die Opferschicht bringt die Deckschicht 38 dazu, sich entlang des Eingangs 31 zu der Aussparung 30 mit ebenen oberseitigen und unterseitigen Oberflächen zu erstrecken, und verhindert das Auftreten einer abgeschnürten, unebenen Gestalt nahe dem Eingang 31 der Aussparung 30.
  • In einer Ausführungsform kann die Deckschicht 38 aus einem dielektrischen Material, zum Beispiel Siliziumnitrid (Si3N4), mit einer Konzentration an einem Poren bildenden Material gebildet sein, das durch Ausheilen aktiviert wird, um in einer festen Matrix Poren zu bilden. Die Poren können verbunden sein, um Pfade für eine gasförmige Diffusion durch die feste Matrix bereitzustellen, wie zum Beispiel die Produkte des Ausheilprozesses. Das Poren bildende Material ist ein auf einem organischen Material basierendes Opfermaterial in der Form von Teilchen, die in der Matrix der Deckschicht 38 verteilt sind und die verwendet werden, um Poren zu bilden oder zu erzeugen, wenn die Deckschicht 38 ausgeheilt wird. Die Porosität der Deckschicht 38 nach dem Ausheilen kann durch Einstellen der Konzentration des Poren bildenden Materials in der Matrix eingestellt werden. In einer alternativen Ausführungsform kann die Deckschicht 38 aus einem dielektrischen Material gebildet sein, zum Beispiel Siliziumnitrid (Si3N4) mit einer weniger als vollen Dichte im Vergleich zu dem normal dichten Anteil, der bei einer wasserstoffreichen Abscheidung auftreten kann.
  • Mit Bezug auf 6, in der ähnliche Bezugszeichen ähnliche Merkmale in 5 bezeichnen und in der nachfolgenden Fertigungsphase wird die Opferschicht 36 (5) durch eine Aktivierungsbehandlung entfernt, um ein Luftspalt 40 innerhalb der Aussparung 30 zu bilden (3). In einer Ausführungsform kann die Aktivierungsbehandlung bewirken, dass sich das Material der Deckschicht 36 aus einem festen Zustand in einen gasförmigen Zustand zersetzt und das resultierende Gas oder der resultierende Dampf können durch das poröse dielektrische Material der Deckschicht 38 in die Umgebung abgegeben werden. Die Wärmebehandlung des Energieentfernungsfilmmaterials kann den Energieentfernungsfilm auf eine Temperatur in dem Bereich von 100°C bis 600°C für eine gegebene Zeit (insbesondere längere Zeiten für niedrigere Temperaturen) erwärmen. [0023] In einer Ausführungsform, in der die Opferschicht 36 vollständig entfernt wird, kann der Luftspalt 40 den gesamten Raum belegen, der vormals durch die Opferschicht 36 belegt wurde. Der Luftspalt 40 ist seitlich zwischen der Metallisierungsstruktur 16 und der nächsten Metallisierungsstruktur 14 mit Abschnitten der dielektrischen Schicht 32 angeordnet, die als dazwischenliegende Strukturen angeordnet ist.
  • Die Deckschicht 38 wird nicht durch das Entfernen der Opferschicht 36 modifiziert. Die Deckschicht 38 und die dielektrische Schicht 32 kooperieren, um den Luftspalt 40 mit der Deckschicht 38 vollständig zu umgeben, die sich entlang des Eingangs 31 der Aussparung 30 ( 3) erstreckt, um den Luftspalt 40 zu schließen. Der Luftspalt 40 erstreckt sich vertikal durch die dielektrische Schicht 32, so dass ein Abschnitt des Luftspalts 40 nicht innerhalb der Aussparung 30 angeordnet ist, jedoch über der Aussparung 30 angeordnet ist. Die Luftspalte 34 sind im Volumen kleiner als der Luftspalt 40 und der Luftspalt 40 ist von dem nächsten Luftspalt 34 durch die Metallisierungsstruktur 14 getrennt, die der Metallisierungsstruktur 16 am nächsten ist. Die Tiefen der Aussparung 28 und die Tiefe der Aussparung 30 sind ausgewählt, um die seitliche Trennung zwischen den Luftspalten 34, 40 vorzugeben, und sind in der vorliegenden Erfindung in der repräsentativen Ausführungsform gleich. Der Luftspalt 40 kann unabhängig von Grundregelbeschränkungen aufgrund von wenigstens teilweise der zeitweiligen Präsenz der Opferschicht 36 gebildet werden, um eine Stützstruktur bereitzustellen, die die Abscheidung der Deckschicht 38 und das Schließen des Luftspalts 40 unterstützt.
  • Der Luftspalt 40 kann durch eine Permittivität oder Dielektrizitätskonstante von nahe eins (insbesondere Vakuum-Permittivität) charakterisiert sein. Der Luftspalt 40 kann durch atmosphärische Luft an oder nahe einem Atmosphärendruck gefüllt sein, kann mit einem anderen Gas (z. B. dem Gas, das sich aus der Zersetzung des Energieentfernungsfilms ergibt) oder einem beinahe Atmosphärendruck gefüllt werden oder kann Atmosphärenluft oder ein anderes Gas bei einem Subatmosphärendruck umfassen (z. B. ein teilweises Vakuum).
  • In einer Ausführungsform, in der die Deckschicht 38 eine Konzentration an einem Poren bildenden Material bei der Abscheidung enthält, wandelt das Austeilen des dielektrischen Materials der Deckschicht 38 seine Konzentration an einem Poren bildenden Material in Poren um und dient zur Bereitstellung einer Porosität, die bewirken kann, dass das Poren bildende Material in seinen gasförmigen Zustand zerfällt, der durch die Poren in die Umgebung freigegeben werden kann, die in der Deckschicht 38 während des Ausheilens erzeugt werden.
  • Die BEOL-Bearbeitung kann fortgesetzt werden, um zusätzliche Metallisierungsebenen über der Deckschicht 38 zu bilden. In einer Ausführungsform können die Metallisierungsstrukturen 14, 16 und die Luftspalte 34, 40 in der untersten oder ersten BEOL-Metallisierungsebene angeordnet sein, die zu den FEOL-Vorrichtungsstrukturen am nächsten gestapelt ist.
  • Die oben beschriebenen Verfahren werden in der Fertigung von integrierten Schaltungschips verwendet. Die sich ergebenden integrierten Schaltungschips können durch den Hersteller in der Form von rohen Wafern (z. B. als ein einzelner Wafer mit mehreren nicht gehausten Chips), als ein reines Die oder in gehauster Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchipgehäuse (z. B. einem Plastikträger mit Leitungen, die an einem Motherboard oder einen anderen Träger höherer Ordnung angebracht sind) oder in einem Mehrchipgehäuse (z. B. ein Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Zwischenverbindungen) montiert. In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen signalverarbeitenden Vorrichtungen als Teil von einem Zwischenprodukt oder einem Endprodukt integriert werden.
  • Bezugnahmen hierin auf Begriffe, zum Beispiel „vertikal“, „horizontal“, „lateral“ usw. können gemäß Beispiel und nicht beschränkend erfolgen, um einen Bezugsrahmen auszubilden. Begriffe, wie zum Beispiel „horizontal“ und „lateral“ betreffen eine Richtung in einer Ebene parallel zu einer oberseitigen Oberfläche eines Halbleitersubstrats, unabhängig von dessen tatsächlicher dreidimensionaler räumlicher Orientierung. Begriffe, wie zum Beispiel „vertikal“ und „normal“ bezeichnen eine Richtung senkrecht zu der „horizontalen“ und „lateralen“ Richtung. Begriffe, wie zum Beispiel „über“ und „unter“ zeigen eine Positionierung von Elementen oder Strukturen relativ zueinander an und/oder zeigen die oberseitige Oberfläche des Halbleitersubstrats gegenüber einer relativen Erhebung an.
  • Ein mit einem anderem Element „verbundenes“ oder „gekoppeltes“ Element kann mit dem anderen Element direkt verbunden oder gekoppelt sein. Stattdessen kann wenigstens ein dazwischenliegendes Element vorhanden sein. Ein Merkmal kann mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Elemente vorhanden sind. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn wenigstens ein anderes dazwischenliegendes Element vorhanden ist.

Claims (8)

  1. Verfahren umfassend: ein Bilden einer Metallisierungsebene (15) mit einer ersten Metallisierungsstruktur (16) und einer zweiten Metallisierungsstruktur (14) in einer dielektrischen Zwischenschicht (10); ein selektives Entfernen der dielektrischen Zwischenschicht (10) zur Bildung einer ersten Aussparung (30) mit einem Eingang (31) zwischen der ersten Metallisierungsstruktur (16) und der zweiten Metallisierungsstruktur (14); ein Abscheiden einer dielektrischen Schicht (32) auf Oberflächen (29) die die erste Aussparung (30) umgeben, über der ersten Metallisierungsstruktur (16) und über der zweiten Metallisierungsstruktur (14); ein Bilden eines Opfermaterials (36) innerhalb der ersten Aussparung (30) nachdem die dielektrische Schicht (32) abgeschieden ist; ein Abscheiden einer Deckschicht (38) auf der dielektrischen Schicht (32) über der ersten Metallisierungsstruktur (16), auf der dielektrischen Schicht (32) über der dielektrischen Zwischenschicht (10), über der zweiten Metallisierungsstruktur (14) und dem Opfermaterial (36) innerhalb der ersten Aussparung (30) nahe dem Eingang (31) der ersten Aussparung (30); und ein Entfernen des Opfermaterials (36) von der ersten Aussparung (30), nachdem die Deckschicht (38) abgeschieden wurde, wobei die dielektrische Schicht (32) und die Deckschicht (38) einen ersten Luftspalt (40) innerhalb der ersten Aussparung (30) einkapseln, wobei ferner das Opfermaterial (36) ein Energieentfernungsfilm ist und wobei der Energieentfernungsfilm von der ersten Aussparung (30) durch einen rein thermischen Prozess entfernt wird.
  2. Verfahren nach Anspruch 1, wobei die Metallisierungsebene (15) eine dritte Metallisierungsstruktur (14) und eine zweite Aussparung (28) umfasst, die zwischen der zweiten Metallisierungsstruktur (14) und der dritten Metallisierungsstruktur (14) angeordnet ist, und die dielektrische Schicht (32) ferner innerhalb der zweiten Aussparung (28) abgeschieden wird, um den zweiten Luftspalt (34) einzukapseln.
  3. Verfahren nach Anspruch 2, wobei die erste Metallisierungsstruktur (16) von der zweiten Metallisierungsstruktur (14) durch einen ersten Abstand beabstandet ist und die zweite Metallisierungsstruktur (14) von der dritten Metallisierungsstruktur (14) durch einen zweiten Abstand beabstandet ist, der kleiner ist als der erste Abstand.
  4. Verfahren nach Anspruch 3, wobei der zweite Abstand mit einer Dimension ausgewählt ist, die ein Abschnüren der dielektrischen Schicht (32) an einem Eingang der zweiten Aussparung (28) bereitstellt.
  5. Verfahren nach Anspruch 1, wobei die erste Metallisierungsstruktur (16) und die zweite Metallisierungsstruktur (14) eine parallele Anordnung aufweisen und die erste Metallisierungsstruktur (16) und die zweite Metallisierungsstruktur (14) aus einem Leiter gebildet sind.
  6. Verfahren nach Anspruch 1, wobei die Deckschicht (38) aus einem porösen dielektrischen Material gebildet ist.
  7. Verfahren nach Anspruch 1, wobei sich der erste Luftspalt (40) durch einen Bruch in der dielektrischen Schicht (32) am Eingang der ersten Aussparung (31) vertikal erstreckt und der erste Luftspalt (40) an der Deckschicht (38) endet.
  8. Verfahren nach Anspruch 1, wobei die Oberflächen (29) die die erste Aussparung (30) umgeben, eine erste Liner-Schicht (20) an einer Seitenwand der ersten Metallisierungsstruktur (16) und eine zweite Liner-Schicht (20) an einer Seitenwand der zweiten Metallisierungsstruktur (14) umfassen.
DE102018221806.4A 2018-01-02 2018-12-14 Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten Active DE102018221806B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/860,121 US20190206718A1 (en) 2018-01-02 2018-01-02 Back-end-of-line structures with air gaps
US15/860,121 2018-01-02

Publications (2)

Publication Number Publication Date
DE102018221806A1 DE102018221806A1 (de) 2019-07-04
DE102018221806B4 true DE102018221806B4 (de) 2022-06-23

Family

ID=66817096

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018221806.4A Active DE102018221806B4 (de) 2018-01-02 2018-12-14 Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten

Country Status (3)

Country Link
US (1) US20190206718A1 (de)
DE (1) DE102018221806B4 (de)
TW (1) TWI703698B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7045974B2 (ja) * 2018-11-14 2022-04-01 東京エレクトロン株式会社 デバイスの製造方法
US11594485B2 (en) * 2019-06-04 2023-02-28 Intel Corporation Local interconnect with air gap
US11127678B2 (en) 2019-12-10 2021-09-21 Globalfoundries U.S. Inc. Dual dielectric layer for closing seam in air gap structure
CN117393536A (zh) * 2020-04-27 2024-01-12 联华电子股份有限公司 半导体元件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150170956A1 (en) 2013-12-16 2015-06-18 Applied Materials, Inc. Air gap structure integration using a processing system
US20150187699A1 (en) 2013-12-30 2015-07-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659150B1 (en) * 2007-03-09 2010-02-09 Silicon Clocks, Inc. Microshells for multi-level vacuum cavities
JP5396065B2 (ja) * 2008-10-28 2014-01-22 株式会社日立製作所 半導体装置の製造方法
US8900988B2 (en) * 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8754338B2 (en) * 2011-05-28 2014-06-17 Banpil Photonics, Inc. On-chip interconnects with reduced capacitance and method of afbrication
US20150162277A1 (en) * 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US10163792B2 (en) * 2014-07-28 2018-12-25 Qualcomm Incorporated Semiconductor device having an airgap defined at least partially by a protective structure
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
KR102645957B1 (ko) * 2016-03-22 2024-03-08 삼성전자주식회사 반도체 장치 및 그의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150170956A1 (en) 2013-12-16 2015-06-18 Applied Materials, Inc. Air gap structure integration using a processing system
US20150187699A1 (en) 2013-12-30 2015-07-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Also Published As

Publication number Publication date
US20190206718A1 (en) 2019-07-04
DE102018221806A1 (de) 2019-07-04
TW201937676A (zh) 2019-09-16
TWI703698B (zh) 2020-09-01

Similar Documents

Publication Publication Date Title
DE102018221806B4 (de) Verfahren zur herstellung von back-end-of-line-strukturen mit luftspalten
DE102015107271B4 (de) Zwei- oder mehrteilige Ätzstoppschicht in integrierten Schaltungen
DE112012001870B4 (de) Optimierter ringförmiger Kupfer-TSV
DE60211915T2 (de) Halbleiterstruktur unter verwendung von opfermaterial und zugeörige herstellungsverfahren
DE102004010352B4 (de) Reduktion von Schub- bzw. Scherspannungen in Kupfer-Vias in organischem dielektrischen Zwischenschichtmaterial
DE102008063430B4 (de) Verfahren zur Herstellung eines Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten
DE102009023377B4 (de) Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt
DE102013105635B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
US9177858B1 (en) Methods for fabricating integrated circuits including barrier layers for interconnect structures
DE102014110645A1 (de) Hybrid-Kupferstruktur zur Verwendung in fortgeschrittener Verbindung
DE102014115955A1 (de) Struktur und Ausbildungsverfahren einer Demascene-Struktur
DE102004005697B4 (de) Herstellungsverfahren für eine widerstandsfähige Via-Struktur und zugehörige Via-Struktur
DE112004001530B4 (de) Versiegelte Poren in Damascene-Strukturen mit Low-k-Material
DE102012111574A1 (de) Ätzschaden- und esl-freie dual-damaszene metallkontaktstruktur
DE102018203792B4 (de) Nicht-Dorn-Schnittbildung
DE102015119536A1 (de) Kondensatoren mit dielektrischen Barriereschichten und Verfahren zu deren Ausbildung
US9553017B2 (en) Methods for fabricating integrated circuits including back-end-of-the-line interconnect structures
DE102010063780A1 (de) Halbleiterbauelement mit einer Kontaktstruktur mit geringerer parasitärer Kapazität
DE102011002769A1 (de) Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE112004000396T5 (de) Verfahren zur Herstellung einer Halbleiterkomponente mit einer barrierenschichtausgekleideten Öffnung
DE102020119184A1 (de) Diffusionssperre für halbleitervorrichtung und verfahren
DE10244570A1 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
DE102006036797B4 (de) Verfahren zur Herstellung einer Einzel-Damaszen Struktur mit Einwegschablone
DE102012105304B4 (de) Vorrichtung zur Belastungsreduzierung
DE102009010844A1 (de) Bereitstellen eines verbesserten Elektromigrationsverhaltens und Verringern der Beeinträchtigung empfindlicher dielektrischer Materialien mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final