DE112004001530B4

DE112004001530B4 - Versiegelte Poren in Damascene-Strukturen mit Low-k-Material

Info

Publication number: DE112004001530B4
Application number: DE112004001530T
Authority: DE
Inventors: Sun Oo Kim
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-09-03
Filing date: 2004-08-18
Publication date: 2009-07-09
Anticipated expiration: 2024-08-19
Also published as: US20050048765A1; DE112004001530T5; WO2005022628A1; US7052990B2

Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bereitstellen eines Werkstücks (302);
Abscheiden eines Materials (306) mit geringer dielektrischer Konstante über dem Werkstück (302), wobei das Material mit geringer dielektrischer Konstante eine Vielzahl von Poren (332) aufweist und jede Pore eine innere Oberfläche (333) besitzt;
Entfernen eines Abschnitts des Materials (306) mit geringer dielektrischer Konstante zum Ausbilden einer Struktur im Material mit geringer dielektrischer Konstante, wobei die innere Oberfläche (333) von zumindest einer Pore (332) entlang einer Seitenwand (314) des strukturierten Materials mit geringer dielektrischer Konstante freigelegt wird;
Beschichten der Seitenwand (314) und der inneren Oberfläche (333) jeder der zumindest einen freigelegten Pore (332) des Materials mit geringer dielektrischer Konstante mit einer Oxidschicht (350) derart, dass weiterhin in der Seitenwand (328) eine Vertiefung bestehen bleibt, ohne die Pore (332) vollständig aufzufüllen; und
Abscheiden eines elektrisch leitenden Materials (318) auf der Oxidschicht (350) an der Seitenwand...

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitervorrichtung und eine Halbleitervorrichtung, wobei eine Kupfer-Migration in damascene-strukturierten Schichten aus porösem Material mit niedriger Dielektrizitätskonstante in einer Halbleitervorrichtung verhindert wird.
In der Entwicklung von integrierten Schaltungen besteht eine Bestrebung in der Halbleitertechnologie in Richtung einer Geräteskalierung. Eine Skalierung bzw. Reduzierung der Größe erhöht eine Leistungsfähigkeit einer Schaltung in erster Linie durch eine erhöhte Schaltgeschwindigkeit, wobei auch eine funktionale Komplexität der integrierten Schaltungen erhöht werden kann. Die Anzahl der Bauelemente pro Baustein hat sich über die Jahre hinweg erhöht. Als die integrierten Schaltungen nur eine geringe Anzahl von Bauelementen pro Baustein enthielten, konnten die Bauelemente in einer einzigen Ebene sehr einfach verdrahtet werden. Die steigende Anzahl von untergebrachten Bauelementen und die erhöhte Schaltgeschwindigkeit hat jedoch zu der Verwendung von Verdrahtungen in mehreren Schichten bzw. mehreren Ebenen geführt.
In einem Verdrahtungssystem mit mehreren Ebenen wird die von den Verdrahtungsleitungen benötigte Fläche auf zwei oder mehrere Ebenen aufgeteilt, wodurch die aktive Teilfläche der Vorrichtung vergrößert werden kann, was wiederum zu einer vergrößerten funktionellen Chipdichte führt. Eine Implementierung eines Verdrahtungsverfahrens auf mehreren Ebenen in einem Herstellungsverfahren erhöht die Komplexität des Herstellungsprozesses. Üblicherweise werden die aktiven Bauelemente (z. B. die Transistoren, Dioden, Kondensatoren und andere Komponenten) in den unteren Schichten einer Waferherstellung hergestellt, welche oft auch als „Front End Of the Line" (FEOL) bezeichnet werden. Nachdem die aktiven Bauelemente in der FEOL prozessiert wurden, werden üblicherweise die Mehrebenen-Verdrahtungen in einem Prozess-Zeitbereich hergestellt, der oft als „Back End Of the Line" (BEOL) bezeichnet wird.
Mit der zunehmenden Verkleinerung von Halbleiterbauelementen sieht man sich mit verschiedenen Aspekten der Mehrebenen-Verdrahtungsprozesse konfrontiert. Die Signallaufzeit von integrierten Schaltungen wird von der großen RC-Zeitkonstante der Verdrahtungsleitungen begrenzt, sobald eine minimale Strukturbreite beispielsweise unter ca. 1 Mikrometer gesenkt wird. Die Industrie kümmert sich daher zusehends um die Verwendung von unterschiedlichen Materialien und Prozessen, um die Umsetzung von Verdrahtungen mit mehreren Ebenen zu verbessern.
In der Vergangenheit wurden Verdrahtungsleitungen aus Aluminium hergestellt. Derzeit neigt man dazu, für die Verdrahtungsleitungen Kupfer zu verwenden, da Kupfer eine höhere Leitfähigkeit als Aluminium aufweist. Für viele Jahre wurde als Isoliermaterial zum Isolieren der elektrisch leitenden Leitungen untereinander Siliziumdioxid verwendet. Siliziumdioxid besitzt eine dielektrische Konstante (k) von etwa 4,0 oder größer, wobei der Wert k für die dielektrische Konstante auf einer Skala basiert, bei der 1,0 die dielektrische Konstante von Vakuum darstellt. Neuerdings ist in der Industrie jedoch eine Tendenz zur Verwendung von Materialien mit geringer dielektrischer Konstante als Isoliermaterialien festzustellen (z. B. mit einer Dielektrizitätskonstante k = 3,6 oder weniger). Der Wechsel sowohl bei den elektrisch leitenden Materialien als auch bei den Isoliermaterialien, wie sie in Mehrebenen-Verdrahtungsschematas verwendet werden, stellt eine Herausforderung dar und erfordert einen Wechsel in einer Vielzahl von Prozessparametern.
Kupfer stellt ein wünschenswertes Material für elektrisch leitende Leitungen dar, da es eine höhere Leitfähigkeit aufweist als Aluminium. Die RC-Zeitkonstante (Widerstand/Kapazität) von elektrischen Leitungen aus Kupfer kann jedoch prob lematisch sein, weshalb Materialien mit geringer dielektrischer Konstante zum Verringern der kapazitiven Kopplung und zum Reduzieren der RC-Zeitkonstante zwischen den Verdrahtungsleitungen verwendet werden. Kupfer wandert bzw. migriert jedoch sehr leicht in Materialien mit geringer dielektrischer Konstante, wodurch ein Kurzschluss hervorgerufen werden kann und Geräte-Fehlfunktionen erzeugt werden können. Um dies zu verhindern, werden üblicherweise Liner-Schichten verwendet, um die Migration des Kupfers in das benachbarte Material mit geringer dielektrischer Konstante zu verhindern.
Einige der Materialien mit geringer dielektrischer Konstante sind porös, wobei sie eine Vielzahl von voneinander beabstandeten Poren innerhalb des dielektrischen Materials aufweisen. Derartige poröse Materialien mit geringer dielektrischer Konstante können durch ein chemisches Dampfabscheideverfahren (CVD) abgeschieden werden oder sie werden aufgeschleudert und durch eine Wärmebehandlung ausgeheilt, um das Lösungsmittel zu entfernen. Poröse Materialien mit geringer dielektrischer Konstante haben dahin gehend Vorteile, dass sie eine dielektrische Konstante von 3,0 oder weniger aufweisen. Beispiele für derartige poröse Materialien mit geringer dielektrischer Konstante sind beispielsweise poröses SiLK^TM und poröses kohlenstoffhaltiges Siliziumoxid.
Eine herkömmliche Halbleitervorrichtung 100 ist in 1A dargestellt. Es wird ein Werkstück 102 bereitgestellt, wobei beispielsweise aktive Komponenten und Transistoren innerhalb des Werkstücks 102 in einem FEOL-Prozess ausgebildet wurden. über dem Werkstück 102 wird, wie dargestellt, eine Isolierschicht 104 ausgebildet. Die Isolierschicht 104 kann beispielsweise ein Bor-Phosphor-Silikatglas (BPSG) aufweisen. Als nächstes wird ein BEOL-Prozess beschrieben, der Kupfer und poröse Materialien mit geringer dielektrischer Konstante verwendet.
Ein erstes poröses Material 106 mit geringer dielektrischer Konstante wird, wie dargestellt, über der Isolierschicht 104 abgeschieden. Eine Hartmaske 108 kann über dem ersten Material mit geringer dielektrischer Konstante 106 abgeschieden werden. Die Hartmaske 108 und das erste Material 106 mit geringer dielektrischer Konstante werden beispielsweise mit einer Struktur 112 für elektrisch leitende Leitungen strukturiert. Im dargestellten Beispiel ist die Struktur 112 eine Single-Damascene-Struktur für eine Ebene von Metallleitungen. Eine Liner-Schicht 116 wird über der Hartmaske 108 und über den Seitenwänden 114 des ersten Materials 106 mit geringer dielektrischer Konstante abgeschieden. Die Liner-Schicht 116 bedeckt ferner die obere Oberfläche der freiliegenden Isolierschicht 104. Die Liner-Schicht 116 ist elektrisch leitend und kann eine erste Liner-Schicht und eine über der ersten Liner-Schicht abgeschiedene Keimschicht aufweisen. Die erste Liner-Schicht kann Ta und/oder TaN und die Keimschicht kann Cu aufweisen. Über der elektrisch leitenden Liner-Schicht 116 ist ein elektrisch leitendes Material 118 abgeschieden. Das elektrisch leitende Material 118 weist vorzugsweise Cu auf und kann ferner die obere Oberfläche der Hartmaske 108 bedecken.
Das Werkstück 102 wird einem chemisch-mechanischen Polierverfahren (CMP) ausgesetzt, wodurch überschüssiges elektrisch leitendes Material 118 und eine überschüssige elektrisch leitende Liner-Schicht 116 von der oberen Oberfläche der Hartmaske 108 entfernt werden. Optional kann die Hartmaskenschicht von der oberen Oberfläche des ersten Materials 106 mit geringer dielektrischer Konstante ebenfalls entfernt werden (nicht dargestellt).
Eine optionale Abdeckschicht 120 kann, wie dargestellt, über der Hartmaske 108 und dem elektrisch leitenden Material 118 abgeschieden werden. Ein zweites Material 122 mit geringer dielektrischer Konstante wird daraufhin über der Abdeckschicht 120 abgeschieden. In den dargestellten Beispielen weist das zweite Material 122 mit geringer dielektrischer Konstante eine größere Dicke auf als das erste Material 106 mit geringer dielektrischer Konstante, da innerhalb des zwei ten Materials 122 mit geringer dielektrischer Konstante eine Dual-Damascene-Struktur ausgebildet wird.
Über dem zweiten Material 122 mit geringer dielektrischer Konstante wird eine Hartmaske 124 abgeschieden. Die Hartmaske 124 und das zweite Material 122 mit geringer dielektrischer Konstante werden daraufhin mit einer Dual-Damascene-Struktur 126 strukturiert. Die Dual-Damascene-Struktur 126 weist einen engeren Abschnitt auf, in dem Vias 139 ausgebildet werden, und einen breiteren Abschnitt auf, in dem die elektrisch leitenden Leitungen 138 ausgebildet werden. Die Vias 139 verbinden die oberen elektrisch leitenden Leitungen 138 mit den darunter liegenden elektrisch leitenden Leitungen 118. Es sei darauf hingewiesen, dass die Dual-Damascene-Struktur 126 sich ebenfalls durch die Abdeckschicht 120 erstreckt, so dass ein elektrischer Kontakt durch das Via 139 der Dual-Damascene-Struktur 126 zur darunter liegenden elektrisch leitenden Leitung 118 hergestellt werden kann.
Eine elektrisch leitende Liner-Schicht 134/136 wird daraufhin über der strukturierten Hartmaske 124 und dem zweiten Material 122 mit geringer dielektrischer Konstante abgeschieden. Die Liner-Schicht 134/136 weist eine Liner-Schicht 134 auf, die über den Seitenwänden 128 und der horizontalen Oberfläche 130 des zweiten Material 122 mit geringer dielektrischer Konstante sowie der freiliegenden oberen Oberfläche der elektrisch leitenden Leitung 118 abgeschieden ist. Die Liner-Schicht 134 kann beispielsweise Ta, eine Doppelschicht aus Ta und TaN oder andere Materialien aufweisen. Die Liner-Schicht 134/136 weist eine Keimschicht 136 auf, die aus einer über der Liner-Schicht 134 abgeschiedenen Kupferschicht besteht. Die Liner-Schicht 134/136 ist beispielsweise auch an der oberen Oberfläche der Hartmaske 124 abgeschieden (nicht dargestellt).
Ein elektrisch leitendes Material 138/139, welches Kupfer aufweist, wird daraufhin über der Keimschicht 136 zum Auffüllen des strukturierten zweiten Materials 122 mit geringer dielektrischer Konstante und weiterer strukturierter Bereiche der Abdeckschicht 120 und der Hartmaske 124 abgeschieden. Das Werkstück 102 wird daraufhin einem weiteren CMP-Verfahren unterzogen, wodurch das elektrisch leitende Material 138/139 und die Liner-Schicht 134/136 von der oberen Oberfläche der Hartmaske 124 entfernt wird und die elektrisch leitenden Leitungen 138 sowie die Vias 139 innerhalb des zweiten Materials 122 mit geringer dielektrischer Konstante ausgebildet werden.
Die Materialien 106 und 122 mit geringer dielektrischer Konstante weisen poröse Materialien auf. Wenn diese porösen Materialien 106 und 122 mit geringer dielektrischer Konstante strukturiert werden, so erscheinen die Seitenwände 114 und 128 der Materialien 106 und 122 mit geringer dielektrischer Konstante jeweils wie in einer vergrößerten Darstellung gemäß 1B. Da die Poren 132 der beiden Materialschichten 106 und 122 mit geringer dielektrischer Konstante ähnlich sind, ist zu Zwecken der Beschreibung lediglich eine vergrößerte Ansicht dargestellt. Die Poren 132 des ersten Materials 106 mit geringer dielektrischer Konstante und des zweiten Materials 122 mit geringer dielektrischer Konstante werden im Bereich entlang der Seitenwände 114 und 128 und ebenfalls entlang der horizontalen Oberfläche 130 des zweiten Materials 122 mit geringer dielektrischer Konstante geöffnet, wodurch eine innere Oberfläche 133 einer jeden Pore 132 entlang der Seitenwände 114 und 128 freigelegt wird.
Die 1C und 1D zeigen vergrößerte Ansichten bei einer Abscheidung der elektrisch leitenden Liner-Schicht 134/136 und des elektrisch leitenden Füllmaterials 138/139 entlang der Seitenwand 128 des zweiten Materials 122 mit geringer dielektrischer Konstante. Während die Schnittansichten hinsichtlich der Poren 132 entlang der Seitenwände 128 des zweiten Materials 122 mit geringer dielektrischer Konstante beschrieben werden, können die gleichen Phänomene auch entlang der Seitenwand 114 des ersten Materials 106 mit geringer dielektrischer Konstante und entlang der horizontalen Oberfläche 130 des zweiten Materials 122 mit geringer dielektrischer Konstante beobachtet werden.
Wenn bei diesem herkömmlichen Verfahren die Liner-Schicht 134 innerhalb des strukturierten zweiten Materials 122 mit geringer dielektrischer Konstante abgeschieden wird, so besitzt die Liner-Schicht 134 eine schlechte Stufenabdeckung und füllt die Poren 132 entlang der Seitenwand 128, die geöffnet wurden, nicht vollständig. Wie in 1C dargestellt ist, sind die inneren Oberflächen 133 der Poren 132 entlang der Seitenwand 128 vielmehr unbeschichtet und nicht aufgefüllt. Wenn die Keimschicht 136 nachfolgend über der Liner-Schicht 134 abgeschieden wird, so wird die Keimschicht 136 wiederum nicht an der inneren Oberfläche 133 der Poren 132 abgeschieden und die Poren 132 bleiben unbeschichtet entlang der inneren Oberfläche 133.
Die 1D zeigt eine Schnittansicht der vergrößerten Seitenwand 128, nachdem elektrisch leitendes Material 138/139, welches Kupfer aufweist, innerhalb der strukturierten zweiten Schicht 122 abgeschieden wurde. Das elektrisch leitende Material 138/139 füllt die Poren 132 entlang der Seitenwand 128, welche durch die Keimschicht 136 und die Liner-Schicht 134 nicht beschichtet wurden. Das elektrisch leitende Material 138/139 befindet sich somit in direktem Kontakt mit der inneren Oberfläche 133 der Poren 132 entlang der Seitenwand 128. Da Kupfer 140 aus dem elektrisch leitenden Material 138/139 sehr schnell innerhalb des dielektrischen Materials 122 migriert bzw. wandert oder diffundiert, werden für das Kupfer enthaltende elektrisch leitende Material 138/139 innerhalb des zweiten Materials 122 mit geringer dielektrischer Konstante schnell Diffusionspfade erzeugt. Der innerhalb des porösen Materials 122 und 106 mit geringer dielektrischer Konstante erzeugte Kupfer-Diffusionskanal verursacht Zuverlässigkeitsprobleme in den Halbleitervorrichtungen 100, wodurch Kurzschlüsse und Geräte-Fehlfunktionen auftreten.
Die 2A bis 2D zeigen ein herkömmliches Verfahren mit dem versucht wird, ein Migrieren von Kupfer in die porösen Materialien mit geringer dielektrischer Konstante durch die Poren entlang der Seitenwände der strukturierten porösen Materialien mit geringer dielektrischer Konstante zu verhindern. In den 2A bis 2D ist die gleiche Struktur mit einer Single-Damascene-Schicht und einer Dual-Damascene-Schicht wie in den 1A bis 1D dargestellt. In den 2A bis 2D werden die gleichen Bezugszeichen verwendet wie in den 1A bis 1D, um die verschiedenen Elemente und gemeinsamen Komponenten zu bezeichnen.
Unter Bezugnahme auf die 2A und 2B wird bei diesen herkömmlichen Verfahren zunächst ein plasmaverstärktes chemisches Gasabscheideverfahren (PECVD) zum Ausbilden eines Oxidspacers 242 entlang der Seitenwände 214 und 228 der Materialien 206 und 222 mit geringer dielektrischer Konstante vor dem Auffüllen der Damascene-Strukturen mit einer elektrisch leitenden Liner-Schicht und einem elektrisch leitenden Material durchgeführt. Wie in den 2C und 2D dargestellt, weist jedoch der PECVD-Oxidspacer 242 eine schwache Stufenabdeckung der Poren 232 auf und beschichtet nicht die innere Oberfläche 233 der Poren 232, die an den Seitenwänden 214/228 geöffnet sind. Daher wird die innere Oberfläche 233 der Poren 232 nicht vor dem Kupfer des nachfolgend abgeschiedenen elektrisch leitenden Materials 218 und 238/239 geschützt, wie in 2D dargestellt ist, und es entsteht ein Diffusionspfad für das Kupfer 240 innerhalb des Materials 218 und 238/239. Somit diffundiert Kupfer 240 in die Poren 232 des porösen Materials 206 und 222 mit geringer dielektrischer Konstante, wodurch Zuverlässigkeitsprobleme, Kurzschlüsse und Geräte-Fehlfunktionen verursacht werden.
Aus der Druckschrift US 2002/0055256 A1 ist eine Halbleitervorrichtung sowie ein zugehöriges Herstellungsverfahren bekannt, wobei ein low-k Material über einem Werkstück angeordnet ist und das low-k Material eine Vielzahl von Poren aufweist sowie jede Pore eine innere Oberfläche besitzt. Ferner wird eine Struktur im low-k Material ausgebildet, wobei zumindest eine Pore an einer Seitenwand des strukturierten low-k Materials zum Freilegen der inneren Oberfläche der Pore geöffnet wird. Abschließend wird zum Glätten der porösen Oberfläche eine Oxidschicht über den Seitenwänden und der inneren Oberfläche der geöffneten zumindest einen Pore des strukturierten low-k Materials abgeschieden, wodurch die Poren vollständig aufgefüllt werden.
In ähnlicher Weise zeigt auch die Druckschrift US 6,528,409 B1 ein Verfahren zur Herstellung einer Halbleitervorrichtung, wobei bei einer Strukturierung eines low-k Materials in den Seitenwänden Poren geöffnet und diese anschließend mit einer Diffusions-Barrierenschicht vollständig aufgefüllt werden, so dass keine Vertiefungen in den Seitenwänden bestehen bleiben.
Ferner ist aus der Druckschrift US 2001/0054769 A1 eine Halbleitervorrichtung sowie ein zugehöriges Herstellungsverfahren bekannt, wobei die Öffnungen von freigelegten Poren in den Seitenwänden eines low-k Materials mit einer Siegelschicht verschlossen werden ohne die Poren jedoch vollständig aufzufüllen.
Insbesondere auf Grund von thermischen und mechanischen Beanspruchungen in der Halbleitervorrichtung können sich bei derart geglätteten Seitenwänden die horizontalen Kontaktflächen voneinander lösen, was zu einer Verschlechterung der elektrischen Eigenschaften bis hin zu einem Bausteinausfall führen kann.
Der Erfindung liegt daher die Aufgabe zugrunde eine Halbleitervorrichtung und ein zugehöriges Herstellungsverfahren zu schaffen, welches verbesserte elektrische Eigenschaften und eine erhöhte Zuverlässigkeit aufweist.
Erfindungsgemäß wird diese Aufgabe hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 1 und hinsichtlich der Vorrichtung durch die Merkmale des Patentanspruchs 19 gelöst.
Insbesondere durch das Beschichten der Seitenwand und der inneren Oberfläche jeder der zumindest einen freigelegten Pore des Materials mit geringer dielektrischer Konstante mit einer Oxidschicht derart, dass weiterhin in der Seitenwand eine Vertiefung bestehen bleibt, ohne die Pore vollständig aufzufüllen, kann anschließend das elektrisch leitende Material auch in die Vertiefungen aufgefüllt werden, wodurch ein Ablösen der Vias und Leitbahnen insbesondere durch vertikal wirkende Kräfte zuverlässig verhindert wird.
In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
1A bis 1D Schnittansichten einer herkömmlichen Mehrebenen-Verdrahtungsstruktur, wobei Kupfer enthaltendes elektrisch leitendes Material in direkten Kontakt mit der inneren Oberfläche von Poren eines Materials mit geringer dielektrischer Konstante gelangt, wodurch eine Kupfermigration in das Material mit geringer dielektrischer Konstante ermöglicht wird;
2A bis 2D ein herkömmliches Verfahren zum Ausbilden eines Oxid-Spacers entlang den Seitenwänden eines dielektrischen Materials vor der Abscheidung des elektrisch leitenden Materials, wobei eine Kupfer-Migration in das poröse Material mit geringer dielektrischer Konstante nicht verhindert werden kann;
3A bis 3D Schnittansichten eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung, wobei die innere Oberfläche der Poren des Materials mit geringer dielektrischer Konstante vollständig mit einer Oxidschicht beschichtet wird, wodurch eine Kupfermigration verhindert wird; und
4 eine schematische Darstellung einer Kammer, in der eine Halbleitervorrichtung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung prozessiert werden kann.
Entsprechende Bezugszeichen und Symbole in den unterschiedlichen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nichts anderes angezeigt ist. Die Figuren wurden zur deutlichen Veranschaulichung der wesentlichen Aspekte der bevorzugten Ausführungsformen gezeichnet und sind nicht notwendigerweise maßstabsgetreu.
Die vorliegende Erfindung wird anhand eines bevorzugten Ausführungsbeispiels in einem bestimmten Zusammenhang, genauer gesagt einer Halbleitervorrichtung und dem BEOL des Herstellungsprozesses, beschrieben. Die Erfindung kann in gleicher Weise auf elektrisch leitende Schichten angewendet werden, welche beispielsweise in einem FEOL ausgebildet werden.
Bezug nehmend auf 3A wird eine Schnittansicht einer Halbleitervorrichtung 300 mit einer Mehrebenen-Verdrahtungs-Struktur gezeigt, die gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ausgebildet ist. Ein Werkstück 302 wird bereitgestellt. Das Werkstück 302 kann ein Halbleitersubstrat aufweisen, das beispielsweise Silizium oder andere Halbleitermaterialien enthält, welche durch eine Isolierschicht bedeckt sind. Das Werkstück 302 kann ebenfalls andere aktive Komponenten oder Schaltungen aufweisen, die in einem nicht dargestellten „Front End Of the Line"-Prozess (FEOL) ausgebildet werden. Das Werkstück 302 kann beispielsweise Siliziumoxid über einem einkristallinen Silizium aufweisen. Das Werkstück 320 kann auch andere elektrisch leiten de Schichten oder andere Halbleiterelemente, z. B. Transistoren, Dioden usw. aufweisen, wobei an Stelle von Silizium auch Verbundhalbleiter, wie z. B. GaAs, InP, Si/Ge oder SiC verwendet werden können.
Über dem Werkstück 302 ist eine Isolierschicht 304 ausgebildet. Die Isolierschicht 304 enthält vorzugsweise BPSG und kann alternativ beispielsweise andere Isoliermaterialien aufweisen. Ein erstes poröses Material 306 mit geringer dielektrischer Konstante wird über dem Isoliermaterial 304 abgeschieden. Das Material 306 mit geringer dielektrischer Konstante kann 20 nm oder weniger von beispielsweise porösem SiLK^TM oder porösem kohlenstoffhaltigem Siliziumoxid aufweisen. Alternativ kann das Material 306 mit geringer dielektrischer Konstante andere poröse Materialien mit geringer dielektrischer Konstante aufweisen und mit anderen Schichtdicken abgeschieden werden.
Eine Hartmaske 308 ist über dem ersten Material 306 mit geringer dielektrischer Konstante abgeschieden. Die Hartmaske 308 kann beispielsweise SiC, SiCN, SiO₂ oder SiN enthalten. Alternativ kann die Hartmaske 308 andere Isoliermaterialien aufweisen. Die Hartmaske 308 ist dahin gehend vorteilhaft, als sie als Ätzstopp für den nachfolgenden CMP-Prozess dient, bei dem überschüssiges elektrisch leitendes Material von der oberen Oberfläche des Wafers entfernt wird, obwohl die Hartmaske 308 optional ist.
Das erste Material 306 mit geringer dielektrischer Konstante wird unter Verwendung von herkömmlichen Lithographietechniken zum Ausbilden einer Struktur 312 für elektrisch leitende Leitbahnen strukturiert. Im dargestellten Beispiel weist die Struktur 312 beispielsweise eine Single-Damascene-Struktur für eine elektrisch leitende Leitbahn innerhalb des ersten Materials 306 mit geringer dielektrischer Konstante auf. Alternativ kann das erste Material 306 mit geringer dielektrischer Konstante mit einer nicht dargestellten Dual-Damascene-Struktur strukturiert werden. Es sei darauf hingewiesen, dass die Hartmaske 308 ebenfalls mit der Damascene-Struktur 312 strukturiert ist.
In 3B ist eine weitere Schnittansicht der Halbleitervorrichtung 300 dargestellt. Hierbei ist eine Vergrößerung der Seitenwand 314 (und ebenso der weiterhin beschriebenen Seitenwand 328) dargestellt, wobei einige der Poren 332 entlang der Seitenwand 314 während des Strukturierungs-Prozesses geöffnet wurden, wodurch die innere Oberfläche 333 der Poren 332 freigelegt wird. Die Poren 332 können einen Durchmesser d von beispielsweise 10 nm oder größer aufweisen. Es sei darauf hingewiesen, dass die Poren 332 an jeder beliebigen Stelle entlang ihrer Oberfläche geöffnet sein können, beispielsweise in der Mitte der Pore 332 oder eher in Richtung eines Randes der Pore 332.
Nach der Strukturierung des Materials 306 mit geringer dielektrischer Konstante wird gemäß der vorliegenden Erfindung eine Oxidschicht 350 an der Seitenwand 314 des Materials 306 mit geringer dielektrischer Konstante, wie in 3C dargestellt, ausgebildet. Dabei beschichtet die Oxidschicht 350 nicht nur die Seitenwände 314 des Materials 306 mit geringer dielektrischer Konstante sondern auch vollständig die innere Oberfläche 333 einer jeden Pore 332 entlang der Seitenwände 314. Die Oxidschicht 350 wird vorzugsweise durch Atomlagenabscheidung (ALD) gemäß einer Ausführungsform ausgebildet. Vorzugsweise weist die Oxidschicht 350 SiO₂ auf und besitzt eine Dicke von beispielsweise 2 bis 20 nm. Alternativ kann die Oxidschicht 350 eine Dicke von 20 nm oder darunter aufweisen. Die Oxidschicht 350 wird vorzugsweise bei einer niedrigen Temperatur, zum Beispiel bei ca. 450 Grad Celsius oder weniger abgeschieden, die für eine BEOL-Prozessierung geeignet ist. Insbesondere wird die Oxidschicht 350 bei einer Temperatur von ca. 100 bis 250 Grad Celsius für eine Zeitdauer von beispielsweise ca. 30 Minuten abgeschieden.
Die Oxidschicht 350 beschichtet die innere Oberfläche 333 der Pore 332 derart, dass weiterhin in der Seitenwand 328 eine Vertiefung bestehen bleibt. Vorzugsweise besitzt der Abscheideprozess für die Oxidschicht 350 eine gute Stufenabdeckung, wodurch kein Bereich des Materials 306 mit geringer dielektrischer Konstante existiert, der nicht von der Oxidschicht 350 bedeckt wäre, wodurch eine Kupfer-Migration in das Material 306 mit geringer dielektrischer Konstante verhindert werden kann.
In einem weiteren Ausführungsbeispiel wird die Oxidschicht 350 dadurch ausgebildet, dass das Werkstück 302 einem Ausgangsmaterial bzw. Precursor 352 und einem Oxidationsmittel 354 gemäß 4 ausgesetzt wird. Ein optional vorhandener Katalysator 356 kann einer Kammer 358 zugeführt werden, während das Werkstück 302 erwärmt wird. Das Ausgangsmaterial bzw. der Precursor 352 kann beispielsweise SiH₄, SiCl₄ oder Si₂Cl₆ enthalten. Alternativ kann das Ausgangsmaterial 352 beispielsweise auch andere Materialien aufweisen. Das Oxidationsmittel 354 enthält vorzugsweise zum Beispiel H₂O, H₂O₂, verdünntes H₂O₂, N₂O oder Kombinationen hiervon. Das Oxidationsmittel 354 kann unter dem unmittelbaren oder mittelbaren Plasmakatalysator 356 in seine Bestandteile zerlegt werden, um gemäß einem Ausführungsbeispiel die Abscheidung der Oxidschicht 350 zu verbessern und zu steuern. Das Werkstück 302 kann beispielsweise auf eine Temperatur von ca. 450 Grad Celsius oder darunter während der Abscheidung der Oxidschicht 350 erwärmt werden. Wenn der optionale Katalysator 356 verwendet wird, enthält der Katalysator 356 vorzugsweise z. B. Pyridin.
Wiederum Bezug nehmend auf 3A wird das Werkstück 302 anschließend mit herkömmlichen Verfahren prozessiert, um das strukturierte Material 306 mit geringer dielektrischer Konstante mit elektrisch leitendem Material 318 aufzufüllen und dadurch die elektrisch leitenden Leitbahnen auszubilden. Beispielsweise wird eine Liner-Schicht 316 über der Oxidschicht 350 abgeschieden und ein elektrisch leitendes Material 318, welches Kupfer enthält, über der Liner-Schicht 316 abgeschieden. Die Liner-Schicht 316 kann eine erste elektrisch leitende Liner-Schicht und eine Keimschicht aufweisen, wie sie anhand der 1A bis 1D beschrieben wurde. Das Werkstück 302 wird daraufhin einem CMP-Prozess unterworfen, bei dem das elektrisch leitende Material 318 und die Liner-Schicht 316 von der oberen Oberfläche der Hartmaske 308 oder, falls diese Hartmaske 308 nicht verwendet wird, von der oberen Oberfläche des porösen Materials 306 mit geringer dielektrischer Konstante entfernt wird. Vorzugsweise sollte verhindert werden, dass das elektrisch leitende Material 318 direkt an das Material 306 mit geringer dielektrischer Konstante durch die Oxidschicht 350 anstößt. Vielmehr liegt das elektrisch leitende Material 318 in der Nähe der Keimschicht/Liner-Schicht 316, welche direkt an die Oxidschicht 350 anstößt, so dass das elektrisch leitende Material 318 das Material 306 mit geringer dielektrischer Konstante nicht direkt berührt, wodurch keine Pfade für eine Kupferdiffusion im Material 306 mit geringer dielektrischer Konstante entstehen können.
Eine optionale Abdeckschicht 320 kann, wie in 3A dargestellt ist, über der Hartmaske 308 und dem elektrisch leitenden Material 318 abgeschieden werden. Die Abdeckschicht 320 kann beispielsweise SiN, SiC oder mit Stickstoff dotiertes Siliziumcarbid oder andere Materialien aufweisen. Die Abdeckschicht 320 verhindert ein Ausdiffundieren des Kupfers aus dem elektrisch leitenden Material 318 in das darüber liegende Material 322 mit geringer dielektrischer Konstante, welches als Nächstes abgeschieden wird.
Das Verfahren kann ebenso dazu verwendet werden, eine Kupfermigration in einer Dual-Damascene-Struktur 326 zu verhindern, wie sie in einer nachfolgend abgeschiedenen zweiten Materialschicht 322 mit geringer dielektrischer Konstante dargestellt ist. Das zweite Material 322 mit geringer dielektrischer Konstante kann beispielsweise eine Dicke von 150 bis 450 nm aufweisen, obwohl die zweite Materialschicht 322 mit geringer dielektrischer Konstante alternativ andere Dicken aufweisen kann. Über dem zweiten Material 322 mit geringer dielektrischer Konstante kann gemäß der Darstellung eine Hartmaske 324 abgeschieden werden. Die Hartmaske 324 kann beispielsweise ähnliche Materialien und Dicken aufweisen, wie sie für die Hartmaske 308 beschrieben wurden. Die optionale Hartmaske 324 und das zweite Material 322 mit geringer dielektrischer Konstante werden mit der Dual-Damascene-Struktur 326 strukturiert. Beispielsweise kann zunächst die Struktur für die engeren Vias 339 strukturiert werden, gefolgt von einer nachfolgenden Strukturierung der breiteren elektrisch leitenden Leitbahnbereiche 338. Alternativ können als erstes die breiteren elektrisch leitenden Leitbahnen 338 strukturiert werden, gefolgt von einer Strukturierung der schmäleren Vias 339.
Gemäß einer Ausführungsform der vorliegenden Erfindung wird daraufhin über dem strukturierten Material 322 mit geringer dielektrischer Konstante eine Oxidschicht 350 ausgebildet. Wiederum enthält die Oxidschicht 350 vorzugsweise ALD-SiO₂, welches nicht nur die Seitenwände 328 und die horizontalen Oberflächen 330 des strukturierten Materials 322 mit geringer dielektrischer Konstante, sondern auch die inneren Oberflächen 333 einer jeden Pore 332 entlang der Seitenwand 328, welche während des Strukturierungsprozesses des Materials 322 mit geringer dielektrischer Konstante gemäß 3C geöffnet wurde, vollständig beschichtet aber nicht auffüllt. Dies ist dahin gehend vorteilhaft, dass beim aufeinanderfolgenden Abscheiden der elektrisch leitenden Liner-Schicht 334, der Keimschicht 336 und des elektrisch leitenden Materials 338/339, wie in 3D dargestellt ist, die Oxidschicht 350 an der inneren Oberfläche 333 der Poren 332 eine Migration oder Diffusion des im elektrisch leitenden Material 338/339 und der Liner-Schicht 334/336 enthaltenen Kupfers in das zweite Material 322 mit geringer dielektrischer Konstante verhindert, wodurch eine Ausbildung von Kurzschlüssen und anderen Zuverlässigkeitsproblemen verhindert wird.
Eine optionale (nicht dargestellte) Abdeckschicht kann über der Hartmaske 324 und dem elektrisch leitenden Material 338 abgeschieden sein. Die Abdeckschicht kann beispielsweise ähnliche Materialien und Schichtdicken aufweisen wie die vorstehend beschriebene Abdeckschicht 320. Die Abdeckschicht verhindert eine Ausdiffusion von Kupfer aus ebenfalls nicht dargestellten und nachfolgend abgeschiedenen Materialien mit geringer dielektrischer Konstante. Eine Mehrebenen-Verdrahtungsstruktur mit verbesserter Zuverlässigkeit und ohne Kupfermigration kann somit durch Abscheiden, Strukturieren und Prozessieren einer Vielzahl von Materialschichten mit geringer dielektrischer Konstante unter Verwendung des hier beschriebenen Herstellungsprozesses hergestellt werden.
Die 4 zeigt eine schematische Darstellung der Kammer 358 in der die ALD-SiO₂-Oxidschicht 350 über den hier beschriebenen Materialien 306 und 322 mit geringer dielektrischer Konstante ausgebildet werden kann. Das Werkstück 302 mit den strukturierten Materialien 306 oder 322 mit geringer dielektrischer Konstante wird in der Kammer 358 angeordnet. Das Ausgangsmaterial bzw. der Precursor 352, das Oxidationsmittel 354 und der Katalysator 356 werden, wie dargestellt, der Kammer 358 über Rohre zugeführt. Daraufhin wird die Kammer 358 auf die gewünschte Temperatur erwärmt, welche vorzugsweise unterhalb von ca. 450 Grad Celsius liegt, was beispielsweise eine maximale Prozesstemperatur für den BEOL darstellt. Das Werkstück 302 kann beispielsweise für dreißig Minuten oder kürzer auf 100 bis 450 Grad Celsius erwärmt werden.
Die Oxidschicht 350 wurde derart beschrieben, dass sie vorzugsweise unter Verwendung eines ALD-Verfahrens ausgebildet wird. Alternativ kann die Oxidschicht 350 jedoch auch dadurch ausgebildet werden, dass Siliziumdioxid in der Anwesenheit von Kohlenwasserstoff oder einem Dotierstoff wie zum Beispiel F oder B abgeschieden wird.
Während die Poren 332 des hier beschriebenen Materials mit geringer dielektrischer Konstante einen Durchmesser d von 10 nm oder größer aufweisen, können Vorteile von Ausführungsbeispielen der vorliegenden Erfindung insbesondere in Materialien mit geringer dielektrischer Konstante gesehen werden, welche beispielsweise eine Porengröße von 10 bis 20 nm oder größer aufweisen.
Die hier beschriebenen Hartmasken 308 und 324 sind optional und können vollständig weggelassen werden, oder sie können nach dem hier beschriebenen CMP-Prozessen zum Entfernen des überschüssigen elektrisch leitenden Materials 318 und 338/339 von den oberen Oberflächen der Materialien 306 und 322 mit geringer dielektrischer Konstante entfernt werden.
Ausführungsformen der vorliegenden Erfindung beinhalten Verfahren zum Ausbilden einer Oxidschicht 350 über damascene-strukturierten Materialschichten 306 und 322 mit geringer dielektrischer Konstante für eine Halbleitervorrichtung 300. Ausführungsformen der vorliegenden Erfindung beinhalten ebenso eine Halbleitervorrichtung mit einem Werkstück 302 und einem Material 306 und/oder 322 mit geringer dielektrischer Konstante, welches über dem Werkstück 302 angeordnet ist. Das Material 306 und/oder 322 mit geringer dielektrischer Konstante beinhaltet eine Vielzahl von Poren 332, wobei jede Pore 332 eine innere Oberfläche 333 aufweist. Im Material 306 und/oder 322 mit geringer dielektrischer Konstante wird eine Struktur ausgebildet, wobei zumindest eine Pore 332 an einer Seitenwand 314/328 oder 330 des strukturierten Materials 306 und/oder 322 mit geringer dielektrischer Konstante geöffnet wird, um die innere Oberfläche 333 der Pore 332 freizulegen. Die Halbleitervorrichtung 300 beinhaltet eine Oxidschicht 350, die über den Seitenwänden und der inneren Oberfläche 333 der geöffneten zumindest einen Pore 332 des strukturierten Materials mit geringer dielektrischer Konstante angeordnet ist. Ein elektrisch leitendes Material 318 oder 338/339 ist innerhalb des Materials 306 oder 322 mit geringer dielektrischer Konstante angeordnet.
Vorteile der erfindungsgemäßen Ausführungsformen beinhalten die Schaffung eines Verfahrens zum Ausbilden einer Mehrebenen-Halbleitervorrichtung 300, wobei eine Oxidschicht 350 über den inneren Oberflächen 333 von Poren 332 entlang der Seitenwände 314 und 328 und der horizontalen Oberflächen 330 eines porösen Materials 306 oder 322 mit geringer dielektrischer Konstante angeordnet ist, um eine Migration und eine Diffusion von Kupfer in das Material 306 oder 322 mit geringer dielektrischer Konstante zu verhindern. Daraus ergibt sich eine verbesserte Zuverlässigkeit der Halbleitervorrichtung 300, eine verringerte Anzahl von Fehlfunktionen in der Vorrichtung 300 sowie eine verbesserte Ausbeute.

Claims

Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Bereitstellen eines Werkstücks (302); Abscheiden eines Materials (306) mit geringer dielektrischer Konstante über dem Werkstück (302), wobei das Material mit geringer dielektrischer Konstante eine Vielzahl von Poren (332) aufweist und jede Pore eine innere Oberfläche (333) besitzt; Entfernen eines Abschnitts des Materials (306) mit geringer dielektrischer Konstante zum Ausbilden einer Struktur im Material mit geringer dielektrischer Konstante, wobei die innere Oberfläche (333) von zumindest einer Pore (332) entlang einer Seitenwand (314) des strukturierten Materials mit geringer dielektrischer Konstante freigelegt wird; Beschichten der Seitenwand (314) und der inneren Oberfläche (333) jeder der zumindest einen freigelegten Pore (332) des Materials mit geringer dielektrischer Konstante mit einer Oxidschicht (350) derart, dass weiterhin in der Seitenwand (328) eine Vertiefung bestehen bleibt, ohne die Pore (332) vollständig aufzufüllen; und Abscheiden eines elektrisch leitenden Materials (318) auf der Oxidschicht (350) an der Seitenwand (314) und innerhalb jeder der freigelegten zumindest einen Pore (332).
Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Beschichten mit der Oxidschicht (350) eine Atomlagenabscheidung (ALD) aufweist.
Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass das Beschichten mit der Oxidschicht (350) eine Abscheidung von SiO₂ aufweist.
Verfahren nach Patentanspruch 3, dadurch gekennzeichnet, dass das Beschichten mit der Oxidschicht (350) die Schritte aufweist, wonach das Werkstück (302) einem Precursor (352) und einem Oxidationsmittel (354) ausgesetzt wird, und das Werkstück (302) erwärmt wird.
Verfahren nach Patentanspruch 4, dadurch gekennzeichnet, dass beim Aussetzen des Werkstücks das Werkstück (302) einem SiH₄, SiCl₄ oder Si₂Cl₆ als Precursor (352) ausgesetzt wird.
Verfahren nach Patentanspruch 4 oder 5, dadurch gekennzeichnet, dass beim Aussetzen des Werkstücks das Werkstück (302) einem H₂O, H₂O₂, verdünntem H₂O₂, N₂O oder Kombinationen hiervon als Oxidationsmittel (354) ausgesetzt wird.
Verfahren nach einem der Patentansprüche 4 bis 6, dadurch gekennzeichnet, dass die Erwärmung des Werkstücks eine Erwärmung des Werkstücks (302) auf eine Temperatur von 450 Grad Celsius oder darunter darstellt.
Verfahren nach einem der Patentansprüche 4 bis 7, dadurch gekennzeichnet, dass das Werkstück (302) einem Katalysator (356) ausgesetzt wird.
Verfahren nach Patentanspruch 8, dadurch gekennzeichnet, dass der Katalysator (356) Pyridin aufweist.
Verfahren nach einem der Patentansprüche 3 bis 9, dadurch gekennzeichnet, dass das Beschichten mit der Oxidschicht (350) ein Abscheiden von Siliziumdioxid und einem Kohlenwasserstoff oder einem Dotierstoff aufweist.
Verfahren nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass das Material (306) mit geringer dielektrischer Konstante zumindest eine Pore (332) mit einem Durchmesser von 10 nm oder größer aufweist.
Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass die Oxidschicht (350) eine Dicke von 20 nm oder kleiner aufweist.
Verfahren nach einem der Patentansprüche 1 bis 12, dadurch gekennzeichnet, dass das Abscheiden des elektrisch leitenden Materials: ein Abscheiden einer Liner-Schicht (316) über der Oxidschicht (350); ein Abscheiden einer Keimschicht über der Liner-Schicht (316); und ein Abscheiden eines Kupfer enthaltenden Materials (318) über der Keimschicht aufweist, um das strukturierte Material mit geringer dielektrischer Konstante aufzufüllen.
Verfahren nach Patentanspruch 13, dadurch gekennzeichnet, dass das Abscheiden der Liner-Schicht (316) ein Abscheiden einer Doppelschicht von Ta und TaN darstellt, wobei das Abscheiden der Keimschicht ein Abscheiden von Cu darstellt, und wobei das Abscheiden des Kupfer enthaltenden Materials (318) einen Elektroplattier-Prozess darstellt.
Verfahren nach einem der Patentansprüche 1 bis 14, dadurch gekennzeichnet, dass nach dem Abscheiden des Materials mit geringer dielektrischer Konstante eine Hartmaske (308) über dem Material (306) mit geringer dielektrischen Konstante abgeschieden wird, wobei das Entfernen eines Abschnitts des Materials mit geringer dielektrischer Konstante ein Entfernen eines Abschnitts der Hartmaske darstellt, wobei das Abscheiden des elektrisch leitenden Materials innerhalb des strukturierten Materials mit geringer dielektrischer Konstante ein Abscheiden von elektrisch leitendem Material über einer oberen Oberfläche des nicht strukturierten Materials mit geringer dielektrischer Konstante darstellt und ferner ein Entfernen von überschüssigem elektrisch leitendem Material von der oberen Oberfläche von zumindest dem Material mit der geringen dielektrischen Konstante aufweist.
Verfahren nach Patentanspruch 15, dadurch gekennzeichnet, dass ferner die Hartmaske (308) vom Material (306) mit der geringen dielektrischen Konstante entfernt wird.
Verfahren nach einem der Patentansprüche 1 bis 16, dadurch gekennzeichnet, dass das Entfernen des Abschnitts des Materials mit der geringen dielektrischen Konstante ein Ausbilden einer Single-Damascene-Struktur (312) darstellt, wobei das Abscheiden des elektrisch leitenden Materials ein Ausbilden von Vias oder elektrisch leitenden Leitungen innerhalb des strukturierten Materials mit geringer dielektrischer Konstante darstellt.
Verfahren nach einem der Patentansprüche 1 bis 16, dadurch gekennzeichnet, dass das Entfernen des Abschnitts des Materials mit geringer dielektrischer Konstante ein Ausbilden einer Dual-Damascene-Struktur (326) darstellt, wobei das Abscheiden des elektrisch leitenden Materials ein Ausbilden von sowohl Vias (339) und elektrisch leitenden Leitungen (338) innerhalb des strukturierten Materials mit geringer dielektrischer Konstante darstellt.
Halbleitervorrichtung mit: einem Werkstück (302); einem Material (306) mit geringer dielektrischer Konstante, welches über dem Werkstück (302) angeordnet ist, wobei das Material mit geringer dielektrischer Konstante eine Vielzahl von Poren (332) aufweist und jede Pore eine innere Oberfläche (333) besitzt, und wobei eine Struktur (312) im Material mit geringer dielektrischer Konstante ausgebildet ist, wobei zumindest eine Pore (332) an einer Seitenwand (314) des strukturierten Materials mit geringer dielektrischer Konstante zum Freilegen der inneren Oberfläche (333) der Pore geöffnet ist; einer Oxidschicht (350), die über der Seitenwand (314) und der inneren Oberfläche (333) jeder der geöffneten zumindest einen Pore (332) des strukturierten Materials mit geringer dielektrischer Konstante derart angeordnet ist, dass weiterhin in der Seitenwand (328) eine Vertiefung bestehen bleibt, ohne die Pore (332) vollständig aufzufüllen; und einem elektrisch leitenden Material (318), welches auf der Oxidschicht (350) an der Seitenwand (314) und innerhalb jeder der freigelegten zumindest einen Pore (332) angeordnet ist.
Halbleitervorrichtung nach Patentanspruch 19, dadurch gekennzeichnet, dass die Oxidschicht (350) SiO₂ aufweist, welches durch Atomlagenabscheidung (ALD) abgeschieden ist.
Halbleitervorrichtung nach Patentanspruch 19 oder 20, dadurch gekennzeichnet, dass die Oxidschicht (350) SiO₂ und einen Kohlenwasserstoff oder einen Dotierstoff aufweist.
Halbleitervorrichtung nach einem der Patentansprüche 19 bis 21, dadurch gekennzeichnet, dass die Poren (332) einen Durchmesser von 10 nm oder größer aufweisen.
Halbleitervorrichtung nach einem der Patentansprüche 19 bis 22, dadurch gekennzeichnet, dass die Oxidschicht (350) eine Dicke von 20 nm oder kleiner aufweist.
Halbleitervorrichtung nach einem der Patentanspruch 19 bis 23, dadurch gekennzeichnet, dass das elektrisch leitende Material eine Liner-Schicht (316), die über der Oxidschicht (350) angeordnet ist; eine Keimschicht, die über der Liner-Schicht (316) angeordnet ist; und ein Kupfer enthaltendes Material (318) aufweist, welches über der Keimschicht angeordnet ist.
Halbleitervorrichtung nach Patentanspruch 24, dadurch gekennzeichnet, dass die Liner-Schicht (316) eine Doppelschicht von Ta und TaN und die Kupferschicht Cu aufweist.
Halbleitervorrichtung nach einem der Patentansprüche 19 bis 25, dadurch gekennzeichnet, dass eine Hartmaske (308) über dem Material (306) mit geringer dielektrischer Konstante angeordnet ist.
Halbleitervorrichtung nach einem der Patentansprüche 19 bis 26, dadurch gekennzeichnet, dass die Struktur (312) des Materials mit geringer dielektrischer Konstante eine Single-Damascene-Struktur aufweist, wobei das elektrisch leitende Material Vias oder elektrisch leitende Leitungen enthält.
Halbleitervorrichtung nach einem der Patentansprüche 19 bis 26, wobei die Struktur (326) des Materials mit geringer dielektrischer Konstante eine Dual-Damascene-Struktur darstellt, wobei das elektrisch leitende Material Vias (339) und elektrisch leitende Leitungen (338) aufweist.