KR20120120729A - 반도체장치의 금속패턴 제조 방법 - Google Patents

반도체장치의 금속패턴 제조 방법 Download PDF

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Abstract

본 발명은 금속패턴의 단락 및 언에치를 방지하면서 미세패턴의 형성이 가능한 반도체 장치의 금속패턴 제조 방법을 제공하기 위한 것으로, 기판 상부에 금속막을 형성하는 단계; 상기 금속막 상부에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 희생패턴을 형성하는 단계; 상기 희생패턴의 측벽에 스페이서패턴을 형성하는 단계; 상기 희생패턴을 제거하는 단계; 상기 스페이서패턴을 식각장벽으로 상기 하드마스크층을 식각하여 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴의 상부 및 측벽에 식각보호막을 형성하는 단계; 및 상기 식각보호막을 식각장벽으로 상기 금속막에 1차 및 2차 식각을 진행하여 금속패턴을 형성하는 단계를 포함하며, 하드마스크패턴의 측벽에 보호하기 위해 식각보호막을 형성하고, 금속패턴을 형성하기 위한 2번의 식각공정을 진행함으로써 금속패턴의 선폭을 확보하면서 동시에 언에치(Unetch)를 방지하여 온전한 금속패턴의 형성을 가능케하는 효과가 있다.

Description

반도체장치의 금속패턴 제조 방법{METHOD FOR MANUFACTURING METAL PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체장치의 금속패턴 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴의 미세화가 진행되고 있으나, 현재의 감광막으로는 해상도의 한계로 미세패턴을 형성하기 어려운 문제점이 있다. 이에 따라, SPT(Spacer Pattern Technology) 공정을 이용한 미세패턴 형성방법이 제안되었다.
한편, 소자의 동작 속도를 위해 금속패턴이 적용되고 있다. 특히, 텅스텐을 금속패턴으로 사용하는 경우 텅스텐 식각가스로 불소계열의 가스가 사용됨에 따라 텅스텐막 상부의 하드마스크질화막에 측면손실이 발생하며, 식각을 계속 진행하면 결국 텅스텐막이 중간에 끊어지는 단락(Short)이 발생하는 문제점이 있다. 더욱이, 하드마스크질화막의 측면손실을 고려하여 폴리머 계열의 가스를 사용하면 텅스텐막이 완전히 식각되지 않아 패턴 형성이 되지 않는 언에치(Unetch)가 발생하며, 언에치를 해결하고 폴리머 계열의 가스 사용시 낮은 식각속도를 보상하기 위해 하드마스크질화막 상부의 마스크 높이를 증가시키는 경우 SPT 공정 특성상 일정 높이 이상으로 마스크의 높이가 높아지는 경우 리프팅(Lifting)이 발생하는 문제점이 있다.
도 1은 종래 기술에 따른 문제점을 설명하기 위한 TEM사진이다.
도 1을 참고하면, 측면손실로 인해 텅스텐막이 단락되고, 하부층까지 완전히 식각되지 못해서 패턴 형성이 되지 않은 언에치(Unetch)가 발생한 것을 확인할 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 금속패턴의 단락 및 언에치를 방지하면서 미세패턴의 형성이 가능한 반도체 장치의 금속패턴 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 금속패턴 제조 방법은 기판 상부에 금속막을 형성하는 단계; 상기 금속막 상부에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 희생패턴을 형성하는 단계; 상기 희생패턴의 측벽에 스페이서패턴을 형성하는 단계; 상기 희생패턴을 제거하는 단계; 상기 스페이서패턴을 식각장벽으로 상기 하드마스크층을 식각하여 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴의 상부 및 측벽에 식각보호막을 형성하는 단계; 및 상기 식각보호막을 식각장벽으로 상기 금속막에 1차 및 2차 식각을 진행하여 금속패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 하드마스크층은 하드마스크질화막, 카본막, 실리콘산화질화막 및 폴리실리콘막의 적층구조를 포함하고, 상기 희생패턴은 카본막을 포함하되, 상기 희생패턴은 SOC(Spin On Carbon)막 또는 비정질카본막을 포함하는 것을 특징으로 한다.
또한, 상기 희생패턴을 제거하는 단계는, 산소스트립 공정으로 진행하는 것을 특징으로 한다.
또한, 상기 스페이서패턴은 산화막으로 형성하되, 상기 스페이서패턴은 저온산화막(ULTO, Ultra Low Temperature Oxide)을 포함하는 것을 특징으로 한다.
또한, 상기 식각보호막은 저온산화막(ULTO, Ultra Low Temperature Oxide)을 포함하되, 상기 저온산화막은 75℃?100℃의 온도에서 형성하고, 상기 식각보호막은 30Å?50Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 1차 식각은 NF3 및 Cl2의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 2차 식각은 상기 금속막의 식각과 동시에 상기 식각보호막을 제거하되, 상기 2차 식각은 CF4 및 Cl2의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 금속패턴 제조 방법은 하드마스크패턴의 측벽에 보호하기 위해 식각보호막을 형성하고, 금속패턴을 형성하기 위한 2번의 식각공정을 진행함으로써 금속패턴의 선폭을 확보하면서 동시에 언에치(Unetch)를 방지하여 온전한 금속패턴의 형성을 가능케하는 효과가 있다.
도 1은 종래 기술의 문제점을 설명하기 위한 TEM사진,
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 금속패턴 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 금속패턴 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(11) 상부에 금속막(12), 하드마스크질화막(13), 제1카본막(14), 제1실리콘산화질화막(15), 폴리실리콘막(16), 제2카본막(17), 제2실리콘산화질화막(18) 및 반사방지막(19)을 적층한다.
기판(11)은 게이트패턴 및 랜딩플러그 콘택 등의 소정공정이 완료된 기판을 포함한다.
금속막(12)은 금속전극으로 사용하기 위한 것으로, 예컨대 텅스텐(Ｗ)막으로 형성한다. 하드마스크질화막(13)은 금속막(12)을 식각하는 식각장벽 역할을 하며, 금속막(12)을 텅스텐막으로 사용하는 경우 텅스텐의 산화방지를 위한 산화방지막 역할을 한다.
제1카본막(14)은 하드마스크질화막(13)의 식각장벽 역할을 한다. 제1카본막(14)을 비정질카본을 포함하며, 후속 폴리실리콘막(16) 형성시 고온으로 인해 리프팅(Lifting)이 발생하는 것을 방지하기 위해 적어도 500℃ 이상의 온도에서 형성한다.
제2카본막(17)은 후속 스페이서 패턴 형성을 위한 희생패턴 역할을 하며, SOC(Spin On Carbon)막 또는 비정질카본막을 포함한다. 제2카본막(17)을 비정질카본막으로 형성하는 경우에는 리프팅을 고려하지 않아도 되므로 제1카본막(14)보다 저온에서 형성한다.
이어서, 반사방지막(19) 상에 감광막패턴(20)을 형성한다. 감광막패턴(20)은 스페이서 패턴 형성을 위한 희생패턴 영역을 정의하기 위한 것으로, 라인타입으로 패터닝한다. 감광막패턴(20)은 스페이서 패턴 형성을 고려하여 선폭을 조절하며, 바람직하게는 라인:스페이스의 비율이 1:3이 되도록 조절한다.
도 2b에 도시된 바와 같이, 감광막패턴(20, 도 2a 참조)을 식각장벽으로 반사방지막(19, 도 2a 참조), 제2실리콘산화질화막(18, 도 2a 참조)을 식각한다.
이어서, 제2카본막(17, 도 2a 참조)을 식각하여 희생패턴(17A)을 형성한다. 희생패턴(17A)의 형성이 완료되는 시점에서 감광막패턴(20, 도 2a 참조) 및 반사방지막(19, 도 2a 참조)은 모두 제거되며, 제2실리콘산화질화막패턴(18A)만 잔류한다.
도 2c에 도시된 바와 같이, 희생패턴(17A)을 포함하는 전체구조의 단차를 따라 스페이서막(21)을 형성한다. 스페이서막(21)은 희생패턴(17A) 및 폴리실리콘막(16)에 대해 식각선택비를 갖는 물질로 형성한다.
스페이서막(21)은 산화막으로 형성할 수 있으며, 산화막은 예컨대 저온산화막(ULTO, Ultra Low Temperature Oxide)을 포함한다. 저온산화막(ULTO)은 75℃?100℃의 온도에서 형성되며, 우수한 단차피복성(Step Coverage) 및 두께 균일도(Uniformity)를 갖고 있으므로, 오버행(Overhang) 등의 발생없이 전체구조의 단차를 따라 균일한 두께로 스페이서막(21)을 형성할 수 있다.
도 2d에 도시된 바와 같이, 스페이서막(21, 도 2c 참조)을 식각하여 희생패턴(17A, 도 2c 참조)의 측벽에 스페이서패턴(21A)을 형성한다. 스페이서패턴(21A) 형성시 희생패턴(17A)이 노출되도록 제2실리콘산화질화막패턴(18A, 도 2c 참조)이 제거되는 타겟으로 식각을 진행한다.
이어서, 스페이서패턴(21A) 사이의 희생패턴(17A)을 제거한다. 희생패턴(17A)은 건식식각으로 제거할 수 있다. 희생패턴(17A)을 카본막(예컨대, SOC막 또는 비정질카본막)으로 형성하는 경우 산소스트립공정으로 제거한다.
따라서, 폴리실리콘막(16) 상부에는 스페이서패턴(21A)만 잔류한다.
도 2e에 도시된 바와 같이, 스페이서패턴(21A)을 식각장벽으로 폴리실리콘막(16, 도 2d 참조)을 식각하여 폴리실리콘패턴(16A)을 형성한다.
이어서, 스페이서패턴(21A)을 제거한다. 스페이서패턴(21A)이 산화막인 경우 습식식각으로 제거하며, 습식식각은 BOE(Buffered Oxide Etchant) 또는 HF용액으로 진행할 수 있다.
따라서, 비대칭성을 갖는 소뿔모양의 스페이서패턴(21A)이 제거되어 일정한 패턴을 정의하는 폴리실리콘패턴(16A)이 형성된다.
도 2f에 도시된 바와 같이, 폴리실리콘패턴(16A)을 식각장벽으로 제1실리콘산화질화막(15, 도 2e 참조), 제1카본막(14, 도 2e 참조) 및 하드마스크질화막(13, 도 2e 참조)을 식각한다.
따라서, 금속막(12) 상부에 하드마스크질화막패턴(13A), 제1카본막패턴(14A), 제1실리콘산화질화막패턴(15A) 및 폴리실리콘패턴(16A)이 형성된다. 폴리실리콘패턴(16A)은 하부층 식각시 일정두께 손실될 수 있다.
하드마스크질화막패턴(13A), 제1카본막패턴(14A) 및 제1실리콘산화질화막패턴(15A)을 형성하기 위한 식각공정은 폴리실리콘패턴(16A)에 대해 식각선택비를 높이는 조건으로 진행하는 것이 바람직하다. 특히, 식각공정은 후속 식각보호막의 두께를 고려하여 패턴의 선폭(Critical Dimension)을 예상선폭보다 좁아지도록 진행한다. 이를 위해, 식각공정은 500?800Ｗ의 탑소스를 인가하고, 150Ｗ?350Ｗ의 바이어스 파워를 인가하며, Cl2 및 N2의 혼합가스를 사용하여 진행한다.
설명의 편의를 위해 하드마스크질화막패턴(13A), 제1카본막패턴(14A), 제1실리콘산화질화막패턴(15A) 및 폴리실리콘패턴(16A)을 묶어서 '하드마스크패턴'이라고 하기로 한다.
도 2g에 도시된 바와 같이,하드마스크패턴을 포함하는 전체구조의 단차를 따라 식각보호막(22)을 형성한다. 식각보호막(22)은 하드마스크패턴과 금속막(12) 간의 식각선택비를 증가시키고, 하드마스크패턴의 측벽손실을 방지하여 결과적으로 금속막(12)의 단락(Short)을 방지하는 역할을 한다.
식각보호막(22)은 금속막(12)이 산화되지 않는 온도로 형성하되, 산화막으로 형성할 수 있으며, 산화막은 예컨대 저온산화막(ULTO, Ultra Low Temperature Oxide)을 포함한다. 저온산화막(ULTO)은 75℃?100℃의 온도에서 형성되어 금속막(12)의 산화를 방지하면서, 우수한 단차피복성(Step Coverage) 및 두께 균일도(Uniformity)를 갖고 있으므로, 오버행(Overhang) 등의 발생없이 전체구조의 단차를 따라 균일한 두께로 형성된다.
식각보호막(22)은 하드마스크패턴의 측벽손실을 방지하면서 금속막(12) 식각에 영향을 주지 않는 두께로 형성하되, 예컨대 30Å?50Å의 두께로 형성할 수 있다.
이어서, 식각보호막(22)의 바닥부를 제거하여 금속막(12)을 노출시킨다. 식각보호막(22)의 바닥부를 제거하는 공정은 500?800Ｗ의 탑소스를 인가하고, 200Ｖ?300Ｖ의 바이어스 파워를 인가하며, CF4 및 CHF3의 혼합가스를 사용하여 진행한다.
이어서, 하드마스크패턴의 측벽을 보호하면서 금속막(12)을 식각하되 1차 식각 및 2차식각으로 나누어 진행하며, 1차 식각에 대하여는 도 2h에서 2차 식각에 대하여는 도 2i에서 설명하기로 한다.
도 2h에 도시된 바와 같이, 식각보호막(22) 사이로 노출된 금속막(12)에 1차 식각을 진행한다. 1차 식각은 불소(F)의 함유량이 많은 NF3 및 Cl2의 혼합가스를 사용하여 비등방성 식각으로 진행한다. 이를 위해, 500?800Ｗ의 탑소스를 인가하고, 100Ｖ?200Ｖ의 바이어스 파워를 인가하여 식각을 진행한다.
1차 식각시 불소의 함유량이 많은 식각가스를 사용하고 있으나, 식각보호막(22)에 의해 하드마스크패턴의 측벽이 보호되므로, 패턴의 선폭을 충분히 확보할 수 있다.
1차 식각이 진행되면서 폴리실리콘막패턴(16A, 도 2g 참조), 제1실리콘산화질화막(15A, 도 2g 참조)이 제거되고, 제1카본막(14A) 및 식각보호막(22)이 일부 식각될 수 있으나, 질화막패턴(13A)은 식각보호막(22)에 의해 보호되어 손실되지 않으므로 금속막(12) 식각시 선폭 변화에 영향을 주지 않는다.
계속해서 도 2i에 도시된 바와 같이, 2차 식각을 진행하여 금속패턴(12A)을 형성한다. 2차 식각은 1차 식각시 식각되지 않은 나머지 금속막(12, 도 2h 참조)을 모두 식각함과 동시에 하드마스크패턴의 측벽에 형성된 식각보호막(22, 도 2h 참조)을 제거하기 위해 진행된다. 이를 위해, 2차 식각은 텅스텐과 산화막의 식각이 가능한 CF4 및 Cl2 의 혼합가스를 사용하여 진행한다.
2차 식각에 의해 식각보호막(22, 도 2h 참조)에 의해 넓어진 선폭 역시 조절되어 미세패턴을 갖는 금속패턴(12A)이 형성된다.
위와 같이, 본 발명은 하드마스크패턴의 측벽을 보호하기 위해 식각보호막(22)을 형성하고, 금속패턴(12A)을 형성하기 위해 2번의 식각공정을 진행함으로써 금속패턴(12A)의 선폭을 확보하면서 동시에 언에치(Unetch)를 방지하여 온전한 패턴 형성을 가능케하는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 금속막
13 : 하드마스크질화막 14 : 제1카본막
15 : 제1실리콘산화질화막 16 : 폴리실리콘막
17 : 제2카본막 18 : 제2실리콘산화질화막
19 : 반사방지막 20 : 감광막패턴
21 : 스페이서막 22 : 식각보호막

Claims (13)

  1. 기판 상부에 금속막을 형성하는 단계;
    상기 금속막 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 희생패턴을 형성하는 단계;
    상기 희생패턴의 측벽에 스페이서패턴을 형성하는 단계;
    상기 희생패턴을 제거하는 단계;
    상기 스페이서패턴을 식각장벽으로 상기 하드마스크층을 식각하여 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴의 상부 및 측벽에 식각보호막을 형성하는 단계; 및
    상기 식각보호막을 식각장벽으로 상기 금속막에 1차 및 2차 식각을 진행하여 금속패턴을 형성하는 단계
    를 포함하는 반도체 장치의 금속패턴 제조 방법.
  2. 제1항에 있어서,
    상기 하드마스크층은 하드마스크질화막, 카본막, 실리콘산화질화막 및 폴리실리콘막의 적층구조를 포함하는 반도체 장치의 금속패턴 제조 방법.
  3. 제1항에 있어서,
    상기 희생패턴은 카본막을 포함하는 반도체 장치의 금속패턴 제조 방법.
  4. 제1항에 있어서,
    상기 희생패턴은 SOC(Spin On Carbon)막 또는 비정질카본막을 포함하는 반도체 장치의 금속패턴 제조 방법.
  5. 제1항에 있어서,
    상기 희생패턴을 제거하는 단계는,
    산소스트립 공정으로 진행하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서패턴은 산화막으로 형성하는 반도체 장치의 금속패턴 제조 방법.
  7. 제1항에 있어서,
    상기 스페이서패턴은 저온산화막(ULTO, Ultra Low Temperature Oxide)을 포함하는 반도체 장치의 금속패턴 제조 방법.
  8. 제1항에 있어서,
    상기 식각보호막은 저온산화막(ULTO, Ultra Low Temperature Oxide)을 포함하는 반도체 장치의 금속패턴 제조 방법.
  9. 제8항에 있어서,
    상기 저온산화막은 75℃?100℃의 온도에서 형성하는 반도체 장치의 금속패턴 제조 방법.
  10. 제1항에 있어서,
    상기 식각보호막은 30Å?50Å의 두께로 형성하는 반도체 장치의 금속패턴 제조 방법.
  11. 제1항에 있어서,
    상기 1차 식각은 NF3 및 Cl2의 혼합가스를 사용하여 진행하는 반도체 장치의 금속패턴 제조 방법.
  12. 제1항에 있어서,
    상기 2차 식각은 상기 금속막의 식각과 동시에 상기 식각보호막을 제거하는 반도체 장치의 금속패턴 제조 방법.
  13. 제1항에 있어서,
    상기 2차 식각은 CF4 및 Cl2의 혼합가스를 사용하여 진행하는 반도체 장치의 금속패턴 제조 방법.
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