KR100983432B1 - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 제1 하드마스크막을 순차적으로 형성하는 단계와, 상기 제1 하드 마스크막 및 상기 게이트 전극막을 패터닝하는 단계와, 상기 게이트 전극막을 포함한 전체 구조 상에 절연막, 제2 하드마스크막을 형성하는 단계와, 패터닝된 상기 게이트 전극막의 임계치수보다 큰 임계치수를 갖도록 상기 제2 하드마스크막 및 상기 절연막을 패터닝하는 단계, 및 상기 제2 하드마스크막을 제거한 후, 상기 절연막을 이용하여 상기 제2 도전막, 유전체막, 제1 도전막, 및 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자 및 이의 제조 방법을 개시한다.
게이트 패턴, 게이트 전극, 캡핑
Description
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 반도체 소자에서는 소자의 동작 속도를 증가시키기 위하여 게이트 전극막(15)을 비저항이 낮은 금속 물질 예를 들어 텅스텐을 사용한다. 그러나 텅스텐막은 열공정에 의해 쉽게 산화되고, 세정 공정시 세정 용액에 의해 쉽게 부식되거나 산화되어 용해되므로 후속 공정의 제약이 많다. 또한 게이트 패턴을 형성하기 위한 식각 공정시 식각 잔류물이 게이트 패턴 측벽에 붙어 누설 전류 패스(path)를 발생시켜 소자의 오동작을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 패턴 형성 공정시 게이트 전극막을 패터닝 한 후, 게이트 전극막을 포함한 전체 구조 상에 절연막 및 하드 마스크막을 형성한 후, 게이트 패턴 식각 공정을 실시하여 게이트 전극막의 측벽을 절연막으로 감싸 식각 공정시 게이트 전극막이 손상되는 것을 방지하고, 게이트 전극막의 식각 잔류막이 발생하는 것을 방지함으로써 소자의 누설 전류 발생을 억제할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막, 및 상기 게이트 전극막 측벽 및 상부에 형성된 절연막을 포함한다.
상기 보호막은 산화막이다. 상기 보호막은 상기 게이트 전극막 상부에 700 내지 1000Å의 두께로 형성다. 상기 게이트 전극막은 텅스텐(W)으로 구성된다.
상기 절연막의 임계치수는 상기 게이트 전극막의 임계치수 보다 10 내지 25％ 크다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 제1 하드마스크막을 순차적으로 형성하는 단계와, 상기 제1 하드 마스크막 및 상기 게이트 전극막을 패터닝하는 단계와, 상기 게이트 전극막을 포함한 전체 구조 상에 절연막, 제2 하드마스크막을 형성하는 단계와, 패터닝된 상기 게이트 전극막의 임계치수보다 큰 임계치수를 갖도록 상기 제2 하드마스크막 및 상기 절연막을 패터닝하는 단계, 및 상기 제2 하드마스크막을 제거한 후, 상기 절연막을 이용하여 상기 제2 도전막, 유전체막, 제1 도전막, 및 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
상기 절연막을 패터닝하는 단계는 상기 절연막이 상기 게이트 전극막의 상부 및 측벽에 잔류하도록 식각한다.
상기 절연막을 패터닝하는 단계는 상기 절연막의 임계치수가 상기 게이트 전극막의 임계치수 보다 10 내지 25％ 크도록 형성한다.
상기 제2 하드마스크막은 멀티 펑션 기능을 갖는 SOC막으로 형성한다.
상기 멀티 펑션 기능을 갖는 SOC막은 표면이 거친 상기 절연막 상에 형성되어 상부 표면을 평탄하여 단차를 감소킨다.
본 발명의 일실시 예에 따르면, 반도체 소자의 게이트 패턴 형성 공정시 게이트 전극막을 패터닝 한 후, 게이트 전극막을 포함한 전체 구조 상에 절연막 및 하드 마스크막을 형성한 후, 게이트 패턴 식각 공정을 실시하여 게이트 전극막의 측벽을 절연막으로 감싸 식각 공정시 게이트 전극막이 손상되는 것을 방지하고, 게이트 전극막의 식각 잔류막이 발생하는 것을 방지함으로써 소자의 누설 전류 발생을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 게이트 전극막(105), 및 하드 마스크막(106)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하 다. 게이트 전극막(105)은 금속막 예를 들어 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
이 후, 게이트 전극막(105)을 포함한 전체 구조 상에 제1 하드 마스크막(106), 및 제1 포토 레지스트 패턴(107)을 형성한다. 제1 하드 마스크막(106)은 제1 질화막(106a), 비정질 카본막(106b), 제2 질화막(106c)을 순차적으로 적층하여 형성할 수 있다. 비정질 카본막(106b)은 후속 식각 공정 후 제1 포토 레지스트 패턴(107)의 스크립 공정시 제거가 용이하여 게이트 전극막(105)의 단차를 개선하기 용이하다. 비정질 카본막(106b)은 1500Å 내지 3000Å의 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 제1 포토 레지스트 패턴을 이용하여 제1 하드 마스크막을 패터닝한다. 이 후, 패터닝된 제1 하드마스크막을 식각 마스크로 이용하는 식각 공정을 실시하여 게이트 전극막(105)을 패터닝한다. 이 후, 제1 하드마스크막을 제거한다. 이때 게이트 전극막(105) 상에 제1 질화막(106a)을 잔류시킬 수 있다.
도 4를 참조하면, 게이트 전극막(105)을 포함한 전체 구조 상에 절연막(108)을 형성한다. 절연막(108)은 산화막으로 형성하는 것이 바람직하다. 절연막(108)은 1000Å 내지 2500Å의 두께로 형성하는 것이 바람직하다.
이 후, 절연막(108)을 포함한 전체 구조 상에 제2 하드마스크막(109) 및 반 사 방지막(110)을 형성한다. 이 후, 반사 방지막(110) 상에 제2 포토 레지스트 패턴(111)을 형성한다.
제2 하드마스크막(109)은 멀티 펑션 기능을 갖는 SOC막으로 형성하는 것이 바람직하다. 멀티 펑션 기능이란 하드 마스크 기능외에 유동성이 좋은 물질로 제2 하드마스크막(109)을 형성함으로써, 하부 물질의 거칠기에 의한 표면의 단차를 완화시키고, 후속 형성되는 포토 레지스트 패턴의 노광 공정을 위해 반사 방지 기능을 포함하는 기능성을 지칭한다. 제2 하드마스크막(109)은 싱글 코팅 방식으로 형성하는 것이 바람직하다. 이는 표면이 거친 절연막(108) 상에 형성되어도 평탄한 상부면을 갖기 위함이다. 이로 인하여 제2 포토 레지스트 패턴(111)이 평탄한 기판에 형성되어 노광 공정의 오류를 감소시킬 수 있다. 반사 방지막(110)은 수소 함유 반사 방지막으로 형성하는 것이 바람직하다.
이때 제2 포토 레지스트 패턴(111)은 도 1의 제1 포토 레지스트 패턴(107)의 임계치수보다 10 내지 25％ 더 크게 형성하는 것이 바람직하다. 즉, 제2 포토 레지스트 패턴(111)은 게이트 전극막(105)의 임계치수보다 10 내지 25％ 더 크게 형성하는 것이 바람직하다.
도 5를 참조하면, 제2 포토 레지스트 패턴을 이용하여 반사 방지막 및 제2 하드 마스크막을 식각하여 패터닝한다. 이 후, 패터닝된 하드 마스크막을 이용하여 절연막(108)을 식각한다. 제2 포토 레지스트 패턴의 임계치수는 게이트 전극막(105)의 임계치수보다 보다 크므로, 절연막(108)은 게이트 전극막(105)의 상부 및 측벽에 잔류하게 된다. 절연막(108)은 게이트 전극막(105)의 상부에 700 내지 1000Å 두께가 잔류하도록 제어하는 것이 바람직하다.
이 후, 절연막(108)을 마스크로 이용하는 식각 공정을 실시하여 콘트롤 게이트용 도전막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 식각하여 게이트 패턴을 형성한다. 식각 공정시 게이트 전극막(105)은 절연막(108)에 의해 상부 및 측벽이 보호되어 식각 손상 및 식각 잔류물이 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 게이트 전극막
106 : 제1 하드 마스크막 107 : 제1 포토 레지스트 패턴
108 : 절연막 109 : 제2 하드 마스크막
110 : 반사 방지막 111 : 제2 포토 레지스트 패턴
Claims (12)
- 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 및 콘트롤 게이트용 도전막;상기 콘트롤 게이트용 도전막 상부에 상기 콘트롤 게이트용 도전막의 폭보다 작은 폭을 갖는 게이트 전극막; 및상기 게이트 전극막의 양측에 노출된 상기 콘트롤 게이트용 도전막 및 상기 게이트 전극막을 감싸도록 형성된 보호막을 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 보호막은 산화막인 반도체 메모리 소자.
- 제 1 항에 있어서,상기 보호막은 상기 게이트 전극막 상부에 700 내지 1000Å의 두께로 형성된 반도체 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전극막은 텅스텐(W)으로 구성된 반도체 메모리 소자.
- 제 1 항에 있어서,상기 보호막의 임계치수는 상기 게이트 전극막의 임계치수 보다 10 내지 25％ 큰 반도체 메모리 소자.
- 반도체 기판 상에 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계;상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계;상기 게이트 전극막을 포함한 상기 제2 도전막상에 절연막을 형성하는 단계;상기 절연막을 상기 게이트 전극막 보다 임계치수가 크도록 패터닝하는 단계; 및패터닝된 상기 절연막을 이용하여 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 메모리소자의 제조 방법.
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 제1 하드마스크막을 순차적으로 형성하는 단계;상기 제1 하드 마스크막 및 상기 게이트 전극막을 패터닝하는 단계;상기 게이트 전극막을 포함한 전체 구조 상에 절연막을 형성하는 단계;패터닝된 상기 게이트 전극막의 임계치수보다 큰 임계치수를 갖도록 상기 절연막을 패터닝하는 단계; 및상기 절연막을 이용하여 상기 제2 도전막, 유전체막, 제1 도전막, 및 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 절연막을 형성하는 단계 이 후, 상기 절연막 상에 제2 하드 마스크막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 절연막을 패터닝하는 단계는 상기 절연막이 상기 게이트 전극막의 상부 및 측벽에 잔류하도록 식각하는 반도체 메모리 소자의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 절연막을 패터닝하는 단계는 상기 절연막의 임계치수가 상기 게이트 전 극막의 임계치수 보다 10 내지 25％ 크도록 형성하는 반도체 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제2 하드마스크막은 멀티 펑션 기능을 갖는 SOC막으로 형성하는 반도체 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 멀티 펑션 기능을 갖는 SOC막은 표면이 거친 상기 절연막 상에 형성되어 상부 표면을 평탄하여 단차를 감소시키는 반도체 메모리 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |