KR20100003833A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하되, 상기 터널 절연막이 노출되지 않도록 상기 제1 도전막을 일부 잔류시키는 단계와, 상기 게이트 전극막의 측벽을 식각하는 단계와, 상기 게이트 전극막의 측벽을 포함한 전체 구조 상에 제1 보호막을 형성하되 상기 게이트 전극막의 측벽에 형성되는 상기 제1 보호막이 다른 영역에서 형성되는 상기 제1 보호막의 두께보다 두껍게 형성하는 단계와, 상기 게이트 전극막의 이상 산화를 방지하기 위하여 세정 공정을 실시하여 식각 공정시 발생하는 부산물을 제거하는 단계, 및 상기 제1 보호막, 상기 제1 도전막, 및 상기 터널 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 개시한다.
게이트 패턴, 게이트 전극, 보호막, 질화막, 산화막
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 텅스텐(W)막을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
그러나, 후속 게이트 패턴 형성을 위한 식각 공정시 부산물들이 게이트 패턴의 측벽에 잔류하여 누설 전류 패스를 형성하게 되어 소자 특성을 열화시킨다. 이를 방지하기 위하여 세정 공정을 실시한다. 그러나 세정 공정시 세정 용액에 의해 텅스텐막이 쉽게 부식되거나 산화되어 용해되므로 후속 공정의 제약이 많다.
본 발명이 이루고자 하는 기술적 과제는 텅스텐을 게이트 도전막으로 이용하는 게이트 패턴 형성 공정시 텅스텐의 측벽을 산화시켜 제1 보호막을 형성하고, 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막의 측벽에 제2 보호막을 형성하여 누설 전류를 감소시키는 동시에 세정 공정시 텅스텐의 이상 산화를 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 적층된 게이트 패턴과, 상기 게이트 전극막 측벽에 형성된 제1 보호막, 및 상기 플로팅 게이트용 도전막과 상기 콘트롤 게이트용 도전막 측벽에 형성된 제2 보호막을 포함한다.
상기 제1 및 제2 보호막은 산화막으로 형성된다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하여 게이트 패턴을 형성하는 단계와, 상기 게이트 전극막 측벽에 제1 보호막을 형성하는 단계, 및 상기 제2 도전막 및 상기 제1 도전막 측벽에 제2 보호막을 형성하는 단계를 포함한다.
상기 제1 보호막 형성 단계시, 상기 게이트 패턴 형성 공정시 발생된 폴리머 및 금속 부산물을 제거한다.
상기 제1 보호막 형성 단계는 산화 공정을 이용하여 실시한다. 상기 산화 공정은 황산과 과수를 1:1 내지 1:4의 비율로 혼합된 혼합액을 증류수를 이용하여 1:10 내지 1:40의 비율로 희석한 산화액을 사용하여 실시한다. 상기 산화 공정은 상기 산화액에 HF 용액을 50 내지 600PPM 첨가하여 사용한다.
상기 제2 보호막 형성 단계는 플라즈마 산화 공정을 이용하여 상기 제2 보호막을 형성한다. 상기 플라즈마 산화 공정은 아르곤을 30 내지 100sccm, 산소를 30 내지 200sccm 사용하여 실시하며, 플라즈마 공정의 제어를 용이하게 하기 위하여 헬륨을 200 내지 600sccm 추가하여 실시한다. 상기 플라즈마 산화 공정은 1000W 내지 6000W의 RF 파워를 인가하여 30 내지 100초 동안 실시하는 반도체 소자의 제조 방법.
본 발명의 실시 예에 따르면, 텅스텐을 게이트 도전막으로 이용하는 게이트 패턴 형성 공정시 텅스텐의 측벽을 산화시켜 제1 보호막을 형성하고, 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막의 측벽에 제2 보호막을 형성하여 누설 전류를 감소시키는 동시에 세정 공정시 텅스텐의 이상 산화를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 게이트 전극막(105), 및 하드 마스크막(106)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 게이트 전극막(105)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직 하다.
도면으로 도시되지 않았지만, 콘트롤 게이트용 도전막(104)을 형성한 후, 게이트 전극막(105)을 형성하기 전에 확산 방지막을 형성하는 것이 바람직하다.
하드 마스크막(106)은 SiON막, 산화막, 질화막, 비정질 카본막을 적층하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 하드 마스크막(106) 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막(106)을 패터닝한다.
이 후, 패터닝된 하드 마스크막(106)을 식각 마스크로 이용하는 식각 공정을 실시하여 게이트 전극막(105), 콘트롤 게이트용 도전막(104), 유전체막(103), 및 플로팅 게이트용 도전막(102)을 패터닝하여 게이트 패턴을 형성한다.
도 2c를 참조하면, 산화 공정을 실시하여 게이트 전극막(105)의 측벽에 제1 보호막(107)을 형성한다. 제1 보호막(107)은 산화막으로 형성하는 것이 바람직하다. 산화 공정은 황산과 과수를 1:1 내지 1:4의 비율로 혼합된 혼합액을 증류수를 이용하여 1:10 내지 1:40의 비율로 희석한 산화액을 사용하여 실시한다. 이때 산화액에 HF 용액을 50 내지 600PPM 첨가하여 사용하는 것이 바람직하다. 상술한 산화 공정시 HF 용액에 의해 식각 공정시 발생하는 폴리머 및 금속 불순물들이 제거된다.
도 2d를 참조하면, 플라즈마 산화 공정을 실시하여 플로팅 게이트용 도전막(102)의 측벽 및 콘트롤 게이트용 도전막(104)의 측벽에 제2 보호막(108)을 형성 한다. 플라즈마 산화 공정은 O2 가스를 이용하여 낮은 온도에서 산화 공정을 실시할 수 있어 게이트 전극막(105)이 부식되거나 이상산화 되는 영향을 억제할 수 있다. 또한 플로팅 게이트용 도전막(102)의 측벽 및 콘트롤 게이트용 도전막(104)의 측벽을 산화시켜 잔류하는 폴리머 및 식각 손상층을 제거할 수 있다.
플라즈마 산화 공정은 아르곤을 30 내지 100sccm, 산소를 30 내지 200sccm 사용하여 실시하며, 플라즈마 공정의 제어를 용이하게 하기 위하여 헬륨을 200 내지 600sccm 추가하여 실시할 수 있다.
또한 플라즈마 데미지를 완화시키기 위하여 웨이퍼에 바이어스는 인가하지 않고 1000W 내지 6000W의 RF 파워만 인가하여 30 내지 100초 동안 실시한다.
제2 보호막(108)으로 인하여 게이트 패턴의 측벽에 폴리머가 잔류하여 누설 전류 패스가 형성되는 것을 방지하여 소자의 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 게이트 전극막
106 : 하드 마스크막 107 : 제1 보호막
108 : 제2 보호막
Claims (11)
- 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 적층된 게이트 패턴;상기 게이트 전극막 측벽에 형성된 제1 보호막; 및상기 플로팅 게이트용 도전막 및 상기 콘트롤 게이트용 도전막 측벽에 형성된 제2 보호막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제1 및 제2 보호막은 산화막으로 형성된 반도체 소자.
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계;상기 게이트 전극막, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하여 게이트 패턴을 형성하는 단계;상기 게이트 전극막 측벽에 제1 보호막을 형성하는 단계; 및상기 제2 도전막 및 상기 제1 도전막 측벽에 제2 보호막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 제1 보호막 형성 단계시, 상기 게이트 패턴 형성 공정시 발생된 폴리머 및 금속 부산물을 제거하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 제1 보호막 형성 단계는 산화 공정을 이용하여 실시하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 산화 공정은 황산과 과수를 1:1 내지 1:4의 비율로 혼합된 혼합액을 증류수를 이용하여 1:10 내지 1:40의 비율로 희석한 산화액을 사용하여 실시하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 산화 공정은 상기 산화액에 HF 용액을 50 내지 600PPM 첨가하여 사용하 는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 제2 보호막 형성 단계는 플라즈마 산화 공정을 이용하여 상기 제2 보호막을 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 플라즈마 산화 공정은 아르곤을 30 내지 100sccm, 산소를 30 내지 200sccm 사용하여 실시하며, 플라즈마 공정의 제어를 용이하게 하기 위하여 헬륨을 200 내지 600sccm 추가하여 실시하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 플라즈마 산화 공정은 1000W 내지 6000W의 RF 파워를 인가하여 30 내지 100초 동안 실시하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 플라즈마 산화 공정은 상기 게이트 패턴 형성 공정시 발생하는 폴리머의 잔류물을 산화시켜 제거하는 반도체 소자의 제조 방법.
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| KR1020080063851A KR20100003833A (ko) | 2008-07-02 | 2008-07-02 | 반도체 소자 및 이의 제조 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022007521A1 (zh) * | 2020-07-10 | 2022-01-13 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法及半导体结构 |
| US11935925B2 (en) | 2020-07-10 | 2024-03-19 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure and semiconductor structure |
-
2008
- 2008-07-02 KR KR1020080063851A patent/KR20100003833A/ko not_active Application Discontinuation
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