JP2009170729A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明は、シリコン基板10上に層間絶縁膜20を形成する工程と、層間絶縁膜20を選択的に異方性エッチングにすることによりコンタクトホール30を形成する工程と、コンタクトホール30の底面のシリコン基板10内をアッシング処理する工程と、アッシング処理の後、コンタクトホール30の底面を希弗酸処理する工程と、コンタクトホール30の底面においてシリコン基板10と電気的に接続する金属プラグを形成する工程と、を有する半導体装置の製造方法である。
【選択図】図3
Description
12 ビットライン
14 ONO膜
16 ワードライン
20 層間絶縁膜
22 紫外線防止層
24 反射防止膜
26 キャップ層
28 金属プラグ
30 コンタクトホール
32 凹部
34 ダメージ層
36 酸化層
50 スペーサ
52 カバー層
Claims (8)
- シリコン基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に異方性エッチングにすることによりコンタクトホールを形成する工程と、
前記コンタクトホールの底面の前記シリコン基板内をアッシング処理する工程と、
前記アッシング処理の後、前記コンタクトホールの底面を希弗酸処理する工程と、
前記コンタクトホールの底面において前記シリコン基板と電気的に接続する金属プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記アッシング処理する工程は、前記コンタクトホールを形成する工程において前記シリコン基板に導入されたダメージ層を全て酸化層とする工程であり、
前記弗酸処理する工程は、前記酸化層を除去する工程であることを特徴とする請求項1記載の半導体装置の製造方法。 - 前記コンタクトホールを形成する工程と前記アッシング処理を行う工程とは、同じエッチング装置内で連続して行われることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記コンタクトホールの側面にスペーサを形成する工程を有し、
前記アッシング処理する工程は、前記スペーサを介して前記コンタクトホールの底面の前記シリコン基板をアッシング処理する工程であることを特徴とする請求項1または2記載の半導体装置の製造方法。 - 前記スペーサを形成する工程は、前記コンタクトホール内および前記層間絶縁膜上にカバー膜を形成する工程と、前記カバー膜を異方性エッチングする工程とを含むことを特徴とする請求項4記載の半導体装置の製造方法。
- 前記層間絶縁膜上にシリコンリッチ絶縁膜を形成する工程を有し、
前記コンタクトホールを形成する工程は、前記シリコンリッチ絶縁膜および前記層間絶縁膜を異方性エッチングする工程であることを特徴とする請求項1から5のいずれか一項記載の半導体装置の製造方法。 - 前記シリコン基板と前記層間絶縁膜との間に、絶縁体からなるトラップ層を具備することを特徴とする請求項6記載の半導体装置の製造方法。
- 前記シリコン基板に拡散領域を形成する工程を有し、
前記金属プラグを形成する工程は、前記金属プラグを前記拡散領域と電気的に接続する工程を有することを特徴とする請求項1から7のいずれか一項記載の半導体装置の製造方法。
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2008
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