JP6084946B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、層間絶縁膜に形成されたコンタクトホールの底面のシリコン基板にアッシング処理を行う工程と希弗酸処理を行う工程とを有する半導体装置の製造方法に関する。

従来の半導体装置の製造工程における、シリコン基板に接続する金属プラグの形成方法について説明する。シリコン基板上に層間絶縁膜を形成する。層間絶縁膜にコンタクトホールを形成する。コンタクトホール内に金属プラグを形成し、コンタクトホールの底面において、シリコン基板と金属プラグとを電気的に接続させる。これにより、シリコン基板に形成されたトランジスタ等の回路素子を層間絶縁膜上に形成された配線とを電気的に接続する。

特許文献１においては、ポリシリコンプラグ上にコンタクトホールを形成した後、酸素プラズマ処理と弗酸を用いた洗浄とを行う工程が開示されている。
特開２００６−４９６１５号公報

シリコン基板上の層間絶縁膜にコンタクトホールを形成した場合、コンタクトホールを形成するための異方性ドライエッチングにより、シリコン基板内にダメージ層が形成される。このため、シリコン基板と層間絶縁膜との間の接触抵抗が高くなることがある。

本発明は上記課題に鑑みなされたものであり、シリコン基板と金属プラグとの接触抵抗を安定に低減することが可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、シリコン基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的に異方性エッチングにすることによりコンタクトホールを形成する工程と、前記コンタクトホールの底面の前記シリコン基板内をアッシング処理する工程と、前記アッシング処理の後、前記コンタクトホールの底面を希弗酸処理する工程と、前記コンタクトホールの底面において前記シリコン基板と電気的に接続する金属プラグを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、シリコン基板と金属プラグとの間にダメージ層や酸化層が介在することが抑制され、シリコン基板と金属プラグとの接触抵抗を低く安定にすることができる。

上記構成において、前記アッシング処理する工程は、前記コンタクトホールを形成する工程において前記シリコン基板に導入されたダメージ層を全て酸化層とする工程であり、前記弗酸処理する工程は、前記酸化層を除去する工程である構成とすることができる。この構成によれば、シリコン基板と金属プラグとの接触抵抗をより低くすることができる。

上記構成において、前記コンタクトホールを形成する工程と前記アッシング処理を行う工程とは、同じエッチング装置内で連続して行われる構成とすることができる。

上記構成において、前記コンタクトホールの側面にスペーサを形成する工程を有し、前記アッシング処理する工程は、前記スペーサを介して前記コンタクトホールの底面の前記シリコン基板をアッシング処理する工程である構成とすることができる。この構成によれば、シリコン基板と金属プラグとが接触することを抑制することができる。

上記構成において、前記スペーサを形成する工程は、前記コンタクトホール内および前記層間絶縁膜上にカバー膜を形成する工程と、前記カバー膜を異方性エッチングする工程とを含む構成とすることができる。

上記構成において、前記層間絶縁膜上にシリコンリッチ絶縁膜を形成する工程を有し、前記コンタクトホールを形成する工程は、前記シリコンリッチ絶縁膜および前記層間絶縁膜を異方性エッチングする工程である構成とすることができる。

上記構成において、前記シリコン基板と前記層間絶縁膜との間に、絶縁体からなるトラップ層を具備する構成とすることができる。

上記構成において、前記シリコン基板に拡散領域を形成する工程を有し、前記金属プラグを形成する工程は、前記金属プラグを前記拡散領域と電気的に接続する工程を有する構成とすることができる。この構成によれば、拡散領域と金属プラグとの接触抵抗を低く安定にすることができる。

本発明によれば、シリコン基板と金属プラグとの間にダメージ層や酸化層が介在することが抑制され、シリコン基板と金属プラグとの接触抵抗を低く安定にすることができる。

図１は実施例１に係る半導体装置の上面図である。 図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造方法を示す 断面図であり、図１のＡ−Ａ断面に相当する断面図（その１）である。 図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す 断面図であり、図１のＡ−Ａ断面に相当する断面図（その２）である。 図４（ａ）および図４（ｂ）は、実施例１に係る半導体装置の製造方法を示 す断面図であり、図１のＡ−Ａ断面に相当する断面図（その３）である。 図５は、実施例１の処理を示すフローチャートである。 図６は、実施例１のウエハ面内の抵抗値を示す図である。 図７は、ウエハ面内の測定位置を示す図である。 図８は、比較例１のウエハ面内の抵抗値を示す図である。 図９は、アッシング処理の条件に対する酸化膜厚を示す図である。 図１０は、実施例２に係る半導体装置の上面図である。 図１１（ａ）から図１１（ｃ）は、実施例２に係る半導体装置の製造方法 を示す断面図であり、図１０のＡ−Ａ断面に相当する断面図（その１）である。 図１２（ａ）から図１２（ｃ）は、実施例２に係る半導体装置の製造方法 を示す断面図であり、図１０のＡ−Ａ断面に相当する断面図（その２）である。 図１３（ａ）および図１３（ｂ）は、比較例２に係る半導体装置の製造方 法を示す断面図であり、図１０のＡ−Ａ断面に相当する断面図（その１）である。 図１４（ａ）および図１４（ｂ）は、比較例２に係る半導体装置の製造方 法を示す断面図であり、図１０のＡ−Ａ断面に相当する断面図（その２）である。

以下、図面を参照に本発明の実施例について説明する。

実施例１は仮想接地型フラッシュメモリの例である。図１は実施例１に係る半導体装置の上面図（半導体基板、ビットライン１２、ワードライン１６および金属プラグ２８のみ図示）である。シリコン基板１０内に形成された拡散領域であるビットライン１２が縦方向に延在し設けられている。ビットライン１２に交差するようにワードライン１６が設けられている。金属プラグ２８は、ワードライン１６間においてビットライン１２上に形成され、ビットライン１２と金属プラグ２８とは電気的に接続している。

図２（ａ）から図５を用い実施例１に係る半導体装置の製造方法について説明する。図２（ａ）から図４は実施例１に係る半導体装置の製造工程を示す断面図、図５はフローチャートである。

図２（ａ）を参照に、ｐ型シリコン基板（またはシリコン基板内のｐ型拡散領域）１０上に、酸化シリコン膜からなるトンネル絶縁膜、窒化シリコン膜からなるトラップ層および酸化シリコン膜からなるトラップ層の３層から構成されるＯＮＯ膜１４を形成する。シリコン基板１０内にイオン注入法を用いｎ型拡散領域としてビットライン１２を形成する。図２（ｂ）を参照に、ＯＮＯ膜１４上に、ビットライン１２と交差する導電性ポリシリコンからなるワードライン１６を形成する。ワードライン１６間に窒化シリコン膜からなる側壁層１８を形成する。コンタクトホールを形成すべき領域のワードライン１６間は間隔が広いため側壁層１８はワードライン１６の側部にのみ形成され、コンタクトホールを形成すべき領域には形成されない。図２（ｃ）を参照に、シリコン基板１０上全面に、酸化シリコン膜からなる層間絶縁膜２０、シリコンリッチな絶縁膜、窒化シリコン膜からなる反射防止膜２４および酸化シリコン膜からなるキャップ層２６を形成する。シリコンリッチな絶縁膜は、例えば、化学量論的にシリコンが過剰に含まれる酸化シリコン膜である。このような酸化シリコン膜は、紫外線の消衰係数が大きいため、上層の配線を形成する際のプラズマ処理（ドライエッチングやプラズマＣＶＤ等）に起因する紫外線がＯＮＯ膜１４に達するのを抑制することができる。反射防止膜２４は、コンタクトホールを形成するためのフォトレジスト膜（図３（ａ）参照）を露光する際の光の反射を抑制し微細パターンを形成するための膜である。キャップ層２６は反射防止膜２４を保護する膜である。

図３（ａ）を参照に、キャップ層２６上に開口部を有するフォトレジスト膜４０を形成する。フォトレジスト膜４０をマスクに、キャップ層２６、反射防止膜２４、紫外線防止層２２および層間絶縁膜２０を選択的に異方性エッチングする。図５を参照に、ステップＳ１０はエッチング装置内で行う処理であり、ステップＳ１０には、ステップＳ１２からＳ１８が含まれる。シリコンウエハをエッチング装置内に導入し、Ａｒ、ＣＨＦ_３、Ｏ_２を用い、キャップ層２６、反射防止膜２４および紫外線防止層２２をエッチングする（ステップＳ１２）。次に、Ａｒ、Ｃ_４Ｆ_８、Ｏ_２を用い層間絶縁膜２０を異方性エッチングする（ステップＳ１４）。以上により、図３（ａ）のように、キャップ層２６、反射防止膜２４、紫外線防止層２２および層間絶縁膜２０にコンタクトホール３０が形成される。コンタクトホール３０の底面のシリコン基板１０には、ダメージ層３４が形成される。

図５を参照に、エッチング装置内のチャンバ内のガスをＡｒに置換する（ステップＳ１６）。プラズマをオフし、さらにチャンバ内のガスをＯ_２に置換する。プラズマをオンし、アッシング処理を行う（ステップＳ１８）。エッチング装置内でのステップＳ１０が終了しシリコンウエハをエッチング装置から取り出す。図３（ｂ）を参照に、さらに、アッシング処理を行い、フォトレジスト膜４０を完全に除去する。以上により、図３（ａ）のダメージ層３４は全て酸化され酸化層３６となる。

図５を参照に、ステップＳ２０はウェット装置（ウェットステーション等）で行う処理であり、ステップＳ２０にはステップＳ２２からＳ３０が含まれる。シリコンウエハをウェット装置に導入する。ＳＰＭ（硫酸、過酸化水素水溶液）処理およびＡＰＭ（アンモニア、過酸化水素水溶液）処理を行う（ステップＳ２２）。これにより、フォトレジスト等の有機系の残渣を除去する。希弗酸処理を行う（ステップＳ２４）。これにより、酸化層３６が除去される。純水リンスを行う（ステップＳ２６）。ドライ乾燥する（ステップＳ３０）。ウェット装置からウエハを取り出す。以上の処理により、図３（ｃ）のように、酸化層３６が除去され、シリコン基板１０に凹部３２が形成される。

図４（ａ）を参照に、コンタクトホール３０を埋め込むように、ＴｉＮおよびＷからなる金属プラグ２８を形成する。ＴｉＮはシリコン基板１０とＷとのバリア層として機能する。これにより、金属プラグ２８とシリコン基板１０内のビットライン１２とは電気的に接続される。図４（ｂ）を参照に、キャップ層２６上にＡｌからなる配線層４２を形成し、配線層４２上にさらに層間絶縁膜４４を形成する。１本のビットライン１２は複数のワードライン１６を越えるたびに金属プラグ２８を介し上層の配線層４２と接続されている。以下、多層の配線を形成し実施例１に係る半導体装置が完成する。

図６は、実施例１における金属プラグ２８とシリコン基板１０との接触抵抗測定用パターンの抵抗値を示した図である。この測定用パターンは、図４（ｂ）と同様のパターンを用い、金属プラグ２８がビットライン１２と配線層４２との間に３１４個設けられている。測定用パターンの抵抗値には、金属プラグ２８とビットライン１２との接触抵抗以外に、配線層４２およびビットライン１２の抵抗値も含まれている。図７は、測定を行ったウエハ８０内の位置を示す図である。図７中の実線の正方形が測定を行った位置を示している。図６の横軸は、図７のＸ位置を示し、図６のＹ位置は図７のＹ位置を示す。

図６の実験において、ステップＳ１２のエッチングは、電極間隔２７ｍｍの狭ギャップタイプのエッチング装置を用い、エッチング時間１４０秒、ガス圧７０mＴｏｒｒ、ＲＦパワー６００Ｗ、アルゴンガス流量３００ｓｃｃｍ、ＣＨＦ_３ガス流量２０ｓｃｃｍ、Ｏ_２ガス流量６ｓｃｃｍを用いた。ステップＳ１４のエッチングは、ステップＳ１２と同じエッチング装置で、エッチング時間１３５秒、ガス圧４０ｍＴｏｒｒ、ＲＦパワー１７００Ｗ、アルゴンガス流量４５０ｓｃｃｍ、酸素ガス流量３．０ｓｃｃｍ、Ｃ_４Ｆ_８ガス流量１４ｓｃｃｍ、ＣＯガス流量７５ｓｃｃｍを用いた。ステップＳ１８は、処理時間が５０秒、ガス圧が４０ｍＴｏｒｒ、Ｏ２ガス流量が４００ｓｃｃｍで行った。これにより、シリコン基板１０の表面は５．３ｎｍ酸化される。ステップＳ２４の希弗酸処理は、弗酸が３．３重量％の弗酸水溶液を用い、６０秒行った。

図８は比較例１に係る実験結果を示す図である。比較例１においては、ステップＳ２４の希弗酸処理を行わず、図４（ａ）の金属プラグの形成前にＡｒスパッタ処理を行っている。Ａｒスパッタ処理は、Ａｒプラズマによりシリコン基板１０の表面をスパッタリングし、酸化層３６を除去する処理である。

図６と図８とを比較すると、比較例１では、金属プラグ２８とシリコン基板１０との接触抵抗が大きく、かつウエハ面内で抵抗値がばらついている。一方、実施例１では、接触抵抗が小さく、ウエハ面内の分布も小さい。これは、比較例１では、シリコン基板表面の酸化層３６が完全には除去されていないのに対し、実施例１では、酸化層３６が除去できたためと推測される。

実施例１によれば、図３（ａ）のように、層間絶縁膜を選択的に異方性エッチングしコンタクトホールを形成した後に、図３（ｂ）のように、コンタクトホール３０の底面のシリコン基板１０内をアッシング処理する。その後、図３（ｃ）のように、コンタクトホール３０の底面を希弗酸処理する。図４（ａ）のように、コンタクトホール３０の底面においてシリコン基板１０と電気的に接続する金属プラグ２８を形成する。これにより、シリコン基板１０と金属プラグ２８の間には、ダメージ層３４や酸化層３６が介在することが抑制され、シリコン基板１０と金属プラグ２８との接触抵抗を低く安定にすることができる。

また、アッシング処理により酸化処理する工程は、図３（ａ）のコンタクトホール３０を形成する工程においてシリコン基板１０に導入されたダメージ層３４を、図３（ｂ）のように全て酸化層３６とする工程であることが好ましく、弗酸処理する工程は、酸化層３６を除去する工程であることが好ましい。これにより、シリコン基板１０に形成されたダメージ層３４を全て除去することができる。よって、シリコン基板１０と金属プラグ２８との接触抵抗をより低くすることができる。

図９は、５０秒のアッシング処理（ステップＳ１８）を行った際のアッシング条件に対する酸化層３６の膜厚を示している。ガス圧力が２４０ｍＴｏｒｒ以下、Ｏ_２流量が９００ｓｃｃｍ以下では、酸化層３６の膜厚はほぼ一定である。これに対し、圧力が高く流量が高い条件では酸化層３６の膜厚が薄い。このように、コンタクトホール３０の底辺を効率的に酸化させるには、低圧低流量で行うことが好ましい。例えば、ガス圧力が２４０ｍＴｏｒｒ以下、Ｏ_２流量が９００ｓｃｃｍ以下でアッシング処理することが好ましい。このように、ＲＩＥ（反応性イオンエッチング）装置を用い、低圧低流量でアッシングすることにより、異方性アッシングが可能となり、コンタクトホール３０の底面を効率的に酸化させることができる。

さらに、コンタクトホール３０を形成する工程とアッシング処理を行う工程とは、同じエッチング装置内で大気開放せず連続して行われることが好ましい。このように、同じエッチング装置内でコンタクトホール３０の形成とアッシング処理を行うことにより、コンタクトホール３０の底面を効率的に異方性アッシングすることができる。

実施例２は、コンタクトホールの側面にスペーサを設ける例である。図１０は、実施例２に係る半導体装置の上面図（シリコン基板１０、ビットライン１２、ワードライン、金属プラグ２８およびスペーサ５０を図示）である。図１０を参照に、実施例１の図２と比較し、コンタクトホール３０の側面にスペーサ５０が設けられている。図１１（ａ）から図１２（ｃ）を参照に、実施例２に係る半導体装置の製造方法について説明する。図１１（ａ）を参照に、実施例１の図３（ａ）のように、層間絶縁膜２０にコンタクトホール３０を形成する。なお、図１１（ａ）では、紫外線防止層、反射防止膜およびキャップ層は図示していない。これらの層は設けなくともよい。また、コンタクトホール３０の径はビットライン１２の幅より大きく形成されている。

図１１（ｂ）を参照に、コンタクトホール３０内面および層間絶縁膜２０上に窒化シリコン膜からなるカバー膜５２を形成する。図１１（ｃ）を参照に、カバー膜５２全面を異方性エッチングし、コンタクトホール３０の側面にスペーサ５０を形成する。半導体装置の微細化が進むと、ビットライン１２およびコンタクトホール３０との最小設計ルールで形成することとなる。そうすると、実施例１のように、コンタクトホール３０の径をビットライン１２の幅より小さくすることが難しくなる。コンタクトホール３０がビットライン１２から外れてビットライン１２の外側のシリコン基板１０に接触すると、シリコン基板１０とコンタクトホール３０内の金属プラグとの間にリーク電流が生じる懸念がある。実施例２によれば、コンタクトホール３０の側面にスペーサ５０を形成することにより、金属プラグがシリコン基板１０に接続することを抑制することができる。

図１２（ａ）を参照に、図５のステップＳ１８と同様に、スペーサ５０を介してコンタクトホール３０の底面のシリコン基板１０をアッシング処理する。これにより、スペーサ５０を介しコンタクトホール３０の底面のダメージ層３４が酸化され酸化層３６が形成される。図１２（ｂ）を参照に、図５のステップＳ２０からＳ３０を行う。これにより、酸化層３６が除去されシリコン基板１０表面に凹部３２が形成される。図１２（ｃ）を参照に、実施例１の図４（ａ）と同じ工程を行い、コンタクトホール３０内に金属プラグ２８を形成する。その後、図４（ｂ）のように、層間絶縁膜２０上に金属プラグ２８に接続する配線層を形成し、さらに上層に配線層を形成する。以上により、実施例２に係る半導体装置が完成する。

実施例２の効果を説明するため図１３（ａ）から図１４（ｂ）を用い、比較例２に係る半導体装置の製造方法について説明する。図１３（ａ）を参照に、実施例２の図１０（ａ）の後、コンタクトホール３０底面をアッシング処理する。これにより、コンタクトホール３０の底面のダメージ層３４が酸化され酸化層３６が形成される。図１３（ｂ）を参照に、図１２（ａ）と同様に、コンタクトホール３０の側面にスペーサ５０を形成する。図１４（ａ）を参照に、図１２（ｂ）と同様に、酸化層３６を除去する。図１４（ｂ）を参照に、図１２（ｃ）と同様に金属プラグ２８を形成する。

比較例２によれば、図１３（ｂ）のように、スペーサ５０下にも酸化層３６が形成されているため、図１４（ａ）のように、酸化層３６を除去すると、スペーサ５０とシリコン基板１０との間に空隙が形成される。図１４（ｃ）のように、空隙６０内に金属プラグ２８が形成される。これにより、金属プラグ２８とシリコン基板１０とが接触してしまう。

これに対し、実施例２では、図１１（ｃ）のように、コンタクトホール３０の側面にスペーサ５０を形成する。図１２（ａ）のように、スペーサ５０を介してコンタクトホール３０の底面のシリコン基板１０をアッシング処理する。これにより、スペーサ５０の下に酸化層３６が形成されることを抑制することができる。よって金属プラグ２８とシリコン基板１０とが接触することを抑制することができる。

図１１（ｂ）のように、コンタクトホール３０内および層間絶縁膜２０上にカバー膜５２を形成し、図１１（ｃ）のように、カバー膜５２を異方性エッチングする。これにより、スペーサ５０を形成することができる。

さらに、実施例１および実施例２において、図２（ａ）のように、シリコン基板１０に拡散領域であるビットライン１２を形成する工程を有し、図４（ａ）のように、金属プラグ２８を形成する工程は、金属プラグ２８をビットライン１２等の拡散領域と電気的に接続する工程を有している例を説明した。拡散領域に金属プラグ２８を接続する場合、拡散領域表面にダメージ層３４や酸化層３６が形成されていると、拡散領域と金属プラグ２８との接触抵抗が高くなる。よって、本発明を用いることが有効である。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である

１０ シリコン基板
１２ ビットライン
１４ ＯＮＯ膜
１６ ワードライン
２０ 層間絶縁膜
２２ 紫外線防止層
２４ 反射防止膜
２６ キャップ層
２８ 金属プラグ
３０ コンタクトホール
３２ 凹部
３４ ダメージ層
３６ 酸化層
５０ スペーサ
５２ カバー層

Claims (5)

1. シリコン基板に拡散領域を形成する工程と、
   前記シリコン基板上に、絶縁体からなるトラップ層を形成する工程と、
   前記トラップ層上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上にシリコンリッチ絶縁膜を形成する工程と、
   前記トラップ層、前記シリコンリッチ絶縁膜および前記層間絶縁膜を選択的に異方性エッチングにすることによりコンタクトホールを形成する工程と、
   前記コンタクトホールの底面の前記シリコン基板内をアッシング処理する工程と、
   前記アッシング処理の後、前記コンタクトホールの底面を希弗酸処理する工程と、
   前記コンタクトホールの底面において、前記シリコン基板の前記拡散領域と電気的に接続する金属プラグを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記アッシング処理する工程は、前記コンタクトホールを形成する工程において前記シリコン基板に導入されたダメージ層を全て酸化層とする工程であり、
   前記弗酸処理する工程は、前記酸化層を除去する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記コンタクトホールを形成する工程と前記アッシング処理を行う工程とは、同じエッチング装置内で連続して行われることを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記コンタクトホールの側面にスペーサを形成する工程を有し、
   前記アッシング処理する工程は、前記スペーサを介して前記コンタクトホールの底面の前記シリコン基板をアッシング処理する工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
5. 前記スペーサを形成する工程は、前記コンタクトホール内および前記層間絶縁膜上にカバー膜を形成する工程と、前記カバー膜を異方性エッチングする工程とを含むことを特徴とする請求項４記載の半導体装置の製造方法。

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