KR102384893B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조에서, 기판 상에, 금속막 패턴을 포함하고 상기 금속막 패턴의 적어도 일부가 노출되는 구조물을 형성하고, 상기 금속막 패턴의 노출된 표면에 금속 산화물이 생성되면서, 상기 구조물 및 금속 산화물의 표면을 덮는 예비 버퍼 산화막을 형성하고, 그리고 상기 금속 산화막을 금속으로 환원시켜, 상기 금속 산화막을 제거하면서 상기 예비 버퍼 산화막을 버퍼 산화막으로 변환한다. 상기 반도체 소자는 금속의 아웃 개싱이 감소되어 금속 오염이 감소되고 저저항을 가질 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 도전 구조물을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자에는 금속을 포함하는 도전 구조물들이 포함될 수 있다. 이에 따라, 상기 반도체 소자는 금속 오염 및 도전 구조물의 저항 상승 등의 불량이 발생될 수 있다.
본 발명의 일 과제는 도전 구조물에 의한 불량이 감소되는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 기판 상에, 금속막 패턴을 포함하고 상기 금속막 패턴의 적어도 일부가 노출되는 구조물을 형성한다. 상기 금속막 패턴의 노출된 표면에 금속 산화막이 생성되면서, 상기 구조물 및 금속 산화막의 표면을 덮는 예비 버퍼 산화막을 형성한다. 그리고, 상기 금속 산화막을 금속으로 환원시켜, 상기 금속 산화막을 제거하면서 상기 예비 버퍼 산화막을 버퍼 산화막으로 변환한다.
예시적인 실시예들에 있어서, 상기 금속 산화막을 환원시키는 것은 상기 구조물에 대해 플라즈마 처리하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리는 불활성 가스 또는 불활성 가스 및 수소의 혼합가스를 사용하여 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리는 300 내지 500도의 온도하에서 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼 산화막을 형성한 이 후에, 상기 버퍼 산화막의 일부를 이방성 식각하여 적어도 상기 금속막 패턴을 캡핑하는 버퍼 산화막 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼 산화막 패턴을 형성한 이 후에, 상기 버퍼 산화막 패턴에 대해 습식 세정하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼 산화막 패턴을 형성한 이 후에, 상기 버퍼 산화막 패턴에 대해 플라즈마 처리 공정을 더 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 구조물을 형성하는 것은, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하고, 상기 층간 절연막들 및 상기 희생막들을 관통하는 복수의 채널 구조물들을 형성하고, 상기 채널 구조물들 사이의 상기 층간 절연막들 및 상기 희생막들을 식각하여 기판 표면을 노출하는 개구부를 형성하고, 그리고 상기 개구부에 의해 노출된 상기 희생막들을 상기 금속막 패턴으로 치환할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 버퍼 산화막은 상기 구조물의 표면 및 기판을 따라 컨포멀하게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼 산화막 패턴을 형성한 이 후에, 상기 개구부 내부에 공통 소스 라인을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 구조물은 터널 절연막 패턴, 전하 저장막 패턴, 유전막 패턴 및 상기 금속막 패턴으로 제공되는 콘트롤 게이트를 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 구조물을 형성하는 것은, 기판 상에 금속막 패턴들 및 상기 금속막 패턴들의 사이를 채우는 제1 층간 절연막을 형성하고, 그리고 상기 제1 층간 절연막 상에 상기 금속막 패턴의 상부면의 적어도 일부를 노출하는 개구부를 포함하는 제2 층간 절연막을 형성할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하고, 상기 층간 절연막들 및 상기 희생막들을 관통하는 복수의 채널 구조물들을 형성하고, 상기 채널 구조물들 사이의 상기 층간 절연막들 및 상기 희생막들을 식각하여 기판 표면을 노출하는 개구부를 형성하고, 상기 개구부에 의해 노출된 상기 희생막들을 금속을 포함하는 게이트 라인으로 치환하여 구조물을 형성하고, 상기 구조물의 측벽 및 상부면과 상기 개구부에 의해 노출된 기판을 덮는 예비 버퍼 산화막을 형성하고, 상기 예비 버퍼 산화막을 플라즈마 처리하여, 상기 예비 버퍼 산화막을 버퍼 산화막으로 변환하고, 그리고 상기 버퍼 산화막의 일부를 식각하여 적어도 상기 게이트 라인을 캡핑하는 버퍼 산화막 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리는 불활성 가스 또는 불활성 가스 및 수소의 혼합가스를 사용하여 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼 산화막 패턴을 형성한 이 후에, 상기 버퍼 산화막 패턴에 대해 습식 세정할 수 있다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법에 따르면, 금속막 패턴 표면 상의 금속 산화막이 환원되어 상기 금속 산화막이 제거된다. 또한, 상기 금속막 패턴을 캡핑하는 버퍼 산화막의 밀도가 증가하게 된다. 따라서, 상기 금속막 패턴에 포함된 금속의 아웃 개싱이 감소되어 금속 오염이 감소될 수 있다. 또한, 금속막 패턴의 저항이 감소될 수 있다.
도 1 내지 도 12는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 13 내지 도 15는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 16 및 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 18 및 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 20 내지 25는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 26 내지 28은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 29 내지 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 32는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 12는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 8은 도 7의 A 부위의 확대도이고, 도 10은 도 9의 B 부위의 확대도이다.
예를 들면, 도 1 내지 도 12는 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 비휘발성 메모리 소자에 포함되는 메모리 셀들은 기판 상면으로부터 수직한 방향으로 연장되는 채널에 형성될 수 있다.
도 1을 참조하면, 기판(100) 상에 층간 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층된 몰드 구조물(106)을 형성한다.
예시적인 실시예들에 따르면, 상기 층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 상기 희생막들(104)은 상기 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성할 수 있다.
상기 희생막들(104)은 후속 공정을 통해 제거되어 게이트 라인들이 형성되는 공간을 제공할 수 있다. 따라서, 상기 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이 후 형성되는 상기 게이트 라인들이 적층되는 수에 따라 달라질 수 있다.
도 2를 참조하면, 상기 몰드 구조물(106)을 관통하는 채널 구조물들(120)을 형성한다.
예시적인 실시예들에 따르면, 상기 최상부 층간 절연막(102) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 몰드 구조물(106)을 식각하여 상기 기판 표면을 노출하는 채널 홀들을 형성할 수 있다.
상기 채널 홀들 저면의 기판으로부터 실리콘 에피택셜 성장 공정을 수행하여 상기 채널 홀들 하부에 반도체 패턴(110)을 형성할 수 있다. 일부 실시예들에 따르면, 상기 반도체 패턴(110)을 형성하는 공정은 생략될 수도 있다.
상기 채널 홀들의 측벽들 및 저면들과 상기 몰드막 상에 유전막을 형성한다. 예시적인 실시예들에 따르면, 유전막은 구체적으로 도시하지는 않았으나, 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막(220)은 ONO 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.
상기 채널 홀들 저면에 형성된 유전막을 예를 들면, 에치-백 공정을 통해 식각하여 반도체 패턴(110) 상면을 노출시킬 수 있다. 이에 따라, 상기 채널 홀들 측벽 상에는 블록킹막 패턴(도 8, 112A), 전하 저장막 패턴(도 8, 112b) 및 터널 절연막 패턴(도 8, 112c)을 포함하는 유전막 구조물(112)이 형성될 수 있다. 상기 유전막 구조물(112)은 상기 채널 홀들 내부에서 저면 중앙부가 뚫린 실린더 형상을 가질 수 있다.
상기 층간 절연막(102), 유전막 구조물(112), 채널 홀들 측벽 및 반도체 패턴(110) 상에 컨포멀하게 채널막(114)을 형성하고, 상기 채널막 상에 상기 채널 홀의 나머지 부분들을 채우는 매립막 패턴(116)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 채널막(114)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 상기 채널막(114)이 채널 홀들을 완전히 채우도록 형성되는 경우에는 상기 매립막 패턴(116)이 형성되지 않을 수 있다.
상기 유전막 구조물(112), 채널막(114) 및 매립막 패턴(116)의 상부를 에치-백 공정을 통해 제거하여 리세스를 형성한다. 이 후, 상기 리세스를 채우는 패드막을 형성하고, 상기 층간 절연막(102)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드 패턴(118)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘을 포함할 수 있으며, 예를 들면 n형 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치백 공정을 포함할 수 있다.
상기 공정을 수행하면, 상기 각각의 채널 홀들 내부에 상기 채널 구조물(120)이 형성될 수 있다.
도 3을 참조하면, 상기 몰드 구조물(106)을 이방성 식각하여, 상기 기판(100) 표면을 노출하는 제1 개구부들(122)을 형성한다. 상기 제1 개구부(122)는 상기 제1 방향을 따라 연장될 수 있다. 상기 제1 개구부(122)에 의해 상기 몰드 구조물(106)이 상기 제1 방향을 따라 절단되어 제1 몰드 구조물들(128)이 형성될 수 있다.
상기 제1 몰드 구조물(128)은 층간 절연막 패턴(102a) 및 희생막 패턴(104a)이 교대로 반복적으로 적층될 수 있다. 또한, 상기 제1 몰드 구조물들(128)은 상기 제1 방향과 수직한 제2 방향으로 복수의 채널 구조물들(120)을 둘러싸면서 상기 제1 방향으로 연장될 수 있다.
이 후, 상기 제1 개구부들(122)에 노출된 기판(100)에 불순물을 주입하여 불순물 영역(126)을 형성할 수 있다. 상기 불순물은 예를 들면, 인 또는 비소와 같은 n형 불순물일 수 있다.
도 4를 참조하면, 제1 개구부(122)에 의해 노출된 희생막 패턴들(104a)을 제거하여 갭(124)을 포함하는 제2 몰드 구조물(128a)을 형성한다. 상기 갭(124)에 의해 상기 채널 구조물(120)의 외부 표면이 일부 노출될 수 있다.
예시적인 실시예들에 따르면, 상기 희생막 패턴들(104a)은 실리콘 질화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산 혹은 황산과 같은 산성 용액을 사용할 수 있다.
도 5를 참조하면, 상기 갭(124)의 내부를 채우면서 상기 제1 개구부(122)의 측벽 및 상기 제2 몰드 구조물(128a)의 상부면을 덮는 게이트 전극막(129)을 형성한다.
상기 게이트 전극막(129)은 금속을 포함할 수 있다. 예를 들어, 상기 게이트 전극막(129)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금, 코발트, 몰리브덴, 이리듐, 루테늄 등의 전기 저항이 낮은 금속 또는 금속 질화물을 사용하여 형성될 수 있다. 예시적인 실시예에 따르면, 상기 게이트 전극막(129)은 금속 질화물을 포함하는 베리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 예를들면, 상기 게이트 전극막(129)은 탄탈륨 질화막 및 텅스텐막이 적층되도록 형성할 수 있다.
상기 게이트 전극막(129)은 CVD 공정, ALD 공정 등을 통해 형성할 수 있다.
도 6을 참조하면, 상기 제1 개구부의 측벽 및 상기 제1 몰드 구조물의 상부면에 형성된 상기 게이트 전극막(129)을 제거한다. 따라서, 상기 갭(124) 내부에 게이트 라인(130a)을 형성한다. 상기 게이트 라인(130a)은 상기 제1 방향으로 연장되는 형상을 갖는다.
상기 공정에 의해, 상기 층간 절연막 패턴(102a) 및 게이트 라인들(130a)이 적층되고 상기 제1 방향으로 연장되는 구조물(128c)이 형성될 수 있다.
도 7 및 8을 참조하면, 상기 구조물(128c)의 측벽 및 상부면과 상기 제1 개구부(122)에 의해 노출된 기판(100) 상에 컨포멀하게 예비 버퍼 산화막(132)을 형성한다.
상기 예비 버퍼 산화막(132)은 실리콘 산화물을 포함할 수 있다. 상기 버퍼 산화막(132)은 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 증착 공정에 따라 예비 버퍼 산화막(132) 내에 수소 함량이 달라질 수 있다. 구체적으로, 상기 ALD 공정을 통해 형성된 예비 버퍼 산화막(132)은 상기 CVD 공정 또는 PECVD 공정을 통해 형성된 예비 버퍼 산화막(132)보다 더 많은 수소를 포함할 수 있다.
상기 예비 버퍼 산화막(132)을 형성하는 공정에서, 상기 구조물에 포함되는 게이트 라인(130a)의 표면이 일부 산화될 수 있다. 따라서, 상기 게이트 라인(130a)과 상기 예비 버퍼 산화막(132) 사이의 계면에는 금속 산화막(134)이 형성될 수 있다. 예시적인 실시예들에 따르면, 도 8에 도시된 것과 같이, 상기 게이트 라인(130a)이 베리어 금속막 패턴(129a) 및 텅스텐 패턴(129b)을 포함하는 경우, 상기 게이트 라인(130a)과 상기 예비 버퍼 산화막(132) 사이의 계면에는 텅스텐 산화막(134)이 형성될 수 있다.
상기 게이트 라인(130a)의 표면 일부가 산화됨에 따라, 상기 게이트 라인(130a) 내에 포함되는 금속 물질이 감소되어 상기 게이트 라인(130a)의 저항이 증가될 수 있다.
또한, 상기 금속 산화막(134) 상의 상기 예비 버퍼 산화막(132)은 막 내에 베이컨시 또는 격자 결함이 있을 수 있으며, 이에 따라 상기 예비 버퍼 산화막(132)의 밀도가 낮을 수 있다. 상기 예비 버퍼 산화막(132)은 상기 예비 버퍼 산화막을 세정하기 위한 세정액 또는 습식 식각액에 대한 식각 내성이 작기 때문에, 상기 세정액 및 식각액에 의해 빠르게 식각될 수 있다. 상기 세정액은 예를들어, 염산 및 과산화수소, 초순수의 혼합액, 암모니아수, 과산화 수소 및 초순수의 혼합액, 황산, 과산화 수소 및 초순수의 혼합액, 희석된 불산 용액 등을 들 수 있다. 따라서, 상기 게이트 라인(130a) 상에 형성되는 금속 산화막(134) 및 예비 버퍼 산화막(132)은 후속 공정에서 상기 게이트 라인(130a)에 포함된 금속의 아웃 개싱을 방지하기 어려울 수 있다. 그러므로, 상기 금속 산화막(134) 및 예비 버퍼 산화막(132)은 금속 오염을 방지하기 위한 캡핑막으로 사용되기에 적절하지 않을 수 있다.
도 9 및 10을 참조하면, 상기 금속 산화막(134)을 금속으로 환원시켜 상기 금속 산화막(134)을 제거한다. 또한, 상기 공정을 통해, 상기 예비 버퍼 산화막(132)은 상기 예비 버퍼 산화막(132)보다 높은 밀도를 갖는 버퍼 산화막(132a)으로 변환시킨다.
구체적으로, 상기 예비 버퍼 산화막(132)에 대해 플라즈마 처리 공정을 수행한다. 상기 플라즈마 처리 공정에서, 불활성 가스를 사용하거나 또는 불활성 가스 및 수소 가스를 조합한 가스를 사용할 수 있다. 상기 플라즈마 처리 공정은 300 내지 600도의 온도에서 진행할 수 있다. 상기 불활성 가스는 예를들어, 아르곤, 핼륨, 네온, 크립톤, 크세논 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정은 상기 예비 버퍼 산화막(132)을 형성하는 공정과 인시튜로 진행할 수 있다. 일부 실시예들에 따르면, 상기 플라즈마 처리 공정은 상기 예비 버퍼 산화막(132)을 형성하는 공정과 익스시튜로 진행할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정을 수행하면, 상기 금속 산화막(134)의 금속 및 산소 결합이 끊어지면서 상기 금속 산화막(134)은 금속으로 환원될 수 있고, 상기 산소는 상기 예비 버퍼 산화막(132) 내의 수소, 베이컨시 또는 댕글링 본드와 결합될 수 있다. 또한, 상기 예비 버퍼 산화막(132) 내에 포함된 예를들어 탄소, 수소 및 질소 등과 같은 불순물들은 실리콘과의 결합이 끊어질 수 있고, 상기 산소와 결합되어 베이컨시들이 제거되면서 실리콘 및 산소 결합으로 재배열될 수 있다. 따라서, 상기 플라즈마 처리 공정에 의해 상기 예비 버퍼 산화막(132)은 상기 예비 버퍼 산화막(132)보다 높은 밀도 및 강성을 갖는 버퍼 산화막(132a)으로 변환될 수 있다. 또한, 상기 버퍼 산화막(132a)은 세정액 및 식각액에 대한 내성이 강하므로, 동일한 세정액 또는 식각액을 사용하였을 때 상기 버퍼 산화막(132a)의 식각율은 상기 예비 버퍼 산화막(132)의 식각율보다 낮을 수 있다.
상기 플라즈마 처리 시에 불활성 가스 및 수소 가스를 조합한 가스를 사용하는 경우, 상기 금속 산화막(134)에 포함된 산소와 상기 플라즈마 처리에 사용되는 수소가 결합되어 환원 반응이 활발해질 수 있다. 따라서, 상기 금속 산화막(134)이 제거 효과가 높아지고, 상기 버퍼 산화막의 식각율이 더 낮아질 수 있다.
도 11을 참조하면, 상기 버퍼 산화막(132a)을 이방성 식각하여 상기 구조물(128c)의 측벽에 버퍼 산화막 패턴(132b)을 형성한다. 상기 버퍼 산화막 패턴(132b)은 상기 게이트 라인(130a)의 측벽을 덮는 캡핑막으로 제공될 수 있다.
상기 버퍼 산화막(132a)을 이방성 식각하면, 상기 구조물(128a)의 상부면 및 상기 제1 개구부(122) 저면 상에 형성된 버퍼 산화막(132a)이 제거될 수 있다. 따라서, 상기 제1 개구부(122)를 통해 기판(100) 표면이 노출될 수 있다.
예시적인 실시예들에 따르면, 상기 버퍼 산화막 패턴(132b)을 형성한 다음에, 상기 버퍼 산화막 패턴(132b)에 대해 상기 플라즈마 처리 공정을 더 수행할 수 있다.
일부 실시예들에 따르면, 이전의 공정에서 상기 예비 버퍼 산화막(132)에 대해 상기 플라즈마 처리 공정을 수행하지 않고, 상기 예비 버퍼 산화막(132)을 식각하여 상기 구조물 측벽에 예비 버퍼 산화막 패턴을 형성할 수 있다. 이 후에, 상기 예비 버퍼 산화막 패턴에 대해 상기 플라즈마 처리 공정을 수행하여 상기 예비 버퍼 산화막보다 높은 밀도를 갖는 버퍼 산화막 패턴(132b)을 형성할 수도 있다. 또한, 상기 플라즈마 공정을 통해, 상기 예비 버퍼 산화막 패턴 아래의 금속 산화막을 제거할 수 있다.
이 후, 상기 버퍼 산화막 패턴(132b)에 대해 습식 세정 공정을 수행한다. 상기 세정 공정에 사용되는 세정액은 예를들어, 염산 및 과산화수소, 초순수의 혼합액, 암모니아수, 과산화 수소 및 초순수의 혼합액, 황산, 과산화 수소 및 초순수의 혼합액, 희석된 불산 용액 등을 들 수 있다.
상기 버퍼 산화막 패턴(132b)은 세정액 및 식각액에 대한 식각 내성이 높으므로, 상기 습식 세정 공정에 의해 제거되거나 어택이 가해지지 않을 수 있다.
이와같이, 상기 버퍼 산화막 패턴(132b)은 높은 밀도를 갖기 때문에, 후속 공정에서 상기 게이트 라인(130a)에 포함된 금속의 아웃 개싱을 방지할 수 있다. 그러므로, 상기 버퍼 산화막 패턴(132b)은 상기 금속의 아웃 개싱에 따른 금속 오염을 방지할 수 있다.
도 12를 참조하면, 상기 버퍼 산화막 패턴(132b) 상에 상기 제1 개구부(122) 내부를 채우는 공통 소스 라인(136)을 형성한다.
예시적인 실시예들에 따르면, 상기 버퍼 산화막 패턴(132b) 상에 상기 제1 개구부(122) 내부를 채우는 도전막을 형성하고, 상기 구조물(128c)의 상부면이 노출되도록 상기 도전막을 평탄화하여 상기 공통 소스 라인(136)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치-백 공정을 포함할 수 있다.
상기 공통 소스 라인(136)은 상기 제1 방향으로 연장되는 형상을 갖고 상기 기판(100) 표면과 접촉할 수 있다.
상기 버퍼 산화막 패턴(132b)은 상기 공통 소스 라인(136)과 상기 게이트 라인(130a)을 서로 절연시키는 역할을 할 수 있다.
상기 설명한 것과 같이, 높은 밀도를 갖는 버퍼 산화막 패턴(132b)이 구비됨으로써, 상기 게이트 라인(130a)의 금속의 아웃 개싱 또는 확산에 따른 금속 오염이 감소될 수 있다. 또한, 상기 버퍼 산화막 패턴(132b) 및 게이트 라인(130a) 사이에 금속 산화물이 제거됨으로써, 상기 게이트 라인(130a)의 저항이 감소될 수 있다.
도 13 내지 도 15는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
예를 들면, 도 13 내지 도 15는 플레너형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 플레너형 비휘발성 메모리 소자는 플로팅 게이트를 포함하는 구조를 가질 수 있다.
도 13을 참조하면, 기판(200) 상에 터널 절연막 패턴(201), 플로팅 게이트(202), 유전막 구조물(204), 제1 콘트롤 게이트(206), 제2 콘트롤 게이트(208) 및 하드 마스크(210)를 포함하는 게이트 구조물(212)을 형성할 수 있다. 상기 게이트 구조물(212) 양 측의 기판에는 불순물 영역(214)을 형성할 수 있다.
예시적인 실시예들에 따르면, 기판(200) 상에 터널 절연막을 형성한다. 상기 터널 절연막은 실리콘 산화물로 형성할 수 있으며, 예를들어 열산화 공정, CVD 공정 또는 ALD 공정을 통해 형성할 수 있다.
상기 터널 절연막 상에 예비 플로팅 게이트를 형성한다. 상기 예비 플로팅 게이트는 폴리실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 상기 예비 플로팅 게이트는 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 예비 플로팅 게이트는 예를들어 붕소와 같은 불순물이 도핑될 수 있다.
상기 예비 플로팅 게이트 상에 유전막, 제1 콘트롤 게이트막 및 제2 콘트롤 게이트막을 형성한다.
상기 유전막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물(ONO)의 적층 구조를 가질 수 있다. 상기 제1 콘트롤 게이트막은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제2 콘트롤 게이트막은 금속을 포함할 수 있다.
상기 제2 콘트롤 게이트막에 포함되는 금속은 예를 들어, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금, 코발트, 몰리브덴, 이리듐, 루테늄 등의 전기 저항이 낮은 금속 또는 금속 질화물을 들 수 있다. 일부 실시예에 따르면, 상기 제2 콘트롤 게이트막은 금속 질화물을 포함하는 베리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 콘트롤 게이트막은 텅스텐을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 콘트롤 게이트막은 형성되지 않을 수도 있다. 즉, 상기 유전막 상에 상기 금속을 포함하는 제2 콘트롤 게이트막이 형성될 수도 있다.
상기 하드 마스크(210)는 상기 제2 콘트롤 게이트막 상에 형성되고, 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 하드 마스크(210)는 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 하드 마스크(210)를 이용하여 상기 제2 콘트롤 게이트막, 제1 콘트롤 게이트막, 유전막, 예비 플로팅 게이트 및 터널 절연막을 이방성 식각한다. 따라서, 상기 터널 절연막 패턴(201), 플로팅 게이트(202), 유전막 구조물(204), 제1 콘트롤 게이트(206), 제2 콘트롤 게이트(208) 및 하드 마스크(210)를 포함하는 상기 게이트 구조물(212)이 형성된다. 예를들어, 상기 유전막 구조물은 실리콘 산화막 패턴(204a), 실리콘 질화막 패턴(204b), 실리콘 산화막 패턴(204c)의 적층 구조를 가질 수 있다.
상기 게이트 구조물(212)의 양 측의 기판에 불순물을 주입하여 상기 불순물 영역(214)을 형성할 수 있다.
도 14를 참조하면, 상기 게이트 구조물(212)의 표면 및 기판(100) 상에 컨포멀하게 예비 버퍼 산화막(216)을 형성한다.
상기 예비 버퍼 산화막(216)은 도 7 및 도 8을 참조로 설명한 것과 실질적으로 동일한 공정으로 형성할 수 있다.
상기 예비 버퍼 산화막(216)을 형성하는 공정에서, 상기 금속을 포함하는 제2 콘트롤 게이트(208) 표면이 일부 산화될 수 있다. 따라서, 상기 제2 콘트롤 게이트(208)와 예비 버퍼 산화막(216) 사이의 계면에는 금속 산화막(218)이 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 콘트롤 게이트(208)가 텅스텐을 포함하는 경우, 상기 제2 콘트롤 게이트(208)와 상기 예비 버퍼 산화막(216) 사이의 계면에는 텅스텐 산화막(218)이 형성될 수 있다.
상기 제2 콘트롤 게이트(208)의 표면 일부가 산화됨에 따라, 상기 제2 콘트롤 게이트(208) 내에 포함되는 금속 물질이 감소되어 상기 제2 콘트롤 게이트(208)의 저항이 증가될 수 있다.
상기 금속 산화막(218) 상의 상기 예비 버퍼 산화막(216)은 막 내에 베이컨시 또는 격자 결함이 있을 수 있으며, 이에 따라 상기 예비 버퍼 산화막(216)의 밀도가 낮을 수 있으며, 세정액 및 식각액에 의해 빠르게 식각될 수 있다.
도 15를 참조하면, 상기 금속 산화막(218)을 금속으로 환원시켜 상기 금속 산화막(218)을 제거한다. 또한, 상기 공정을 통해, 상기 예비 버퍼 산화막(216)은 상기 예비 버퍼 산화막(216)보다 더 높은 밀도를 갖는 버퍼 산화막(216a)으로 변환시킨다.
구체적으로, 상기 예비 버퍼 산화막(216)에 대해 플라즈마 처리 공정을 수행한다. 상기 플라즈마 처리 공정에서, 불활성 가스를 사용하거나 또는 불활성 가스 및 수소 가스를 조합한 가스를 사용할 수 있다. 상기 플라즈마 처리 공정은 300 내지 600도의 온도에서 진행할 수 있다. 상기 불활성 가스는 예를들어, 아르곤, 핼륨, 네온, 크립톤, 크세논 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정은 상기 예비 버퍼 산화막(132)을 형성하는 공정과 인시튜로 진행할 수 있다. 일부 실시예들에 따르면, 상기 플라즈마 처리 공정은 상기 예비 버퍼 산화막(132)을 형성하는 공정과 익스시튜로 진행할 수 있다.
상기 플라즈마 처리 공정은 도 9 및 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 도시하지는 않았지만, 상기 게이트 구조물(212) 측벽에 형성된 버퍼 산화막(216a) 상에 스페이서를 형성할 수 있다. 또한, 상기 게이트 구조물(212) 사이에 층간 절연막을 형성할 수 있다.
상기 설명한 것과 같이, 상기 게이트 구조물(212)의 표면은 상기 예비 버퍼 산화막보다 높은 밀도를 갖는 버퍼 산화막(216a)으로 캡핑될 수 있다. 따라서, 상기 게이트 구조물의 제2 콘트롤 게이트(208) 내의 금속의 아웃개싱 또는 확산되는 것을 억제할 수 있으며, 이에 따른 금속 오염이 감소될 수 있다. 또한, 상기 버퍼 산화막(216a) 및 제2 콘트롤 게이트(208) 사이의 금속 산화물이 제거됨으로써, 상기 제2 콘트롤 게이트(208)의 저항이 감소될 수 있다.
도 16 및 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
예를 들면, 도 16 및 17은 플레너형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 플레너형 비휘발성 메모리 소자는 전하 트랩막 패턴을 포함하는 구조를 가질 수 있다.
도 16을 참조하면, 기판(200) 상에 터널 절연막 패턴(230), 전하 트랩막 패턴(232), 유전막 패턴(234), 제1 콘트롤 게이트(236), 제2 콘트롤 게이트(208) 및 하드 마스크(210)를 포함하는 게이트 구조물(212a)을 형성한다. 상기 게이트 구조물(212a)의 양 측의 기판에 불순물 영역(214)을 형성할 수 있다. 상기 게이트 구조물(212a)의 표면 및 기판(200) 상에 컨포멀하게 예비 버퍼 산화막(216)을 형성한다.
예시적인 실시예들에 따르면, 기판(200) 상에 터널 절연막을 형성한다. 상기 터널 절연막 상에 전하 트랩막을 형성한다.
상기 전하 트랩막은 실리콘 질화물을 포함할 수 있다. 상기 전하 트랩막 상에 유전막, 제1 콘트롤 게이트막 및 제2 콘트롤 게이트막을 형성한다.
상기 유전막은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
상기 제1 콘트롤 게이트막은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제2 콘트롤 게이트막은 금속막을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 콘트롤 게이트막은 형성되지 않을 수도 있다. 즉, 상기 유전막 상에 금속을 포함하는 제2 콘트롤 게이트막을 형성할 수도 있다.
상기 하드 마스크(210)는 상기 제2 콘트롤 게이트막 상에 형성될 수 있다. 상기 하드 마스크(210)를 이용하여 상기 제2 콘트롤 게이트막, 제1 콘트롤 게이트막, 유전막, 전하 트랩막 및 터널 절연막을 이방성 식각한다. 따라서, 상기 터널 절연막 패턴(230), 전하 트랩막 패턴(232), 유전막 패턴(234), 제1 콘트롤 게이트(206), 제2 콘트롤 게이트(208) 및 하드 마스크(210)를 포함하는 상기 게이트 구조물(212a)이 형성된다.
상기 예비 버퍼 산화막(216)은 도 7 및 도 8을 참조로 설명한 것과 실질적으로 동일한 공정으로 형성할 수 있다.
상기 예비 버퍼 산화막(216)을 형성하는 공정에서, 상기 금속을 포함하는 상기 제2 콘트롤 게이트(208) 표면이 일부 산화될 수 있다. 따라서, 상기 제2 콘트롤 게이트(208)와 예비 버퍼 산화막(216) 사이의 계면에는 금속 산화막(218)이 형성될 수 있다.
도 17을 참조하면, 상기 금속 산화막(218)을 금속으로 환원시켜 상기 금속 산화막(218)을 제거한다. 또한, 상기 공정을 통해, 상기 예비 버퍼 산화막(216)은 상기 예비 버퍼 산화막(216)보다 더 높은 밀도를 갖는 버퍼 산화막(216a)으로 변환시킨다.
구체적으로, 상기 예비 버퍼 산화막(216)에 대해 플라즈마 처리 공정을 수행한다. 상기 플라즈마 처리 공정에서, 불활성 가스를 사용하거나 또는 불활성 가스 및 수소 가스를 조합한 가스를 사용할 수 있다. 상기 플라즈마 처리 공정은 300 내지 600도의 온도에서 진행할 수 있다. 상기 불활성 가스는 예를들어, 아르곤, 핼륨, 네온, 크립톤, 크세논 등을 포함할 수 있다. 상기 플라즈마 처리 공정은 도 9 및 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 도시하지는 않았지만, 상기 게이트 구조물(212a) 측벽의 버퍼 산화막(216a) 상에 스페이서를 형성할 수 있다. 또한, 상기 게이트 구조물들(212a) 사이에 층간 절연막을 형성할 수 있다.
상기 설명한 것과 같이, 상기 반도체 소자는 금속 오염이 감소되고, 제2 콘트롤 게이트의 저항이 감소될 수 있다.
도 18 및 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
예를 들면, 도 18 및 19는 플레너형 MOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 18을 참조하면, 기판 상에 게이트 절연막 패턴(240), 제1 게이트 전극(242), 제2 게이트 전극(244) 및 하드 마스크(210)를 포함하는 게이트 구조물(212b)을 형성할 수 있다. 상기 게이트 구조물(212b)의 양 측의 기판에 불순물을 주입하여 불순물 영역(214)을 형성할 수 있다. 상기 게이트 구조물(212b)의 표면 및 기판(200) 상에 컨포멀하게 예비 버퍼 산화막(216)을 형성한다.
예시적인 실시예들에 따르면, 기판(200) 상에 게이트 절연막을 형성한다.
상기 게이트 절연막 상에 제1 및 제2 게이트 전극막을 형성한다. 상기 제1 게이트 전극막은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제2 게이트 전극막은 금속막을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 게이트 전극막은 형성되지 않을 수도 있다.
상기 하드 마스크(210)는 상기 제2 게이트 전극막 상에 형성될 수 있다. 상기 하드 마스크(210)를 이용하여 상기 제2 게이트 전극막, 제1 게이트 전극막, 게이트 절연막을 이방성 식각한다. 따라서, 상기 게이트 절연막 패턴(240), 제1 및 제2 게이트 전극(242, 244) 및 하드 마스크(210)를 포함하는 상기 게이트 구조물(212b)이 형성된다.
상기 예비 버퍼 산화막(216)은 도 7 및 도 8을 참조로 설명한 것과 실질적으로 동일한 공정으로 형성할 수 있다.
상기 예비 버퍼 산화막(216)을 형성하는 공정에서, 상기 금속을 포함하는 제2 게이트 전극(244) 표면이 일부 산화될 수 있다. 따라서, 상기 제2 게이트 전극(244)과 예비 버퍼 산화막(216) 사이의 계면에는 금속 산화막(218)이 형성될 수 있다.
도 19를 참조하면, 상기 금속 산화막(218)을 금속으로 환원시켜 상기 금속 산화막(218)을 제거한다. 또한, 상기 공정을 통해, 상기 예비 버퍼 산화막(216)은 상기 예비 버퍼 산화막(216)보다 더 높은 밀도를 갖는 버퍼 산화막(216a)으로 변환시킨다.
구체적으로, 상기 예비 버퍼 산화막(216)에 대해 플라즈마 처리 공정을 수행한다. 상기 플라즈마 처리 공정에서, 불활성 가스를 사용하거나 또는 불활성 가스 및 수소 가스를 조합한 가스를 사용할 수 있다. 상기 플라즈마 처리 공정은 300 내지 600도의 온도에서 진행할 수 있다. 상기 불활성 가스는 예를들어, 아르곤, 핼륨, 네온, 크립톤, 크세논 등을 포함할 수 있다. 상기 플라즈마 처리 공정은 도 9 및 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 도시하지는 않았지만, 상기 게이트 구조물(212b) 측벽의 버퍼 산화막(216a) 상에 스페이서를 형성할 수 있다. 또한, 상기 게이트 구조물들(212b)사이에 층간 절연막을 형성할 수 있다.
상기에서 설명한 것과 같이, 상기 반도체 소자는 금속 오염이 감소되고 제2 게이트 전극의 저항이 감소될 수 있다.
도 20 내지 25는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 20을 참조하면, 기판(300) 상에 하부 절연막(302), 패드 패턴(304), 제1 층간 절연막(306) 및 제2 층간 절연막(308)을 형성한다. 상기 제2 층간 절연막(308)에 상기 패드 패턴(304)의 표면을 노출하는 개구부(310a, 310b)를 형성한다.
예시적인 실시예에서, 상기 기판(300) 상에는 트랜지스터(도시안됨)와 같은 소자들이 형성될 수 있다. 상기 하부 절연막(302)은 상기 소자들을 덮을 수 있다. 상기 하부 절연막(302)은 실리콘 산화물을 포함할 수 있다.
상기 패드 패턴(304)은 상기 하부 절연막(302) 상에서 규칙적으로 배열될 수 있다. 예시적인 실시예에서, 상기 패드 패턴(304)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제1 층간 절연막(306)은 상기 패드 패턴들(304) 사이를 채우도록 형성될 수 있다. 상기 패드 패턴(304)과 상기 제1 층간 절연막(306)의 상부면은 평탄하게 형성될 수 있다.
상기 제2 층간 절연막(308)은 상기 패드 패턴(304) 및 제1 층간 절연막(306) 상에 형성될 수 있다. 상기 제1 및 제2 층간 절연막(306, 308)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 및 제2 층간 절연막(306, 308) 사이에는 식각 저지막(도시안됨)이 형성될 수 있다.
상기 제2 층간 절연막(308)의 적어도 일부분을 사진 식각 공정을 통해 식각하여 상기 개구부들(310a, 310b)를 형성할 수 있다.
예시적인 실시예에서, 상기 개구부들은 포토 얼라인이 정상적으로 진행된 제1 개구부(310a)를 포함하거나 또는 포토 미스얼라인이 발생되어 정상위치에서 다소 벗어나서 형성된 제2 개구부(310b)를 포함할 수 있다. 즉, 상기 개구부들은 상기 제1 개구부(310a)만 포함되거나, 제2 개구부(310b)만 포함되거나, 또는, 제1 및 제2 개구부(310a, 310b)가 함께 포함될 수 있다.
상기 제1 개구부(310a)는 상기 패드 패턴(304)의 상부면을 노출하도록 형성될 수 있다. 상기 제2 개구부(310b)는 상기 패드 패턴(304)의 가장자리 상부면 및 상기 패드 패턴(304)과 이웃하는 제1 층간 절연막(306) 부위에 걸쳐 형성될 수 있다. 따라서, 상기 제2 개구부(310b) 내에는 상기 패드 패턴(304)의 상부면 가장자리 및 상기 패드 패턴(304)의 일 측벽이 노출될 수 있다. 또한, 상기 제2 개구부(310b)의 저면은 상기 제1 개구부(310a)의 저면보다 낮을 수 있다.
도 21을 참조하면, 상기 제1 및 제2 개구부(310a, 310b)의 측벽, 상기 패드 패턴(304)의 표면 및 제2 층간 절연막(308)의 상부면을 따라 컨포멀하게 예비 버퍼 산화막(312)을 형성한다.
상기 예비 버퍼 산화막(312)은 도 7 및 도 8을 참조로 설명한 것과 실질적으로 동일한 공정으로 형성할 수 있다.
상기 예비 버퍼 산화막(312)은 상기 제1 개구부(310a) 내의 패드 패턴(304)의 상부면 및 상기 제2 개구부(310b) 내의 상기 패드 패턴(304)의 가장자리 상부면 및 패드 패턴(304)의 일 측벽을 덮을 수 있다.
상기 예비 버퍼 산화막(312)은 막 내에 베이컨시 또는 격자 결함이 있을 수 있으며, 이에 따라 상기 예비 버퍼 산화막(312)의 밀도가 낮을 수 있다. 또한, 상기 예비 버퍼 산화막(312)은 상기 예비 버퍼 산화막(312)을 세정하기 위한 세정액 또는 습식 식각액에 대한 식각 내성이 작기 때문에, 상기 세정액 및 식각액에 의해 빠르게 식각될 수 있다.
예시적인 실시예들에 있어서, 상기 패드 패턴(304)이 폴리실리콘을 포함하는 경우, 상기 패드 패턴(304)의 표면이 산화되더라도 이는 상기 예비 버퍼 산화막(312)과 실질적으로 동일한 산화물이 된다. 따라서, 상기 예비 버퍼 산화막(312)을 형성하는 공정에서 상기 패드 패턴(304)과 예비 버퍼 산화막(312) 사이에 금속 산화막과 같은 계면막은 형성되지 않을 수 있다.
도 22를 참조하면, 상기 예비 버퍼 산화막(312)에 대해 플라즈마 처리 공정을 수행하여, 상기 예비 버퍼 산화막(312)의 적어도 일부를 상기 예비 버퍼 산화막(312)보다 높은 밀도를 갖는 버퍼 산화막(314)으로 변환시킨다. 상기 플라즈마 처리 공정은 도 9 및 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 패드 패턴(304)의 상부면보다 높게 위치하는 상기 예비 버퍼 산화막(312) 부위에만 상기 플라즈마 처리가 되도록 할 수 있다. 따라서, 상기 버퍼 산화막(314)은 상기 제2 층간 절연막(308) 상부면 및 상기 패드 패턴(304)의 상부면보다 높게 위치하는 상기 제1 및 제2 개구부(310a, 310b) 내부 표면에 형성될 수 있다. 또한, 상기 패드 패턴(304)의 상부면보다 낮게 위치하는 상기 제2 개구부(310b) 내부 표면에는 상기 예비 버퍼 산화막(312)이 남아있게 된다.
도 23을 참조하면, 상기 버퍼 산화막(314) 및 예비 버퍼 산화막(312)을 이방성 식각하여 상기 제1 개구부(310a) 측벽에는 버퍼 산화막 패턴(314a)을 형성하고, 상기 제2 개구부(310b)의 측벽에는 버퍼 산화막 패턴(314a) 및 예비 버퍼 산화막 패턴(312a)을 형성한다. 상기 식각 공정을 수행하면, 상기 제1 및 제2 개구부(310a, 310b) 내부의 패드 패턴(304)의 상부면이 노출될 수 있다.
예시적인 실시예에서, 상기 제1 개구부(310a)의 측벽에는 상대적으로 높은 밀도를 갖는 버퍼 산화막 패턴(314a)이 형성될 수 있다. 상기 제2 개구부(310b)에서 상기 패드 패턴(304)의 상부면보다 높게 위치하는 측벽에는 상기 버퍼 산화막 패턴(314a)이 형성될 수 있다. 또한, 상기 제2 개구부(310b)에서 상기 패드 패턴(304)보다 낮게 위치하는 측벽에는 상기 예비 버퍼 산화막 패턴(312a)이 형성될 수 있다. 즉, 상기 제2 개구부(310b) 내의 상기 패드 패턴(304)의 측벽에는 상기 예비 버퍼 산화막 패턴(312a)이 형성될 수 있다.
예시적인 실시예에서, 상기 패드 패턴(304)의 상부면보다 높게 위치하는 상기 버퍼 산화막 패턴(314a)에 대해 상기 플라즈마 처리 공정을 더 수행할 수 있다.
일부 실시예에서, 이 전의 공정에서 상기 예비 버퍼 산화막(312)에 대해서는 플라즈마 처리 공정을 수행하지 않고, 상기 예비 버퍼 산화막(312)을 이방성 식각하여 상기 제1 및 제2 개구부(310a, 310b) 측벽에 예비 버퍼 산화막 패턴을 형성할 수 있다. 이 후에, 상기 패드 패턴(304)의 상부면보다 높게 위치하는 상기 예비 버퍼 산화막 패턴에 대해 상기 플라즈마 처리 공정을 수행할 수 있다. 따라서, 상기 패드 패턴(304)의 상부면보다 높게 위치하는 상기 제1 및 제2 개구부(310a, 310b)의 측벽 상에 상기 예비 버퍼 산화막 패턴(312a)보다 높은 밀도를 갖는 버퍼 산화막 패턴(314a)을 형성할 수 있다.
도 24를 참조하면, 상기 버퍼 산화막 패턴(314a) 및 상기 예비 버퍼 산화막 패턴(312a)을 습식 세정하여, 상기 예비 버퍼 산화막 패턴(312a)만을 선택적으로 제거한다. 따라서, 상기 제1 및 제2 개구부(310a, 310b)의 측벽 상에 상기 버퍼 산화막 패턴이 형성될 수 있다.
상기 세정 공정에 사용되는 세정액은 예를들어, 염산 및 과산화수소, 초순수의 혼합액, 암모니아수, 과산화 수소 및 초순수의 혼합액, 황산, 과산화 수소 및 초순수의 혼합액, 희석된 불산 용액 등을 들 수 있다.
상기 버퍼 산화막 패턴(314a)은 높은 밀도를 가지므로, 상기 습식 세정 공정에 의해 제거되거나 어택이 가해지지 않을 수 있다. 반면에, 상기 예비 버퍼 산화막 패턴(312a)은 상기 습식 세정 공정에 의해 제거될 수 있다. 따라서, 상기 제2 개구부(310b) 내에서 상기 패드 패턴(304)의 측벽이 노출될 수 있다.
도 25를 참조하면, 상기 제1 및 제2 개구부(310a, 310b) 내부에 각각 제1 및 제2 도전 패턴(320a, 320b)을 형성한다. 상기 제1 및 제2 도전 패턴(320a, 320b)은 금속 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 버퍼 산화막 패턴(314a) 상에 상기 제1 및 제2 개구부(310a, 310b) 내부를 채우는 도전막을 형성한다. 상기 도전막은 금속을 포함할 수 있다. 예를 들어, 상기 도전막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금, 코발트, 몰리브덴, 이리듐, 루테늄 등의 전기 저항이 낮은 금속 또는 금속 질화물을 사용하여 형성될 수 있다. 일부 실시예에 따르면, 상기 도전막은 금속 질화물을 포함하는 베리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 예시적인 실시예에서, 상기 도전막은 탄탈륨 질화막 및 텅스텐막이 적층된 막으로 형성할 수 있다. 상기 도전막은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성할 수 있다.
상기 버퍼 산화막 패턴(314a)이 높은 밀도를 갖기 때문에, 상기 도전막을 형성할 때 상기 금속의 확산에 따른 금속 오염을 억제할 수 있다.
이 후, 상기 제2 층간 절연막(308)의 상부면이 노출되도록 상기 도전막을 평탄화하여 상기 제1 및 제2 도전 패턴(320a, 320b)을 형성한다. 상기 평탄화 공정은 CMP 공정 및/또는 에치-백 공정을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 도전 패턴(320a, 320b)은 콘택 플러그 또는 도전 라인 등의 형상을 가질 수 있다.
상기 제1 도전 패턴(320a)은 상기 패드 패턴(304)의 상부면과 접촉하는 형상을 가질 수 있다. 상기 제2 도전 패턴(320b)은 상기 패드 패턴(304)의 가장자리 상부면 및 상기 패드 패턴(304)의 일 측벽과 접촉하는 형상을 가질 수 있다.
이와같이, 상기 포토 미스 얼라인에 의해 상기 패드 패턴(304)의 가장자리 부위를 노출하는 상기 제2 개구부(310b)가 형성될 때, 상기 제2 개구부(310b) 내부의 패드 패턴(304)의 측벽에는 상기 버퍼 산화막 패턴(314a)이 형성되지 않을 수 있다. 그러므로, 상기 제2 개구부(310b) 내부의 제2 도전 패턴(320b)은 상기 제2 개구부(310b) 내부의 패드 패턴(304)의 상부면 가장자리 및 일 측벽과 접촉할 수 있다. 따라서, 상기 제2 도전 패턴(320b)과 상기 패드 패턴(304) 간의 접촉 면적을 충분히 확보할 수 있다.
도 26 내지 28은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 26 내지 도 28은 도 20 내지 도 25를 참조로 설명한 도전 패턴을 포함하는 수직형 비휘발성 메모리 소자일 수 있다. 상기 도전 패턴은 비트 라인 콘택 플러그로 사용될 수 있다.
도 26을 참조하면, 도 1 내지 도 12를 참조로 설명한 공정들을 동일하게 수행하여 수직형 비휘발성 메모리 셀들을 형성할 수 있다.
상기 패드 패턴(118), 층간 절연막 패턴(102a), 버퍼 산화막 패턴(132b) 및 공통 소스 라인(136) 상에 상부 층간 절연막(308)을 형성하고, 상기 상부 층간 절연막(308)의 일부를 식각하여 상기 패드 패턴(118)의 상부면을 노출하는 개구부들(310a, 310b)을 형성한다. 상기 제1 및 제2 개구부 측벽, 상기 패드 패턴의 표면 및 층간 절연막의 상부면을 따라 컨포멀하게 예비 버퍼 산화막을 형성한다. 상기 예비 버퍼 산화막에 대해 플라즈마 처리 공정을 수행하여, 상기 예비 버퍼 산화막의 일부를 상기 예비 버퍼 산화막보다 더 높은 밀도를 갖는 버퍼 산화막으로 변환시킨다.
상기 패드 패턴(118)은 폴리실리콘을 포함할 수 있다.
상기 개구부들(310a, 310b)은 상기 패드 패턴(118)을 노출하는 콘택홀의 형상을 가질 수 있다. 예시적인 실시예에서, 상기 개구부들은 포토 얼라인이 정상적으로 진행된 제1 개구부(310a)를 포함하거나 또는 포토 미스얼라인이 발생되어 정상위치에서 다소 벗어나서 형성된 제2 개구부(310b)를 포함할 수 있다.
상기 예비 버퍼 산화막의 형성 및 상기 예비 버퍼 산화막을 버퍼 산화막(314)으로 변환시키는 공정은 도 21 및 도 22를 참조로 설명한 것과 실질적으로 동일할 수 있다. 따라서, 상기 패드 패턴(118)보다 낮게 위치하는 예비 버퍼 산화막(312)은 버퍼 산화막(314)으로 변환되지 않을 수 있다.
도 27을 참조하면, 상기 버퍼 산화막(314) 및 예비 버퍼 산화막(312)을 이방성 식각하여 상기 제1 개구부(310a) 측벽에는 버퍼 산화막 패턴(314a)을 형성하고, 상기 제2 개구부(310b)의 측벽에는 버퍼 산화막 패턴(314a) 및 예비 버퍼 산화막 패턴(312a)을 형성한다.
상기 버퍼 산화막 패턴(314a) 및 상기 예비 버퍼 산화막 패턴(312a)에 대해 습식 세정 공정을 수행하여 상기 예비 버퍼 산화막 패턴(312a)만을 선택적으로 제거한다. 따라서, 상기 제2 개구부(310a) 내에서 상기 패드 패턴(118) 측벽이 노출될 수 있다.
이 후, 상기 버퍼 산화막 패턴(314a) 상에 상기 제1 및 제2 개구부(310a, 310b) 내부를 채우는 도전막을 형성하고, 상기 상부 층간 절연막(308)이 노출되도록 평탄화 공정을 수행하여 제1 및 제2 도전 패턴(320a, 320b)을 형성한다. 상기 제1 및 제2 도전 패턴(320a, 320b)은 콘택 플러그의 형상을 가질 수 있다. 상기 제1 및 제2 도전 패턴(320a, 320b)과 상기 패드 패턴(118)은 넓은 접촉 면적을 가질 수 있다.
상기 설명한 공정들은 도 23 내지 25를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 28을 참조하면, 상기 제1 및 제2 도전 패턴(320a, 320b)과 상기 상부 층간 절연막(308) 상에 상기 게이트 라인(130a)의 연장 방향과 수직한 제2 방향으로 연장되는 비트 라인(322)을 형성한다.
상기 공정을 통해 접촉 저항이 감소되는 배선을 포함하는 비휘발성 메모리 소자를 제조할 수 있다.
도 29 내지 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
상기 반도체 소자는 금속을 포함하는 패드 패턴을 형성하는 것을 제외하고는 도 20 내지 도 25를 참조로 설명한 것과 실질적으로 동일한 공정을 통해 형성할 수 있다.
도 29를 참조하면, 기판(300) 상에 하부 절연막(302), 패드 패턴(304a), 제1 층간 절연막(306) 및 제2 층간 절연막(308)을 형성한다. 상기 제2 층간 절연막(308)에 상기 패드 패턴(304a)의 표면을 노출하는 개구부(310a)를 형성한다. 예시적인 실시예에서, 상기 패드 패턴(304a)은 금속을 포함할 수 있다.
상기 개구부(310a)의 측벽, 상기 패드 패턴(304a)의 표면 및 제2 층간 절연막(308)의 상부면을 따라 컨포멀하게 예비 버퍼 산화막(312)을 형성한다.
상기 예비 버퍼 산화막(312)은 도 7 및 도 8을 참조로 설명한 것과 실질적으로 동일한 공정으로 형성할 수 있다. 상기 예비 버퍼 산화막(312)을 형성하는 공정에서, 상기 금속을 포함하는 패드 패턴(304a)의 표면이 일부 산화될 수 있다. 따라서, 상기 패드 패턴(304a)와 예비 버퍼 산화막(312) 사이의 계면에는 금속 산화막(330)이 형성될 수 있다.
도 30을 참조하면, 상기 금속 산화막(330)을 금속으로 환원시켜 상기 금속 산화막(330)을 제거한다. 또한, 상기 공정을 통해, 상기 예비 버퍼 산화막(312)은 상기 예비 버퍼 산화막(312)보다 더 높은 밀도를 갖는 버퍼 산화막(314)으로 변환시킨다.
구체적으로, 상기 예비 버퍼 산화막(312)에 대해 플라즈마 처리 공정을 수행할 수 있다. 상기 플라즈마 처리 공정은 도 9 및 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 31을 참조하면, 상기 버퍼 산화막(314)을 이방성 식각하여 상기 제1 개구부(310a)의 측벽 상에 버퍼 산화막 패턴(314a)을 형성한다. 이 후, 상기 버퍼 산화막 패턴(314a)을 습식 세정한다.
일부 실시예에서, 상기 예비 버퍼 산화막(312)이 남아있는 경우, 상기 습식 세정 공정 시에 예비 버퍼 산화막(312)이 선택적으로 제거될 수 있다.
이 후, 상기 버퍼 산화막 패턴(314a) 상에 상기 제1 개구부(310a) 내부를 채우는 도전막을 형성하고, 상기 제2 층간 절연막(308)이 노출되도록 평탄화 공정을 수행하여 콘택 플러그(320)를 형성한다. 상기 콘택 플러그(320)는 금속을 포함할 수 있다.
상기 콘택 플러그(320)와 상기 패드 패턴(304a) 사이에는 금속 산화물이 형성되지 않는다. 따라서, 상기 콘택 플러그(320)와 패드 패턴(304a) 사이의 접촉 저항이 감소될 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 32는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 32를 참조하면, 정보처리 시스템(400)은 시스템 버스(405)에 전기적으로 연결된 중앙처리장치(CPU)(420), 램(RAM)(430), 사용자 인터페이스(User Interface)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 중앙처리장치(420)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 상기 정보처리 시스템(400)이 모바일 장치인 경우, 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 반도체 소자는 금속 오염이 감소될 수있으며, 저저항을 갖는 금속막 패턴을 포함할 수 있다. 상기 반도체 소자는 다양한 전자 제품에 사용될 수 있다.
100 : 기판 102a : 층간 절연막 패턴
104a : 희생막 패턴 118 : 패드 패턴
120 : 채널 구조물 122 : 제1 개구부
124 : 갭 128c : 구조물
130a : 게이트 라인
132, 216 : 예비 버퍼 산화막
132a, 216a : 버퍼 산화막
132b : 버퍼 산화막 패턴 134, 218 : 금속 산화막
136 : 공통 소스 라인
212, 212a, 212b : 게이트 구조물
304, 304a : 패드 패턴
310a : 제1 개구부 310b : 제2 개구부
312 :　예비 버퍼 산화막 312a: 예비 버퍼 산화막 패턴
314 : 버퍼 산화막 314a : 버퍼 산화막 패턴
320a, 320b : 제1 및 제2 도전 패턴

Claims (10)

  1. 기판 상에, 금속막 패턴을 포함하고 상기 금속막 패턴의 적어도 일부가 노출되는 구조물을 형성하고;
    상기 금속막 패턴의 노출된 표면에 금속 산화막이 생성되면서, 상기 구조물 및 금속 산화막의 표면을 덮는 예비 버퍼 산화막을 형성하고; 그리고
    상기 금속 산화막을 금속으로 환원시켜, 상기 금속 산화막을 제거하면서 상기 예비 버퍼 산화막을 버퍼 산화막으로 변환하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 금속 산화막을 환원시키는 것은 상기 구조물에 대해 플라즈마 처리하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 플라즈마 처리는 불활성 가스 또는 불활성 가스 및 수소의 혼합가스를 사용하여 수행하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 플라즈마 처리는 300 내지 500도의 온도하에서 수행하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 버퍼 산화막을 형성한 이 후에,
    상기 버퍼 산화막의 일부를 이방성 식각하여 적어도 상기 금속막 패턴을 캡핑하는 버퍼 산화막 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 버퍼 산화막 패턴에 대해 습식 세정하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제5항에 있어서, 상기 버퍼 산화막 패턴을 형성한 이 후에, 상기 버퍼 산화막 패턴에 대해 플라즈마 처리 공정을 더 수행하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 구조물을 형성하는 것은,
    기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하고;
    상기 층간 절연막들 및 상기 희생막들을 관통하는 복수의 채널 구조물들을 형성하고;
    상기 채널 구조물들 사이의 상기 층간 절연막들 및 상기 희생막들을 식각하여 기판 표면을 노출하는 개구부를 형성하고; 그리고,
    상기 개구부에 의해 노출된 상기 희생막들을 금속막 패턴으로 치환하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 구조물은 터널 절연막 패턴, 전하 저장막 패턴, 유전막 패턴 및 상기 금속막 패턴으로 제공되는 콘트롤 게이트를 포함하도록 형성하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 구조물을 형성하는 것은,
    기판 상에 금속막 패턴들 및 상기 금속막 패턴들의 사이를 채우는 제1 층간 절연막을 형성하고; 그리고,
    상기 제1 층간 절연막 상에 상기 금속막 패턴의 상부면의 적어도 일부를 노출하는 개구부를 포함하는 제2 층간 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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