KR20070007491A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20070007491A
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송종희
서준
윤국한
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삼성전자주식회사
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Abstract

반도체 장치와 그 제조 방법에 있어서, 기판 상에 콘택 패드를 갖는 반도체 구조물을 형성한 후, 상기 반도체 구조물 상에 상기 콘택 패드를 노출시키는 콘택홀을 갖는 제1 층간 절연막, 격리막 및 제2 층간 절연막을 포함하는 복합막을 형성한다. 이어서, 상기 콘택홀 내측벽 상에 스페이서를 형성하고, 상기 콘택홀 내에서 상기 콘택 패드 상에 상기 복합막의 상부 표면보다 낮게 위치하는 상부 표면을 갖는 콘택 플러그를 형성한다. 계속해서, 상기 콘택홀 내에서 상기 콘택 플러그 및 상기 스페이서의 상부 측벽 상에 도전성 패드를 형성하고, 상기 도전성 패드 상에 스토리지 노드 전극을 형성한다. 따라서, 상기 콘택 플러그와 상기 스토리지 노드 전극 사이에서의 접촉 저항을 크게 개선할 수 있으며, 상기 스토리지 노드 전극의 구조적 안정성을 크게 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법 {Semiconductor device and method of manufacturing the same}
도 1은 종래의 기술에 따라 형성된 반도체 장치의 비트 라인을 따라 절개된 단면도이다.
도 2는 종래의 기술에 따라 형성된 반도체 장치의 워드 라인을 따라 절개된 단면도이다.
도 3은 반도체 기판 상에 형성된 트랜지스터 구조물을 설명하기 위한 단면도이다.
도 4는 도 3에 도시된 불순물 영역들 상에 형성된 제1 및 제2 콘택 패드들을 설명하기 위한 단면도이다.
도 5 및 도 6은 도 4에 도시된 제1 콘택 패드들과 전기적으로 연결된 비트 라인들을 설명하기 위한 단면도들이다.
도 7은 도 6에 도시된 제2 콘택 패드들을 노출시키는 스토리지 노드 콘택홀을 설명하기 위한 단면도이다.
도 8은 도 7에 도시된 스토리지 노드 콘택홀의 내측벽 상에 형성된 비트 라인 스페이서를 설명하기 위한 단면도이다.
도 9는 도 8에 도시된 스토리지 노드 콘택홀 내에 형성된 스토리지 노드 콘 택 플러그를 설명하기 위한 단면도이다.
도 10 및 도 11은 도 9에 도시된 스토리지 노드 콘택 플러그 상에 형성된 도전성 패드를 설명하기 위한 단면도들이다.
도 12는 도 11에 도시된 도전성 패드 및 제4 층간 절연막 상에 형성된 몰드막을 설명하기 위한 단면도이다.
도 13은 도 12에 도시된 몰드막의 개구 내에 형성된 스토리지 노드 전극을 설명하기 위한 단면도이다.
도 14는 도 13에 도시된 스토리지 노드 전극 상에 형성된 유전막 및 플레이트 전극을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 액티브 영역
104 : 소자 분리막 110 : 게이트 절연막 패턴
112 : 게이트 전극 114 : 게이트 마스크 패턴
116 : 게이트 스페이서 118 : 게이트 구조물
120, 122 : 불순물 영역들 124 : 제1 층간 절연막
130, 132 : 콘택 패드들 134 : 제2 층간 절연막
136 : 금속 장벽막 138 : 비트 라인 마스크 패턴
140 : 비트 라인 콘택 플러그 142 : 비트 라인
144 : 제3 층간 절연막 146 : 격리막
148 : 제4 층간 절연막 150 : 스토리지 노드 콘택홀
152 : 비트 라인 스페이서 154 : 스토리지 노드 콘택 플러그
160 : 도전성 패턴 162 : 몰드막
164 : 스토리지 노드 마스크 패턴 166 : 식각 저지막
172 : 스토리지 노드 전극 174 : 유전막
176 : 플레이트 전극
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다. 보다 상세하게는, 반도체 기판 상에서 트랜지스터와 같은 하부 구조물과 커패시터와 같은 상부 구조물 사이를 전기적으로 연결하는 콘택 구조물을 포함하는 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
일반적으로, 반도체 장치는 기판으로 사용되는 반도체 웨이퍼에 대한 일련의 단위 공정들을 순차적으로 반복 수행함으로써 제조될 수 있다. 예를 들면, 막 형성 공정은 상기 기판 상에 막을 형성하기 위해 수행되며, 산화 공정은 상기 기판 상에 산화막을 형성하기 위해 또는 상기 기판 상에 형성된 막을 산화시키기 위해 수행되고, 포토리소그래피(photolithography) 공정은 상기 기판 상에 형성된 막을 목적하는 패턴들로 형성하기 위해 수행되고, 평탄화 공정은 상기 기판 상에 형성된 막을 평탄화시키기 위해 수행된다.
최근, 상기 반도체 장치의 집적도가 향상됨에 따라 단위 셀이 차지하는 면적 이 점차 감소되고 있으며, 이에 따라 반도체 기판 상에 형성되는 구조물들 사이의 얼라인 마진 확보 및 이들 사이의 전기적인 접속 등이 큰 문제로 대두되고 있다. 특히, 콘택 구조물 상에 형성되는 커패시터의 쓰러짐 또는 상기 콘택 구조물과 커패시터 사이의 전기적인 접속 등이 주요 관심사로 대두되고 있다.
도 1 및 도 2는 종래의 기술에 따라 형성된 반도체 장치를 설명하기 위한 단면도들이다.
도 1은 종래의 기술에 따라 형성된 반도체 장치의 비트 라인을 따라 절개된 단면도이고, 도 2는 종래의 기술에 따라 형성된 반도체 장치의 워드 라인을 따라 절개된 단면도이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 소자 분리막(12)에 의해 정의된 액티브 영역(14)을 정의한 후, 상기 액티브 영역(14) 상에 게이트 절연막(16), 게이트 전극(18, 또는 워드 라인), 게이트 마스크 패턴(20) 및 게이트 스페이서(22)를 포함하는 게이트 구조물들(24)을 형성한다.
상기 게이트 구조물(24)과 인접하는 액티브 영역(14)의 표면들 상에 소스/드레인으로서 기능하는 제1 불순물 영역들(26) 및 제2 불순물 영역들(28)을 형성한 후, 상기 게이트 구조물들(24)을 매립하는 제1 층간 절연막(30)을 형성한다. 상기 게이트 구조물들(24)은 상기 반도체 기판(10) 상에서 제1 방향으로 연장하는 줄무늬 형태를 갖는다.
상기 게이트 구조물들(24)이 노출되도록 상기 제1 층간 절연막(30)을 평탄화시킨 후, 상기 제1 불순물 영역들(26) 및 제2 불순물 영역들(28)과 전기적으로 연 결되는 제1 콘택 패드들(32) 및 제2 콘택 패드들(34)을 형성한다.
상기 게이트 구조물들(24) 및 상기 콘택 패드들(32, 34) 상에 제2 층간 절연막(36)을 형성하고, 상기 제2 층간 절연막(36) 상에 금속 장벽막(38), 비트 라인(40), 비트 라인 마스크 패턴(42) 및 비트 라인 스페이서(44)를 포함하는 비트 라인 구조물(46)을 형성한다. 상기 비트 라인 구조물들(46)은 상기 제2 층간 절연막(36) 상에서 상기 제1 방향에 대하여 실질적으로 수직하는(perpendicular) 제2 방향으로 연장하는 줄무늬 형태를 각각 가지며, 상기 제2 층간 절연막(36)을 통해 상기 제1 콘택 패드들(32)과 각각 연결된다.
상기 비트 라인 구조물들(46) 사이를 매립하는 제3 층간 절연막을 형성한 후, 상기 제3 층간 절연막(48) 및 제2 층간 절연막(36)을 순차적으로 패터닝하여 상기 제2 콘택 패드들(34)을 노출시키는 스토리지 노드 콘택홀들(미도시)을 형성한다.
상기 스토리지 노드 콘택홀들을 매립하는 스토리지 노드 콘택 플러그들(48)을 형성하고, 상기 스토리지 노드 콘택 플러그들(48) 및 상기 제3 층간 절연막 상에 격리막(50)을 형성한다.
이어서, 상기 격리막(50) 상에 스토리지 노드 전극들(52)을 형성하기 위한 개구들을 갖는 몰드막을 형성하고, 상기 개구들 내에 스토리지 노드 전극들(52)을 형성한다. 상기 몰드막을 제거하고, 상기 스토리지 노드 전극들(52) 상에 유전막 및 플레이트 전극을 형성하여 상기 제2 콘택 영역들(34)과 전기적으로 연결된 커패시터들을 완성한다.
그러나, 도 2에 도시된 'A' 부분과 같이 스토리지 노드 전극(52)과 스토리지 노드 콘택 플러그(48)가 정확하게 얼라인되지 않는 경우, 스토리지 노드 전극(52)과 스토리지 노드 콘택 플러그(48) 사이의 접촉 면적이 감소하며, 이에 따라 접촉 저항이 상승될 수 있다. 또한, 몰드막을 제거하기 위한 식각 공정에서 상기 격리막(50)이 과도하게 식각되는 경우, 스토리지 노드 전극(52)이 쓰러짐에 대하여 취약한 구조가 될 수 있으며, 몰드막을 제거하는데 사용되는 식각액의 침투로 인하여 스토리지 노드 콘택 플러그(48)의 손상 및 전기적인 단선 등이 발생될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 콘택 플러그와의 접촉 면적 증가와, 상기 콘택 플러그 상에서의 스토리지 노드 전극의 구조적 안정성 향상 및 상기 식각액의 침투에 의한 콘택 플러그의 손상을 방지할 수 있는 새로운 구조의 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상술한 바와 같은 반도체 장치를 제조하는데 적합한 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 콘택 패드를 갖는 반도체 구조물과, 상기 반도체 구조물 상에 형성되며 상기 콘택 패드를 노출시키는 콘택홀을 갖는 제1 층간 절연막, 격리막 및 제2 층간 절연막을 포함하는 복합막과, 상기 콘택홀 내측벽 상에 형성된 스페이서와, 상기 콘택홀 내에서 상기 콘택 패드 상에 형성되며 상기 복합막의 상부 표면보다 낮게 위치하는 상부 표면을 갖는 콘택 플러그와, 상기 콘택홀 내에서 상기 콘택 플러그 및 상기 스페이서의 상부 측벽 상에 형성된 도전성 패드와, 상기 도전성 패드 상에 형성된 스토리지 노드 전극을 포함할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 콘택 패드를 갖는 반도체 구조물을 형성한 후, 상기 반도체 구조물 상에 상기 콘택 패드를 노출시키는 콘택홀을 갖는 제1 층간 절연막, 격리막 및 제2 층간 절연막을 포함하는 복합막을 형성한다. 이어서, 상기 콘택홀 내측벽 상에 스페이서를 형성하고, 상기 콘택홀 내에서 상기 콘택 패드 상에 상기 복합막의 상부 표면보다 낮게 위치하는 상부 표면을 갖는 콘택 플러그를 형성한다. 계속해서, 상기 콘택홀 내에서 상기 콘택 플러그 및 상기 스페이서의 상부 측벽 상에 도전성 패드를 형성하고, 상기 도전성 패드 상에 스토리지 노드 전극을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 층간 절연막들은 실리콘 산화물을 포함하며, 상기 격리막은 실리콘 질화물을 포함할 수 있다.
상기 콘택 플러그는, 상기 콘택홀을 충분히 매립하는 도전막을 상기 노출된 콘택 패드 및 상기 복합막 상에 형성하는 단계와, 상기 도전막에 대하여 에치 백 공정을 수행하여 상기 콘택홀 내에 상기 콘택 플러그를 형성하는 단계를 통해 형성될 수 있다.
상기 도전성 패드는, 상기 콘택 플러그 및 상기 콘택 플러그 상에서 노출된 상기 스페이서의 상부 및 상기 복합막 상에 제2 도전막을 형성하는 단계와, 상기 제2 도전막 상에 상기 콘택홀의 상부를 충분히 매립하는 희생막을 형성하는 단계 와, 상기 복합막의 상부면이 노출되도록 평탄화 공정을 수행하여 상기 도전성 패드를 완성하는 단계를 통해 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예에 따르면, 상기 스토리지 노드 전극은 도전성 패드 상에 형성되므로 스토리지 노드 전극과 콘택 플러그 사이의 접촉 저항을 감소시킬 수 있으며, 상기 스페이서와 도전성 패드에 의해 스토리지 노드 전극의 구조적 안정성을 향상시킬 수 있다. 또한, 상기 콘택 플러그는 스페이서에 의해 보호되므로 후속하는 식각 공정에서의 식각액 침투를 방지할 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 3 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 반도체 기판 상에 형성된 트랜지스터 구조물을 설명하기 위한 단면도이다.
도 3을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 소자 분리막(104)을 형성함으로써 액티브 영역들(102)을 정의한다. 예를 들면, 셸로우 트렌치 소자 분리(STI) 공정을 이용하여 소자 분리막(104)에 의해 전기적으로 서로 격리된 액티브 영역들(102)을 정의한다.
상기 액티브 영역들(102) 및 소자 분리막(104) 상에 얇은 두께의 게이트 절연막을 형성한다. 상기 게이트 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막은 열 산화 또는 화학 기상 증착에 의해 형성될 수 있다.
상기 게이트 절연막 상에 게이트 도전막 및 게이트 마스크층으로 각각 기능하는 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 게이트 도전막으로는 불순물 도핑된 폴리실리콘막이 사용될 수 있으며, 상기 폴리실리콘막 상에 금속 실리사이드막이 더 형성될 수도 있다. 상기 제1 마스크층은 후속하여 형성될 제1 층간 절연막에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제1 층간 절연막이 실리콘 산화물로 이루어지는 경우, 상기 제1 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 마스크층, 제1 도전막 및 게이트 절연막을 순차적으로 패터닝함으로써 상기 반도체 기판(100) 상에 게이트 절연막 패턴들(110)과 게이트 전극들 (112, 또는 워드 라인들) 및 게이트 마스크 패턴들(114)을 형성한다. 상기 제1 포토레지스트 패턴은 애싱 또는 스트립 공정을 통해 제거된다.
한편, 이와 다르게, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 도전막 상에 게이트 마스크 패턴들(114)을 형성한 후, 상기 제1 포토레지스트 패턴을 제거하고, 상기 게이트 마스크 패턴들(114)을 식각 마스크로 사용하는 이방성 식각을 재차 수행하여 상기 게이트 전극들(112) 및 게이트 절연막 패턴들(110)을 형성할 수도 있다.
이어서, 상기 게이트 마스크 패턴들(114), 게이트 전극들(112) 및 게이트 절연막 패턴들(110)이 형성된 반도체 기판(100) 상에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각하여 상기 게이트 마스크 패턴들(114), 게이트 전극들(112) 및 게이트 절연막 패턴들(110)의 측면들 상에 게이트 스페이서들(116)을 형성함으로써 반도체 기판(100) 상에서 제1 방향으로 연장하는 줄무늬 형태의 게이트 구조물들(118)을 완성한다.
계속해서, 상기 게이트 구조물들(118)과 인접하는 액티브 영역들(102)의 표면 부위들(102)에 제1 불순물 영역들(120)과 제2 불순물 영역들(122)을 형성함으로써 상기 반도체 기판(100) 상에 다수의 트랜지스터들(124)을 완성한다. 상기 제1 불순물 영역들(120) 및 제2 불순물 영역들(122)은 소스/드레인으로서 기능하며, 각각의 액티브 영역(102)에는 상기 제1 불순물 영역(120)을 공유하는 두 개의 트랜지스터(124)가 형성된다.
한편, 상기 제1 및 제2 불순물 영역들(120, 122)은 각각 저농도 불순물 영역과 고농도 불순물 영역을 포함할 수 있으며, 상기 저농도 불순물 영역들과 고농도 불순물 영역들은 상기 게이트 스페이서들(116)의 형성 전후에 각각 형성될 수 있 다.
상기 게이트 구조물들(118)이 형성된 반도체 기판(100) 상에 제1 층간 절연막(124)을 형성한다. 상기 제1 층간 절연막(124)은 실리콘 산화물로 이루어질 수 있으며, 상기 게이트 구조물들(118) 사이를 충분히 매립할 수 있을 정도로 형성된다. 이어서, 상기 제1 층간 절연막(124)은 상기 게이트 마스크 패턴들(114)이 노출되도록 화학적 기계적 연마를 통해 평탄화된다.
도 4는 도 3에 도시된 불순물 영역들 상에 형성된 제1 및 제2 콘택 패드들을 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 평탄화된 제1 층간 절연막(124) 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 제1 및 제2 불순물 영역들(120, 122)을 노출시키는 제1 및 제2 콘택홀들을 형성한다. 상기 제1 및 제2 콘택홀들은 상기 게이트 스페이서들(116)과 제1 층간 절연막(124) 사이의 식각 속도 차이에 의해 상기 제1 및 제2 불순물 영역들(120, 122)에 대하여 자기 정렬되며, 상기 게이트 전극들(112)은 상기 게이트 마스크 패턴들(114)과 상기 게이트 스페이서들(116)에 의해 보호될 수 있다.
상기 제2 포토레지스트 패턴을 제거한 후, 상기 제1 및 제2 콘택홀들을 충분히 매립하는 제2 도전막을 제1 층간 절연막(124) 및 게이트 마스크 패턴들(114) 상에 형성한다. 상기 제2 도전막은 불순물 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐과 같은 금속으로 이루어질 수 있다.
상기 게이트 마스크 패턴들(114)이 노출되도록 상기 제2 도전막의 표면 부위 를 제거하여 상기 게이트 구조물들(118) 사이에서 상기 제1불순물 영역들(120) 및 제2 불순물 영역들(122)과 전기적으로 연결된 제1 콘택 패드들(130) 및 제2 콘택 패드들(132)을 형성한다. 상기 제2 도전막의 표면 부위는 에치 백 또는 화학적 기계적 연마를 통해 제거될 수 있다.
도 5 및 도 6은 도 4에 도시된 제1 콘택 패드들과 전기적으로 연결된 비트 라인들을 설명하기 위한 단면도들이다.
도 5 및 도 6을 참조하면, 상기 제1 및 제2 콘택 패드들(130, 132)을 형성한 후, 상기 제1 및 제2 콘택 패드들(130, 132)과 게이트 마스크 패턴들(114) 및 제1 층간 절연막(124) 상에 제2 층간 절연막(134)을 형성한다. 상기 제2 층간 절연막(134)은 실질적으로 제1 층간 절연막(124)과 동일한 물질을 사용하여 형성될 수 있으며, 상기 제2 층간 절연막(134)은 후속하여 형성될 비트 라인들과 상기 게이트 구조물들(118) 사이에서 전기적 절연을 제공하기 위하여 형성된다.
제2층간 절연막(134) 상에 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 콘택 패드들(130)을 노출시키는 비트 라인 콘택홀들을 형성한다.
상기 비트 라인 콘택홀들을 형성한 후 상기 제3 포토레지스트 패턴을 제거한다. 이어서, 상기 비트 라인 콘택홀들을 통해 노출된 제1 콘택 패드들(130) 및 제2 층간 절연막(134) 상에 금속 장벽막(136)을 형성하고, 상기 비트 라인 콘택홀들을 매립하는 제3 도전막을 제2 층간 절연막(134) 상에 형성한다. 계속해서, 상기 제3 도전막 상에 제2 마스크층을 형성한다. 상기 제2 마스크층은 상기 제2 층간 절연막 에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 금속 장벽막(136)은 금속막 및 금속 질화막을 포함할 수 있으며, 상기 제3 도전막은 텅스텐과 같은 금속으로 이루어질 수 있다. 예를 들면, 상기 금속 장벽막(136)은 티타늄막 및 티타늄 질화막을 포함할 수 있으며, 상기 티타늄막은 오믹층(ohmic layer)으로서 기능할 수 있다.
상기 제2 마스크층을 형성한 후, 상기 제2 마스크층 상에 제4 포토레지스트 패턴을 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 마스크층을 패터닝하여 상기 제3 도전막 상에 상기 제1 방향에 대하여 실질적으로 수직하는 제2 방향으로 연장하는 줄무늬 형태의 비트 라인 마스크 패턴들(138)을 형성한다.
상기 제4 포토레지스트 패턴을 제거한 후, 상기 비트 라인 마스크 패턴들(138)을 식각 마스크로 사용하여 상기 제3 도전막 및 금속 장벽막(136)을 패터닝함으로써 상기 제1 콘택 패드들(130)과 비트 라인 콘택 플러그들(140)을 통해 전기적으로 연결되는 비트 라인들(142)을 완성한다.
상기 비트 라인들(142)을 형성한 후, 상기 비트 라인들(142) 사이를 충분히 매립하는 제3 층간 절연막(144)을 형성하고, 상기 비트 라인 마스크 패턴들(138)이 노출되도록 상기 제3 층간 절연막(144)을 평탄화시킨다. 상기 제3 층간 절연막(144)은 상기 제2 층간 절연막(134)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다.
한편, 도시되지는 않았으나, 본 발명의 다른 실시예에 따르면, 상기 제3 층간 절연막(144)을 형성하기 이전에 상기 비트 라인 마스크 패턴들(138) 및 상기 비트 라인들(142)의 측면들 상에 스페이서들을 형성할 수도 있다.
도 7은 도 6에 도시된 제2 콘택 패드들을 노출시키는 스토리지 노드 콘택홀을 설명하기 위한 단면도이다.
도 7을 참조하면, 상기 제3 층간 절연막(144) 상에 격리막(146)과 제4 층간 절연막(148)을 형성함으로써, 상기 제3 층간 절연막(144), 격리막(146) 및 제4 층간 절연막(148)을 포함하는 복합막을 완성한다.
상기 격리막(146)은 후속하여 형성될 스토리지 노드 전극과 비트 라인(142) 사이의 전기적인 절연과 상기 스토리지 노드 전극 형성 과정에서의 식각액 침투를 방지하기 위하여 형성된다. 상기 제4 층간 절연막(148)은 후속하여 비트 라인 스페이서들과 상기 비트 라인 스페이서들 사이에서 스토리지 노드 콘택 플러그들 및 도전성 패드들을 형성하기 위하여 형성된다.
상기 제4 층간 절연막(148)은 후속하여 형성될 몰드막과 실질적으로 동일한 물질로 형성될 수 있으며, 상기 격리막(146)은 상기 제4 층간 절연막(148) 및 몰드막에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 격리막(146)은 실리콘 질화물로 형성될 수 있으며, 상기 제4 층간 절연막(148) 및 몰드막은 실리콘 산화물로 형성될 수 있다.
상기 제4 층간 절연막(148)을 형성한 후, 상기 제4 층간 절연막(148) 상에 제5 포토레지스트 패턴을 형성하고, 상기 제5 포토레지스트 패턴을 이용하여 상기 제4 층간 절연막(148), 격리막(146) 및 제3 층간 절연막(144)을 순차적으로 패터닝함으로써 상기 제2 콘택 패드들(132)을 노출시키는 스토리지 노드 콘택홀들(150)을 형성한다.
상기 제5 포토레지스트 패턴은 상기 스토리지 노드 콘택홀들(150)을 형성한 후 제거되며, 상기 스토리지 노드 콘택홀들(150)은 상기 비트 라인 마스크 패턴들(138)에 의해 상기 제2 콘택 패드들(132)에 자기 정렬될 수 있다.
도 8은 도 7에 도시된 스토리지 노드 콘택홀의 내측벽 상에 형성된 비트 라인 스페이서를 설명하기 위한 단면도이다.
도 8을 참조하면, 상기 노출된 제2 콘택 패드들(132) 및 상기 복합막(144, 146, 148) 상에 스페이서막을 형성하고, 상기 스페이서막에 대하여 전면 이방성 식각을 수행함으로써 상기 스토리지 노드 콘택홀들(150)의 내측벽들 상에 비트 라인 스페이서들(152)을 형성한다. 상기 비트 라인 스페이서들(152)은 상기 격리막(146)과 실질적으로 동일한 물질로 형성될 수 있다.
도 9는 도 8에 도시된 스토리지 노드 콘택홀 내에 형성된 스토리지 노드 콘택 플러그를 설명하기 위한 단면도이다.
도 9를 참조하면, 상기 비트 라인 스페이서들(152)을 형성한 후, 상기 스토리지 노드 콘택홀들(150)을 충분히 매립하는 제4 도전막을 형성한다. 상기 제4 도전막은 불순물 도핑된 폴리실리콘 또는 텅스텐과 같은 금속으로 이루어질 수 있다.
이어서, 상기 제4 도전막에 대하여 전면 식각 공정을 수행함으로써 상기 스토리지 노드 콘택홀들(150) 내에서 상기 제4 층간 절연막(148)의 상부 표면보다 낮 은 상부 표면을 갖는 스토리지 노드 콘택 플러그들(154)을 형성한다.
도 10 및 도 11은 도 9에 도시된 스토리지 노드 콘택 플러그 상에 형성된 도전성 패드를 설명하기 위한 단면도들이다.
도 10 및 도 11을 참조하면, 상기 스토리지 노드 콘택 플러그들(154)과, 상기 비트 라인 스페이서들(152)의 상부들(upper portions) 및 상기 제4 층간 절연막(148) 상에 제5 도전막(156)을 균일한 두께로 형성한다.
이어서, 상기 스토리지 노드 콘택홀들(150)의 상부들을 충분히 매립하는 제1 희생막(158)을 상기 제5 도전막(156) 상에 형성하고, 상기 제1 희생막(158) 및 제5 도전막(156)에 대하여 상기 제4 층간 절연막(148)이 노출되도록 평탄화 공정을 수행하여 상기 스토리지 노드 콘택 플러그들(154) 상에 도전성 패드들(160)을 완성한다.
상기 도전성 패드들(160)은 금속 또는 금속 실리사이드로 이루어질 수 있다. 예를 들면, 상기 스토리지 노드 콘택 플러그들(154)이 불순물 도핑된 폴리실리콘으로 이루어지는 경우, 상기 도전성 패드들(160)은 오믹층(ohmic layer)으로 기능할 수 있는 티타늄 실리사이드로 이루어질 수 있으며, 상기 스토리지 노드 콘택 플러그들(154)이 텅스텐과 같은 금속으로 이루어지는 경우, 상기 도전성 패드들(160)은 티타늄과 같은 금속으로 이루어질 수 있다.
또한, 상기 도전성 패드들(160)은 후속하여 형성될 스토리지 노드 전극들과 스토리지 노드 콘택 플러그들(154) 사이에서 접촉 면적을 증가시켜 접촉 저항을 감소시키기 위하여 형성된다.
도 12는 도 11에 도시된 도전성 패드 및 제4 층간 절연막 상에 형성된 몰드막을 설명하기 위한 단면도이고, 도 13은 도 12에 도시된 몰드막의 개구 내에 형성된 스토리지 노드 전극을 설명하기 위한 단면도이다.
도 12 및 도 13을 참조하면, 상기 도전성 패드들(160)이 형성된 기판(100) 상에 스토리지 노드 전극들(172)을 형성하기 위한 몰드막(162)을 형성한다. 상기 스토리지 노드 전극들(172)의 높이는 상기 몰드막(162)의 두께에 따라 결정되므로, 목적하는 커패시턴스에 따라 상기 몰드막(162)의 높이는 변화될 수 있다.
상기 몰드막(162) 상에 제3 마스크층을 형성한다. 상기 제3 마스크층은 상기 몰드막(162)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제3 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 제3 마스크층 상에 제6 포토레지스트 패턴을 형성하고, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 마스크층을 부분적으로 식각함으로써 상기 몰드막(162) 상에 스토리지 노드 마스크 패턴(164)을 형성한다.
상기 제6 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 마스크 패턴(164)을 식각 마스크로 사용하는 이방성 식각을 통해 상기 몰드막(162)을 식각함으로써 상기 도전성 패드들(160)을 노출시키는 개구들을 형성한다.
그러나, 이와는 다르게, 도시된 바와 같이 상기 몰드막(162)은 식각 저지막(166)을 형성한 후에 형성될 수도 있다. 상기 식각 저지막(166)은 상기 스토리지 노드 전극들(172)을 형성한 후, 상기 몰드막(162)을 제거하는 식각 공정에서 하부 막질들을 보호하기 위하여 사용될 수 있다.
상기 개구들을 형성한 후, 상기 노출된 도전성 패턴들(160)과 상기 몰드막(162) 및 스토리지 노드 마스크 패턴(164) 상에 균일한 두께를 갖는 제6 도전막(168)을 형성한다. 상기 제6 도전막(168)은 티타늄 질화막과 같은 금속 화합물 또는 불순물 도핑된 폴리실리콘으로 이루어질 수 있다.
이어서, 상기 개구들을 충분히 매립하는 제2 희생막(170)을 형성한 후, 상기 제2 희생막(170) 및 상기 제6 도전막(168)을 상기 스토리지 노드 마스크 패턴(164)이 노출되도록 평탄화시킴으로써 상기 개구들 내에서 스토리지 노드 전극들(172)을 완성한다. 도시된 바와 같이, 제6 도전막(168)이 상기 도전성 패드(160)와 충분히 넓은 면적에서 접촉되므로 상기 스토리지 노드 전극들(172)과 스토리지 노드 콘택 플러그들(154) 사이에서의 접촉 저항을 감소시킬 수 있다.
또한, 도시된 바와 같이, 상기 스토리지 노드 전극들(172)을 형성하기 위한 개구들의 형성에 있어서, 상기 스토리지 노드 마스크 패턴(164)과 상기 도전성 패턴들(160) 사이에서의 정렬이 다소 불량한 경우에도 상기 스토리지 노드 전극들(172)과 도전성 패드들(160) 사이에서 충분한 접촉 면적을 확보할 수 있다. 따라서, 상기 제6 포토레지스트 패턴을 형성하기 위한 노광 공정에서 얼라인 마진을 크게 증가시킬 수 있다.
상기 스토리지 노드 전극들(172)을 완성한 후, 상기 스토리지 노드 마스크 패턴(164), 몰드막(162) 및 희생막(170)을 순차적으로 제거하여 상기 스토리지 노드 전극들(172)을 노출시킨다.
상기 스토리지 노드 마스크 패턴(164)은 인산을 포함하는 식각액을 이용하여 제거될 수 있으며, 상기 몰드막(162) 및 희생막(170)은 LAL 용액, SC1(standard clean 1) 용액 또는 약 100:1 내지 400:1로 희석된 불산 수용액을 이용하여 제거될 수 있다. 상기 LAL 용액은 불화암모늄과 불산 및 물의 혼합액이며, SC1 용액은 수산화암모늄, 과산화수소 및 물의 혼합액으로 이들은 반도체 제조 공정에서 널리 사용되는 세정액이다. 이와는 다르게, 상기 몰드막(162) 및 희생막(170)은 불소를 포함하는 식각 가스를 이용하는 건식 식각을 통해 제거될 수도 있다.
이때, 도시된 바와 같이, 스토리지 노드 전극들(172)과 스토리지 노드 콘택 플러그들(154)은 상기 식각 저지막(166), 비트 라인 스페이서들(152) 및 격리막(146)에 의해 상기 식각 공정에서 사용되는 식각액 또는 식각 가스로부터 충분히 보호될 수 있다. 따라서, 상기 식각액 또는 식각 가스에 의한 스토리지 노드 콘택 플러그들(154)의 손상이 방지되므로, 상기 스토리지 노드 전극들(172)의 쓰러짐에 대한 구조적 안정성이 크게 향상될 수 있다.
도 14는 도 13에 도시된 스토리지 노드 전극 상에 형성된 유전막 및 플레이트 전극을 설명하기 위한 단면도이다.
도 14를 참조하면, 상기 노출된 스토리지 노드 전극들(172) 및 노출된 식각 저지막(166) 상에 유전막(174)과 플레이트 전극(176)을 순차적으로 형성하여 상기 스토리지 노드 콘택 플러그들(154)과 전기적으로 연결된 커패시터들을 완성한다. 상기 유전막(174)은 실리콘 산화물, 실리콘 산질화물 또는 HfO2, ZrO2, HfSiO, ZrSiO, La2O3, Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO3 등과 같은 고유전율 물질로 이루어질 수 있으며, 상기 플레이트 전극(176)은 불순물 도핑된 폴리실리콘 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다.
한편, 본 실시예에서는 상기 도전성 패드들(160) 상에 실린더형 커패시터들을 제조하는 방법을 설명하고 있으나, 상기 도전성 패드들(160) 상에는 스택형 커패시터들이 형성될 수도 있다.
상기와 같은 본 발명에 따르면, 상기 스토리지 노드 콘택홀 내에 형성된 스토리지 노드 콘택 플러그와 도전성 패턴은 후속하는 몰드막의 식각에서 비트 라인 스페이서와 격리막에 의해 충분히 보호될 수 있으며, 이로 인해 스토리지 노드 전극의 구조적 안정성이 크게 향상될 수 있다. 또한, 상기 도전성 패턴은 스토리지 노드 전극과 스토리지 노드 콘택 플러그 사이에서의 접촉 저항을 크게 개선시킬 수 있다.
결과적으로, 상기 접촉 저항 감소에 따라 데이터 저장을 위하여 하부의 트랜지스터와 연결되는 커패시터의 동작 성능을 크게 향상시킬 수 있으며, 상기 구조적 안정성 향상에 의해 반도체 장치의 생산성이 크게 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 콘택 패드를 갖는 반도체 구조물;
    상기 반도체 구조물 상에 형성되며, 상기 콘택 패드를 노출시키는 콘택홀을 갖는 제1 층간 절연막, 격리막 및 제2 층간 절연막을 포함하는 복합막;
    상기 콘택홀 내측벽 상에 형성된 스페이서;
    상기 콘택홀 내에서 상기 콘택 패드 상에 형성되며, 상기 복합막의 상부 표면보다 낮게 위치하는 상부 표면을 갖는 콘택 플러그;
    상기 콘택홀 내에서 상기 콘택 플러그 및 상기 스페이서의 상부 측벽 상에 형성된 도전성 패드; 및
    상기 도전성 패드 상에 형성된 스토리지 노드 전극을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 스토리지 노드 전극 상에 순차적으로 형성된 유전막 및 플레이트 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 구조물은 기판 상에 형성된 트랜지스터를 포함하며, 상기 콘택 패드는 상기 트랜지스터의 불순물 영역과 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 장치.
  4. 콘택 패드를 갖는 반도체 구조물을 형성하는 단계;
    상기 반도체 구조물 상에 상기 콘택 패드를 노출시키는 콘택홀을 갖는 제1 층간 절연막, 격리막 및 제2 층간 절연막을 포함하는 복합막을 형성하는 단계;
    상기 콘택홀 내측벽 상에 스페이서를 형성하는 단계;
    상기 콘택홀 내에서 상기 콘택 패드 상에 상기 복합막의 상부 표면보다 낮게 위치하는 상부 표면을 갖는 콘택 플러그를 형성하는 단계;
    상기 콘택홀 내에서 상기 콘택 플러그 및 상기 스페이서의 상부 측벽 상에 도전성 패드를 형성하는 단계; 및
    상기 도전성 패드 상에 스토리지 노드 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 및 제2 층간 절연막들은 실리콘 산화물을 포함하며, 상기 격리막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 콘택 플러그를 형성하는 단계는,
    상기 콘택홀을 충분히 매립하는 도전막을 상기 노출된 콘택 패드 및 상기 복합막 상에 형성하는 단계; 및
    상기 도전막에 대하여 에치 백 공정을 수행하여 상기 콘택홀 내에 상기 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 도전성 패드를 형성하는 단계는,
    상기 콘택 플러그 및 상기 콘택 플러그 상에서 노출된 상기 스페이서의 상부 및 상기 복합막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상에 상기 콘택홀의 상부를 충분히 매립하는 희생막을 형성하는 단계;
    상기 복합막의 상부면이 노출되도록 평탄화 공정을 수행하여 상기 도전성 패드를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서, 상기 스토리지 노드 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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