KR101244161B1 - 반도체 소자의 배선 구조물 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자의 배선 구조물 및 그 형성 방법에서, 상기 배선 구조물은 기판 상에 제1 층간 절연막과, 상기 제1 층간 절연막 내에 구비되고 상부면의 가장자리의 일부분에 리세스부를 포함하는 제1 콘택 플러그와, 상기 제1 콘택 플러그와 서로 이웃하는 제2 콘택 플러그와, 상기 제1 콘택 플러그와 전기적으로 접속하는 비트 라인 콘택 및 비트 라인들과, 상기 비트 라인들 및 비트 라인 콘택을 덮고, 상기 제2 콘택 플러그의 상부면 및 상기 제1 콘택 플러그의 리세스부를 노출하는 콘택홀이 포함된 제2 층간 절연막과, 상기 제1 콘택 플러그의 리세스부를 채우면서 상기 콘택홀의 측벽에 구비되는 보호용 스페이서 및 상기 콘택홀 내부에 제3 콘택 플러그를 포함한다. 상기 배선 구조물을 반도체 소자에 채용하는 경우, 쇼트 불량을 감소시킬 수 있다.

Description

반도체 소자의 배선 구조물 및 그 형성 방법{Wiring structure in semiconductor device and Method of forming the same}
본 발명은 반도체 소자의 배선 구조물 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 디램 소자의 셀 배선에 적합한 배선 구조물 및 그 형성 방법에 관한 것이다.
최근에 반도체 소자가 고집적화됨에 따라, 반도체 소자 내에 포함되는 배선의 사이즈 및 상기 배선들 간의 간격이 급격하게 감소되고 있다. 그러므로, 상기 배선들이 충분하게 낮은 저항을 가지면서도 목표한 사이즈 및 간격을 갖도록 형성하는 것이 매우 어려워지고 있다.
예를들어, 미세한 선폭을 갖는 도전성 패턴과 상기 도전성 패턴과 접속하는 콘택을 포함하는 배선을 형성하는데 있어서, 상기 도전성 패턴 및 콘택 간의 미스 얼라인 문제가 발생될 수 있다. 상기 도전성 패턴과 콘택이 정확하게 얼라인되지 못하면, 상기 콘택이 목적한 도전성 패턴과 접촉하는 동시에 이웃하는 패턴과도 전기적으로 접촉되는 쇼트 불량이 발생될 수 있다. 특히, 상기 도전성 패턴들 간의 간격이 매우 좁은 최근의 반도체 소자의 경우, 상기와 같은 형태의 쇼트 불량이 더 욱 빈번하게 발생한다. 더구나, 최근의 배선 구조물은 상기 도전성 패턴과 상기 콘택 사이의 접촉 저항을 감소시키기 위하여 상기 콘택의 하부폭이 상부폭보다 넓은 형상을 가지기도 한다. 이 경우에는, 상기 콘택의 하부폭을 정확하게 확장하도록 콘트롤하지 못하면, 상기 쇼트 불량이 발생될 수 있다.
본 발명의 목적은 쇼트 불량이 감소되는 구조를 갖는 배선 구조물을제공하는데 있다.
본 발명의 다른 목적은 상기한 배선 구조물의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 배선 구조물은, 기판 상에 구비되는 제1 층간 절연막과, 상기 제1 층간 절연막 내에 구비되고, 상부면의 가장자리의 일부분에 리세스부를 포함하는 제1 콘택 플러그와, 상기 제1 층간 절연막 내에 구비되고, 상기 제1 콘택 플러그와 서로 이웃하게 배치되는 제2 콘택 플러그와, 저면부가 상기 제1 콘택 플러그의 상부면과 접촉하여, 상기 제1 콘택 플러그와 전기적으로 접속하는 비트 라인 콘택과, 상기 제1 및 제2 콘택 플러그와 각각 대향하게 배치되고, 상기 비트 라인 콘택의 상부면과 접촉하면서 연장되는 비트 라인들과, 상기 비트 라인들 및 비트 라인 콘택을 덮고, 상기 비트 라인들 사이에는 상기 제2 콘택 플러그의 상부면 및 상기 제1 콘택 플러그의 리세스부를 노출하는 콘택홀이 포함된 제2 층간 절연막과, 상기 제1 콘택 플러그의 리세스부를 채우면서 상기 콘택홀의 측벽에 구비되는 보호용 스페이서 및 상기 보호용 스페이서 상에 상기 콘택홀 내부를 채우도록 형성되고, 상기 제2 콘택 플러그와 접속하는 제3 콘택 플러그를 포함한다.
상기한 다른 목적을 달성하기 위한 본 발명의 일실시예에 따른 배선 구조물의 형성 방법으로, 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 내에 예비 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 저면부가 상기 제1 콘택 플러그의 상부면과 접촉하여, 상기 제1 콘택 플러그와 전기적으로 접속하는 비트 라인 콘택을 형성한다. 상기 제1 및 제2 콘택 플러그와 각각 대향하게 배치되고, 상기 비트 라인 콘택의 상부면과 접촉하면서 연장되는 비트 라인들을 형성한다. 상기 비트 라인들 및 비트 라인 콘택을 덮는 제2 층간 절연막을 형성한다. 상기 비트 라인들 사이의 제2 층간 절연막의 일부분과 상기 예비 제1 콘택 플러그의 상부면 가장자리 일부분을 순차적으로 식각하여, 상기 제2 콘택 플러그를 노출하는 콘택홀 및 상부면 가장자리에 리세스부가 생성된 제1 콘택 플러그를 형성한다. 상기 제1 콘택 플러그의 리세스부를 채우면서 상기 콘택홀의 측벽에 보호용 스페이서를 형성한다. 다음에, 상기 보호용 스페이서 상에, 상기 콘택홀 내부를 채우면서 상기 제2 콘택 플러그와 접속하는 제3 콘택 플러그를 형성한다.
설명한 것과 같이, 본 발명의 배선 구조물은 상기 보호용 스페이서가 상기 제1 콘택 플러그의 상부 가장자리에 생성된 리세스 내부를 채우는 형태를 가진다. 때문에, 상기 배선 구조물에 포함된 제3 콘택 플러그가 상기 제1 콘택 플러그와 쇼트되는 것을 감소시킬 수 있다. 이로인해, 상기 배선 구조물을 포함하는 반도체 소자의 동작 불량이 감소될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위하여 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
첨부된 도면에 있어서, 기판, 층(막), 리세스, 패턴들, 콘택 플러그 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 리세스, 패턴, 콘택 플러그 또는 구조물들이 기판, 각 층(막), 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 리세스, 패턴, 콘택 플러그 또는 구조물들이 직접 기판, 각 층(막), 패턴, 콘택 플러그 또는 구조물들 위에 또는 아래에 위치하는 것을 의미할 수도 있고, 그들 사이에 다른 층(막), 다른 패턴, 콘택 플러그 또는 다른 구조물들이 추가적으로 개재되어 있을 수도 있다. 또한, 각 층(막), 리세스, 패턴, 콘택 플러그 또는 구조물들이 "제1 ", "제2 ", 및/또는 "제3 "으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 리세스, 패턴, 콘택 플러그 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1 ", "제2 " 및/또는 "제3 "은 각 층(막), 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디램 소자의 배선 구조물을 나타내는 단면도이다.
도 1을 참조하면, 소자 분리막(102)에 의해 액티브 영역들 및 소자 분리 영역이 구분되는 기판(100)이 구비된다. 상기 액티브 영역들은 제1 방향을 길이 방향으로 하는 고립된 형태를 갖는다. 본 실시예에서, 상기 고립된 각각의 액티브 영역들은 제1 기준 방향에 대해 일정각도로 기울어진 사선 형태로 반복하여 배치된다. 그러나, 이와는 달리, 상기 각 액티브 패턴들은 상기 제1 기준 방향과 평행하게 놓여질 수도 있다. 여기서, 상기 제1 기준 방향은 비트 라인이 연장되는 방향이다.
상기 액티브 영역들 및 소자 분리 영역이 구분된 기판(100) 상에는 MOS 트랜지스터(도시안됨)들이 구비된다. 구체적으로, 상기 MOS 트랜지스터는 상기 제1 기준 방향과 수직한 제2 기준 방향으로 연장되는 게이트 라인(도시안됨), 및 상기 게이트 라인의 양측에 위치하는 액티브 영역 아래로 불순물 영역(110a, 110b)을 포함한다.
상기 게이트 라인은 게이트 전극 및 워드 라인으로 제공된다. 상기 게이트 라인은 게이트 산화막 패턴, 게이트 전극 패턴 및 제1 하드 마스크 패턴이 적층된 형상을 갖는다. 상기 게이트 라인의 측벽에는 제1 스페이서(도시안됨)가 구비된다. 여기서, 상기 제1 하드 마스크 패턴 및 제1 스페이서는 실리콘 질화물로 이루어질 수 있다. 도시된 것과 같이, 하나의 고립된 액티브 영역 위로 2개의 게이트 라인이 서로 나란하게 배치된다.
이하에서, 상기 고립된 액티브 영역의 중심부위에 위치하는 불순물 영역은 제1 불순물 영역(110a)이라 하고, 상기 고립된 액티브 영역의 양측으로 위치하는 불순물 영역은 제2 불순물 영역(110b)이라 한다.
상기 게이트 라인들을 매립하는 제1 층간 절연막(112)이 구비된다. 상기 제1 층간 절연막(112)은 실리콘 산화물로 이루어진다. 상기 제1 층간 절연막(112) 상에는 식각 저지막(114)이 구비된다. 상기 식각 저지막(114)은 실리콘 질화물로 이루어질 수 있다.
상기 제1 층간 절연막(112) 및 식각 저지막(114)에는 상기 제1 층간 절연막(112) 및 식각 저지막(114)을 관통하여 상기 제1 및 제2 불순물 영역(110a, 110b)을 각각 노출하는 하부 콘택홀(116)이 생성되어 있다.
상기 하부 콘택홀(116) 내에는 불순물이 도핑된 폴리실리콘으로 이루어지는 콘택 플러그(118a, 120)들이 구비된다. 여기서, 상기 제1 불순물 영역(110a)과 전기적으로 접속하는 콘택 플러그는 제1 콘택 플러그(118a)라 하고, 상기 제2 불순물 영역(212b)과 전기적으로 접속하는 콘택 플러그는 제2 콘택 플러그(120)라 한다. 상기 제1 콘택 플러그(118a) 및 제2 콘택 플러그(120)는 서로 이웃하도록 배치될 수 있다.
상기 제1 콘택 플러그(118a)는 상부면 가장자리의 일부분에 리세스부(119)가 생성되어 있다. 즉, 도시된 것과 같이, 상기 제1 콘택 플러그(118a)의 리세스부(119)에서는 상기 제1 콘택 플러그(118a)의 상부면과 측벽의 경계 부위가 각진 형상을 갖지 않는다. 상기 리세스부(119)는 상기 제2 콘택 플러그(120)와 서로 대향하는 위치에 생성되어 있다. 상기 리세스부(119)는 50 내지 200Å의 깊이를 갖는다.
상기 제1 및 제2 콘택 플러그(118a, 120)들 및 식각 저지막(114)을 덮는 제2 하부 층간 절연막(130a)이 구비된다. 상기 제2 하부 층간 절연막(130a)을 관통하여 상기 제1 콘택 플러그(118a)의 상부면과 접촉하는 비트 라인 콘택(130a)이 구비된다. 여기서, 상기 비트 라인 콘택은 상기 제1 콘택 플러그의 리세스부와 이격된 위치에서 상기 제1 콘택 플러그와 접속할 수 있다. 또는, 상기 비트 라인 콘택은 상기 제1 콘택 플러그의 리세스된 부위와 인접하면서 상기 제1 콘택 플러그와 접속할 수 있다.
상기 비트 라인 콘택 및 제2 하부 층간 절연막 상에는 상기 비트 라인 콘택과 접속하는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물은 도전막 패턴 및 제2 하드 마스크 패턴이 적층된 구조를 갖는다. 상기 비트 라인 콘택과 상기 비트 라인 구조물 내의 도전막 패턴은 동일한 물질로 이루어질 수 있다. 예를들어, 상기 비트 라인 콘택과 도전막 패턴은 텅스텐으로 이루어질 수 있다. 한편, 상기 제2 하드 마스크 패턴은 실리콘 질화물로 이루어질 수 있다.
상기 비트 라인 구조물은 상기 제1 기준 방향으로 연장되는 라인 형상을 가지면서, 다수의 비트 라인 콘택들과 각각 접속된다. 상기 비트 라인 구조물에서 상기 비트 라인 콘택과 접속되는 부위의 선폭은 상기 비트 라인 콘택과 접속되지 않는 부위의 선폭에 비해 넓은 형상을 갖는다. 즉, 상기 비트 라인과 비트 라인 콘택의 접속 부위에서의 비트 라인 선폭은 상기 비트 라인 콘택 상부면의 폭보다 더 넓다.
상기 비트 라인 구조물의 양측벽에는 제2 스페이서가 구비된다. 상기 제2 스페이서는 실리콘 질화물로 이루어질 수 있다.
상기 비트 라인 구조물의 사이를 매립하는 제2 상부 층간 절연막이 구비된다. 이하에서는, 상기 제2 하부 및 제2 상부 층간 절연막을 제2 층간 절연막이라 하면서 설명한다. 상기 제2 층간 절연막에는 상기 제2 콘택 플러그의 상부면 및 상기 제1 콘택 플러그의 리세스된 부위를 노출시키는 콘택홀이 생성되어 있다.
상기 콘택홀은 상부폭에 비해 하부폭이 더 넓은 형상을 갖는다. 즉, 상기 제2 상부 층간 절연막 부위에 생성되는 콘택홀에 비해 상기 제2 하부 층간 절연막 부위에 생성되는 콘택홀이 더 넓은 폭을 갖는다.
상기 콘택홀의 측벽에는 보호용 스페이서가 구비된다. 또한, 상기 보호용 스페이서는 상기 제1 콘택 플러그의 리세스부를 채우도록 형성되어 있다. 상기 보호용 스페이서는 실리콘 질화물로 이루어질 수 있다.
상기 제1 콘택 플러그의 상부 가장자리 부위에 리세스가 생성되고, 상기 리세스 부위에 상기 보호용 스페이서가 구비됨으로써, 상기 보호용 스페이서에 의해 상기 제1 콘택 플러그를 덮여지는 면적이 더 증가하게 된다. 따라서, 상기 보호용 스페이서에 의해 상기 제1 콘택 플러그의 표면이 충분하게 보호될 수 있다.
상기 보호용 스페이서 상에 상기 콘택홀 내부를 채우고, 상기 제2 콘택 플러그와 접속하는 제3 콘택 플러그가 구비된다. 상기 제3 콘택 플러그는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제3 콘택 플러그의 상부면은 상기 비트 라인 구조물에 포함된 제2 하드 마스크 패턴의 상부면과 동일한 평면에 위치할 수 있다.
도시되지는 않았지만, 상기 제3 콘택 플러그 상에 상기 제3 콘택 플러그와 접속하는 커패시터들이 구비될 수 있다. 상기와 같이 커패시터들이 구비되는 경우, 본 실시예는 디램의 각 셀들로 사용될 수 있다.
도 2 내지 도 10은 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100)에 트렌치 소자 분리 공정을 수행하여 필드 영역 및 액티브 영역을 정의하는 소자 분리막(102)을 형성한다.
상기 트렌치 소자 분리 공정을 설명하면, 우선 기판(100) 상에 버퍼 산화막(도시안됨)을 형성한다. 상기 버퍼 산화막은 이 후에 실리콘 질화막을 형성할 시에 스트레스를 완화시키기 위한 막이다. 이어서, 상기 버퍼 산화막 상에 실리콘 질화막(도시안됨)을 형성한다. 이어서, 상기 실리콘 질화막을 부분적으로 식각하여 질화막 패턴(도시안됨)을 형성한다. 상기 질화막 패턴을 식각 마스크로 이용하여 버퍼 산화막 및 기판을 소정 깊이로 식각하여 소자 분리용 트렌치를 형성한다. 다음에, 상기 트렌치 내에 실리콘 산화막을 매립하고 이를 평탄화하여 상기 실리콘 질화막 패턴을 노출시킨다. 상기 실리콘 질화막 패턴 및 버퍼 산화막 패턴을 습식 식각 공정에 의해 제거함으로서 필드 영역 및 액티브 영역을 정의하는 소자 분리막(102)을 완성한다. 이 때, 상기 액티브 영역은 고립된 형상을 갖도록 한다. 그리고, 상기 고립된 각각의 액티브 패턴은 상기 제1 기준 방향에 대해 일정 각도로 기울어지는 사선형태를 갖도록 한다.
상기 액티브 영역의 표면을 열산화시켜 게이트 산화막(도시안됨)을 형성하 고, 상기 게이트 산화막 상에 게이트 도전막(도시안됨)을 형성한다. 상기 게이트 도전막 상에 제1 하드 마스크 패턴(도시안됨)을 형성하고, 이를 마스크로 사용하여 게이트 도전막 및 게이트 산화막을 식각함으로써 게이트 산화막 패턴(도시안됨) 및 게이트 전극 패턴(도시안됨)을 형성한다.
상기 게이트 산화막 패턴, 게이트 전극 패턴 및 제1 하드 마스크 패턴은 상기 제1 기준 방향과 수직한 제2 기준 방향으로 연장되는 라인 형상을 가진다. 이하에서, 상기 게이트 산화막 패턴, 게이트 전극 패턴 및 제1 하드 마스크 패턴의 적층 구조는 게이트 라인이라고 하면서 설명한다.
상기 게이트 라인의 표면 및 기판 상에 실리콘 질화막을 형성하고, 이를 이방성으로 식각함으로써 게이트 스페이서(도시안됨)를 형성한다.
이어서, 상기 게이트 라인을 마스크로 사용하여 불순물을 이온 주입함으로써, 상기 게이트 라인 양측의 액티브 영역 아래로 제1 및 제2 불순물 영역(110a, 110b)들을 형성한다. 여기서, 상기 제1 불순물 영역(110a)은 상기 고립된 액티브 영역의 중심 부위에 위치하고, 비트 라인과 접속되기 위한 영역이다. 또한, 상기 제2 불순물 영역(110b)은 상기 고립된 액티브 영역의 가장자리에 위치하고 커패시터와 접속하기 위한 영역이다.
상기 게이트 라인을 매립하는 제1 층간 절연막(112)을 형성한다. 상기 제1 층간 절연막(112)은 실리콘 산화물을 화학 기상 증착법으로 증착함으로써 형성될 수 있다. 상기 제1 층간 절연막(112)을 증착한 이 후에, 상기 제1 층간 절연막(112)을 평탄화하기 위하여 화학기계적 연마 공정을 수행할 수 있다.
상기 제1 층간 절연막(112) 상에 식각 저지막(114)을 형성한다. 상기 식각 저지막(114)은 실리콘 질화물을 화학기상증착법에 의해 증착시켜 형성할 수 있다.
도 3을 참조하면, 상기 식각 저지막(114) 및 제1 층간 절연막(112)을 부분적으로 식각함으로써 상기 제1 및 제2 불순물 영역(110a, 110b)을 노출하는 하부 콘택홀(116)들을 형성한다. 상기 하부 콘택홀(116)들은 상기 게이트 스페이서(도시안됨)에 셀프 얼라인되는 식각 공정을 통해 형성될 수 있다.
구체적으로, 상기 식각 저지막(114) 상에, 상기 제1 기준 방향으로 연장되면서, 액티브 영역과 대향하는 부위를 노출시키는 라인 형상의 포토레지스트 패턴(도시안됨)을 형성한다. 다음에, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 노출되어 있는 상기 식각 저지막(114) 및 제1 층간 절연막(112)을 식각한다. 이 때, 식각되는 부위는 상기 게이트 라인과 포토레지스트 패턴에 의해 한정된다. 때문에, 상기 식각 공정을 수행하고 나면, 상기 게이트 스페이서 사이의 액티브 영역이 선택적으로 노출되는 하부 콘택홀(116)이 생성된다.
다음에, 상기 하부 콘택홀(116)내부를 채우면서 상기 식각 저지막(114) 상에 불순물이 도핑된 폴리실리콘막(도시안됨)을 증착한다. 상기 식각 저지막(114)이 노출되도록, 상기 폴리실리콘막을 평탄화함으로서 상기 제1 불순물 영역(110a)과 전기적으로 접속하는 예비 제1 콘택 플러그(118)와, 상기 제2 불순물 영역(110a)과 전기적으로 접속하는 제2 콘택 플러그(120)를 각각 형성한다.
상기 예비 제1 콘택 플러그(118) 및 제2 콘택 플러그(120)의 상부면이 가장자리가 각진 형상을 가지게 된다. 도시하지는 않았지만, 상기 예비 제1 콘택 플러 그(118) 및 제2 콘택 플러그(120)는 상기 식각 저지막(114)에 비해 다소 돌출될 수 있다.
도 4를 참조하면, 상기 예비 제1 콘택 플러그(118) 및 제2 콘택 플러그(120)가 형성되어 있는 제1 층간 절연막(112) 상에 제2 하부 층간 절연막(130a)을 형성한다. 상기 제2 하부 층간 절연막(130a)은 실리콘 산화물을 화학 기상 증착법에 의해 형성할 수 있다.
상기 제2 하부 층간 절연막(130a)을 부분적으로 식각함으로써 상기 예비 제1 콘택 플러그(118)를 선택적으로 노출하는 비트 라인 콘택홀(132)을 형성한다.
이 후, 상기 비트 라인 콘택홀(132) 내부 및 상기 제2 하부 층간 절연막(130a) 상에 도전막(도시안됨)을 형성한다. 상기 도전막은 텅스텐을 포함할 수 있다. 상기 도전막 상에는 비트 라인을 패터닝하기 위한 제2 하드 마스크 패턴(138)을 형성한다. 상기 제2 하드 마스크 패턴(138)은 실리콘 질화물로 이루어질 수 있으며, 제1 기준 방향으로 연장되는 라인 형상을 갖는다.
상기 제2 하드 마스크 패턴(138)을 식각 마스크로 사용하여 상기 도전막을 패터닝한다. 이와같이, 1회의 패터닝 공정을 수행함으로써, 비트 라인 콘택(134) 및 비트 라인(136)을 포함하는 비트 라인 구조물을 형성할 수 있다.
이 때, 상기 비트 라인(136)에서 상기 예비 제1 콘택 플러그(118)와 대향하는 부위에서는 다른 부위에 비해 상대적으로 넓은 선폭을 갖도록 형성된다. 또한, 상기 비트 라인(136)과 비트 라인 콘택(134)의 접촉 부위에서 비트 라인(136) 선폭은 상기 비트 라인 콘택(134)의 선폭보다 더 넓게 되도록 한다. 상기 비트 라 인(136)에서 상대적으로 넓은 선폭을 갖는 부위를 탭 부위라 한다.
다음에, 상기 비트 라인 구조물 및 제2 하부 층간 절연막(130a)의 표면 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 포함한다. 상기 스페이서용 절연막을 이방성으로 식각함으로써 상기 비트 라인 구조물의 양측에 제2 스페이서(140)를 형성한다.
도 5를 참조하면, 상기 비트 라인 구조물 사이의 갭 부위를 매립하는 제2 상부 층간 절연막(130b)을 형성한다. 상기 제2 상부 층간 절연막(130b)은 실리콘 산화물을 화학 기상 증착법에 의해 형성할 수 있다. 이 후, 상기 제2 하드 마스크 패턴(138)의 상부면이 노출되도록 상기 제2 상부 층간 절연막(130b)을 화학기계적 연마 공정을 통해 평탄화한다. 이하에서는, 상기 제2 하부 층간 절연막(130b) 및 제2 상부 층간 절연막(130a)을 제2 층간 절연막(130)이라 하면서 설명한다.
도 6을 참조하면, 상기 제2 층간 절연막(130) 상에 포토레지스트 패턴(142)을 형성한다. 상기 포토레지스트 패턴(142)은, 상기 포토레지스트 패턴(142)과 비트 라인 구조물에 의해 상기 제2 콘택 플러그(120)와 대향하는 부위가 노출되도록 형성된다.
상기 포토레지스트 패턴(142)을 식각 마스크로하여, 상기 제2 콘택 플러그(120)의 상부면을 노출되도록 상기 제2 층간 절연막(130a)을 이방성 식각함으로써 예비 콘택홀(144)을 형성한다.
도 7을 참조하면, 상기 제2 층간 절연막(130)의 일부를 등방성으로 식각함으로써 상부폭에 비해 하부폭이 넓은 콘택홀(144a)을 형성한다. 이 때, 상기 콘택 홀(144a)의 저면에는 상기 예비 제1 콘택 플러그(110a)의 가장자리 상부면이 일부 노출되도록 하는 것이 바람직하다.
상기 등방성 식각 공정을 수행하면, 상기 비트 라인 구조물 사이의 간격은 유지된다. 반면에, 상기 예비 콘택홀(144)의 하부는 상기 비트 라인 콘택(134)과 인접하는 부위 또는 비트 라인 콘택(134) 측벽 부위까지 확장될 수 있다.
상기 제2 층간 절연막(130)의 일부를 등방성으로 식각하는 공정은 습식 식각 공정으로 수행될 수 있다. 상기 습식 식각 공정 시에 사용할 수 있는 습식 식각액의 구체적인 예로는 NHF4, HF 및 물을 포함하는 LAL 용액 등을 들 수 있다. 상기 등방성 식각 공정을 습식 식각 공정을 통해 수행하는 경우, 이 전의 예비 콘택홀(144)을 형성하는 공정에서 생성되는 식각 잔류물 또는 파티클이 함께 제거될 수 있다.
도 8을 참조하면, 상기 예비 제1 콘택 플러그(110a)의 노출된 상부를 일부 식각함으로써 상부 가장자리 부위에 리세스부(119)가 생성된 제1 콘택 플러그(118a)를 형성한다. 상기 예비 제1 콘택 플러그(118)를 식각하는 공정으로, 건식 식각 공정, 습식 식각 공정, 플라즈마 잔사 처리 공정 중에서 하나 이상의 공정을 선택할 수 있다.
상기 건식 식각 공정 및 플라즈마 잔사 처리 공정 시에 사용되는 반응 가스는 SF6와 Cl2 혼합 가스 또는 HBr, Cl2 및 O2 혼합가스 등을 사용할 수 있다. 반면에, 상기 습식 식각 공정 시에는 과수(H2O2), 수산화 암모늄(NH4OH) 및 물(DI water)의 혼합액인 SC1과 같은 습식 식각액을 사용할 수 있다.
상기 식각 공정에 의해 생성되는 리세스부(119)의 깊이가 50 내지 200Å이 되도록, 상기 예비 제1 콘택 플러그(118)의 상부면을 50 내지 200Å로 식각한다. 상기와 같이, 예비 제1 콘택 플러그(118)를 일부 식각하여 리세스부(119)가 생성되면, 상기 제1 콘택 플러그(118a)의 상부 가장자리와 측벽의 경계 부위는 각진 형상을 갖지 않게 된다.
특히, 상기 리세스부(119)는 상기 제1 콘택 플러그(118a)의 상부 가장자리 전체에 생성되는 것이 아니라 가장자리 일부에만 생성된다. 또한, 상기 리세스부(119)는 상기 비트 라인 콘택(130)과 이격되도록 형성되는 것이 바람직하다. 그러나, 상기 리세스부(119)는 비트 라인 콘택(130)의 하부와 접하도록 형성될 수도 있다.
한편, 상기 제1 및 제2 콘택 플러그(118a, 120)가 동일한 물질로 이루어지므로, 도시된 것과 같이, 상기 리세스부(119)를 형성하는 식각 공정에서 상기 제2 콘택 플러그(120)의 상부면도 일부 식각될 수 있다.
도 9를 참조하면, 상기 콘택홀(144a) 내부면 및 상기 제2 하드 마스크 패턴(138) 표면 상에 보호막(도시안됨)을 형성한다. 상기 보호막은 실리콘 질화물로 형성할 수 있다. 이 때, 상기 보호막은 상기 리세스부(119)를 채우도록 형성하여야 한다. 그런데, 상기 제1 콘택 플러그(118a)의 상부면 가장자리가 리세스된 형상을 가지므로, 종래와 같이 제1 콘택 플러그(118a)의 상부면과 측벽의 경계가 각진 형상을 가지는 경우에 비해 상기 경계 부위에서 보호막을 더욱 용이하게 증착할 수 있을 뿐 아니라 상대적으로 보호막을 더 두껍게 형성할 수 있다.
이 후, 상기 보호막을 이방성 식각함으로써, 상기 제1 콘택 플러그(118a)의 리세스부(119)를 채우면서 상기 콘택홀(144a)의 측벽에 보호용 스페이서(146)를 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 제2 콘택 플러그(120) 상부면에 형성되어 있는 보호막이 제거됨으로써 상기 콘택홀(144a)의 저면에는 상기 제2 콘택 플러그(120)의 상부면이 노출된다. 또한, 상기 리세스부(119) 내부가 매우 좁은 폭을 가지므로 상기 리세스부(119) 내부에는 보호막이 더 두껍게 형성될 수 있다. 그러므로, 이방성 식각 공정 시에 상기 리세스(119) 내부에 형성된 보호막은 거의 제거되지 않는다.
도 10을 참조하면, 상기 보호용 스페이서(146) 상에, 상기 콘택홀(144a) 내부를 채우도록 제3 콘택 플러그(150)를 형성한다. 상기 제3 콘택 플러그(150)는 상기 제2 콘택 플러그(120)와 전기적으로 접속된다.
구체적으로, 상기 콘택홀(144a) 내부를 채우도록 불순물이 도핑된 폴리실리콘막(도시안됨)을 증착한다. 이 후, 상기 제2 하드 마스크 패턴(138)의 상부면이 노출되도록 상기 폴리실리콘막을 화학기계적 연마 공정을 통해 연마함으로써 제3 콘택 플러그(150)를 형성한다. 상기 공정에 의해 제3 콘택 플러그(150)를 형성하는 경우, 상기 제3 콘택 플러그(150)와 상기 제2 하드 마스크 패턴(138)은 동일한 평면 상에 위치하게 된다.
다음에, 도시하지는 않았지만, 상기 각각의 제3 콘택 플러그(150) 상에 커패시터를 형성함으로써 디램 소자의 셀을 완성할 수 있다.
본 실시예의 방법에 의하면, 종래에 쇼트 불량이 빈번하게 발생되었던 제1 콘택 플러그의 상부 가장자리의 각진 부위에 리세스를 생성시킴으로써 상기 제1 콘택 플러그의 상부면 형상을 변경시킨다. 이와같이, 상기 제1 콘택 플러그의 상부 가장자리에 리세스를 생성시킴으로써 후속에 형성되는 제3 콘택 플러그와 상기 제1 콘택 플러그 간의 이격 거리를 증가시킬 수 있다. 이로인해, 공정 마진이 증가하게 되어 상기 제3 콘택 플러그와 제1 콘택 플러그 간의 쇼트 불량을 감소시킬 수 있다.
상기 설명한 것과 같이, 본 발명은 특히 디램 소자의 배선 구조물로써 사용함으로써 콘택 플러그들 간의 쇼트 불량을 감소시킬 수 있다. 이외에도, 다층의 콘택 플러그들을 포함하는 다양한 반도체 소자들에도 사용될 수 있다. 또한, 상기 쇼트 불량이 감소됨으로써 반도체 소자의 동작 불량이 감소되어 반도체 소자의 제조 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디램 소자의 배선 구조물을 나타내는 단면도이다.
도 2 내지 도 10은 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조물의 형성 방법을 설명하기 위한 단면도들이다.

Claims (16)

  1. 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막 내에 구비되고, 상부면의 가장자리의 일부분에 리세스부를 포함하는 제1 콘택 플러그;
    상기 제1 층간 절연막 내에 구비되고, 상기 제1 콘택 플러그와 서로 이웃하게 배치되는 제2 콘택 플러그;
    저면부가 상기 제1 콘택 플러그의 상부면과 접촉하여, 상기 제1 콘택 플러그와 전기적으로 접속하는 비트 라인 콘택;
    상기 제1 및 제2 콘택 플러그와 각각 대향하게 배치되고, 상기 비트 라인 콘택의 상부면과 접촉하면서 연장되는 비트 라인들;
    상기 비트 라인들 및 비트 라인 콘택을 덮고, 상기 비트 라인들 사이에는 상기 제2 콘택 플러그의 상부면 및 상기 제1 콘택 플러그의 리세스부를 노출하는 콘택홀이 포함된 제2 층간 절연막;
    상기 제1 콘택 플러그의 리세스부를 채우면서 상기 콘택홀의 측벽에 구비되는 보호용 스페이서; 및
    상기 보호용 스페이서 상에 상기 콘택홀 내부를 채우도록 형성되고, 상기 제2 콘택 플러그와 접속하는 제3 콘택 플러그를 구비하는 것을 특징으로 하는 반도체 소자의 배선 구조물.
  2. 제1항에 있어서, 상기 제1 콘택 플러그에 포함된 리세스부는 상기 제2 콘택 플러그와 서로 대향하는 위치에 생성된 것을 특징으로 하는 반도체 소자의 배선 구조물.
  3. 삭제
  4. 제1항에 있어서, 상기 비트 라인 콘택은 상기 제1 콘택 플러그의 리세스부와 이격된 위치 또는 상기 리세스부와 인접하는 위치에서 상기 제1 콘택 플러그와 접속된 것을 특징으로 하는 반도체 소자의 배선 구조물.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 제2 층간 절연막에 생성된 콘택홀은 상부의 폭에 비해 하부의 폭이 더 넓은 형상을 갖는 것을 특징으로 하는 반도체 소자의 배선 구조물.
  8. 삭제
  9. 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 내에 예비 제1 콘택 플러그 및 제2 콘택 플러그를 형성하는 단계;
    저면부가 상기 제1 콘택 플러그의 상부면과 접촉하여, 상기 제1 콘택 플러그와 전기적으로 접속하는 비트 라인 콘택을 형성하는 단계;
    상기 제1 및 제2 콘택 플러그와 각각 대향하게 배치되고, 상기 비트 라인 콘택의 상부면과 접촉하면서 연장되는 비트 라인들을 형성하는 단계;
    상기 비트 라인들 및 비트 라인 콘택을 덮는 제2 층간 절연막을 형성하는 단계;
    상기 비트 라인들 사이의 제2 층간 절연막의 일부분과 상기 예비 제1 콘택 플러그의 상부면 가장자리 일부분을 순차적으로 식각하여, 상기 제2 콘택 플러그를 노출하는 콘택홀 및 상부면 가장자리에 리세스부가 생성된 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그의 리세스부를 채우면서 상기 콘택홀의 측벽에 보호용 스페이서를 형성하는 단계; 및
    상기 보호용 스페이서 상에, 상기 콘택홀 내부를 채우면서 상기 제2 콘택 플러그와 접속하는 제3 콘택 플러그를 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 배선 구조물의 형성 방법.
  10. 제9항에 있어서, 상기 비트 라인들은 상기 제1 콘택 플러그와 대향하는 부위에서 상대적으로 넓은 선폭을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 배선 구조물의 형성 방법.
  11. 삭제
  12. 제9항에 있어서, 상기 콘택홀 및 제1 콘택 플러그를 형성하는 단계는,
    상기 제2 층간 절연막을 이방성 식각하여 상기 제2 콘택 플러그의 상부면을 노출하는 예비 콘택홀을 형성하는 단계;
    상기 예비 제1 콘택 플러그의 상부면 가장자리가 일부 노출되도록 예비 콘택홀을 등방성 식각하여 하부가 상부에 비해 확장된 콘택홀을 형성하는 단계; 및
    상기 콘택홀의 저면에 노출된 예비 제1 콘택 플러그를 일부 식각하여 리세스부가 생성된 제1 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조물 형성 방법.
  13. 삭제
  14. 제12항에 있어서, 상기 예비 제1 콘택 플러그를 일부 식각하는 공정은 건식 식각 공정, 플라즈마 잔사 처리 공정 및 습식 식각 공정 중에서 선택된 적어도 하나의 공정을 통해 수행되는 것을 특징으로 하는 반도체 소자의 배선 구조물 형성 방법.
  15. 제9항에 있어서, 상기 제1 및 제2 콘택 플러그 사이의 제1 층간 절연막 상에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조물 형성 방법.
  16. 제9항에 있어서, 상기 제1 및 제2 콘택 플러그는 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 배선 구조물 형성 방법.
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