KR102270361B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법으로, 기판에 소자 분리막 패턴을 형성하여, 콘택 형성 영역을 포함하는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 및 소자 분리막 패턴 내에 매립되는 매립 게이트 구조물을 형성한다. 상기 액티브 패턴들 및 소자 분리막 패턴 상에 제1 절연막을 형성한다. 상기 콘택 영역에 위치하는 제1 절연막 및 액티브 패턴들의 일부를 식각하여 예비 개구부를 형성한다. 상기 예비 개구부 측벽의 소자 분리막 패턴을 제거하여, 제1 방향의 폭이 확장된 개구부를 형성한다. 상기 개구부가 콘택홀의 형상을 갖도록 상기 개구부 측벽 상에 절연막 패턴을 형성한다. 그리고, 상기 개구부 내부에, 상기 개구부의 제1 방향의 폭보다 좁은 폭을 갖고, 상기 제1 콘택 영역과 접촉하는 배선 구조물을 형성한다. 상기 배선 구조물은 미세한 선폭을 가질 수 있다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 고집적화된 디램 소자의 제조 방법에 관한 것이다.
최근의 디램 등의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 증가로 인해, 상기 반도체 소자에서 미세한 폭을 갖는 콘택 및 도전 라인을 포함하는 배선 구조물의 형성 방법이 요구되고 있다.
본 발명의 과제는 배선 구조물을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 과제는 배선 구조물을 포함하는 반도체 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판에 소자 분리막 패턴을 형성하여, 중심 부위의 상부면에 제1 콘택 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 영역을 포함하는 고립된 형상의 액티브 패턴들을 형성한다. 상기 액티브 패턴들 및 소자 분리막 패턴 내에 매립되고, 제1 방향으로 연장되는 매립 게이트 구조물을 형성한다. 상기 액티브 패턴들 및 소자 분리막 패턴 상에 제1 절연막을 형성한다. 상기 제1 콘택 영역에 위치하는 제1 절연막 및 액티브 패턴들의 일부를 식각하여, 적어도 상기 제1 콘택 영역을 노출하는 예비 개구부를 포함하는 구조물을 형성한다. 상기 예비 개구부 측벽의 소자 분리막 패턴을 제거하여, 측벽에 액티브 패턴들 및 매립 게이트 구조물을 노출하는 개구부를 형성한다. 상기 개구부가 콘택홀의 형상을 갖도록 상기 개구부 측벽 상에 절연막 패턴을 형성한다. 그리고, 상기 개구부 내부에, 상기 개구부의 제1 방향의 폭보다 좁은 폭을 갖고, 상기 제1 콘택 영역과 접촉하는 배선 구조물을 형성한다.
본 발명의 일 실시예에서, 상기 매립 게이트 구조물은 상기 각 액티브 패턴에서 제1 내지 제3 콘택 영역을 서로 구분하도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 액티브 패턴들은 상기 제1 방향과 수직하지 않는 제3 방향으로 각각 형성되고, 상기 각 액티브 패턴들의 제1 콘택 영역은 상기 제1 방향으로 이웃하는 2개의 액티브 패턴들 측벽 및 이웃하는 2개의 매립 게이트 구조물의 측벽에 의해 고립되는 영역 내부에 배치되도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 개구부는 상기 예비 개구부로부터 상기 제1 방향으로 이웃하는 액티브 패턴들의 측벽이 각각 노출되도록 상기 소자 분리막 패턴을 제거하여 형성할 수 있다.
본 발명의 일 실시예에서, 상기 개구부는 상기 소자 분리막 패턴을 등방성 식각 공정을 통해 제거하여 형성할 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴을 형성하기 위하여, 상기 개구부 측벽에 노출되는 액티브 패턴들과 매립 게이트 구조물 사이가 절연되도록 상기 개구부 내부 표면 및 상기 제1 절연막을 따라 컨포멀하게 제2 절연막을 형성할 수 있다. 그리고, 상기 제2 절연막을 이방성 식각할 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴은 실리콘 질화물, 실리콘 산 질화물 또는 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 배선 구조물을 형성하기 위하여, 상기 개구부 내부를 채우면서 상기 구조물 상에 도전막을 형성한다. 그리고, 상기 개구부 내부에 위치하는 도전막의 적어도 일부를 식각하여 패터닝할 수 있다.
본 발명의 일 실시예에서, 상기 배선 구조물의 상부는 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 절연막 상에 제1 도전막을 형성하는 것을 더 포함할 수 있다. 상기 제1 도전막은 상기 배선 구조물의 일부로 사용될 수 있다. 이 때, 상기 절연막 패턴은 상기 개구부 측벽에 노출되는 상기 제1 도전막보다 낮게 위치하는 상기 개구부의 하부 측벽 상에 형성될 수 있다.
본 발명의 일 실시예에서, 상기 예비 개구부를 포함하는 구조물을 형성하기 위하여, 상기 제1 절연막 상에 상기 제2 및 제3 콘택 형성 영역 상부 및 이와 인접하는 부위의 소자 분리막 패턴의 상부만을 한정하여 덮는 고립된 형상의 마스크 패턴들을 형성할 수 있다. 그리고, 상기 마스크 패턴을 이용하여 상기 제1 절연막을 식각할 수 있다.
본 발명의 일 실시예에서, 상기 예비 개구부를 포함하는 구조물을 형성하기 위하여, 상기 제1 절연막 상을 덮으면서 상기 제1 콘택 형성 영역 상부를 선택적으로 노출하는 홀 들을 포함하는 마스크 패턴들을 형성할 수 있다. 그리고, 상기 마스크 패턴을 이용하여 상기 제1 절연막을 식각할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 내의 소자 분리막 패턴을 형성하여, 상부면에 콘택 영역을 포함하는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 내에 매립되고, 제1 방향으로 연장되고, 상기 콘택 영역을 한정하는 매립 게이트 구조물들을 형성한다. 상기 액티브 패턴들 및 소자 분리막 패턴 상에 제1 절연막을 형성한다. 상기 콘택 영역에 위치하는 제1 절연막 및 액티브 패턴들의 일부를 식각하여, 상기 콘택 영역을 노출하고 상기 제1 방향으로 제1 폭을 갖는 예비 개구부를 형성한다. 상기 개구부의 측벽에 노출되는 소자 분리막 패턴을 식각하여 상기 제1 방향으로 상기 제1 폭보다 넓은 제2 폭을 갖는 개구부를 형성한다. 상기 개구부 측벽 상에 절연막 패턴을 형성한다.그리고, 상기 개구부 내부에 상기 제1 방향으로 상기 제2 폭보다 좁은 제3 폭을 갖고 상기 콘택 영역과 접촉하는 배선 구조물을 형성한다.
본 발명의 일 실시예에서, 상기 개구부는 상기 제1 콘택 영역과 이웃하는 2개의 매립 게이트 구조물의 측벽과 2개의 액티브 패턴의 측벽이 노출되도록 형성될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판으로부터 돌출되고, 상부면에 제1 내지 제3 콘택 영역을 포함하고, 상기 제1 콘택 영역은 중심 부위이고, 상기 제2 및 제3 콘택 영역은 양 가장자리 부위이고, 상기 제1 콘택 영역의 상부면은 상기 제2 및 제3 콘택 영역보다 낮은 고립된 형상의 액티브 패턴들이 구비된다. 상기 액티브 패턴들 사이에는 소자 분리막 패턴이 구비된다. 상기 액티브 패턴들 및 소자 분리막 패턴 내에 매립되고, 제1 방향으로 연장되는 매립 게이트 구조물이 구비된다. 상기 제1 콘택 영역의 상부면이 저면에 노출되고 상기 액티브 패턴들 및 매립 게이트 구조물이 측벽에 노출되는 개구부를 포함하고, 상기 제2 및 제3 콘택 영역을 덮는 절연막을 포함하는 구조물이 구비된다. 상기 개구부 측벽 상에는 절연막 패턴이 구비된다. 또한, 상기 개구부 내부에, 상기 개구부의 제1 방향의 폭보다 좁은 폭을 갖고, 상기 제1 콘택 영역과 접촉하는 배선 구조물이 구비된다.
본 발명의 일 실시예에서, 상기 절연막 패턴은 실리콘 질화물, 실리콘 산 질화물, 실리콘 산화물 또는 에어를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴은 액티브 패턴들의 측벽 및 매립 게이트 구조물 사이가 절연되도록 상부면이 폐곡선 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 개구부 측벽의 절연막 패턴과 상기 배선 구조물 사이에는 제2 절연막 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 배선 구조물의 상부는 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 의하면, 배선 구조를 형성하기 위한 패터닝 공정에서 발생되는 불량이 감소된다. 따라서, 상기 배선 구조를 포함하는 반도체 소자를 용이하게 제조할 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 3 내지 도 24는 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도들이다.
도 25 내지 도 28은 도 1에 도시된 반도체 소자의 다른 제조 방법을 나타내는 단면도 및 평면도들이다.
도 29 내지 도 33은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도들이다.
도 34 및 35는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 36 내지 도 38은 도 34에 도시된 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도들이다.
도 39는 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 1은 도 2의 I-I' 및 II-II' 부위의 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자는 기판(100), 액티브 패턴들(100a), 소자 분리막 패턴(108a), 매립 게이트 구조물(120), 비트 라인 구조물(146), 스토리지 노드 콘택(152) 및 커패시터(160)를 포함할 수 있다. 이하에서, 상기 매립 게이트 구조물(120)의 연장 방향은 제1 방향, 상기 비트 라인 구조물(146)의 연장 방향은 제2 방향이라 하면서 설명한다.
상기 기판(100) 및 액티브 패턴(100a)은 단결정 실리콘을 포함할 수 있고, 상기 액티브 패턴(100a)은 상기 기판(100)의 일부를 식각하여 형성될 수 있다. 상기 액티브 패턴(100a)은 상기 기판(100)으로부터 돌출되고 고립된 섬 형상을 가질 수 있다.
상기 소자 분리막 패턴(108a)은 상기 액티브 패턴들(100a) 사이의 소자 분리용 트렌치(106) 내부에는 구비될 수 있다. 상기 소자 분리막 패턴(108a)은 실리콘 산화물이 포함될 수 있다. 상기 액티브 패턴(100a) 상부 표면은 액티브 영역으로 제공될 수 있다.
상기 액티브 패턴(100a)은 상기 제3 방향을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 상기 제3 방향은 상기 제1 및 제2 방향과 각각 수직하지 않는 방향일 수 있다. 즉, 상기 제3 방향은 상기 제1 방향 및 제2 방향에 대해 사선 방향일 수 있다. 또한, 상기 각 액티브 패턴들(100a)은 상기 제3 방향으로 나란하게 일렬 배치되지만, 상기 제1 방향으로 나란하지 않게 배치될 수 있다.
상기 각 액티브 패턴들(100a)의 중심 부위의 상부면은 제1 콘택 영역(110a)이 되고, 양 가장자리의 상부면은 각각 제2 및 제3 콘택 영역(110b, 110c)이 될 수 있다. 상기 제1 콘택 영역(110a)은 상기 비트 라인 구조물(146)과 전기적으로 연결하기 위한 영역이고, 상기 제2 및 제3 콘택 영역(110b, 110c)은 커패시터(160)와 전기적으로 연결하기 위한 영역이 될 수 있다.
상기 액티브 패턴(100a)의 제1 콘택 영역(110a)은 상기 제1 방향으로 이웃하는 다른 액티브 영역들(100a)의 제2 및 제3 콘택 영역(110b, 110c)과 서로 인접하게 배치될 수 있다.
상기 매립 게이트 구조물(120)은 상기 각 액티브 패턴들(100a) 내에 매립되면서 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 매립 게이트 구조물(120)은 상기 제1 내지 제3 콘택 영역들(110a, 110b, 110c) 사이에 구비된다. 상기 각 액티브 패턴들(100a)에는 2개의 매립 게이트 구조물(120)이 평행하게 배치되고, 상기 제1 내지 제3 콘택 영역들(110a, 110b, 110c)은 상기 매립 게이트 구조물(120)에 의해 각각 구분될 수 있다.
상기 각 액티브 패턴(100a)에서 상기 제1 콘택 영역(110a)의 상부면은 상기 제2 및 제3 콘택 영역(110b, 110c)의 상부면보다 낮게 위치할 수 있다. 즉, 상기 각 액티브 패턴(100a)에서 상기 제1 콘택 영역(110a)은 상대적으로 리세스된 부위일 수 있다.
상기 매립 게이트 구조물(120)은 게이트 절연막(114), 게이트 전극(116) 및 제1 하드 마스크 패턴(118)을 포함할 수 있다. 상기 게이트 절연막(114)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극(116)은 베리어 금속막 패턴 및 금속막 패턴을 포함할 수 있다. 상기 매립 게이트 구조물(120)은 상기 액티브 패턴(100a) 및 소자 분리막 패턴(108a)에 형성된 게이트 트렌치(112) 내부에 형성될 수 있다.
상기 기판(100) 상에는 제1 절연막이 구비될 수 있다. 일 실시예로, 상기 제1 절연막은 2 이상의 막을 포함할 수 있으며, 예를들어, 패드 절연막(122a) 및 식각 저지막(122b)을 포함할 수 있다. 상기 패드 절연막은 실리콘 산화물을 포함하고, 상기 식각 저지막은 실리콘 질화물을 포함할 수 있다. 다른 실시예로, 상기 제1 절연막은 하나의 막을 포함할 수 있으며, 예를들어, 실리콘 산화막을 포함할 수 있다.
상기 제1 절연막 내에는 상기 제1 절연막을 관통하고, 상기 제1 콘택 영역(110a)을 노출하는 제1 개구부(136)가 포함될 수 있다. 상기 제1 절연막은 상기 제2 및 제3 콘택 영역(110b, 110c)을 덮는 형상을 가질 수 있다.
상기 제1 개구부(136)는 상기 제1 콘택 영역(110a)으로부터 상기 제1 방향으로 서로 이웃하는 액티브 패턴들(100a)의 측벽들과, 서로 평행하게 배치되는 매립 게이트 구조물들(120)에 의해 한정될 수 있다. 따라서, 상기 제1 개구부(136)의 저면에는 제1 콘택 영역(110a) 및 소자 분리막 패턴(108a)이 위치할 수 있다.
상기 제1 개구부(136) 내에 위치하는 소자 분리막 패턴(108a)의 상부면은 상기 제1 콘택 영역(110a)의 상부면과 동일한 높이에 있거나 상기 제1 콘택 영역(110a)의 상부면보다 더 낮게 위치할 수 있다. 따라서, 상기 제1 개구부(136) 내에 위치하는 소자 분리막 패턴(108a)의 상부면은 상기 제2 및 제3 콘택 영역(110b, 110c)의 상부면보다 낮게 위치할 수 있다.
상기 제1 개구부(136)의 측벽 상에 절연막 패턴(134)이 구비될 수 있다. 즉, 상기 절연막 패턴(134)은 상기 제1 개구부(136) 내의 액티브 패턴들(100a) 및 매립 게이트 구조물들(120)의 측벽에 컨포멀하게 구비될 수 있다. 또한, 상기 절연막 패턴(134)은 상기 액티브 패턴(100a)과 매립 게이트 구조물(120) 사이의 미세한 갭 부위를 채울 수 있다. 따라서, 상기 절연막 패턴(134)에 의해 상기 액티브 패턴(100a)과 매립 게이트 구조물(120) 사이 부위가 절연될 수 있다.
평면도에서 볼 때, 상기 절연막 패턴(134)은 폐곡선 형상을 가질 수 있다. 따라서, 상기 제1 개구부(136)는 상기 절연막 패턴(134)에 의해 완전하게 고립된 홀 형상을 갖게 된다. 상기 절연막 패턴(134)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 비트 라인 구조물(146)은 상기 제1 개구부(136) 내부의 상기 제1 콘택 영역과 직접 접촉할 수 있다. 상기 비트 라인 구조물(146)은 상기 제1 개구부(136)의 제1 방향의 폭보다 좁은 폭을 가질 수 있다. 따라서, 상기 비트 라인 구조물(146)과 상기 절연막 패턴(134)은 서로 이격될 수 있다.
상기 비트 라인 구조물(146)은 상기 제1 콘택 영역(110a)과 직접 접촉하는 콘택 패턴(138a)과, 상기 콘택 패턴(138a)과 접촉하고 상기 제2 방향으로 연장되는 비트 라인(142) 및 상기 비트 라인(142) 상에 구비되는 하드 마스크 패턴(144)을 포함할 수 있다. 일 예로, 상기 콘택 패턴(138a)은 폴리실리콘을 포함할 수 있고, 상기 비트 라인(142)은 금속 물질을 포함할 수 있다.
상기 비트 라인 구조물(146)의 측벽에는 스페이서(148)가 구비될 수 있다. 상기 스페이서(148)는 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조물(146)을 덮는 층간 절연막(150)이 구비될 수 있다. 또한, 상기 층간 절연막(150)은 상기 개구부 측벽의 절연막 패턴과 상기 비트 라인 구조물 사이를 채울 수 있다.
상기 층간 절연막(150)을 관통하여 상기 제2 및 제3 콘택 영역(110b, 110c)과 각각 접촉하는 스토리지 노드 콘택(152)이 구비될 수 있다. 상기 스토리지 노드 콘택(152)은 폴리실리콘 물질을 포함하거나 또는 금속 물질을 포함할 수 있다. 상기 스토리지 노드 콘택(152) 상에는 커패시터(160)가 구비될 수 있다. 상기 커패시터(160)는 예를들어 실린더형 커패시터일 수도 있고, 스택형 커패시터일 수도 있다.
도 3 내지 도 24는 도 1에 도시된 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도들이다.
도 3, 5, 7, 8, 10, 12, 14, 15, 17, 19, 21 및 23은 단면도들이고, 도 4, 6, 9, 11, 13, 16, 18, 20, 22, 및 24는 평면도들이다.
도 3 및 도 4를 참조하면, 단결정 실리콘을 포함하는 기판(100)에 소자 분리용 트렌치를 형성하기 위한 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴은 실리콘 질화물을 포함할 수 있다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하여 소자 분리용 트렌치(106)를 형성한다. 상기 소자 분리용 트렌치(106)가 형성되어 있지 않은 부위의 기판(100)은 상대적으로 돌출된 액티브 패턴(100a)으로 제공될 수 있다. 상기 액티브 패턴(100a)의 표면은 액티브 영역으로 제공될 수 있다.
상기 액티브 패턴(100a)은 상기 제3 방향을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 상기 액티브 패턴들(100a)은 상기 제3 방향으로 나란하게 일렬 배치되지만, 상기 제1 방향으로 나란하지 않게 배치되도록 형성될 수 있다. 상기 액티브 패턴(100a)의 상기 제1 콘택 영역(110a)은 상기 제1 방향으로 이웃하는 다른 액티브 패턴들(100a)의 상기 제2 및 제3 콘택 영역(110b, 110c)과 서로 인접하게 배치될 수 있다.
상기 소자 분리용 트렌치(106) 내부를 채우도록 절연막을 형성한다. 상기 절연막은 실리콘 산화물을 포함할 수 있다. 이 후, 상기 절연막을 평탄화하여 예비 소자 분리막 패턴(108)을 형성한다. 상기 평탄화 공정을 수행하면, 상기 하드 마스크 패턴은 대부분 제거될 수 있다.
도시하지는 않았지만, 상기 기판(100)에 불순물을 도핑하여 상기 기판 표면 아래에 불순물 영역을 형성한다. 상기 불순물 영역은 매립 트랜지스터의 소오스 및 드레인 영역으로 제공될 수 있다.
도 5 및 도 6을 참조하면, 상기 액티브 패턴들(100a) 및 예비 소자 분리막 패턴(108)의 일부를 식각하여 상기 제1 방향으로 연장되는 라인 형상의 게이트용 트렌치들(112)을 형성한다.
상기 하나의 고립된 액티브 패턴(100a)에는 2개의 게이트용 트렌치들(112)이 서로 이격되면서 나란하게 배치될 수 있다. 상기 게이트용 트렌치(112)에 의해 상기 제1 내지 제3 콘택 영역(110a, 110b, 110c)이 서로 구분될 수 있다.
상기 게이트용 트렌치(112)의 측벽 및 저면을 따라 게이트 절연막(114)을 형성한다. 상기 게이트 절연막(114)은 열산화 공정 또는 화학기상 증착 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다. 상기 게이트 절연막(114) 상에 상기 게이트용 트렌치(112)를 채우도록 도전막(도시안됨)을 형성한다. 상기 도전막은 베리어 금속막 및 금속막을 순차적으로 증착하여 형성할 수 있다. 상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2이상 적층하여 사용할 수 있다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다. 상기 도전막을 화학 기계적 연마 공정을 통해 평탄화한 다음, 에치백 공정을 수행하여 상기 게이트용 트렌치(112)의 일부를 매립하는 게이트 전극(116)을 형성한다.
상기 게이트용 트렌치(112) 내부를 채우면서 상기 게이트 전극(116) 상에 제1 하드 마스크막을 형성한다. 이 후, 상기 제1 하드 마스크막을 평탄화시켜 제1 하드 마스크 패턴(118)을 형성한다. 상기 제1 하드 마스크 패턴(118)은 실리콘 질화막을 포함할 수 있다.
상기 공정을 수행함으로써, 상기 액티브 패턴 및 예비 소자 분리막 패턴(108) 내에 매립되고, 상기 제1 방향으로 연장되는 라인 형상의 매립 게이트 구조물(120)이 형성된다.
도 7을 참조하면, 상기 기판(100) 상에 제1 절연막을 형성한다. 상기 제1 절연막은 패드 절연막(122a) 및 식각 저지막(122b)을 포함할 수 있다. 예를들어, 상기 패드 절연막(122a)은 실리콘 산화물을 포함할 수 있다. 상기 식각 저지막(122b)은 실리콘 산화물과의 식각 선택비가 높은 절연 물질로 형성될 수 있다. 예를들어, 상기 식각 저지막(122b)은 실리콘 질화물을 포함할 수 있다.
상기 식각 저지막(122b) 상에 제1 도전막(124)을 형성한다. 상기 제1 도전막(124)은 건식 식각 공정을 통해 용이하게 식각될 수 있는 물질로 형성되어야 한다. 예를들어, 상기 제1 도전막(124)은 폴리실리콘 물질을 포함할 수 있다. 상기 제1 도전막(124)은 후속 공정을 통해 비트 라인의 일부로 제공될 수 있다.
상기 제1 도전막(124) 상에 희생막(126)을 형성한다. 상기 희생막(126)은 후속의 식각 공정에서 상기 제1 도전막(124)을 보호하기 위하여 형성된다. 예를들어, 상기 희생막(126)은 실리콘 산화물을 포함할 수 있다.
도 8 및 도 9를 참조하면, 상기 희생막(126) 상에 포토레지스트막을 코팅한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 포토레지스트 패턴(128)을 형성한다. 상기 포토레지스트 패턴(128)은 적어도 상기 제1 콘택 영역의 윗 부분을 노출하는 형상을 가질 수 있다.
일 실시예로, 도 9에 도시된 것과 같이, 상기 포토레지스트 패턴(128)은 상기 제2 및 제3 콘택 영역(110b, 110c)의 상부와, 상기 제2 및 제3 콘택 영역(110b, 110c)과 인접하는 부위의 예비 소자 분리막 패턴(108)의 상부만을 덮는 고립된 섬 형상을 갖도록 형성할 수 있다. 즉, 상기 포토레지스트 패턴(128)은 식각되는 부위를 노출하는 홀 형상을 갖는 것이 아니라, 상기 매립 게이트 구조물(120) 사이에서 식각 되지 않는 부위인 제2 및 제3 콘택 영역(110b, 110c)을 덮는 형상을 갖는다. 따라서, 상기 포토레지스트 패턴(128)은 상기 식각되는 부위인 상기 제1 콘택 영역(110a)이 오픈되는 형상을 갖는다.
이 경우, 하나의 액티브 패턴(100a) 내에 구비되는 제2 및 제3 콘택 영역(110b, 110c)은 서로 다른 고립된 포토레지스트 패턴(128)에 의해 각각 덮혀지게 된다. 또한, 하나의 고립된 포토레지스트 패턴(128)은 제1 방향으로 서로 인접한 2개의 액티브 패턴들(100a)에 포함되는 각각의 제2 및 제3 콘택 영역(110b, 110c)의 상부를 함께 덮는 형상을 가질 수 있다.
이와같이, 상기 포토레지스트 패턴(128)은 상기 제2 및 제3 콘택 영역(110b, 110c)만을 덮고 나머지 부분을 모두 노출시키므로, 상기 포토레지스트 패턴(128)에 의해 노출되는 부위가 크게 증가될 수 있다.
도 10 및 도 11을 참조하면, 상기 포토레지스트 패턴(128) 및 매립 게이트 구조물(120)을 식각 마스크로 사용하여 상기 희생막(126), 제1 도전막(124), 식각 저지막(122b), 패드 절연막(122a) 및 그 하부의 액티브 패턴(100a) 표면을 일부 식각하여 제1 예비 개구부(130)를 형성한다. 상기 제1 예비 개구부(130)에서, 상기 기판 표면 아래에 위치하는 부위는 상기 제1 방향으로 제1 폭을 가질 수 있다.
상기 제1 예비 개구부(130)의 저면에는 제1 콘택 영역(110a) 및 예비 소자 분리막 패턴(108)이 노출될 수 있다. 또한, 상기 제1 예비 개구부(130)의 하부 측벽에도 상기 예비 소자 분리막 패턴(108)이 노출될 수 있다. 상기 식각 공정에서, 상기 제1 콘택 영역(110a)에 해당되는 액티브 패턴(100a) 표면 부위가 일부 식각된다. 때문에, 상기 제1 콘택 영역(110a)의 상부면은 상기 제2 및 제3 콘택 영역(110b, 110c)의 상부면보다 낮게 위치할 수 있다. 상기 액티브 패턴(100a) 상부면에서 단차가 발생됨으로써, 후속 공정에서 형성되는 비트 라인 콘택과 스토리지 노드 콘택 간의 브릿지 불량이 감소될 수 있다.
한편, 상기 식각 공정을 통해, 상기 기판(100) 상에는 패드 절연막(122a), 식각 저지막(122b), 제1 예비 도전막 패턴(124a) 및 희생막 패턴(126a)이 적층된 제1 구조물(131)이 형성된다. 상기 제1 구조물(131)은 상기 제2 및 제3 콘택 영역(110b, 110c)을 덮는 기둥 형상을 가질 수 있다. 예를들어, 상기 제1 구조물(131)은 원기둥 또는 타원기둥 형상을 가질 수 있다. 상기 제1 예비 개구부(130)는 상기 제1 구조물들(131) 사이에 생성될 수 있다.
일 예로, 상기 제1 구조물(131)은 측벽 경사를 가질 수 있다. 이 경우, 상기 제1 구조물은 상부폭보다 하부폭이 더 넓은 형상을 갖는 형상을 가질 수 있다. 따라서, 상기 제1 구조물들 사이에 생성되는 제1 예비 개구부는 상부폭보다 하부폭이 좁은 형상을 가질 수 있다.
도 12 및 도 13을 참조하면, 상기 제1 예비 개구부(130) 측벽에 노출되는 상기 예비 소자 분리막 패턴(108)을 일부 제거하여 제2 예비 개구부(130a)를 형성한다. 따라서, 상기 제2 예비 개구부(130a)에서, 상기 기판 표면 아래에 위치하는 부위는 상기 제1 방향으로 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다.
상기 예비 소자 분리막 패턴(108)을 제거하는 공정에서, 상기 제1 절연막에 포함되는 실리콘 산화물도 일부 제거될 수 있다. 또한, 상기 제1 절연막에 실리콘 질화물이 포함되는 경우, 상기 실리콘 질화물을 부분적으로 식각할 수 있다. 한편, 상기 예비 소자 분리막 패턴(108)을 제거하는 공정에서 상기 제1 예비 도전막 패턴(124a)은 식각되지 않을 수 있다. 따라서, 상기 제2 예비 개구부(130a)의 측벽에서 상기 제1 예비 도전막 패턴(124a) 부위는 다소 돌출될 수 있다.
그러나, 도시하지는 않았지만, 상기 제1 예비 도전막 패턴(124a) 부위가 돌출되지 않도록 형성할 수도 있다. 구체적으로, 상기 제1 예비 개구부(130)를 형성하는 공정에서 상기 제1 예비 개구부(130)의 상부폭이 더 넓어지도록 상기 제1 예비 개구부(130)의 측벽 경사를 조절할 수 있다. 이 경우에는, 상기 제1 예비 도전막 패턴(124a) 부위의 폭이 상대적으로 좁아지므로, 상기 제1 예비 개구부(130)의 하부를 확장시키더라도 상기 제1 예비 도전막 패턴(124a) 부위가 돌출되지 않을 수 있다.
이 때, 상기 제2 예비 개구부(130a) 내에 상기 액티브 패턴(100a) 및 매립 게이트 구조물(120)의 측벽이 노출되도록 상기 예비 소자 분리막 패턴(108)을 제거할 수 있다. 따라서, 상기 제2 예비 개구부(130a)는 상기 제1 콘택 영역(110a)을 노출하면서 상기 제1 방향으로 최대로 확장된 구조를 가질 수 있다.
또한, 상기 예비 소자 분리막 패턴(108)이 일부 제거됨으로써 소자 분리막 패턴(108a)이 형성될 수 있다. 상기 제2 예비 개구부(130a) 저면에는 소자 분리막 패턴(108a) 및 제1 콘택 영역(110a) 상부면이 노출될 수 있다. 상기 소자 분리막 패턴(108a)의 상부면은 상기 제1 콘택 영역(110a)의 상부면과 동일하거나, 상기 제1 콘택 영역(110a)의 상부면보다 다소 낮을 수 있다. 도시된 것과 같이, 상기 소자 분리막 패턴(108a)의 상부면은 상기 제1 콘택 영역(110a)의 상부면과 동일한 것이 바람직하다. 상기 제거 공정은 등방성 식각 공정을 포함하며, 예를들어 습식 식각 공정, 건식 등방성 식각 공정 등을 포함할 수 있다.
도 14를 참조하면, 상기 제2 예비 개구부(130a) 내부 표면 및 상기 제1 구조물(131)의 표면을 따라 컨포멀하게 절연막 라이너(132)를 형성한다. 상기 절연막 라이너(132)는 상기 액티브 패턴(100a)과 매립 게이트 구조물(120) 사이의 미세한 갭 부위를 채우도록 형성된다. 따라서, 상기 절연막 라이너(132)에 의해 상기 액티브 패턴(100a)과 매립 게이트 구조물(120)가 전기적으로 절연될 수 있다.
도 15 및 도 16을 참조하면, 상기 절연막 라이너(132)를 이방성으로 식각하여, 상기 제2 예비 개구부(130a) 측벽 부위에 절연막 패턴(134)을 형성한다.
상기 절연막 패턴(134)은 상기 액티브 패턴과 매립 게이트 구조물(120) 사이의 미세한 갭 부위를 채울 수 있다. 평면도에서 볼때, 상기 절연막 패턴(134)은 폐곡선 형상을 가질 수 있다. 따라서, 상기 제2 예비 개구부(130a)는 상기 절연막 패턴(134)에 의해 완전하게 고립된 형상을 갖는 제1 개구부(136)가 될 수 있다. 상기 절연막 패턴(134)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 절연막 패턴(134)은 상기 제2 예비 개구부(130a) 측벽의 액티브 패턴(100a) 및 상기 매립 게이트 구조물(120) 상에 각각 형성될 수 있다. 또한, 상기 절연막 패턴(134)은 상기 제2 예비 개구부(130a)에서 상기 제1 구조물(131)의 제1 절연막(122a, 122b)의 측벽을 덮도록 형성할 수 있다. 그러나, 상기 제1 예비 도전막 패턴(124a) 및 희생막 패턴(126a)의 측벽 부위에는 상기 절연막 라이너(132)가 남아있지 않도록 할 수 있다. 또한, 상기 식각 공정에 의해 상기 제2 예비 개구부(130a)의 저면에 위치하는 절연막 라이너(132)는 모두 제거될 수 있다. 따라서, 상기 제1 개구부(136) 저면에는 상기 제1 콘택 영역(110a) 및 소자 분리막 패턴(108a)이 노출될 수 있다.
도 17 및 도 18을 참조하면, 상기 제1 개구부(136) 내부를 채우면서 상기 희생막 패턴(126a) 상에 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 비트 라인 콘택을 형성하기 위한 도전막으로써 제공된다.
상기 제2 도전막은 상기 제1 예비 도전막 패턴(124a)과 동일한 도전 물질을 포함할 수 있다. 예를들어, 상기 제2 도전막은 폴리실리콘막을 포함할 수 있다. 이와는 다른 예로, 상기 제2 도전막은 상기 제1 예비 도전막 패턴(124a)과 다른 물질을 포함할 수도 있다. 이 경우, 상기 제2 도전막은 금속 물질을 포함할 수도 있다.
상기 제2 도전막을 평탄화하여 상기 제1 개구부(136) 내부에 제2 예비 도전막 패턴(138)을 형성한다. 상기 평탄화는 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있으며, 에치백 공정이 더 바람직할 수 있다. 이 때, 상기 제2 예비 도전막 패턴(138)의 상부면은 상기 제1 예비 도전막 패턴(124a)의 상부면과 동일한 평면 상에 위치할 수 있다. 따라서, 상기 제1 및 제2 예비 도전막 패턴(124a, 138)은 수평 방향으로 서로 연결되고, 기판의 상부 전체를 덮는 형상을 갖게된다.
도 19 및 도 20을 참조하면, 상기 희생막 패턴(126a)을 제거한다. 상기 제1 예비 도전막 패턴(124a) 및 제2 예비 도전막 패턴(138) 상에 제3 도전막(140)을 형성한다. 상기 제3 도전막(140)은 상기 제1 및 제2 예비 도전막 패턴(124a, 138)보다 낮은 저항을 갖는 금속 물질을 포함할 수 있다. 도시된 것과 같이, 상기 제3 도전막(140)은 베리어 금속막(140a) 및 금속막(140b)을 차례로 적층하여 형성할 수 있다.
상기 베리어 금속막(140a)으로 사용할 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다. 이들은 단독으로 사용하거나 또는 2 이상 적층하여 형성할 수 있다. 또한, 상기 금속막(140b)은 텅스텐을 포함할 수 있다.
상기 제3 도전막(140) 상에 제2 하드 마스크막(도시안됨)을 형성한다. 상기 제2 하드 마스크막은 실리콘 질화물을 포함할 수 있다. 상기 제2 하드 마스크막을 패터닝하여 비트 라인 구조물을 형성하기 위한 라인 형상의 제2 하드 마스크 패턴(144)을 형성한다. 상기 제2 하드 마스크 패턴(144)은 상기 제1 콘택 영역(110a)의 상부를 덮으면서 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 21 및 22를 참조하면, 상기 제2 하드 마스크 패턴(144)을 식각 마스크로 사용하여, 상기 제3 도전막(140), 제2 예비 도전막 패턴(138), 제1 예비 도전막 패턴(124a)을 이방성 식각하여 비트 라인 구조물(146)을 형성한다. 상기 비트 라인 구조물은 콘택 패턴(138a), 비트 라인(142) 및 제2 하드 마스크 패턴(144)을 포함할 수 있다.
상기 비트 라인 구조물(146)은 상기 제1 콘택 영역(110a)의 기판 표면과 직접 접촉하면서 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 비트 라인 구조물(141)의 제1 방향의 폭은 상기 제1 콘택 영역(110a)에 위치하는 제1 개구부(136)의 제1 방향의 폭 보다 좁을 수 있다. 따라서, 상기 비트 라인 구조물(141)은 상기 제1 개구부(136) 내부에 위치하게 되며 상기 비트 라인 구조물(141)의 양 측벽과 상기 절연막 패턴(134)은 서로 이격된다.
설명한 것과 같이, 상기 제1 개구부(136)는 제1 방향으로 확장되었으므로, 상기 제1 개구부(136) 내부의 제2 예비 도전막 패턴(138)의 폭이 증가된다. 따라서, 상기 제1 개구부(136) 내부의 제2 예비 도전막 패턴(138)을 식각하는 공정에서 상기 제1 개구부(136) 내부로 식각 가스들이 유입되기가 용이하다. 그러므로, 상기 식각 공정 시에 상기 제1 개구부(136)의 내부의 제2 예비 도전막 패턴(138)이 충분하게 식각되지 않아서 발생되는 언에치 불량이 감소될 수 있다. 따라서, 미세한 선폭을 가지면서도 불량이 감소된 비트 라인 구조물(146)을 형성할 수 있다.
도 23 및 24를 참조하면, 상기 비트 라인 구조물(146)의 양 측벽에 절연 물질을 포함하는 스페이서(148)를 형성한다. 상기 스페이서(148)는 실리콘 질화물을 포함할 수 있다. 다른 예로, 상기 스페이서(148)는 에어 스페이서를 포함할 수 있다.
상기 비트 라인 구조물(146)을 덮도록 층간 절연막(150)을 형성한다. 상기 층간 절연막(150)을 형성한 다음, 상기 비트 라인 구조물(146)의 상부면이 노출되도록 상기 층간 절연막(150)을 평탄화하는 공정이 더 수행할 수도 있다. 상기 층간 절연막(150) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 상기 제2 및 제3 콘택 영역(110b, 110c)의 상부를 각각 노출하는 형상을 갖는다.
상기 식각 마스크 패턴을 식각 마스크로 이용하여 상기 층간 절연막(150)을 식각하고, 그 하부의 식각 저지막(122b) 및 패드 절연막(122a)을 식각한다. 상기 공정에 의해, 상기 제2 및 제3 콘택 영역(110b, 110a)의 표면을 노출하는 스토리지 노드 콘택홀들(151)이 형성된다.
상기 스토리지 노드 콘택홀들(151)을 내부에 도전막을 형성하고, 상기 도전막을 연마하여 스토리지 노드 콘택들(152)을 형성한다. 상기 도전막은 폴리실리콘 또는 금속 물질을 포함할 수도 있다. 이 후, 상기 스토리지 노드 콘택(152) 상부면에 하부 전극(154), 유전막(156) 및 상부 전극(158)을 포함하는 커패시터(160)를 형성한다. 상기 커패시터(160)는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다.
상기 공정들을 수행함으로써, 디램 소자를 완성할 수 있다.
도 25 내지 도 28은 도 1에 도시된 반도체 소자의 다른 제조 방법을 나타내는 단면도 및 평면도들이다.
이하에서 설명하는 반도체 소자의 제조 방법은 상기 희생막 상에 형성되는 포토레지스트 패턴의 형상을 제외하고는 도 3 내지 도 24를 참조로 설명한 공정들과 동일할 수 있다.
먼저, 도 3 내지 도 7을 참조로 설명한 공정들을 수행하여 기판 상에 도 7에 도시된 구조를 형성한다.
도 25 내지 도 28의 I-I' 및 II-II'의 단면도는 도 8, 10, 12 및 14와 각각 실질적으로 동일한 형상을 가질 수 있다.
도 25를 참조하면, 상기 희생막(126) 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 포토레지스트 패턴(128a)을 형성한다. 상기 포토레지스트 패턴(128a)은 상기 제1 콘택 영역(110a)의 상부를 노출하는 홀들(129)을 포함하면서 상기 희생막(126)을 덮는 형상을 가질 수 있다.
즉, 상기 포토레지스트 패턴(128a)은 식각 대상이 되는 상기 제1 콘택 영역 부위 및 상기 제1 콘택 영역(110a)과 인접하는 부위의 예비 소자 분리막 패턴(108)의 상부를 노출하고, 이를 제외한 나머지 부위를 모두 덮는 형상을 갖는다. 따라서, 상기 포토레지스트 패턴(128a)의 홀의 내에 상기 식각되는 부위가 위치하게 된다.
도 26을 참조하면, 상기 포토레지스트 패턴(128a) 및 매립 게이트 구조물(120)을 식각 마스크로 사용하여 상기 희생막, 제1 도전막, 제1 절연막 및 그 하부의 액티브 패턴의 표면을 식각하여 제1 예비 개구부(170)를 형성한다.
상기 제1 예비 개구부(170)는 상기 제1 콘택 영역(110a)을 노출하는 홀 형상을 가질 수 있다.
도 27을 참조하면, 상기 제1 예비 개구부(170) 측벽에 노출되는 상기 예비 소자 분리막 패턴(108)을 일부 제거하여 제2 예비 개구부(170a)를 형성한다. 상기 제2 예비 개구부(170a)의 측벽에는 상기 액티브 패턴(100a) 및 매립 게이트 구조물(120)이 노출될 수 있다. 상기 제2 예비 개구부(170a)는 상기 제1 방향으로 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다. 이 후, 상기 포토레지스트 패턴(128a)을 제거한다.
도 28을 참조하면, 상기 제2 예비 개구부(170a) 내부 표면 및 상기 희생막(126) 표면을 따라 컨포멀하게 절연막 라이너(도시안됨)를 형성한다. 상기 절연막 라이너를 이방성으로 식각하여, 상기 제2 예비 개구부(170a) 측벽 부위에 절연막 패턴(134)을 형성한다. 평면도에서 볼때 상기 절연막 패턴(134)은 폐곡선 형상을 가질 수 있다. 따라서, 상기 절연막 패턴(134)에 의해 완전하게 고립된 형상을 갖는 제1 개구부(171)가 형성될 수 있다.
이 후, 도 17 내지 도 24를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 도 1 및 도 2에 도시된 반도체 소자를 완성한다.
즉, 상기 제1 개구부(171) 내부에 도전막 및 하드 마스크 패턴을 형성하고 패터닝하여 상기 제1 콘택 영역과 접촉하는 비트 라인 구조물(146)을 형성한다. 또한, 상기 제2 및 제3 콘택 영역(110b, 110a)과 접촉하는 스토리지 노드 콘택들(152)을 형성하고, 상기 스토리지 노드 콘택(152) 상부면에 커패시터(160)를 형성한다.
도 29 내지 도 33은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도들이다.
상기 공정에 의해 제조되는 반도체 소자는 상기 제1 절연막이 하나의 막으로 형성될 수 있다.
먼저, 도 3 내지 도 6을 참조로 설명한 공정들을 수행하여 기판 상에 도 5 및 6에 도시된 구조를 형성한다.
도 29를 참조하면, 상기 매립 게이트 구조물이 형성된 기판(100) 상에 제1 절연막(180)을 형성한다. 상기 제1 절연막(180)은 실리콘 산화물을 포함할 수 있다.
상기 제1 절연막(180) 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 포토레지스트 패턴(128)을 형성한다.
일 예로, 상기 포토레지스트 패턴(128)은 상기 제2 및 제3 콘택 영역(110b, 110c)의 상부 및 이와 인접하는 부위의 예비 소자 분리막 패턴(108) 상부를 한정하여 덮는 고립된 형상을 갖도록 형성한다. 이 경우, 상기 포토레지스트 패턴(128)의 형상 및 배치는 도 9를 참조로 설명한 것과 동일할 수 있다. 이하에서는, 상기 포토레지스트 패턴이 도 9의 형상을 갖는 것으로 설명한다.
다른 예로, 상기 포토레지스트 패턴은 상기 제1 콘택 영역(110a) 상부를 노출하는 홀을 포함할 수 있다. 이 경우, 상기 포토레지스트 패턴(128)의 형상 및 배치는 도 25를 참조로 설명한 것과 동일할 수 있다
도 30을 참조하면, 상기 포토레지스트 패턴(128)을 식각 마스크로 사용하여 상기 제1 절연막(180) 및 하부의 기판(100) 표면 부위를 식각하여 제1 예비 개구부(130)를 형성한다.
상기 식각 공정을 수행하면, 상기 기판(100) 상에 상기 제2 및 제3 콘택 영역(110b, 110c) 부위를 덮는 고립된 원기둥 또는 타원기둥 형상의 제1 절연막 패턴(180a)이 형성된다. 상기 제1 예비 개구부(130)는 상기 제1 절연막 패턴들(180a) 사이에 생성된다.
상기 제1 예비 개구부(130)의 저면에는 상기 제1 콘택 영역(110a) 뿐 아니라 상기 제1 콘택 영역(110a) 주변까지 노출된다. 상기 제1 예비 개구부(130)는 상기 제1 방향으로 제1 폭을 가질 수 있다. 상기 제1 예비 개구부(130)에서 노출되는 부위는 도 11에 도시된 것과 동일할 수 있다.
도 31을 참조하면, 상기 제1 예비 개구부(130) 측벽에 노출되는 상기 예비 소자 분리막 패턴(108)을 일부 제거하여 제2 예비 개구부(130a)를 형성한다. 상기 제2 예비 개구부(130a)의 측벽에는 상기 액티브 패턴(100a) 및 매립 게이트 구조물(120)이 노출될 수 있다. 상기 제2 예비 개구부(130a)는 상기 제1 방향으로 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다. 이 후, 상기 포토레지스트 패턴(128)을 제거한다.
도 32를 참조하면, 상기 제2 예비 개구부(130a) 내부 표면 및 상기 제1 절연막 패턴(180a) 표면을 따라 컨포멀하게 절연막 라이너(도시안됨)를 형성한다. 상기 절연막 라이너를 이방성으로 식각하여, 상기 제2 예비 개구부(130a) 측벽 부위에 제2 절연막 패턴(134)을 형성한다. 평면도에서 볼때 상기 제2 절연막 패턴(134)은 폐곡선 형상을 가질 수 있다. 따라서, 상기 제2 절연막 패턴(134)에 의해 완전하게 고립된 형상을 갖는 제1 개구부(136)가 형성될 수 있다.
상기 제1 개구부(136) 내부를 채우면서 상기 제2 절연막 패턴(134) 상에 비트 라인 형성을 위한 제1 도전막(182)을 형성한다.
도 33을 참조하면, 상기 제1 도전막(182) 상에 제2 도전막 및 제2 하드 마스크막을 형성한다. 상기 제2 하드 마스크막을 패터닝하여 비트 라인 구조물을 형성하기 위한 제2 하드 마스크 패턴(144)을 형성한다.
상기 제2 하드 마스크 패턴(144)을 식각 마스크로 사용하여 상기 제1 및 제2 도전막을 이방성 식각하여 비트 라인 구조물(146)을 형성한다.
계속하여, 상기 비트 라인 구조물(146)을 덮도록 층간 절연막(150)을 형성한다. 상기 층간 절연막(150)을 관통하여 상기 제2 및 제3 콘택 형성 영역과 접촉하는 스토리지 노드 콘택(152)을 형성한다. 상기 스토리지 노드 콘택(152)과 접촉하는 커패시터(160)를 형성한다.
상기 공정들은 도 19 내지 도 24를 참조로 설명한 공정들과 동일할 수 있다.
도 34 및 35는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 34 및 35에 도시된 반도체 소자는 절연막 패턴이 구비되지 않는 것을 제외하고 도 1에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 34 및 35를 참조하면, 상기 제1 방향으로 이웃하는 2개의 액티브 패턴들(100a)의 측벽과 서로 평행한 매립 게이트 구조물들(120)의 측벽 부위로 한정되는 제1 개구부에는 상기 도 1의 반도체 소자의 절연막 패턴이 구비되지 않고 에어 갭(134a)이 형성될 수 있다.
즉, 상기 에어 갭(134a)은 상기 제1 개구부 내부에서 상기 비트 라인 구조물(120) 양 측에 위치하는 층간 절연막(150)과 상기 액티브 패턴들(100a)의 측벽 사이 및 상기 층간 절연막(150)과 매립 게이트 구조물(120)의 측벽 사이에는 폐곡선 형상을 가질 수 있다. 상기 에어 갭(134a)에 의해 액티브 패턴들과 매립 게이트 구조물이 서로 전기적으로 절연될 수 있다.
도 36 내지 도 38은 도 34에 도시된 반도체 소자의 제조 방법을 나타내는 단면도 및 평면도들이다.
먼저, 도 3 내지 도 2l을 참조로 설명한 것과 동일한 공정을 수행한다.
도 36을 참조하면, 상기 비트 라인 구조물(141)의 양 측벽에 절연 물질을 포함하는 스페이서(148)를 형성한다.
상기 비트 라인 구조물(141)을 덮는 층간 절연막(150)을 형성한다. 상기 층간 절연막(150)을 식각하고, 그 하부의 식각 저지막 및 패드 절연막을 식각한다. 상기 공정에 의해 상기 제2 및 제3 콘택 형성 영역(110b, 110a)의 표면을 노출하는 스토리지 노드 콘택홀들(151)이 형성된다.
도 37을 참조하면, 상기 스토리지 노드 콘택홀들(151) 저면에 노출되는 절연막 패턴(134)을 제거한다. 상기 제거 공정에서는 상기 절연막 패턴(134)만이 제거되어야 한다. 때문에, 상기 스토리지 노드 콘택홀에 의해 노출되는 부위에는 상기 절연막 패턴과 동일한 물질인 실리콘 질화물이 노출되지 않도록 하여야 한다. 이를 위하여, 상기 절연막 패턴을 제거하기 이 전에, 상기 스토리지 노드 콘택홀들의 측벽에 얇은 두께의 실리콘 산화물로 이루어지는 스페이서를 추가로 더 형성할 수도 있다.
상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정에 의하면, 상기 스토리지 노드 콘택홀(151) 저면에 노출되지 않은 절연막 패턴(134) 부위도 함께 제거되기 때문에 폐곡선 형상을 갖는 에어 갭(134a)이 생성될 수 있다.
도 38을 참조하면, 상기 에어 갭을 유지하면서 상기 스토리지 노드 콘택홀들(151)을 내부에 도전막을 형성하고, 상기 도전막을 연마하여 스토리지 노드 콘택들(152)을 형성한다. 상기 도전막은 폴리실리콘을 포함할 수 있다. 이와는 다른 예로, 상기 도전막은 금속 물질을 포함할 수도 있다.
이 후, 상기 스토리지 노드 콘택(152) 상부면에 하부 전극(154), 유전막(156) 및 상부 전극(158)을 포함하는 커패시터(160)를 형성한다. 따라서, 도 34에 도시된 반도체 소자를 제조할 수 있다.
상술한 본 발명의 예시적인 실시예들에 따른 반도체 소자는 다양한 형태의 반도체 패키지에 실장될 수 있다. 또한 예시적인 실시예들에 따른 반도체 소자 또는 이를 포함하는 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 39는 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 39를 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420), 램(RAM)(430), 사용자 인터페이스(USER INTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자 또는 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상기 설명한 것과 같이, 본 발명에 의하면 미세한 폭을 갖는 배선 구조물을 포함하는 반도체 소자를 제조할 수 있다.
100 : 기판 100a : 액티브 패턴
106 : 소자 분리용 트렌치 108a : 소자 분리막 패턴
110a, 110b, 110c : 제1, 제2 및 제3 콘택 영역
120 : 매립 게이트 구조물 124a : 제1 예비 도전막 패턴
128, 128a : 포토레지스트 패턴
130 : 제1 예비 개구부 130a : 제2 예비 개구부
132 : 절연막 라이너 134 : 절연막 패턴
134a : 에어 갭 136 : 제1 개구부
138 : 제2 예비 도전막 패턴 138a : 콘택 패턴
146 : 비트 라인 구조물 150 : 층간 절연막
152 : 스토리지 노드 콘택 160 : 커패시터

Claims (10)

  1. 기판에 소자 분리막 패턴을 형성하여, 중심 부위의 상부면에 제1 콘택 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 영역을 포함하는 고립된 형상의 액티브 패턴들을 형성하고;
    상기 액티브 패턴들 및 소자 분리막 패턴 내에 매립되고, 제1 방향으로 연장되는 매립 게이트 구조물을 형성하고;
    상기 액티브 패턴들 및 소자 분리막 패턴 상에 제1 절연막을 형성하고;
    상기 제1 콘택 영역에 위치하는 제1 절연막 및 액티브 패턴들의 일부를 식각하여, 저면에는 상기 제1 콘택 영역을 노출하고 측벽의 일부분에는 소자 분리막 패턴의 상부가 노출되는 예비 개구부를 포함하는 구조물을 형성하고;
    상기 예비 개구부로부터 제1 방향으로 이웃하는 액티브 패턴들의 측벽이 각각 노출되도록 상기 예비 개구부 측벽의 소자 분리막 패턴을 제거하여 개구부를 형성하고, 상기 개구부의 측벽에는 이웃하는 2개의 액티브 패턴들의 측벽 및 이웃하는 2개의 매립 게이트 구조물의 상부 측벽이 노출되고;
    상기 개구부가 콘택홀의 형상을 갖도록 상기 개구부 측벽 상에 절연막 패턴을 형성하고; 그리고
    상기 개구부 내부에, 상기 개구부의 제1 방향의 폭보다 좁은 폭을 갖고, 상기 제1 콘택 영역과 접촉하는 배선 구조물을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 매립 게이트 구조물은 상기 각 액티브 패턴들에서 제1 내지 제3 콘택 영역을 서로 구분하도록 형성되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 액티브 패턴들은 상기 제1 방향과 수직하지 않는 제3 방향으로 각각 형성되고, 상기 각 액티브 패턴들의 제1 콘택 영역은 상기 제1 방향으로 이웃하는 2개의 액티브 패턴들 측벽 및 이웃하는 2개의 매립 게이트 구조물의 측벽에 의해 고립되는 영역 내부에 배치되도록 형성되는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 개구부를 형성하는 것은 상기 소자 분리막 패턴을 등방성 식각 공정을 통해 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 절연막 패턴을 형성하는 것은,
    상기 개구부 측벽에 노출되는 액티브 패턴들과 매립 게이트 구조물 사이가 절연되도록 상기 개구부 내부 표면 및 상기 제1 절연막을 따라 컨포멀하게 제2 절연막을 형성하고; 그리고
    상기 제2 절연막을 이방성 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 절연막 패턴은 실리콘 질화물, 실리콘 산 질화물 또는 실리콘 산화물을 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제1 절연막 상에 제1 도전막을 형성하는 것을 더 포함하고, 상기 제1 도전막은 상기 배선 구조물의 일부로 사용되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 배선 구조물을 형성하는 것은,
    상기 개구부 내부를 채우면서 상기 구조물 상에 도전막을 형성하고; 그리고
    상기 개구부 내부에 위치하는 도전막의 적어도 일부를 식각하여 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 배선 구조물의 상부는 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖도록 형성되는 반도체 소자의 제조 방법.
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