KR100972911B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 소자분리막의 마진(Margin) 부족 및 활성영역과 게이트 간의 마진(Margin) 부족으로 랜딩플러그 콘택 형성 공정 시 발생하는 쇼트(Short)를 방지하기 위하여 소자분리막 내의 리세스 게이트 측벽부와 하측부에 식각 장벽층인 배리어 질화막을 형성함으로써, 랜딩플러그 폴리실리콘층과 게이트 폴리실리콘층 간의 쇼트(Short)를 방지하고, 반도체 소자의 전기적 특성을 개선할 수 있는 발명에 관한 것이다.

Description

반도체 소자 및 그 형성 방법{Semiconductor Device and Method of Manufacturing the same}
도 1은 종래 기술에 따른 반도체 소자 및 그 형성 방법을 도시한 사진도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도들.
도 3은 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 레이아웃도.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 사진도들.
<도면의 주요 부분에 대한 부호 설명>
200, 300: 반도체 기판 210, 310: 활성 영역
220, 320: 소자분리막 230: 리세스 게이트 영역
240: 게이트 산화막 250, 450: 배리어 절연막
260: 감광막 패턴 270: 폴리실리콘층
330: 게이트 영역
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 소자분리막의 마진(Margin) 부족 및 활성영역과 게이트 간의 마진(Margin) 부족으로 랜딩플러그 콘택 형성 공정 시 발생하는 쇼트(Short)를 방지하기 위하여 소자분리막 내의 리세스 게이트 측벽부와 하측부에 식각 장벽층인 배리어 질화막을 형성함으로써, 랜딩플러그 폴리실리콘층과 게이트 폴리실리콘층 간의 쇼트(Short)를 방지하고, 반도체 소자의 전기적 특성을 개선할 수 있는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나, 반도체 소자의 크기가 점점 작아지면서 게이트 선폭은 좁아지는데 반하여 리세스 영역의 선폭은 그대로이거나 소폭 감소하여 리세스 영역과 게이트 사이에 오정렬이 발생할 위험이 높아지고 있다.
오정렬이 발생할 경우 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있으므로, 리세스 영역과 게이트가 접속되는 영역의 리세스 영역 선폭은 정렬 마진을 고려하여 좁게 형성하여야 한다.
따라서 리세스 영역을 형성하는 공정 마진이 감소하는 문제가 있다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 사진도이다.
도 1을 참조하면, 상기 '도 1'의 'A'는 소자분리막 마진(Margin) 부족 및 활성영역과 게이트 간의 마진(Margin) 부족을 도시한 사진이다.
상술한 종래 기술에 따른 반도체 소자의 형성 방법은 반도체 기술이 점차적으로 고집적화됨에 따라, 공정 마진(Margin)이 부족해지는 현상이 발생하고 있다.
특히, 소자분리막의 마진(Margin) 부족 및 활성영역과 게이트 간의 마진(Margin) 부족으로 랜딩 플러그 콘택 형성 시 랜딩 플러그 폴리실리콘층과 게이트 폴리실리콘층 간의 쇼트(Short)가 발생하는 문제가 있다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 소자분리막의 마진(Margin) 부족 및 활성영역과 게이트 간의 마진(Margin) 부족으로 랜딩플러그 콘택 형성 공정 시 발생하는 쇼트(Short)를 방지하기 위하여 소자분리막 내의 리세스 게이트 측벽부와 하측부에 식각 장벽층인 배리어 질화막을 형성함으로써, 랜딩플러그 폴리실리콘층과 게이트 폴리실리콘층 간의 쇼트(Short)를 방지하고, 반도체 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자는,
반도체 기판상의 활성 영역을 정의한 소자분리영역과,
상기 소자분리영역 및 상기 활성 영역에 형성한 리세스 게이트 영역과,
상기 리세스 게이트 영역을 포함한 전체 표면상에 형성한 게이트 산화막과,
상기 소자분리영역 상부의 상기 게이트 산화막 상에 형성한 배리어 절연막과,
상기 배리어 절연막을 식각하여 형성한 소자 분리막 및
상기 소자분리막을 포함한 전체 표면상에 형성한 폴리실리콘층을 포함하는 것을 특징으로 한다.
여기서, 상기 배리어 절연막은 50 ~ 100Å 두께로 형성한 것과,
상기 배리어 절연막은 질화막으로 형성한 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상의 활성 영역을 정의하는 소자분리영역을 형성하는 단계와,
상기 소자분리영역 및 상기 활성영역을 식각하여 리세스 게이트를 형성하는 단계와,
상기 리세스 게이트를 포함한 전체 표면상에 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 상에 배리어 절연막을 형성하는 단계와,
상기 배리어 절연막 상에 상기 활성영역을 노출시키는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 배리어 절연막을 제거하여 상기 소자분리막영역 상에 소자분리막을 형성하는 단계 및
상기 소자 분리막을 포함한 전체 표면상에 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 배리어 절연막은 50 ~ 100Å 두께로 형성하는 것과,
상기 배리어 절연막은 질화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 활성영역(210)을 정의하는 소자분리막(220)을 형성한다.
반도체 기판(200) 상에 감광막을 형성하고, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴을 마스크로 소자분리막(220) 및 활성영역(210)을 식각하여 리세스 게이트 영역(230)을 형성한다.
도 2b 및 도 2c를 참조하면, 리세스 게이트 영역(230)을 포함한 전체 표면상에 게이트 산화막(240)을 형성한다.
게이트 산화막(240)을 형성한 후, 게이트 산화막(240) 상에 배리어 절연막(250)을 형성한다.
이때, 배리어 절연막(250)은 50 ~ 100Å의 두께로 형성하는 것이 바람직하다.
또한, 배리어 절연막(250)은 질화막을 포함하는 것을 특징으로 한다.
도 2d 및 도 2e를 참조하면, 배리어 절연막(250) 상에 감광막을 형성하고, 마스크를 이용한 노광 및 현상 공정으로 활성 영역(210)을 노출시키는 감광막 패턴(260)을 형성한다.
감광막 패턴(260)을 마스크로 활성 영역(210) 상에 배리어 절연막(250)을 식각하고, 소자분리막(220) 상에 배리어 절연막(250)을 남긴다.
이때, 배리어 절연막(250)은 소자 분리막(220) 내의 리세스 게이트 영역(230)에 채워진 폴리실리콘층과 랜딩 플러그 폴리실리콘층과의 쇼트(Short)를 방지하기 위함이다.
도 2f를 참조하면, 소자분리막(220)을 포함한 전체 표면상에 폴리실리콘층(270)을 형성한다.
후속 공정으로, 폴리실리콘층(270)을 형성한 후, 상기 폴리실리콘층(270) 상에 도전층, 하드마스크층 및 게이트 스페이서로 구성된 게이트(미도시)를 형성한다.
도 3은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 레이아웃도로서,
반도체 기판(300) 상에 활성영역(310), 소자분리막(320) 및 게이트(330)를 도시한 것이다.
도 3을 참조하면, 반도체 기판(300)에 바(Bar) 형태의 활성영역(310)이 아일랜드형으로 배열된다.
활성 영역(310)을 제외한 부분에 소자분리막(320)이 형성되고, 게이트 (330)와 중첩되는 활성 영역(310) 및 소자분리막(320)에 리세스 게이트(미도시)가 형성된다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 사진도이다.
도 4a는 '도 3'의 A-A' 절단면을 도시한 사진이고, 도 4b는 '도 3'의 B-B' 절단면을 도시한 사진이다.
도 4a를 참조하면, 배리어 절연막(450)은 게이트 폴리실리콘층과 랜딩 플러그 폴리실리콘층 간의 쇼트(Short) 발생을 방지하는 모습을 도시한 것이다.
도 4b를 참조하면, 소자분리막의 절연막과 게이트 폴리실리콘층의 경계부에 배리어 절연막(450)이 형성되어 핀 게이트(미도시) FET 특성을 유지하는 모습을 도시한 것이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 소자분리막의 마진(Margin) 부족 및 활성영역과 게이트 간의 마진(Margin) 부족으로 랜딩플러그 콘 택 형성 공정 시 발생하는 쇼트(Short)를 방지하기 위하여 소자분리막 내의 리세스 게이트 측벽부와 하측부에 식각 장벽층인 배리어 질화막을 형성함으로써, 랜딩플러그 폴리실리콘층과 게이트 폴리실리콘층 간의 쇼트(Short)를 방지하고, 반도체 소자의 전기적 특성을 개선할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 기판상의 활성 영역을 정의한 소자분리영역;
    상기 소자분리영역 및 상기 활성 영역에 형성한 리세스 게이트 영역;
    상기 리세스 게이트 영역을 포함한 전체 표면상에 형성한 게이트 산화막;
    상기 게이트 산화막 상에 형성한 배리어 절연막;
    상기 활성 영역 상부의 상기 배리어 절연막을 노출시키는 마스크로 상기 배리어 절연막을 식각하여 형성한 소자 분리막; 및
    상기 소자분리막을 포함한 전체 표면상에 형성한 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 배리어 절연막은 50 ~ 100Å 두께로 형성한 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 배리어 절연막은 질화막으로 형성한 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판상의 활성 영역을 정의하는 소자분리영역을 형성하는 단계;
    상기 소자분리영역 및 상기 활성영역을 식각하여 리세스 게이트를 형성하는 단계;
    상기 리세스 게이트를 포함한 전체 표면상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 배리어 절연막을 형성하는 단계;
    상기 배리어 절연막 상에 상기 활성영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 배리어 절연막을 제거하여 상기 소자분리막영역 상에 소자분리막을 형성하는 단계; 및
    상기 소자 분리막을 포함한 전체 표면상에 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 배리어 절연막은 50 ~ 100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 배리어 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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