KR20120057463A - 반도체 소자의 형성 방법 - Google Patents
반도체 소자의 형성 방법 Download PDFInfo
- Publication number
- KR20120057463A KR20120057463A KR1020100119201A KR20100119201A KR20120057463A KR 20120057463 A KR20120057463 A KR 20120057463A KR 1020100119201 A KR1020100119201 A KR 1020100119201A KR 20100119201 A KR20100119201 A KR 20100119201A KR 20120057463 A KR20120057463 A KR 20120057463A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- width
- forming
- semiconductor substrate
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims description 17
- 230000010354 integration Effects 0.000 description 9
- 238000011161 development Methods 0.000 description 3
- 238000003917 TEM image Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명의 반도체 소자의 형성 방법은 제 1 폭 및 제 2 폭을 갖는 반도체 기판을 식각하여 제 1 트렌치 및 제 2 트렌치를 형성하는 단계와, 상기 제 1 트렌치 및 상기 제 2 트렌치가 매립되도록 절연막을 형성하는 단계와, 상기 제 1 트렌치에 매립된 상기 절연막을 제거하는 단계와, 상기 제 1 트렌치 저부를 식각하여 제 3 트렌치를 형성하여 상기 제 1 트렌치 및 상기 제 3 트렌치의 깊이의 합이 상기 제 2 트렌치의 깊이와 동일한 소자분리 트렌치를 형성하는 단계를 포함하여, 반도체 소자의 고집적화로 인해 서로 이웃하는 활성영역의 간격의 차이가 발생되더라도 반도체 기판이 식각되는 깊이를 동일하게 형성할 수 있어 누설전류가 발생하는 것을 방지할 수 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 소자분리막을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.
반도체 소자는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
그러나 이러한 소자의 고집적화로 인해 요구되는 미세 패턴을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
한편, 반도체 메모리 소자의 대용량화에 대한 요구가 높아지면서 집적도를 높이려는 관심이 지속적으로 높아지고 있다. 소자의 집적도를 높이기 위해 칩(chip)의 크기를 줄이거나 셀 구조를 변화시킴으로써, 보다 많은 메모리 셀들을 하나의 웨이퍼에 형성시키려는 노력을 기울이고 있다. 셀 구조를 변화시켜 집적도를 높이는 방법으로 액티브 영역들의 평면적인 배열을 변화시키거나, 또는 셀 레이아웃을 변화시키는 방법이 있다. 이러한 시도의 일환으로 액티브 영역의 레이아웃 형태를 8F2 레이아웃에서 6F2 레이아웃으로 변화시키는 방법이 있다. 일반적으로 6F2 레이아웃을 갖는 소자는, 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F이며, 이를 위해 액티브 영역은 가로 방향으로 나란한 구조가 아니라 장축이 비스듬하게 배치되는 사선 구조를 갖는다.
그런데 소자의 집적도가 증가하는 속도에 비해 패턴을 형성하기 위한 공정 기술, 특히 리소그라피(lithography) 기술의 발전 속도가 느리며, 이에 따라 최근에는 사선 구조의 활성영역을 형성하기 위해 스페이서 패터닝(SPT; Spacer patterning) 기술을 적용하고 있다. 즉 활성영역의 형성을 위한 패터닝을 스페이서 패터닝 방법으로 형성한다. 이에 따라 활성영역은 사선 방향으로 길게 연장된 상태로 형성된다. 따라서 서로 연결된 패턴을 분리시키기 위해 컷팅(cutting) 마스크를 이용하여 사선 방향으로 길게 연장된 활성영역의 일부를 제거한다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 X-X' 방향으로 자른 단면을 나타낸 투과전자현미경 사진이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 소자분리막(12)에 의해 정의되는 활성영역(14)을 포함하는데, 'A'의 폭을 갖는 소자분리막(12)에 의해 이격되는 활성영역(14)과, 'B'의 폭을 갖는 소자분리막(12)에 의해 이격되는 활성영역(14)을 포함한다. 여기서, 'A'의 폭을 갖는 소자분리막(12)은 도 2의 (ⅰ)에 도시된 바와 같이, 반도체 기판(10)이 'A'의 폭으로 식각되어 형성되는데 이는 도 2의 (ⅱ)에 도시된 바와 같이 반도체 기판(10)이 'B'의 폭으로 식각되어 형성되는 소자분리막(12)보다 작은 폭으로 형성된다.
'B'보다 작은 폭을 갖는 'A'의 폭으로 반도체 기판(10)이 식각되는 경우 반도체 기판(10)이 식각되는 깊이에 차이가 발생하게 된다. 즉, 'B'의 폭으로 반도체 기판이 식각되는 깊이보다 'A'의 폭으로 반도체 기판이 식각되는 깊이가 작아지게 되는데 이러한 경우 원하지 않는 누설전류를 유발하는 문제가 있다.
본 발명은 반도체 소자의 고집적화로 인해 서로 이웃하는 활성영역의 간격의 차이가 발생함에 따라 반도체 기판이 식각되는 깊이의 차이도 유발되어 원하지 않는 누설전류를 발생시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판을 식각하여 제 1 폭을 갖는 제 1 트렌치 및 제 2 폭을 갖는 제 제 2 트렌치를 형성하는 단계와, 상기 제 2 트렌치 하부에 절연막을 형성하는 단계와, 상기 제 1 트렌치 저부의 상기 반도체 기판을 식각하여 제 3 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 폭은 상기 제 1 폭보다 큰 것을 특징으로 한다.
그리고, 상기 제 2 트렌치는 상기 제 1 트렌치보다 더 깊은 깊이를 갖는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치 및 상기 제 2 트렌치를 형성하는 단계 이전 상기 반도체 기판 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상부에 상기 패드 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 트렌치 저부에 절연막을 형성하는 단계는 상기 제 1 트렌치 및 상기 제 2 트렌치가 매립되도록 절연막을 형성하는 단계와, 상기 제 1 트렌치에 매립된 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치에 매립된 상기 절연막을 제거하는 단계는 상기 제 2 트렌치에 매립된 상기 절연막의 일부를 제거하여 상기 제 2 트렌치의 저부에 상기 절연막이 남겨지도록 하는 것을 특징으로 한다.
그리고, 상기 제 3 트렌치를 형성하는 단계는 상기 제 1 트렌치 및 상기 제 3 트렌치의 깊이의 합이 상기 제 2 트렌치의 깊이와 동일해지도록 수행되는 것을 특징으로 한다.
그리고, 상기 제 3 트렌치를 형성하는 단계는 상기 제 1 트렌치 및 상기 제 3 트렌치의 깊이의 합이 상기 제 2 트렌치의 깊이의 90% 내지 110%가 되도록 수행되는 것을 특징으로 한다.
그리고, 상기 제 3 트렌치를 형성하는 단계 이후 상기 제 2 트렌치의 저부에 형성되어 있는 상기 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 3 트렌치를 형성하는 단계 이후 상기 제 1 트렌치, 상기 제 2 트렌치 및 상기 제 3 트렌치에 소자분리 절연막을 매립하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 고집적화로 인해 서로 이웃하는 활성영역의 간격의 차이가 발생되더라도 반도체 기판이 식각되는 깊이를 동일하게 형성할 수 있어 누설전류가 발생하는 것을 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 평면도.
도 2는 도 1을 X-X'로 자른 단면을 나타낸 투과전자 현미경 사진.
도 3의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 3의 (ⅱ)는 도 3 (ⅰ)의 X-X'를 자른 단면도.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2는 도 1을 X-X'로 자른 단면을 나타낸 투과전자 현미경 사진.
도 3의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 3의 (ⅱ)는 도 3 (ⅰ)의 X-X'를 자른 단면도.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 3의 (ⅱ)는 도 3 (ⅰ)의 X-X'를 자른 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 상에 구비된 패드 산화막(102) 및 패드 질화막(104)을 포함한다. 그리고, 패드 질화막(104) 및 패드 산화막(102)을 관통하며 반도체 기판(100) 내에 형성된 소자분리 트렌치를 포함한다.
여기서, 소자분리 트렌치는 제 1 폭(A)이 제 2 폭(B)보다 작을 때 제 1 폭(A)을 갖는 제 1 트렌치(106a), 제 1 트렌치(106a) 저부에 구비된 제 3 트렌치(106c)와, 제 2 폭(B)을 갖는 제 2 트렌치(106b)를 포함한다. 이때, 제 2 트렌치(106b)의 깊이는 제 1 트렌치(106a)와 제 3 트렌치(106c) 깊이의 합과 동일한 것이 바람직하다. 보다 자세하게는 제 1 트렌치(106a) 및 제 3 트렌치(106c)의 깊이의 합이 제 2 트렌치(106b)의 깊이의 90% 내지 110%인 것이 바람직하다.
상술한 바와 같이, 본 발명은 서로 다른 폭을 갖더라도 동일한 깊이를 갖는 소자분리 트렌치를 제공하여, 서로 다른 깊이를 갖는 소자분리 트렌치에 의해 누설전류가 발생하는 문제를 방지한다.
상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 도 4a 내지 도 4e를 참조하여 설명한다.
도 4a에 도시된 바와 같이, 반도체 기판(100) 상부에 패드 산화막(102)을 형성한 후, 패드 질화막(104)을 형성한다. 그리고, 소자분리 트렌치를 정의하는 노광마스크를 이용하여 패드 질화막(104) 상부에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴(미도시)을 식각마스크로 패드 질화막(104) 및 패드 산화막(102)을 식각하여 소자분리 트렌치를 형성한다.
여기서, 소자분리 트렌치는 제 1 폭(A)을 갖는 제 1 트렌치(106a)와 제 2 폭(B)을 갖는 제 2 트렌치(106b)을 포함한다. 여기서 제 1 폭(A)과 제 2 폭(B)은 서로 이웃하는 활성영역의 사이 간격을 나타낸 것으로 도 3의 'A'와 'B'를 참조한다. 제 2 폭(B)은 제 1 폭(A)보다 크기때문에 제 1 폭(A)을 갖는 반도체 기판(100)을 식각하는 경우보다 제 2 폭(B)의 폭을 갖는 반도체 기판(100)을 식각하는 경우 더 깊게 식각된다. 따라서, 제 1 트렌치(106a)보다 제 2 트렌치(106b)가 더 깊게 형성된다.
도 4b에 도시된 바와 같이, 제 1 트렌치(106a) 및 제 2 트렌치(106b)가 매립되도록 패드 질화막(104) 상부에 절연막(108)을 형성한다. 여기서, 절연막(108)은 반도체 기판(100)과 상이한 식각선택비를 갖는 물질로 형성되는 것이 바람직하고, 보다 자세하게는 갭필 특성이 양호한 SOD(spin on dielectric)을 포함하는 것이 바람직하다.
도 4c에 도시된 바와 같이, 절연막(108)에 에치백 공정 또는 클리닝 공정을 수행하여 제 1 트렌치(106a)에 매립된 절연막(108)은 제거하고, 제 2 트렌치(106b)의 저부에만 절연막(108)이 남겨지도록 한다. 즉, 제 2 트렌치(106b)는 제 1 트렌치(106a)보다 깊은 깊이를 갖기 때문에 제 1 트렌치(106a)에 매립되는 절연막(108)을 제거하는 과정에서 제 2 트렌치(106b)에 매립된 절연막(108)의 일부만이 제거된다. 보다 자세하게는 제 1 트렌치(106a)의 깊이만큼의 절연막(108)이 제 2 트렌치(106b)에 매립된 절연막(108)으로부터 제거되는 것이 바람직하다.
도 4d에 도시된 바와 같이, 제 1 트렌치(106a)의 저부를 식각하여 제 1 트렌치(106a) 하부에 제 3 트렌치(106c)를 형성한다. 여기서, 제 3 트렌치(106c)를 식각하는 과정에서 제 2 트렌치(106b) 저부에 남겨진 절연막(108)에 의해 제 2 트렌치(106b)는 더이상 식각되지 않고 본래의 깊이를 유지하게 된다. 따라서, 제 1 트렌치(106a) 및 제 3 트렌치(106c)의 깊이는 제 2 트렌치(106b)의 깊이와 동일한 것이 바람직하다. 보다 자세하게는 제 1 트렌치(106a) 및 제 3 트렌치(106c)의 깊이의 합이 제 2 트렌치(106b)의 깊이의 90% 내지 110%인 것이 바람직하다.즉, 제 1 폭(A)을 갖는 트렌치(106a)는 그 하부에 형성된 제 3 트렌치(106c)에 의해 제 2 폭(B)을 갖는 트렌치(106b)와 동일한 깊이로 형성되기 때문에 누설전류가 유발되는 것을 용이하게 방지할 수 있다.
도 4e에 도시된 바와 같이, 제 2 트렌치(106a) 저부에 남아있는 절연막(108)은 제거한다. 이때, 절연막(108)은 클리닝 공정을 수행하여 제거하는 것이 바람직하다. 이 결과, 제 1 폭(A)을 갖는 제 1 트렌치(106a) 및 제 3 트렌치(106c)에 의해 제 2 폭(B)을 갖는 제 2 트렌치(106b)와 동일한 깊이로 형성된다. 이후, 도시되지는 않았지만, 제 1 트렌치(106a), 제 2 트렌치(106b) 및 제 3 트렌치(106c)에 소자분리 절연막을 매립하여 소자분리막을 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 서로 다른 폭을 갖는 경우에도 반도체 기판이 식각되는 정도를 조절하여 동일한 깊이를 갖도록 함으로써 누설전류가 발생하는 문제를 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (10)
- 반도체 기판을 식각하여 제 1 폭을 갖는 제 1 트렌치 및 제 2 폭을 갖는 제 2 트렌치를 형성하는 단계;
상기 제 2 트렌치 하부에 절연막을 형성하는 단계; 및
상기 제 1 트렌치 저부의 상기 반도체 기판을 식각하여 제 3 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 2 폭은 상기 제 1 폭보다 큰 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 2 트렌치는 상기 제 1 트렌치보다 더 깊은 깊이를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 1 트렌치 및 상기 제 2 트렌치를 형성하는 단계 이전
상기 반도체 기판 상에 패드 산화막을 형성하는 단계; 및
상기 패드 산화막 상부에 상기 패드 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 2 트렌치 저부에 절연막을 형성하는 단계는
상기 제 1 트렌치 및 상기 제 2 트렌치가 매립되도록 절연막을 형성하는 단계; 및
상기 제 1 트렌치에 매립된 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 5에 있어서,
상기 제 1 트렌치에 매립된 상기 절연막을 제거하는 단계는
상기 제 2 트렌치에 매립된 상기 절연막의 일부를 제거하여 상기 제 2 트렌치의 저부에 상기 절연막이 남겨지도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 3 트렌치를 형성하는 단계는
상기 제 1 트렌치 및 상기 제 3 트렌치의 깊이의 합이 상기 제 2 트렌치의 깊이와 동일해지도록 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 3 트렌치를 형성하는 단계는
상기 제 1 트렌치 및 상기 제 3 트렌치의 깊이의 합이 상기 제 2 트렌치의 깊이의 90% 내지 110%가 되도록 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 3 트렌치를 형성하는 단계 이후
상기 제 2 트렌치의 저부에 형성되어 있는 상기 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 3 트렌치를 형성하는 단계 이후
상기 제 1 트렌치, 상기 제 2 트렌치 및 상기 제 3 트렌치에 소자분리 절연막을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100119201A KR101185946B1 (ko) | 2010-11-26 | 2010-11-26 | 반도체 소자의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100119201A KR101185946B1 (ko) | 2010-11-26 | 2010-11-26 | 반도체 소자의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120057463A true KR20120057463A (ko) | 2012-06-05 |
| KR101185946B1 KR101185946B1 (ko) | 2012-09-26 |
Family
ID=46609334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100119201A KR101185946B1 (ko) | 2010-11-26 | 2010-11-26 | 반도체 소자의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101185946B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102607555B1 (ko) | 2018-12-24 | 2023-12-01 | 삼성전자주식회사 | 반도체 소자 |
-
2010
- 2010-11-26 KR KR1020100119201A patent/KR101185946B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR101185946B1 (ko) | 2012-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101169164B1 (ko) | 반도체 소자의 형성 방법 | |
| KR101150586B1 (ko) | 반도체 소자의 형성 방법 | |
| KR101095828B1 (ko) | 반도체 소자의 형성 방법 | |
| JP5000863B2 (ja) | 半導体素子の製造方法 | |
| US10410886B2 (en) | Methods of fabricating a semiconductor device | |
| US20120091554A1 (en) | Semiconductor device and method for manufacturing the same | |
| KR101119156B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR100843855B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR20140026191A (ko) | 반도체 소자 및 그 형성 방법 | |
| KR101185946B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100720258B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20140028906A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20100030015A (ko) | 반도체 소자의 제조방법 | |
| KR20120121722A (ko) | 반도체 소자 및 그 형성 방법 | |
| KR100972911B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| KR20120020415A (ko) | 반도체 소자의 형성 방법 | |
| KR100598349B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20060066217A (ko) | 반도체 소자의 제조방법 | |
| KR100732755B1 (ko) | 반도체 소자의 리세스게이트 형성 방법 | |
| KR101169685B1 (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| KR100905181B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100761655B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20120120793A (ko) | 반도체 소자 및 그 형성 방법 | |
| JP2009081453A (ja) | 半導体装置 | |
| KR20060128152A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150824 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160822 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170824 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |