KR100905181B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 기둥 모양의 패턴을 형성하는 도트 패턴(dot pattern) 형성 방식이 아닌 패턴이 형성되는 영역에 홀을 형성하고 패턴 형성 물질로 홀을 매립하여 패턴을 형성하는 홀 패턴(hole pattern) 형성 방식을 사용하기 때문에 패턴 붕괴 현상 없이 수직형 트랜지스터를 형성할 수 있는 기술을 개시한다.
수직형 트랜지스터, 하드 마스크, 도트 패턴 방식, 홀 패턴 방식, 패턴 붕괴

Description

반도체 소자의 형성 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 기둥 모양의 패턴을 형성하는 도트 패턴(dot pattern) 형성 방식이 아닌 패턴이 형성되는 영역에 홀을 형성하고 패턴 형성 물질로 홀을 매립하여 패턴을 형성하는 홀 패턴(hole pattern) 형성 방식을 사용하기 때문에 패턴 붕괴 현상 없이 수직형 트랜지스터를 형성할 수 있는 반도체 소자 형성 방법에 관한 것이다.
일반적인 반도체 소자의 단위 셀은 폴디드(folded) 비트 라인 구조 및 오픈(open) 비트 라인 구조로 구현된다.
폴디드 비트 라인 구조의 단위 셀의 평면 크기는 8F2이고, 오픈 비트 라인 구조의 단위 셀의 평면 크기는 6F2이다. 여기서, F는 최소 선폭을 나타낸다.
한편, 반도체 소자의 단위 셀은 적어도 1개의 전계 효과 트랜지스터(Field Effect Transistor; FET)로 구현된 셀 트랜지스터를 포함하는데, 반도체 소자가 고집적화됨에 따라 게이트의 임계치수(Critical Dimension; CD)가 좁아지면서 채널 길이가 감소하여 셀 트랜지스터의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; SCE)가 발생하기 때문에, 셀 트랜지스터의 평면 크기를 줄이는데에는 한계가 있다.
이를 해결하기 위해서 평면 형(planar type) 셀 트랜지스터를 수직형 트랜지스터로 형성하고 있다.
그러나, 수직형 트랜지스터는 반도체 소자의 집적도가 커짐에 따라 셀 트랜지스터의 평면 면적도 함께 작아져 일반적인 패턴 형성 기술을 적용할 때 패턴이 붕괴하는 문제점이 있다.
도 1a 내지 도 1f는 일반적인 수직형 트랜지스터를 형성하는 방법을 나타낸 도면들이다. 여기서, (i)은 단면도이고, (ii)는 사시도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(12)을 형성하고, 하드 마스크 질화막(14), 하드 마스크막(16) 및 반사 방지막(18)을 순차적으로 증착하고, 반사 방지막(18) 상부에 감광막(20)을 도포한다.
도 1b를 참조하면, 패턴을 정의하는 마스크를 이용하여 감광막(20)에 대해 노광 및 현상 공정을 수행하여 기둥 모양의 감광막 패턴(21)을 형성한다. 이때, 감광막 패턴들(21)이 밀집하여 배열되는데, 물질의 특성상 인접한 패턴들 사이에 표면 장력에 의해 서로 접속될 수 있는 문제점이 발생한다.
도 1c를 참조하면, 감광막 패턴(21)을 식각 마스크로 이용하여 반사 방지막(18)을 식각하여 반사 방지막 패턴(19)을 형성하고, 감광막 패턴(21)은 제거한다.
도 1d를 참조하면, 반사 방지막 패턴(19)을 식각 마스크로 이용하여 하드 마스크막(16)을 식각하여 하드 마스크 패턴(17)을 형성한다.
도 1e를 참조하면, 반사 방지막 패턴(19)을 제거하고, 하드 마스크 패턴(17)을 식각 마스크로 이용하여 하드 마스크 질화막(14) 및 패드 산화막(12)을 순차적으로 식각하여 각각 하드 마스크 질화막 패턴(15) 및 패드 산화막 패턴(13)을 형성한다.
도 1f를 참조하면, 하드 마스크 패턴(17)을 제거하고, 하드 마스크 질화막 패턴(15) 및 패드 산화막 패턴(13)을 식각 마스크로 이용하여 반도체 기판(10)을 소정 깊이 식각한다.
그러나, 도 1e에 도시된 바와 같이 하드 마스크 패턴(17)을 식각 마스크로 이용하여 하드 마스크 질화막(14) 및 패드 산화막(12)을 순차적으로 식각하여 하드 마스크 질화막 패턴(15) 및 패드 산화막 패턴(13)이 형성되는데, 이때, 하드 마스크막 패턴(17), 하드 마스크 질화막 패턴(15) 및 패드 산화막 패턴(13)이 형성하는 패턴의 종횡비가 크고 패턴이 밀집되어 있기 때문에 패턴 붕괴 현상이 나타날 수 있다.
패턴 붕괴 현상이 나타나면 하드 마스크 질화막 패턴(15) 및 패드 산화막 패턴(13)을 식각 마스크로 이용하여 반도체 기판(10)을 식각할 수 없기 때문에 수직형 트랜지스터를 형성할 수 없는 문제가 발생한다.
본 발명은 기둥 모양의 패턴을 형성하는 도트 패턴(dot pattern) 형성 방식이 아닌 패턴이 형성되는 영역에 홀을 형성하고 패턴 형성 물질로 홀을 매립하여 패턴을 형성하는 홀 패턴(hole pattern) 형성 방식을 사용하기 때문에 패턴 붕괴 현상 없이 수직형 트랜지스터를 형성할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
수직형 트랜지스터를 포함하는 반도체 소자 형성 방법에 있어서,
반도체 기판 상부에 절연막을 증착하는 단계;
패턴이 형성되는 영역을 정의하는 마스크를 이용하여 상기 절연막을 식각하여 상기 패턴이 형성되는 영역에 홀이 형성된 절연막 패턴을 형성하는 단계;
하드 마스크막으로 상기 절연막 패턴의 홀을 매립하여 하드 마스크 패턴을 형성하는 단계; 및
상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한,
상기 절연막 패턴을 형성하는 단계는
상기 절연막 상부에 감광막을 도포하는 단계;
상기 패턴이 형성되는 영역을 정의하는 마스크를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 통해 상기 패턴이 형성되는 영역에 홀이 형성된 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각 마스크로 이용하여 상기 절연막을 식각하는 단계를 포함하고,
상기 절연막 패턴을 형성하는 단계는 상기 절연막 상부에 반사 방지막을 형성하는 단계를 더 포함하고,
상기 하드 마스크막은 질화막으로 형성하고,
상기 하드 마스크 패턴 형성 단계는
상기 절연막 패턴의 홀을 매립하기 위해 상기 하드 마스크막을 증착하는 단계;
상기 절연막 패턴이 노출될 때까지 상기 하드 마스크막에 대해 평탄화 공정을 수행하는 단계; 및
상기 절연막 패턴을 제거하는 단계를 포함하고,
상기 반도체 기판 상부에 패드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기한 바와 같이, 본 발명은 기둥 모양의 패턴을 형성하는 도트 패턴(dot pattern) 형성 방식이 아닌 패턴이 형성되는 영역에 홀을 형성하고 패턴 형성 물질로 홀을 매립하여 패턴을 형성하는 홀 패턴(hole pattern) 형성 방식을 사용하기 때문에 패턴 붕괴 현상 없이 수직형 트랜지스터를 형성할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
수직형 트랜지스터는 일반적인 평면(planar) 트랜지스터에 비해 집적도를 향상시킬 수 있는 이점이 있다.
하지만, 반도체 소자의 크기가 점점 작아지면서 종래 기술에서 사용하는 여러 층의 패턴을 형성하는 도트 패턴(dot pattern) 방식으로 패턴을 형성하는 경우 패턴의 종횡비가 커짐에 따라 패턴 붕괴 현상이 방생하는 문제점이 발생하였다. 여 기서, 도트 패턴(dot pattern) 방식은 식각하고 남는 부분이 패턴이 되는 패턴 형성 방법을 의미한다.
이를 해결하기 위해 본 발명은 패턴을 형성하는 부분을 식각하여 홀을 형성하고 패턴 형성 물질로 홀을 매립하여 패턴을 형성하는 홀 패턴(hole pattern) 방식을 사용한다.
따라서, 본 발명은 패턴의 종횡비가 크더라도 패턴 붕괴 현상 없이 수직형 트랜지스터를 형성할 수 있다.
도 2a 내지 도 2h는 본 발명에 따른 수직형 트랜지스터를 형성하는 방법을 나타낸 도면들이다. 여기서는 수직형 트랜지스터의 필라 패턴(pillar pattern)을 형성하는 방법을 나타낸다. 또한, (i)은 단면도이고, (ii)는 사시도이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(102)을 형성하고, 패드 산화막(102) 상부에 절연막(104)을 증착하고, 절연막(104) 상부에 감광막(106)을 도포한다. 여기서, 필요에 따라 감광막(106) 하부에 반사 방지막을 증착할 수도 있다.
도 2b를 참조하면, 패턴이 형성되는 영역을 정의하는 마스크를 이용하여 감광막(106)에 대해 노광 및 현상 공정을 통해 패턴이 형성되는 영역에 홀(108)이 형성된 감광막 패턴(107)을 형성한다.
도 2c를 참조하면, 감광막 패턴(107)을 식각 마스크로 이용하여 절연막(104)을 식각하여 홀(110)이 형성된 절연막 패턴(105)을 형성하고, 감광막 패턴(107)은 제거한다.
도 2d를 참조하면, 절연막 패턴(105)의 홀(110)을 매립하기 위해 전면 상부에 하드 마스크 질화막(112)을 증착한다.
도 2e를 참조하면, 하드 마스크 질화막(112)에 대해 절연막 패턴(105)이 노출될 때까지 평탄화 공정을 수행하여 하드 마스크 질화막 패턴(113)을 형성한다. 여기서, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 진행한다.
도 2f 및 도 2g를 참조하면, 절연막 패턴(105)과 하드 마스크 질화막 패턴(113)의 큰 식각 선택비 차이를 이용하여 절연막 패턴(105)만 제거한다. 이때, 절연막 패턴(105)과 패드 산화막(102)의 식각 선택비의 차이가 크기 않은 경우 패드 산화막(102)도 절연막 패턴(105)이 제거될 때 하드 마스크 질화막 패턴(113)을 식각 마스크로 이용하여 식각되어 패드 산화막 패턴(103)을 형성한다.
도 2h를 참조하면, 하드 마스크 질화막 패턴(113) 및 패드 산화막 패턴(103)을 식각 마스크로 이용하여 반도체 기판(100)을 소정 깊이 식각하여 필라 패턴을 완성한다.
상기한 바와 같이 본 발명은 기둥 모양의 패턴을 형성하는 도트 패턴(dot pattern) 형성 방식이 아닌 패턴이 형성되는 영역에 홀을 형성하고 패턴 형성 물질로 홀을 매립하여 패턴을 형성하는 홀 패턴(hole pattern) 형성 방식을 사용하기 때문에 패턴 붕괴 현상 없이 수직형 트랜지스터를 형성할 수 있다.
도 1a 내지 도 1f는 일반적인 수직형 트랜지스터를 형성하는 방법을 나타낸 도면들이다.
도 2a 내지 도 2h는 본 발명에 따른 수직형 트랜지스터를 형성하는 방법을 나타낸 도면들이다.
<도면의 주요 부분에 대한 부호 설명>
100: 반도체 기판
102: 패드 산화막
103: 패드 산화막 패턴
104: 절연막
105: 절연막 패턴
106: 감광막
107: 감광막 패턴
108: 감광막 패턴의 홀
110: 절연막 패턴의 홀
112: 하드 마스크 절연막
113: 하드 마스크 절연막 패턴

Claims (6)

  1. 삭제
  2. 수직형 트랜지스터를 포함하는 반도체 소자 형성 방법에 있어서,
    반도체 기판 상부에 절연막을 증착하는 단계;
    상기 수직형 트랜지스터의 필라 패턴을 정의하는 마스크를 이용하여 상기 절연막을 식각하여 상기 필라 패턴이 형성되는 영역에 홀을 형성하는 단계;
    마스크 물질로 상기 홀을 매립하고, 상기 절연막을 제거하여 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하는 단계를 포함하되,
    상기 홀을 형성하는 단계는
    상기 절연막 상부에 감광막을 도포하는 단계;
    상기 마스크를 이용하여 상기 감광막에 대한 노광 및 현상 공정을 통해 상기 수직형 트랜지스터의 필라 패턴을 정의하는 홀이 형성된 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제 2 항에 있어서,
    상기 홀을 형성하는 단계는 상기 절연막 상부에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 수직형 트랜지스터를 포함하는 반도체 소자 형성 방법에 있어서,
    반도체 기판 상부에 절연막을 증착하는 단계;
    상기 수직형 트랜지스터의 필라 패턴을 정의하는 마스크를 이용하여 상기 절연막을 식각하여 상기 필라 패턴이 형성되는 영역에 홀을 형성하는 단계;
    마스크 물질로 상기 홀을 매립하고, 상기 절연막을 제거하여 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하는 단계를 포함하되,
    상기 마스크 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 수직형 트랜지스터를 포함하는 반도체 소자 형성 방법에 있어서,
    반도체 기판 상부에 절연막을 증착하는 단계;
    상기 수직형 트랜지스터의 필라 패턴을 정의하는 마스크를 이용하여 상기 절연막을 식각하여 상기 필라 패턴이 형성되는 영역에 홀을 형성하는 단계;
    마스크 물질로 상기 홀을 매립하고, 상기 절연막을 제거하여 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하는 단계를 포함하되,
    상기 마스크 패턴을 형성하는 단계는,
    상기 홀을 매립하기 위해 상기 마스크 물질을 증착하는 단계;
    상기 절연막이 노출될 때까지 상기 마스크 물질에 대해 평탄화 공정을 수행하는 단계; 및
    상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 수직형 트랜지스터를 포함하는 반도체 소자 형성 방법에 있어서,
    반도체 기판 상부에 절연막을 증착하는 단계;
    상기 수직형 트랜지스터의 필라 패턴을 정의하는 마스크를 이용하여 상기 절연막을 식각하여 상기 필라 패턴이 형성되는 영역에 홀을 형성하는 단계;
    마스크 물질로 상기 홀을 매립하고, 상기 절연막을 제거하여 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하는 단계를 포함하되,
    반도체 기판 상부에 절연막을 증착하는 단계 전에,
    상기 반도체 기판 상부에 패드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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