KR20080002493A - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

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Abstract

본 발명은 DEET(Double Exposure and Etch Technology) 공정시 두 번에 걸친 포토 마스크 작업으로 인한 라인 임계치수의 불균일성을 개선시킬 수 있는 반도체 소자의 미세패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 피식각층 상에 희생용 패턴을 형성하는 단계와, 상기 희생용 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 전체 구조 상부를 덮도록 감광막을 도포하는 단계와, 상기 스페이서의 일부가 돌출되도록 상기 희생용 패턴과 상기 감광막을 리세스시켜 감광막 패턴을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 희생용 패턴과 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
반도체 소자, 미세패턴, 감광막, 아모르퍼스 카본막, 하드 마스크

Description

반도체 소자의 미세패턴 형성방법{METHOD FOR FORMING MICROPATTERN IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 일반적인 DEET(Double Exposure and Etch Technology) 공정을 이용한 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 도시한 공정 단면도.
도 2a 내지 도 2n 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : 피식각층 2 : 아모르퍼스 카본막
2a : 아모르퍼스 카본막 패턴 3 : 실리콘산화질화막
3a : 실리콘산화질화막 패턴 4 : 폴리실리콘막
4a : 제1 폴리실리콘막 패턴 4b : 제2 폴리실리콘막 패턴
5, 7 : BARC막 5a : BARC막 패턴
6, 8 : 감광막 6a : 제1 감광막 패턴
8a : 제2 감광막 패턴 12 : 제1 ACL
13 : 제1 ARC 14 : 하드 마스크
15 : 제2 ACL 16 : 제2 ARC
17 : OBARC 18 : 감광막 패턴
17A : OBARC 패턴 16A : 제2 ARC 패턴
15A : 제2 ACL 패턴 19 : 질화막
19A : 스페이서 20: 감광막
15B : 제2 ACL 패턴 20A : 감광막 패턴
14A : 하드 마스크 패턴 13A : 제1 반사 방지막 패턴
12A : 제1 ACL 패턴 11A : 피식각층 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세패턴(micro pattern) 형성방법에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라 40nm급 이하의 라인 앤드 스페이스(Line and Space; 이하, LS라 함)가 요구되고 있다. 하지만, 현재 개발되어 상용화된 노광장비의 한계 상 60nm급 이하의 LS를 형성하는 것은 매우 어려운 실정이다. 이에 따라, 현재 상용화된 노광장비를 그대로 이용하면서 60nm 이하의 미세한 LS를 구현하기 위하여 DEET(Double Exposure and Etch Technology) 공정기술이 제 안되었다.
도 1a 내지 도 1g는 이미 제안되어 반도체 소자의 미세패턴 형성공정시 적용되고 있는 DEET 공정을 이용한 반도체 소자의 미세패턴을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 피식각층(1) 상부에 아모르퍼스 카본막(amorphous carbon)(2), 실리콘산화질화막(SiON)(3), 폴리실리콘막(polysilicon)(4), BARC막(Bottom Anti-Reflective Coating layer)(5)을 순차적으로 도포한다. 이때, 피식각층(1)은 질화막 계열의 하드 마스크(hard mask)로 형성된다.
이어서, BARC막(5) 상부에 감광성 수지막(photoresist)(이하, 감광막이라 함)(6)을 도포한다.
이어서, 도 1b에 도시된 바와 같이, 포토 마스크(photomask)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(6a)(이하, 제1 감광막 패턴이라 함)을 형성한다.
이어서, 제1 감광막 패턴(6a)을 식각 마스크로 이용한 건식식각공정을 실시하여 BARC막(5)과 폴리실리콘막(4)(도 1a참조)을 순차적으로 식각한다. 이로써, 실리콘산화질화막(3)의 일부가 노출되는 복수의 BARC막 패턴(5a)과 폴리실리콘막 패턴(4a)(이하, 제1 폴리실리콘막 패턴이라 함)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 스트립 공정(strip)을 실시하여 제1 감광막 패턴(6a)(도 1b참조)을 제거한다. 이때, BARC막 패턴(5a) 또한 제거되어 제1 폴리실리콘막 패턴(4a)이 노출되는데, 이는 BARC막이 감광막과 동일한 계열의 수지막으로 이루어지기 때문이다.
이어서, 이웃하는 제1 폴리실리콘막 패턴(4a) 사이가 매립되도록 제1 폴리실리콘막 패턴(4a)을 포함하는 전체 구조 상부에 BARC막(7)과 감광막(8)을 순차적으로 도포한다.
이어서, 도 1d에 도시된 바와 같이, 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(8a)(이하, 제2 감광막 패턴이라 함)을 형성한다. 이때, 제2 감광막 패턴(8a)의 개구부는 제1 감광막 패턴(6a)의 개구부와 서로 대응되지 않도록 형성된다.
이어서, 제2 감광막 패턴(8a)을 식각 마스크로 이용한 건식식각공정을 실시하여 BARC막(7)과 제1 폴리실리콘막 패턴(4a)(도 1c참조)을 순차적으로 식각한다. 이로써, BARC막 패턴(7a)과 폴리실리콘막 패턴(4b)(이하, 제2 폴리실리콘 패턴이라 함)이 형성된다.
이어서, 도 1e에 도시된 바와 같이, 스트립 공정을 실시하여 제2 감광막 패턴(8a)(도 1d참조)을 제거한다. 이때, BARC막 패턴(7a) 또한 제거된다. 이로써, 제1 및 제2 감광막 패턴(6a, 8a)이 모두 반영된 제2 폴리실리콘막 패턴(4b)이 완성된다.
이어서, 도 1f에 도시된 바와 같이, 제2 폴리실리콘막 패턴(4b)을 식각 마스크로 이용한 건식식각공정을 실시하여 실리콘산화질화막(3)과 아모르퍼스 카본막(2)을 순차적으로 식각한다. 이로써, 아모르퍼스 카본막 패턴(2a)과 실리콘산화 질화막 패턴(3a)이 형성된다.
이어서, 제2 폴리실리콘막 패턴(4b)을 제거한다.
도 1g에 도시된 바와 같이, 실리콘산화질화막 패턴(3a)과 아모르퍼스 카본막 패턴(2a)을 식각 마스크로 이용한 식각공정을 실시하여 피식각층(1)을 식각한다. 이로써, 피식각층(1)은 제1 및 제2 감광막 패턴(6a, 8a)이 모두 반영된 패턴을 갖게 된다.
전술한 바와 같이, 종래기술에 따른 DEET 공정기술은 2번의 사진식각공정을 이용하여 반도체 소자의 미세패턴을 형성한다. 그러나, 첫번째와 두번째 사진식각공정시 포토 마스크의 오정렬로 인해 라인 임계치수의 불균일성이 발생되고, 두번째 포토공정시 하부 토폴로지(topology)의 영향으로 BARC막(7)이 불균일하게 도포되는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, DEET 공정시 두 번에 걸친 포토 마스크 작업으로 인한 라인 임계치수의 불균일성을 개선시킬 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 피식각층 상에 희생 용 패턴을 형성하는 단계와, 상기 희생용 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 전체 구조 상부를 덮도록 감광막을 도포하는 단계와, 상기 스페이서의 일부가 돌출되도록 상기 희생용 패턴과 상기 감광막을 리세스시켜 감광막 패턴을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 희생용 패턴과 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 피식각층 상에 제1 아모르퍼스 카본막, 제1 반사 방지막, 하드 마스크, 제2 아모르퍼스 카본막 및 제2 반사 방지막이 순차적으로 형성된 기판을 제공하는 단계와, 식각 마스크를 이용한 식각공정을 실시하여 제2 반사 방지막 패턴을 형성하는 단계와, 상기 식각 마스크와 상기 제2 반사 방지막 패턴을 이용한 식각공정을 실시하여 제2 아모르퍼스 카본막 패턴을 형성하는 단계와, 상기 제2 아모르퍼스 카본막 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 전체 구조 상부를 덮도록 감광막을 도포하는 단계와, 상기 스페이서의 일부가 돌출되도록 상기 제2 아모르퍼스 카본막 패턴과 상기 감광막을 리세스시켜 감광막 패턴을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 제2 아모르퍼스 카본막 패턴과 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크 패턴을 형성하는 단계와, 상기 제2 아모르퍼스 카본막 패턴과 상기 감광막 패턴을 제거하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 제1 반사 방지막, 상기 제1 아모르퍼스 카본막 및 상기 피식각층을 식각하는 단계와, 상기 하드 마스크 패턴, 상기 제1 반사 방지막 및 상기 제1 아모르퍼스 카본막을 제거하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2n은 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 일례로 게이트 전극 상부에 형성된 하드 마스크를 피식각층으로 하는 반도체 소자의 미세패턴 형성방법을 설명한다.
먼저, 도 2a에 도시된 바와 같이, 게이트 전극(미도시) 상에 피식각층으로 질화막 계열의 하드 마스크(11)를 형성한다. 이때, 하드 마스크(11)는 2000~3000Å의 두께로 증착한다.
이어서, 하드 마스크(11) 상에 아모르퍼스 카본막(12)(이하, 제1 ACL이라 함)을 형성한다. 이때, 제1 ACL(12)은 1500~2500Å의 두께로 증착한다.
이어서, 제1 ACL(12) 상에 반사 방지막(13)(이하, 제1 ARC라 함)을 형성한다. 이때, 제1 ARC(13)는 티타늄 질화막(이하, TiN이라 함)으로 200~400Å의 두께로 증착한다.
이어서, 제1 ARC(13) 상에 하드 마스크(14)을 형성한다. 이때, 하드 마스크(14)는 텅스텐막(이하, 'W'이라 함)으로 200~400Å의 두께로 증착한다.
이어서, 하드 마스크(14) 상에 아모르퍼스 카본막(15)(이하, 제2 ACL이라 함)을 형성한다. 이때, 제2 ACL(15)은 1000~1500Å의 두께로 증착한다.
이어서, 제2 ACL(15) 상에 반사 방지막(16)(이하, 제2 ARC라 함)을 형성한다. 이때, 제2 ARC(16)는 TiN막으로 200~400Å의 두께로 증착한다.
이어서, 제2 ARC(16) 상에 유기 BARC(17)(이하, OBARC이라 함)을 형성한다. 이때, OBARC(17)는 200~300Å의 두께로 도포한다.
이어서, OBARC(17) 상에 감광막을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 게이트 패턴용 마스크인 게이트 마스크(18)를 형성한다. 이때, 게이트 마스크(18)은 1800Å의 두께로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 게이트 마스크(18)를 식각 마스크로 이용한 식각공정을 실시하여 OBARC 패턴(17A)과 제2 반사 방지막 패턴(16A)을 형성한다. 이때, OBARC 패턴(17A)과 제2 반사 방지막 패턴(16A)의 각각의 폭은 55~65nm, 이웃하는 패턴 간의 간격은 75~85nm가 되도록 한다.
이어서, 도 2c에 도시된 바와 같이, 게이트 마스크(18), OBARC 패턴(17A, 도 2b참조), 제2 반사 방지막 패턴(16A)을 식각 마스크로 이용한 식각공정을 실시하여 제2 ACL 패턴(15A)을 형성한다.
이어서, 게이트 마스크(18)와 OBARC 패턴(17A)을 제거한다.
이어서, 도 2d에 도시된 바와 같이, 제2 반사 방지막 패턴(16A)을 포함한 전체 구조 상부면의 단차를 따라 스페이서용 질화막(19)을 증착한다. 이때, 질화막(19)은 TiN막으로 250~350Å의 두께로 증착한다.
이어서, 도 2e에 도시된 바와 같이, Cl2/BCl3를 이용한 전면 식각공정을 실시하여 제2 ACL 패턴(15A)의 양측벽에 스페이서(19A)를 형성한다. 이때, 제2 반사 방지막 패턴(16A, 도 2d참조) 또한 제거된다.
이어서, 도 2f에 도시된 바와 같이, 스페이서(19A)를 포함한 전체 구조 상부를 덮도록 감광막(20)을 도포한다. 이는, 감광막(20)의 높은 유동성(flow)을 이용하여 제2 ACL 패턴(15A)에 의해 형성된 단차를 제거하기 위함이다.
이어서, 단차를 더욱 완화시키기 위하여 감광막(20)에 대하여 베이킹(baking) 공정을 실시할 수 있다. 이때, 베이킹 공정은 100~300℃ 정도로 단계마다(step by step) 실시한다. 이처럼 베이킹 공정을 실시함으로써 상부 단차를 더욱 완화시킴과 동시에 감광막(20)을 더욱 단단하게 경화시켜 이후 하드 마스크(14) 식각공정시 식각 장벽층으로서 내성이 강해 LER(Line Edge Roughness)도 감소시킬 수 있다.
이어서, 도 2g에 도시된 바와 같이, 감광막(20)에 대해 에치백(etch back) 공정을 실시한다. 이때, 에치백 공정은 스페이서(19A)의 일부가 돌출되도록 실시한다. 이 과정에서 스페이서(19A)에 존재하고 있던 제2 ACL 패턴(15B) 또한 감광막(20A) 높이로 감소한다.
이어서, 도 2h에 도시된 바와 같이, Cl2를 이용한 식각공정을 실시하여 스페이서(19A)를 제거한다. 한편, 스페이서(19A) 제거공정은 감광막(2) 에치백 공정과 인-시튜로 진행할 수도 있다.
이어서, 도 2i에 도시된 바와 같이, 제2 ACL 패턴(15B)과 감광막(20A)을 이용한 식각공정을 실시하여 하드 마스크 패턴(14A)을 형성한다.
이어서, 도 2j에 도시된 바와 같이, 도 2i에 도시된 제2 ACL 패턴(15B)과 감광막(20A)을 제거한다.
이어서, 도 2k에 도시된 바와 같이, 하드 마스크 패턴(14A)을 이용한 식각공정을 실시하여 제1 ARC 패턴(13A)을 형성한다.
이어서, 도 2l에 도시된 바와 같이, 하드 마스크 패턴(14A)와 제1 ARC 패턴(13A)을 식각 마스크로 이용한 식각공정을 실시하여 제1 ACL 패턴(12A)을 형성한다.
이어서, 도 2m에 도시된 바와 같이, 하드 마스크 패턴(14A), 제1 ARC 패턴(13A) 및 제1 ACL 패턴(12A)을 식각 마스크로 이용한 식각공정을 실시하여 피식각층인 하드 마스크 패턴(11A)을 형성한다.
이어서, 도 2n에 도시된 바와 같이, 도 2m에 도시된 하드 마스크 패턴(14A), 제1 ARC 패턴(13A) 및 제1 ACL 패턴(12A)을 제거한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 한번의 마스크 공정만으로도 DEET 공정과 같은 미세패턴을 구현할 수 있다.
둘째, 본 발명에 의하면, 일반적인 DEET 공정시 실시되는 두번의 마스크 공정에 기인하여 발생되는 오정렬 문제에 의한 라인 임계치수의 불균일성을 개선시킬 수 있다.
세째, 본 발명에 의하면, 비교적 공정시간이 많이 소요되는 CMP(Chemical Mechanical Polishing) 공정, 산화막 증착공정 및 습식식각공정(wet dip) 등이 필요 없어 공정시간을 단축시키면서 50nm급 이하의 미세 패턴을 안정적으로 형성할 수 있다.

Claims (11)

  1. 피식각층 상에 희생용 패턴을 형성하는 단계;
    상기 희생용 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함하는 전체 구조 상부를 덮도록 감광막을 도포하는 단계;
    상기 스페이서의 일부가 돌출되도록 상기 희생용 패턴과 상기 감광막을 리세스시켜 감광막 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 희생용 패턴과 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 피식각층은 질화막 계열의 물질로 이루어진 반도체 소자의 미세패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 희생용 패턴은 아모르퍼스 카본막으로 이루어진 반도체 소자의 미세패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 스페이서는 질화막 계열의 물질로 이루어진 반도체 소자의 미세패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 감광막 패턴을 형성하는 단계는 에치백 공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  6. 피식각층 상에 제1 아모르퍼스 카본막, 제1 반사 방지막, 하드 마스크, 제2 아모르퍼스 카본막 및 제2 반사 방지막이 순차적으로 형성된 기판을 제공하는 단계;
    식각 마스크를 이용한 식각공정을 실시하여 제2 반사 방지막 패턴을 형성하는 단계;
    상기 식각 마스크와 상기 제2 반사 방지막 패턴을 이용한 식각공정을 실시하 여 제2 아모르퍼스 카본막 패턴을 형성하는 단계;
    상기 제2 아모르퍼스 카본막 패턴의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함하는 전체 구조 상부를 덮도록 감광막을 도포하는 단계;
    상기 스페이서의 일부가 돌출되도록 상기 제2 아모르퍼스 카본막 패턴과 상기 감광막을 리세스시켜 감광막 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 제2 아모르퍼스 카본막 패턴과 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크 패턴을 형성하는 단계;
    상기 제2 아모르퍼스 카본막 패턴과 상기 감광막 패턴을 제거하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 제1 반사 방지막, 상기 제1 아모르퍼스 카본막 및 상기 피식각층을 식각하는 단계 및
    상기 하드 마스크 패턴, 상기 제1 반사 방지막 및 상기 제1 아모르퍼스 카본막을 제거하는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  7. 제 6 항에 있어서,
    상기 피식각층은 질화막 계열의 물질로 이루어진 반도체 소자의 미세패턴 형 성방법.
  8. 제 6 항에 있어서,
    상기 스페이서는 질화막 계열의 물질로 이루어진 반도체 소자의 미세패턴 형성방법.
  9. 제 6 항에 있어서,
    상기 감광막 패턴을 형성하는 단계는 에치백 공정으로 실시하는 반도체 소자의 미세패턴 형성방법.
  10. 제 6 항에 있어서,
    상기 하드 마스크는 텅스텐으로 이루어진 반도체 소자의 미세패턴 형성방법.
  11. 제 6 항에 있어서,
    상기 제2 반사 방지막 패턴의 폭은 55~65nm, 이웃하는 패턴 간의 간격은 75~85nm로 형성하는 반도체 소자의 미세패턴 형성방법.
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* Cited by examiner, † Cited by third party
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CN104851779A (zh) * 2014-02-18 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

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